JP6304738B2 - 撮像装置、撮像方法、製造装置、製造方法、並びに電子機器 - Google Patents

撮像装置、撮像方法、製造装置、製造方法、並びに電子機器 Download PDF

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Description

本技術は、撮像装置、撮像方法、製造装置、製造方法、並びに電子機器に関する。詳しくは、ダイナミックレンジを拡大するために用いて好適な撮像装置、撮像方法、製造装置、製造方法、並びに電子機器に関する。
近年、CCD(Charge Coupled Device)やCMOS（Complementary Metal-Oxide Semiconductor）素子などを２次元状に複数配列した撮像装置が、デジタルビデオカメラやデジタルスチルカメラなどで用いられている。
CMOSイメージセンサにおいて、電荷蓄積の同時性を実現する方法の一つとして、メモリに一旦信号を保持させる構造を持つグローバルシャッター構造がある。グローバルシャッター構造の場合、画素内にメモリを設け、受光部において蓄積された電荷を全画素一括でメモリに転送し、行毎に読み出しが行われるまで電荷を保持することで、全画素で露光時間を一致させるように構成されている。（特許文献１，２参照）
特開２０１２−１２９７９７号公報 特開２０１３−２１５３３号公報
グローバルシャッター構造においては、メモリに一旦信号が保持される構造を持つため、メモリへ一度電荷を転送する必要がある。メモリへの読み出し時にゲートをオフにしていく過程で、電荷量が減少し、ダイナミックレンジが小さくなってしまう可能性があった。そこで、グローバルシャッター構造においても、ダイナミックレンジをさらに拡大し、センサとしての性能を向上させることが望まれている。
本技術は、このような状況に鑑みてなされたものであり、ダイナミックレンジを拡大し、性能の向上に寄与することができるようにするものである。
本技術の一側面の撮像装置は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートとを備え、前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにする。
前記第１のゲートは、前記保持部から前記光電変換部への電荷の逆流を防ぐようにすることができる。
前記第１のゲートと前記第２のゲートは、前記光電変換部の一辺に、左右に並べて配置されているようにすることができる。
前記第１のゲートが設けられている前記光電変換部に隣接する光電変換部に近接して、前記第２のゲートが配置されているようにすることができる。
前記第１のゲートと前記第２のゲートは、同比率の大きさで形成されているようにすることができる。
前記第１のゲートと前記第２のゲートのうち、一方は他方よりも大きく形成されているようにすることができる。
前記第１のゲートと前記第２のゲートは、多角形で形成されているようにすることができる。
前記第１のゲートと前記第２のゲートは、円弧を有する形状で形成されているようにすることができる。
前記保持部からの電荷を蓄積する浮遊拡散領域と、前記保持部と前記浮遊拡散領域との間に設けられる第３のゲートとをさらに備え、前記第１のゲートと前記第２のゲートがオフにされた後、前記第３のゲートがオンにされ、前記保持部から前記浮遊拡散領域への電荷の転送が行われるようにすることができる。
前記第３のゲートは、前記第１のゲートと前記第２のゲートに接しない位置に配置されているようにすることができる。
前記第１のゲートは、複数に分割されているようにすることができる。
前記第２のゲートは、複数に分割されているようにすることができる。
本技術の一側面の撮像方法は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートとを備える撮像装置の撮像方法において、前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにするステップを含む。
本技術の一側面の製造装置は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと、前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにするための処理部とを備える撮像装置を製造する。
前記光電変換部と前記保持部を基板内に形成し、前記基板上に、前記第１のゲートと前記第２のゲートを形成するようにすることができる。
本技術の一側面の製造方法は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと、前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにするための処理部とを備える撮像装置を製造する。
前記光電変換部と前記保持部を基板内に形成し、前記基板上に、前記第１のゲートと前記第２のゲートを形成するステップを含むようにすることができる。
本技術の一側面の電子機器は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートとを備え、前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにする撮像装置と、前記光電変換部から出力される画素信号に対して信号処理を行う信号処理部とを備える。
本技術の一側面の撮像装置および撮像方法においては、受光した光を電荷に変換され、転送されてきた電荷が保持され、その転送を制御する第１のゲートと第２のゲートが備えられている。また第１のゲートは、光電変換部と保持部を接続する位置に配置され、保持部内に電荷を保持する保持機能を有し、第２のゲートは、保持部の近傍に配置され、電荷を保持する保持機能を有する。電荷が転送されるとき、第１のゲートと第２のゲートがオンにされ、第１のゲートがオフに戻された後、第２のゲートがオフにされる。
本技術の一側面の製造装置および製造方法においては、前記撮像装置が製造される。
本技術の一側面の電子機器は、前記撮像装置が含まれる構成とされている。
本技術の一側面によれば、CMOSなどのイメージセンサのダイナミックレンジを拡大させ、センサとしての性能を向上させることが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本発明を適用した固体撮像素子の一実施の形態の構成例を示す図である。 単位画素の構成例を示す図である。 単位画素の構成例を示す図である。 単位画素の駆動例を説明するためのポテンシャル図である。 取り扱うことができる電荷量について説明するための図である。 単位画素の構成例を示す図である。 電荷転送時にゲートがバリアとなることについて説明するための図である。 単位画素の構成例を示す図である。 単位画素の構成例を示す図である。 単位画素の駆動例を説明するためのポテンシャル図である。 取り扱うことができる電荷量について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 単位画素の他の構成について説明するための図である。 製造について説明するための図である。 電子機器の構成を示す図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．固体撮像素子の構成
２．単位画素の構造
３．単位画素の他の構造
４．単位画素の配置例
５．製造について
６．電子機器
＜固体撮像素子の構成＞
図１は、本発明が適用される固体撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の単位画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜単位画素の構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。なお、本技術を適用した画素は、ダイナミックレンジを拡大させることが可能となり、センサとしての性能を向上させることができる。このような効果があることを説明するために、まず本技術を適用していない画素について説明を加え、その後、本技術を適用した画素について説明を加える。
図２は、単位画素の構成例を示している。単位画素５０は、光電変換素子として、例えばフォトダイオード（PD）６１を有している。フォトダイオード６１は、例えば、ｎ型基板６２上に形成されたｐ型ウェル層６３に対して、ｐ型層６１−１を基板表面側に形成してｎ型埋め込み層６１−２を埋め込むことによって形成される埋め込み型フォトダイオードである。なお、ｎ型埋め込み層６１−２は、電荷排出時に空乏状態となる不純物濃度とされる。
単位画素５０は、フォトダイオード６１に加えて、ＴＲＸゲート６４およびメモリ部（MEM）６５を有する。図２の単位画素５０では、ＴＲＸゲート６４のゲート電極がフォトダイオード６１とメモリ部６５の境界のｐ型ウェル層６３の上部に設けられている。また、単位画素５０では、メモリ部６５を、ｐ型層６５−１を表面として、埋め込み型のｎ型拡散領域６５−２によって形成した構成が採用されている。
メモリ部６５をｎ型拡散領域６５−２によって形成した場合であっても、埋め込みチャネルによって形成した場合と同様の作用効果を得ることができる。具体的には、ｐ型ウェル層６３の内部にｎ型拡散領域６５−２を形成し、基板表面側にｐ型層６５−１を形成することで、Si-SiO2界面で発生する暗電流がメモリ部６５のｎ型拡散領域６５−２に蓄積されることを回避できるため画質の向上に寄与できる。
ＴＲＸゲート６４は、フォトダイオード６１で光電変換され、フォトダイオード６１の内部に蓄積された電荷を、ゲート電極に駆動信号TRXが印加されることによって転送する。メモリ部６５は、遮光されており、ＴＲＸゲート６４の下に形成されたｎ型の埋め込みチャネルによって形成され、ＴＲＸゲート６４によってフォトダイオード６１から転送された電荷を蓄積する。
メモリ部６５においては、ＴＲＸゲート６４のゲート電極に駆動信号TRXが印加されることでメモリ部６５に変調がかけられる。すなわち、ＴＲＸゲート６４のゲート電極に駆動信号TRXが印加されることで、メモリ部６５のポテンシャルが深くなる。これにより、メモリ部６５の飽和電荷量を、変調をかけない場合よりも増やすことができる。
また、単位画素５０は、ＴＲＧゲート６６および浮遊拡散領域（FD：Floating Diffusion）６７を有する。ＴＲＧゲート６６は、メモリ部６５に蓄積された電荷を、ＴＲＧゲート６６のゲート電極に駆動信号TRGが印加されることによって、浮遊拡散領域６７に転送する。
浮遊拡散領域６７は、ｎ型層からなる電荷電圧変換部であり、ＴＲＧゲート６６によってメモリ部６５から転送された電荷を電圧に変換する。
単位画素５０はさらに、リセットトランジスタ（RST）６８、増幅トランジスタ（AMP）６９、および選択トランジスタ(SEL)７０を有している。なお、図２では、リセットトランジスタ６８、増幅トランジスタ６９、および選択トランジスタ７０に、ｎチャネルのMOSトランジスタを用いた例を示している。しかし、リセットトランジスタ６８、増幅トランジスタ６９、および選択トランジスタ７０の導電型の組み合わせは、これらの組み合わせに限られるものではない。
リセットトランジスタ６８は、電源Vrstと浮遊拡散領域６７との間に接続されており、ゲート電極に駆動信号RSTが印加されることによって浮遊拡散領域６７をリセットする。増幅トランジスタ６９は、ドレイン電極が電源Vddに接続され、ゲート電極が浮遊拡散領域６７に接続されており、浮遊拡散領域６７の電圧を読み出す。
選択トランジスタ７０は、例えば、ドレイン電極が増幅トランジスタ６９のソース電極に、ソース電極が垂直信号線７１にそれぞれ接続されており、ゲート電極に駆動信号SELが印加されることで、画素信号を読み出すべき単位画素５０を選択する。なお、選択トランジスタ７０については、電源Vddと増幅トランジスタ６９のドレイン電極との間に接続した構成を採用することも可能である。
なお、リセットトランジスタ６８、増幅トランジスタ６９、および選択トランジスタ７０については、その１つあるいは複数を画素信号の読み出し方法によって省略することも可能である。
また、図２の単位画素５０、および、後述する単位画素５０の他の構成例においては、ｐ型ウェル層６３にｎ型の埋め込みチャネルを形成するようにしたが、逆の導電型を採用するようにしてもよい。この場合、後述するポテンシャルの関係は全て逆になる。
また、図２に示した単位画素５０には、ブルーミング防止用のオーバーフローゲートも設けられている。ＯＦＧゲート７２は、露光開始時にそのゲート電極に駆動信号OFGが印加されることで、フォトダイオード６１の電荷をｎ型層７３に排出する。ｎ型層７３には、所定の電圧Vddが印加されている。
このようにして構成されるCMOSイメージセンサ３０は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード６１に蓄積された電荷を、遮光されたメモリ部６５へ転送することで、グローバルシャッター動作（グローバル露光）を実現する。このグローバルシャッター動作により、全画素一致した露光期間による歪みのない撮像が可能となる。
また、以下においては、ＴＲＸゲート６４のゲート電極、ＴＲＧゲート６６のゲート電極、リセットトランジスタ６８のゲート電極、および選択トランジスタ７０のゲート電極に、駆動信号TRX，TRG，RST，SELが印加された状態とすることを、単にオンする、または、ＴＲＸゲート６４、ＴＲＧゲート６６、リセットトランジスタ６８、および選択トランジスタ７０をオンするという。また、ＴＲＸゲート６４のゲート電極、ＴＲＧゲート６６のゲート電極、リセットトランジスタ６８のゲート電極、および選択トランジスタ７０のゲート電極に、駆動信号TRX，TRG，RST，SELが印加されていない状態とすることを、単にオフする、または、ＴＲＸゲート６４、ＴＲＧゲート６６、リセットトランジスタ６８、および選択トランジスタ７０をオフするという。
図３は、単位画素５０を上部（図２中での上部）から見たときの図である。ＯＦＤ７４は、図中右下に位置している。ＯＦＤ７４は、フォトダイオード６１のリセットゲートに接続しているドレインを表す。ＯＦＤ７４の左隣には、ＯＦＧゲート７２を介して、フォトダイオード６１が配置されている。
フォトダイオード６１の上側には、メモリ部６５が配置されている。単位画素５０を上部から見たとき、メモリ部６５が配置されている領域内には、ＴＲＸゲート６４が配置されている。ＴＲＸゲート６４は、上記したように、フォトダイオード６１からメモリ部６５に電荷を転送させるために設けられている。
メモリ部６５の図中左側には、ＴＲＧゲート６６を介して、浮遊拡散領域６７が配置されている。ＴＲＧゲート６６は、上記したように、メモリ部６５から浮遊拡散領域６７に電荷を転送させるために設けられている。
図４を参照し、図２、図３に示した単位画素５０の動作について説明する。図４は、単位画素５０のポテンシャル図である。
時刻Ｔ１において、露光が行われ、単位画素５０のフォトダイオード６１に電荷が蓄積される。また、この状態では、メモリ部６５や浮遊拡散領域６７は初期化（リセット）された状態となっている。
時刻Ｔ２乃至時刻Ｔ４において、フォトダイオード６１からメモリ部６５への電荷の転送が行われる。駆動信号TRX（ＴＲＸゲート６４）がオンされると、フォトダイオード６１に蓄積されていた電荷が、メモリ部６５に転送される。時刻Ｔ５において、ＴＲＸゲート６４がオフにされると、メモリ部６５に電荷が保持される状態となる。
ここで、時刻Ｔ３と時刻Ｔ４の状態を参照する。時刻Ｔ３の状態は、フォトダイオード６１からメモリ部６５へ電荷が転送されている状態であるが、その転送されている電荷の一部がフォトダイオード６１に逆流してしまっている状態である。このような逆流が起こってしまった状態のときに、時刻Ｔ４において、ＴＲＸゲート６４がオフにされると、フォトダイオード６１に逆流してしまった電荷は、フォトダイオード６１に残ってしまっている状態となる。
すなわち、フォトダイオード６１からメモリ部６５に電荷が転送されるとき、一部の電荷が、フォトダイオード６１に残ってしまっている状態となる。このことを、グラフで表すと、図５のようになる。
図５に示したグラフを参照する。図５に示したグラフは、横軸が蓄積時間であり、縦軸が出力である。蓄積時間は、フォトダイオード６１の蓄積電荷に比例し、蓄積時間が長ければ、蓄積電荷も増加する。よって、蓄積時間に応じて、出力される電荷も比例して増加する。
しかしながら、図５を参照するに、蓄積時間が時刻Ｔ１１のところで、グラフの傾きは変化し、リニア性を保てずに、途中で曲がってしまっている。蓄積時間の経過とともに電荷がフォトダイオード６１に蓄積されても、それに比例する電荷が出力されないことがわかる。これは、図４を参照して説明したように、メモリ部６５への電荷の転送時に、フォトダイオード６１に電荷が逆流してしまうことが一因と考えられる。
図５に示したように、リニア性が保てないと、取り扱える電荷量が減少してしまうことになる。すなわち、リニア性が保てる時刻Ｔ１１までに蓄積された電荷が取り扱い対象となり、時刻Ｔ１１以降に蓄積された電荷は、取り扱われないことになる。よって、ダイナミックレンジが小さくなり、単位画素５０としての性能が低下してしまうことになる。
そこで、図６に示すように、ＴＲＹゲート９１を追加した構造とする。図６は、単位画素５０の他の構成を示す図である。ここでは、図３に示した単位画素５０と区別を付けるために、図６に示した単位画素を、単位画素５０Ｂと記述する。
図６に示した単位画素５０ＢのＴＲＹゲート９１は、メモリ部６５からフォトダイオード６１に電荷が逆流するのを防止するゲートとして機能し、図６に示したようにフォトダイオード６１とメモリ部６５との間に設けられる。
ＴＲＹゲート９１を設け、ＴＲＹゲート９１をフォトダイオード６１からメモリ部６５へ電荷を転送するときにオンにし、その後、フォトダイオード６１に電荷が逆流しないように、オフにすることで、フォトダイオード６１への電荷の逆流を防ぐことができる。
しかしながら、１ゲート追加することで、図７に示すように、フォトダイオード６１からメモリ部６５への電荷を完全に転送することは難しくなる。図７中、細線は、電荷蓄積時を示し、太線は、電荷転送時を示す。
フォトダイオード６１に電荷を蓄積するときには、ＴＲＹゲート９１はオフの状態とされている。フォトダイオード６１からメモリ部６５へ電荷を転送するときに、ＴＲＹゲート９１はオンの状態とされる。このとき、ＴＲＹゲート９１がバリアとして機能してしまう可能性があり、フォトダイオード６１からの電荷が、そのバリアにより一部転送されない可能性がある。
そこで、単位画素５０を図８に示すような構成とし、フォトダイオード６１への電荷の逆流を防ぐとともに、フォトダイオード６１からの電荷が、できる限り全てメモリ部６５に転送されるような構造とする。
＜単位画素の他の構造＞
図８は、単位画素５０の他の構成を示す図である。図８に示した単位画素５０Ｃは、図３や図６に示した単位画素５０、単位画素５０Ｂと区別を付けるために、単位画素５０Ｃと記述する。
単位画素５０Ｃは、図６に示した単位画素５０Ｂと同じく、ＴＲＹゲート９１を有するが、単位画素５０ＣのＴＲＹゲート１０１は、電荷を蓄積するメモリ機能を有する。ＴＲＹゲート９１のメモリ機能は、メモリ部６５内に設けても良いし、メモリ部６５とは別に設けても良い。
単位画素５０Ｃの構成を、図２に示した単位画素５０と同様に、断面図で示すと図９のような構成になる。図９に示した単位画素５０Ｃと、図２に示した単位画素５０を比較するに、単位画素５０Ｃは、単位画素５０にＴＲＹゲート１０１を追加した構成となっている点が異なる。また、追加されたＴＲＹゲート１０１は、フォトダイオード６１とメモリ部６５に接続される位置に配置されている。またＴＲＸゲート６４は、メモリ部６５の近傍に配置されている。
このような構成を有する単位画素５０Ｃにおいては、ＴＲＹゲート１０１は、フォトダイオード６１からメモリ部６５へ電荷を転送するときのゲートとして機能し、かつ、メモリ部６５からフォトダイオード６１に電荷が逆流しないためのゲートとして機能する。
また、ＴＲＸゲートは、フォトダイオード６１からメモリ部６５へ電荷を転送するときのゲートとして機能し、メモリ部６５に電荷を保持させるためのゲートとしても機能する。
このようなＴＲＹゲート１０１を有する単位画素５０Ｃの動作について、図１０のポテンシャル図を参照して説明する。
時刻Ｔ３１において、フォトダイオード６１での電荷の蓄積が行われる。フォトダイオード６１での電荷の蓄積のときには、ＯＦＧゲート７２、ＴＲＹゲート１０１、ＴＲＸゲート６４、およびＴＲＧゲート６６は、全てオフの状態とされている。
時刻Ｔ３２において、フォトダイオード６１からメモリ部６５への電荷の転送が開始される。電荷の転送が開始されるとき、ＴＲＹゲート１０１とＴＲＸゲート６４はオンの状態にされる。ＴＲＹゲート１０１とＴＲＸゲート６４がオンの状態にされることで、フォトダイオード６１からメモリ部６５に電荷が流れ出し、ＴＲＹゲート１０１とＴＲＸゲート６４の保持機能により電荷が保持される。
時刻Ｔ３３において、ＴＲＹゲート１０１がオフの状態に戻される。時刻Ｔ３３においては、ＴＲＸゲート６４のみがオンにされている状態である。時刻Ｔ３３においては、ＴＲＹゲート１０１の保持機能により保持されていた電荷が、ＴＲＸゲート６４側に流れ込み、ＴＲＸゲート６４の保持機能により保持される。
時刻Ｔ３４において、ＴＲＸゲート６４もオフの状態に戻される。ＴＲＸゲート６４がオフの状態とされることで、メモリ部６５への電荷の転送が完了され、メモリ部６５に電荷が保持される状態とされる。
時刻Ｔ３５において、ＴＲＧゲート６６がオンの状態にされ、メモリ部６５に蓄積されていた電荷が、浮遊拡散領域６７に転送される。
このように、フォトダイオード６１からメモリ部６５に電荷を転送させるために、ＴＲＸゲート６４とＴＲＹゲート１０１を設ける。そして、フォトダイオード６１からメモリ部６５に電荷を転送させる際、ＴＲＸゲート６４とＴＲＹゲート１０１の両方をオンの状態にし、電荷を転送させる。
その後、ＴＲＸゲート６４はオンの状態を維持したまま、ＴＲＹゲート１０１をオフの状態に戻す。ＴＲＹゲート１０１をオフの状態とすることで、メモリ部６５に転送された電荷が、フォトダイオード６１に逆流してしまうことを防ぐことができる。
また、ＴＲＹゲート１０１に電荷を保持する保持機能を持たせることで、ＴＲＹゲート１０１の保持機能で電荷を保持できるようになる。図６，７を参照して説明したように、フォトダイオード６１とメモリ部６５の間に１ゲートを追加することで、フォトダイオード６１からの電荷の完全転送が困難になる可能性があったが、ＴＲＹゲート１０１に電荷を保持する保持機能を持たせることで、そのようなことを防ぎ、フォトダイオード６１からの電荷を、メモリ部６５に完全転送することが可能となる。
すなわち、図１１の右図に示したように、蓄積される電荷と出力される電荷とのリニア性が確保でき、取り扱うことができる電荷量が増える。図１１の左側のグラフは、図７に示したグラフと同じであり、図１１の右側のグラフは、図８乃至１０を参照して説明した単位画素５０Ｃから得られるグラフである。
図７を参照して説明したように、フォトダイオード６１への電荷の逆流が起こると、図１１の左側に示したグラフのように、蓄積時間（蓄積電荷量）と出力とのリニア性が保たれず、リニア性が保たれている部分の電荷しか取り扱うことができない。
しかしながら、図８乃至１０を参照して説明した単位画素５０Ｃにおいては、フォトダイオード６１への電荷の逆流を防ぐことができるため、図１１の右側に示したグラフのように、蓄積時間（蓄積電荷量）と出力とのリニア性が保たれる。すなわち、図１１の右側に示したように、単位画素５０Ｃによれば、途中で降り曲がることがないグラフを得ることができ、本来の飽和点までリニア性が保たれるようにすることが可能となる。
よって、本来の飽和点までの電荷量が、取り扱うことができる電荷量となる。よって、単位画素５０Ｃを用いた撮像装置のダイナミックレンジを拡大でき、性能を向上させることが可能となる。
＜単位画素の配置例＞
単位画素５０Ｃにおいて、ＴＲＹゲート１０１やＴＲＸゲート６４が配置される位置、形、大きさなどは、図８に示した構成に限定されるわけでない。図１２乃至図２３に、単位画素５０Ｃの他の構成を図示し、説明を加える。以下の説明においては、図８に示した単位画素５０Ｃと同じく、ＴＲＹゲート１０１を有する単位画素であるため、単位画素５０Ｃとの記載を続け、他の部分も同様の符号を付して説明を続ける。
図１２、図１３は、ＴＲＹゲート１０１やＴＲＸゲート６４の配置位置に関する他の構成を示し、図１４、図１５は、ＴＲＹゲート１０１やＴＲＸゲート６４の形状比率に関する他の構成を示す。また図１６乃至１８は、ＴＲＹゲート１０１やＴＲＸゲート６４の形状に関する他の構成を示し、図１９、図２０は、ＴＲＹゲート１０１やＴＲＸゲート６４が、ＴＲＧゲート６６に接しなくても良い構成であることを示す図である。また図２１乃至２３は、ＴＲＹゲート１０１やＴＲＸゲート６４を複数設ける構造としても良いことを示す図である。
図１２に示した単位画素５０Ｃは、フォトダイオード６１の右上部に、ＴＲＹゲート１０１が配置され、左上部にＴＲＸゲート６４が配置されている。またＴＲＧゲート６６は、ＴＲＹゲート１０１とＴＲＸゲート６４の中央上部に配置されている。このように、フォトダイオード６１の上部の左右に並べられてＴＲＹゲート１０１とＴＲＸゲート６４が配置される構成としても良い。
このような配置とされた場合、フォトダイオード６１からの電荷は、右上部に配置されたＴＲＹゲート１０１を介して、フォトダイオード６１の左上部であり、ＴＲＹゲート１０１の左側に配置されたＴＲＸゲート６４へと転送される。
なお、図１２では、フォトダイオード６１の右上部に、ＴＲＹゲート１０１が配置され、左上部にＴＲＸゲート６４が配置されている例を示したが、左右が入れ替わり、フォトダイオード６１の左上部に、ＴＲＹゲート１０１が配置され、右上部にＴＲＸゲート６４が配置されているように構成することも可能である。
図１３に示した単位画素５０Ｃは、フォトダイオード６１の左上部に、ＴＲＹゲート１０１が配置され、さらにＴＲＹゲート１０１の左側にＴＲＸゲート６４が配置されている。この配置の場合、単位画素５０Ｃの左側に位置する単位画素５０Ｃ’（不図示、単位画素５０Ｃと区別を付けるためにダッシュを付して記載する）の右上部に、単位画素５０ＣのＴＲＸゲート６４が位置している。
このように、ＴＲＸゲート６４が、他の単位画素５０Ｃ上に位置するように構成することも可能である。すなわちこの場合、ＴＲＹゲート１０１が設けられている単位画素５０Ｃに隣接する単位画素５０Ｃ（不図示）のフォトダイオード６１に近接する位置に、ＴＲＸゲート６４が配置される。
このような配置とされた場合も、フォトダイオード６１からの電荷は、左上部に配置されたＴＲＹゲート１０１を介して、ＴＲＹゲート１０１の左側に配置されたＴＲＸゲート６４へと転送される。
図１３に示した単位画素５０Ｃにおいては、フォトダイオード６１の左側に、ＯＦＧゲート７２などが配置されているが、図１２に示した単位画素５０Ｃと同じく、フォトダイオード６１の右側に、ＯＦＧゲート７２が配置されていても良い。
なお、図１３では、フォトダイオード６１の左上部に、ＴＲＹゲート１０１が配置され、ＴＲＹゲート１０１の左側にＴＲＸゲート６４が配置されている例を示したが、左右が入れ替わり、フォトダイオード６１の右上部に、ＴＲＹゲート１０１が配置され、ＴＲＹゲート１０１の右側にＴＲＸゲート６４が配置されているように構成することも可能である。
このように、ＴＲＹゲート１０１が、フォトダイオード６１と接し、フォトダイオード６１からの電荷を、隣接するＴＲＸゲート６４に転送できる配置であればよい。
なお、図１２や図１３においては、フォトダイオード６１の上方向にＴＲＹゲート１０１やＴＲＸゲート６４が配置される例を示したが、見る方向により、フォトダイオード６１の左方向、右方向、あるいは下方向に位置する場合もある。よって、上記および以下に説明する上方向（上部、上側）といったような記載は、見方により、左方向（左部、左側）、右方向（右部、右側）、下方向（下部、下側）であるため、これらの方向で読み替えることができ、これらの方向を含む記載である。
図１４乃至図２３に示す単位画素５０Ｃは、フォトダイオード６１との位置関係を規定するのではないため、フォトダイオード６１などの図示を省略してある。
図１４または図１５に示した単位画素５０Ｃにおいては、ＴＲＹゲート１０１とＴＲＸゲート６４の大きさが異なる。図１４に示した単位画素５０Ｃでは、ＴＲＹゲート１０１の方が、ＴＲＸゲート６４よりも大きい形状で構成されている。
図１５に示した単位画素５０Ｃでは、ＴＲＹゲート１０１の方が、ＴＲＸゲート６４よりも小さい形状で構成されている。図１４、図１５に示したように、ＴＲＹゲート１０１とＴＲＸゲート６４の大きさは、同じ大きさ（比率）に構成されていなくても良く、一方が他方よりも大きく構成されていても良い。
図１６乃至図１８に示した単位画素５０Ｃにおいては、ＴＲＹゲート１０１とＴＲＸゲート６４の形状が異なる。図１６に示したＴＲＹゲート１０１とＴＲＸゲート６４の形状は、７角形となっている。
上述してきた単位画素５０Ｃ、例えば、図１２に示した単位画素５０ＣにおけるＴＲＹゲート１０１とＴＲＸゲート６４の形状は、四角形に近い形状であり、ＴＲＧゲート６６の部分が欠けたような形状とされている。図１６に示した単位画素５０ＣにおけるＴＲＹゲート１０１とＴＲＸゲート６４の形状は、さらに、右下側または左下側の部分が欠けた形状とされている。
図１７に示した単位画素５０ＣのＴＲＹゲート１０１とＴＲＸゲート６４の形状は、三角形状とされている。ＴＲＹゲート１０１とＴＲＸゲート６４は、それぞれ、三角形の一つの頂点が、ＴＲＧゲート６６により欠けたような形状とされている。
図１８に示した単位画素５０ＣのＴＲＹゲート１０１とＴＲＸゲート６４の形状は、扇型形状（一部円弧を有する形状）とされている。ＴＲＹゲート１０１とＴＲＸゲート６４は、それぞれ、扇型の中心角の部分が、ＴＲＧゲート６６により欠けたような形状とされている。
このような単位画素５０ＣにおけるＴＲＹゲート１０１とＴＲＸゲート６４の形状であっても良い。すなわち、ＴＲＹゲート１０１とＴＲＸゲート６４の形状は、どのような形状であっても良い。
上述した単位画素５０Ｃにおいては、ＴＲＧゲート６６は、ＴＲＹゲート１０１とＴＲＸゲート６４の両方に接しているように配置されている例を挙げて説明した。図１９、図２０に示すように、ＴＲＧゲート６６は、ＴＲＹゲート１０１とＴＲＸゲート６４の両方に接している必要はない。
図１９に示した単位画素５０Ｃは、図中下側にＴＲＹゲート１０１が配置され、その上に、ＴＲＸゲート６４が配置されている。ＴＲＸゲート６４の中央部分には、ＴＲＧゲート６６が配置されている。またＴＲＧゲート６６は、ＴＲＸゲート６４と接するように配置されているが、ＴＲＹゲート１０１とは接していない。
図２０は、横方向に、右から順に、ＴＲＹゲート１０１、ＴＲＸゲート６４、およびＴＲＧゲート６６が配置されている。また、図２０に示した例では、ＴＲＹゲート１０１、ＴＲＸゲート６４、およびＴＲＧゲート６６はそれぞれ離れた位置に配置されている。このように、横方向に離した位置にそれぞれのゲートを配置しても良い。
上述した単位画素５０Ｃにおいては、ＴＲＹゲート１０１やＴＲＸゲート６４は、それぞれ１個の領域で構成されている例を示したが、複数領域で構成としても良い。
図２１は、ＴＲＸゲート６４が２つの領域部で構成されている例である。ＴＲＸゲート６４は、ＴＲＸゲート６４−１とＴＲＸゲート６４−２から構成され、ＴＲＸゲート６４−１は、ＴＲＧゲート６６が接する位置に配置されている。ＴＲＹゲート１０１は、１つの領域で構成され、図中右側に配置されている。
図２２は、さらにＴＲＹゲート１０１が２つの領域で構成されている例である。図２２に示した単位画素５０Ｃは、ＴＲＹゲート１０１が、ＴＲＹゲート１０１−１とＴＲＹゲート１０１−２の２つに分けられて構成されている。ＴＲＹゲート１０１−１とＴＲＸゲート６４−１の間の上部にＴＲＧゲート６６が配置されている。
図２３は、図２１に示した単位画素５０Ｃと同様の構成を有するが、ＴＲＸゲート６４とＴＲＹゲート１０１の配置が、縦方向とされている点が異なる。すなわち、図２３に示した単位画素５０Ｃは、図中下側から順に、ＴＲＹゲート１０１、ＴＲＸゲート６４―２、およびＴＲＸゲート６４−１の順に配置され、ＴＲＸゲート６４−１とＴＲＧゲート６６が接するように配置されている。
このように、ＴＲＸゲート６４やＴＲＹゲート１０１は、複数に分割されていても良いし、その配置方向は、縦方向であっても横方向であっても良い。例えば、上述した例では、２分割を示したが、３分割や４分割であっても良い。
なお、上述したＴＲＸゲート６４やＴＲＹゲート１０１の配置、大きさ、形状、分割数などは、一例であり、限定を示す記載ではない。
＜製造について＞
上述した単位画素５０Ｃの製造について図２４を参照して説明する。工程Ｓ１において、ＳＯＩ基板がセッティングされる。ここでは、ＳＯＩ基板を用い、電荷蓄積層をｎ型として構成する場合を例に挙げて説明するが、Bulk基板を用いて、電荷蓄積層をｐ型に構成する場合などにおいても本技術は適用できる。また工程Ｓ１においては、イオン・インプランテーションにて、トランジスタのwellも形成される。
工程Ｓ２において、ｎ型領域となるフォトダイオード６１とメモリ部６５が、イオン・インプランテーションにより形成される。メモリ部６５にｐ型領域が作成される場合、工程Ｓ２において作成される。
工程Ｓ３において、ＯＦＧゲート７２、ＴＲＹゲート１０１、ＴＲＸゲート６４、およびＴＲＧゲート６６が形成される。これらのトランジスタのゲート部分は、例えば、CVDによるポリシリコン成膜およびリソグラフィのパターニングにて形成される。
工程Ｓ４において、イオン・インプランテーションにより、ＨＡＤ（Hole-Accumulation Diode）が形成される。ＨＡＤの形成は、フォトダイオード６１にｐ型領域を生成することで形成される。ＨＡＤを形成することで、暗電流を大幅に抑えることができる。
工程Ｓ５において、n型領域となる浮遊拡散領域６７とｎ型層７３が、イオン・インプランテーションにて形成される。
このようにして、図９に示した単位画素５０Ｃが製造される。この後、必要に応じ、マイクロレンズなどが形成され、撮像装置が製造される。このようにして製造される単位画素５０Ｃが含まれる撮像装置は、上記したように、フォトダイオード６１に蓄積された電荷を完全転送できるため、ダイナミックレンジが広くなり、性能が向上したものとすることができる。
＜電子機器＞
本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
図２５は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図２５に示すように、本開示の撮像装置３００は、レンズ群３０１等を含む光学系、撮像素子３０２、カメラ信号処理部であるＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７、及び、電源系３０８等を有している。
そして、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７、及び、電源系３０８がバスライン３０９を介して相互に接続された構成となっている。ＣＰＵ３１０は、撮像装置３００内の各部を制御する。
レンズ群３０１は、被写体からの入射光（像光）を取り込んで撮像素子３０２の撮像面上に結像する。撮像素子３０２は、レンズ群３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子３０２として、先述した実施形態に係る固体撮像素子を用いることができる。
表示装置３０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子３０２で撮像された動画または静止画を表示する。記録装置３０６は、撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作系３０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、及び、操作系３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置３００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置３００において、撮像素子３０２として先述した実施形態に係る撮像素子を用いることができる。
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
５０ 単位画素， ６１ フォトダイオード， ６４ ＴＲＸゲート， ６５ メモリ部， ６６ ＴＲＧゲート， ６７ 浮遊拡散領域， １０１ ＴＲＹゲート

Claims (18)

  1. 受光した光を電荷に変換する光電変換部と、
    前記光電変換部から転送されてきた電荷を保持する保持部と、
    前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、
    前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと
    を備え、
    前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、
    前記第１のゲートをオフに戻した後、前記第２のゲートをオフにする
    撮像装置。
  2. 前記第１のゲートは、前記保持部から前記光電変換部への電荷の逆流を防ぐ
    請求項１に記載の撮像装置。
  3. 前記第１のゲートと前記第２のゲートは、前記光電変換部の一辺に、左右に並べて配置されている
    請求項１または２に記載の撮像装置。
  4. 前記第１のゲートが設けられている前記光電変換部に隣接する光電変換部に近接して、前記第２のゲートが配置されている
    請求項１または２に記載の撮像装置。
  5. 前記第１のゲートと前記第２のゲートは、同比率の大きさで形成されている
    請求項１乃至４のいずれかに記載の撮像装置。
  6. 前記第１のゲートと前記第２のゲートのうち、一方は他方よりも大きく形成されている
    請求項１乃至４のいずれかに記載の撮像装置。
  7. 前記第１のゲートと前記第２のゲートは、多角形で形成されている
    請求項１乃至６のいずれかに記載の撮像装置。
  8. 前記第１のゲートと前記第２のゲートは、円弧を有する形状で形成されている
    請求項１乃至６のいずれかに記載の撮像装置。
  9. 前記保持部からの電荷を蓄積する浮遊拡散領域と、
    前記保持部と前記浮遊拡散領域との間に設けられる第３のゲートと
    をさらに備え、
    前記第１のゲートと前記第２のゲートがオフにされた後、前記第３のゲートがオンにされ、前記保持部から前記浮遊拡散領域への電荷の転送が行われる
    請求項１乃至８のいずれかに記載の撮像装置。
  10. 前記第３のゲートは、前記第１のゲートと前記第２のゲートに接しない位置に配置されている
    請求項９に記載の撮像装置。
  11. 前記第１のゲートは、複数に分割されている
    請求項１乃至１０のいずれかに記載の撮像装置。
  12. 前記第２のゲートは、複数に分割されている
    請求項１乃至１０のいずれかに記載の撮像装置。
  13. 受光した光を電荷に変換する光電変換部と、
    前記光電変換部から転送されてきた電荷を保持する保持部と、
    前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、
    前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと
    を備える撮像装置の撮像方法において、
    前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、
    前記第１のゲートをオフに戻した後、前記第２のゲートをオフにする
    ステップを含む撮像方法。
  14. 受光した光を電荷に変換する光電変換部と、
    前記光電変換部から転送されてきた電荷を保持する保持部と、
    前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、
    前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと、
    前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにするための処理部と
    を備える撮像装置を製造する
    製造装置。
  15. 前記光電変換部と前記保持部を基板内に形成し、
    前記基板上に、前記第１のゲートと前記第２のゲートを形成する
    請求項１４に記載の製造装置。
  16. 受光した光を電荷に変換する光電変換部と、
    前記光電変換部から転送されてきた電荷を保持する保持部と、
    前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、
    前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと、
    前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、前記第１のゲートをオフに戻した後、前記第２のゲートをオフにするための処理部と
    を備える撮像装置を製造する
    製造方法。
  17. 前記光電変換部と前記保持部を基板内に形成し、
    前記基板上に、前記第１のゲートと前記第２のゲートを形成する
    ステップを含む
    請求項１６に記載の製造方法。
  18. 受光した光を電荷に変換する光電変換部と、
    前記光電変換部から転送されてきた電荷を保持する保持部と、
    前記光電変換部と前記保持部を接続する位置に配置され、前記保持部内に電荷を保持する保持機能を有する第１のゲートと、
    前記保持部の近傍に配置され、電荷を保持する保持機能を有する第２のゲートと
    を備え、
    前記光電変換部から前記保持部に前記電荷を転送する場合、前記第１のゲートと前記第２のゲートをオンにし、
    前記第１のゲートをオフに戻した後、前記第２のゲートをオフにする
    撮像装置と、
    前記光電変換部から出力される画素信号に対して信号処理を行う信号処理部と
    を備える電子機器。
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