JP2017027972A

JP2017027972A - 固体撮像装置および電子情報機器

Info

Publication number: JP2017027972A
Application number: JP2015141612A
Authority: JP
Inventors: 謙一永井; Kenichi Nagai
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2015-07-15
Filing date: 2015-07-15
Publication date: 2017-02-02

Abstract

【課題】トランジスタのスイッチング能力を維持しながら、ゲート長を短くする。
【解決手段】固体撮像装置に複数配置された画素（１）において、リセットトランジスタ（Ｒｔｒ）は、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、ゲート電極（２２）のドレイン側側面とソース側側面とに側壁（４２）が形成されており、ゲート電極（２２）および側壁（４２）の下に、チャネル領域（Ｎ⁻拡散層５２）が形成されている。
【選択図】図４

Description

本発明は、被写体からの画像光を光電変換して撮像する固体撮像装置、およびこの固体撮像装置を撮像部に用いた電子情報機器に関するものである。

近年、デジタルカメラは広く普及しており、さらなる画質の向上が望まれている。デジタルカメラは、単なるスチルカメラだけでなく、ＩＰカメラ、監視カメラ、車載カメラなど、その用途は広範囲であり、それぞれのアプリケーションにより、多画素化、高感度化、低ノイズ化、などの要求がある。このようなデジタルカメラに搭載されるＣＭＯＳ型イメージセンサは、汎用ＣＭＯＳプロセスである半導体形成プロセスにより生産可能であることから、安価に提供できる固体撮像装置として注目されている。

このようなＣＭＯＳ型イメージセンサにおいてもノイズの問題がある。ノイズには、撮影タイミングに関係なく常に同じ画素（画面上の同じ位置）に発生する固定ノイズと、撮影するタイミングによって異なる画素（画面上の異なる位置）に発生するランダムノイズ（ＲａｎｄｏｍＴｅｌｅｇｒａｐｈＳｉｇｎａｌＮｏｉｓｅ）とがある。

このようなランダムノイズは、信号電荷の読出し経路に存在する結晶欠陥や界面準位に起因しており、特にソースフォロアトランジスタのシリコン／ゲート絶縁膜界面に電荷が捕獲されて引き起こされる。また、ランダムノイズは、近年の画素サイズを光の波長の数倍程度までに縮小した固体撮像装置においてそのノイズレベルを決定付けている。そして、ランダムノイズの低減は、特に、低照度の条件下でもノイズ感が無く高感度で良好な画像を得るために現在強く求められている。

特許文献１は、ソースフォロアトランジスタ（増幅トランジスタ）のチャネル面積を、転送トランジスタを除く、画素内の他のトランジスタのチャネル面積よりも大きくしている構成を開示している。特許文献１に開示の構成により、ソースフォロアトランジスタのシリコン／ゲート絶縁膜界面に電荷が捕獲されても、ソースフォロアトランジスタのチャネル面積に対する捕獲電荷が及ぼすクーロンポテンシャルの影響領域は相対的に小さくなり出力特性の変動量が縮小される。これにより、ランダムノイズのノイズレベルの低減が実現される。

特許４６３０９０７号（２０１１年０２月０９日発行）

しかしながら、上述の特許文献１に開示の構成には、ソースフォロアトランジスタのチャネル面積を大きくすると、リセットトランジスタまたは選択トランジスタのチャネル長を十分に確保できない問題がある。

一般的に、画像の解像度のために、画素の面積は制限されている。このため、同一画素内において、ソースフォロアトランジスタのチャネル面積を大きくするためには、リセットトランジスタまたは選択トランジスタのゲート面積を小さくする必要がある。そして、ゲート面積を小さくするために、ゲート長を短くした場合、チャネル長も短くなり、短チャネル効果によりスイッチングの能力が損なわれる。

したがって、リセットトランジスタのスイッチングの能力を維持しながら、リセットトランジスタのゲート長を短くし、ゲート面積を小さくすることは困難であった。

上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、入射光の光量に基づいた電気信号を発生させるセンサ素子と、前記電気信号を増幅する増幅トランジスタと、前記増幅トランジスタのゲート電圧をリセットするリセットトランジスタと、を含む画素が複数配置された固体撮像装置であって、前記リセットトランジスタは、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、前記リセットトランジスタのゲート電極のドレイン側側面とソース側側面とに、側壁が形成されており、前記リセットトランジスタの前記ゲート電極および前記側壁の下に、チャネル領域が形成されていることを特徴とする。

本発明の一態様によれば、リセットトランジスタは、ゲートオフセットＭＯＳＦＥＴであるため、ゲートがドレインから離れている。このため、リセットトランジスタのゲートとドレインとの間の電位差が大きくなりにくく、ドレインの端部からホットキャリアが発生しにくい。したがって、リセットトランジスタにおいて、ＬＤＤ構造でないシングルドレイン構造であっても、ホットキャリア効果が抑制されている。

また、本発明の一態様によれば、リセットトランジスタのチャネル長は、リセットトランジスタのゲート長と側壁寸法の２倍との和である。言い換えると、リセットトランジスタにおいて、チャネル長は、ゲート長より側壁寸法分長い。このため、短チャネル効果を抑制してリセットトランジスタのスイッチング能力を維持しながら、スイッチング能力を維持できるチャネル長の長さより、ゲート長の長さを短くすることができる。

さらに、リセットトランジスタのゲート長を短くすることにより、リセットトランジスタのゲート面積を小さくすることができる。これにより、増幅トランジスタのゲート面積およびチャネル面積を大きくすることができる。また、センサ素子の受光面積を大きくすることもできる。

増幅トランジスタのチャネル面積が大きい場合、増幅トランジスタのゲート酸化膜（３４）に電荷が捕獲されても、捕獲された電荷の影響は比較的小さい。このため、増幅トランジスタの出力特性（増幅率）の変動を抑制することができ、画素の出力信号がランダムノイズの影響を受けにくくなる。また、センサ素子の受光面積を大きい場合、センサ素子が発生させる電気信号の強度が高くなり、相対的にノイズが弱くなる。

したがって、本発明の一態様によれば、画素の出力信号のノイズ比を低減することができる。

本発明の実施形態１に係る固体撮像装置を含むデジタルカメラの概略構成を示すブロック図である。図１に示した固体撮像装置の画素の概略構成を示す回路図である。図１に示した固体撮像装置の画素の概略構成を示す平面配置図である。図１に示した固体撮像装置の画素における増幅トランジスタ、リセットトランジスタおよび選択トランジスタの概略構成を示す断面構造図であり、図３のＡ−Ａ矢視断面図である。オン時の、従来技術のリセットトランジスタと本発明に係るリセットトランジスタとの相違を説明するための図である。図５の（ａ）は従来技術のリセットトランジスタの概略構成を示す断面構造図であり、図５の（ｂ）は図４に示したリセットトランジスタの概略構成を示す断面構造図である。本発明の実施形態２に係る固体撮像装置の画素の概略構成を示す回路図である。図６に示した画素の概略構成を示す平面配置図である。図６に示した画素における増幅トランジスタおよびリセットトランジスタの概略構成を示す断面構造図であり、図６のＢ−Ｂ矢視断面図である。本発明の実施形態３に係る固体撮像装置の画素の概略構成を示す回路図である。図９に示した画素の概略構成を示す平面配置図である。本発明の実施形態４に係る固体撮像装置の画素の概略構成を示す回路図である。

〔実施形態１〕
以下、本発明の実施の形態について、図１〜図５に基づいて詳細に説明する。

図１は、本実施形態に係る固体撮像装置１００を含むデジタルカメラ１０５の概略構成を示すブロック図である。

（デジタルカメラの構成）
図１に示すように、デジタルカメラ１０５（電子情報機器）は、固体撮像装置１００と、制御部１０２と、記憶部であるメモリ１０３と、表示部であるＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）１０４とを含む。

制御部１０２は、固体撮像装置１００の後述する出力部９から出力された画素信号に基づいて、撮像された画像の画像データを生成する。制御部１０２は、画像データに基づいて画像をＬＣＤ１０４に表示させるとともに、画像データをメモリ１０３に記憶させる。

（固体撮像装置の構成）
図１に示すように、固体撮像装置１００は、複数の画素１と、複数の選択信号線Ｌｓと、複数の読出信号線Ｌｒと、垂直走査回路５と、水平走査回路６と、複数のＣＤＳ（ＣｏｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ、相関二重サンプリング）回路７と、複数の選択スイッチ８と、出力部９と、を含む。また、固体撮像装置１００は、本実施形態においてＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサであるが、他の撮像装置または撮像素子であってもよい。

複数の画素１は、マトリックス状（行列状）に配列されている。以後、図１における横方向に並ぶ複数の画素１を纏めて画素行とし、図１における縦方向に並ぶ複数の画素１を纏めて画素列とする。

複数の選択信号線Ｌｓは、画素行に対応するように設けられ、垂直走査回路５から図１における横方向に延伸するように設けられている。また、選択信号線Ｌｓは、垂直走査回路５から画素１へ選択信号ＳＥＬを送るための信号線である。

複数の読出信号線Ｌｒは、画素列に対応するように設けられ、ＣＤＳ回路７へ図１における縦方向に延伸するように設けられている。また、読出信号線Ｌｒは、画素１からＣＤＳ回路７へ、画素１で発生した出力信号（リセット電圧と光電変換電圧）を読み出すための信号線である。

垂直走査回路５は、複数の画素行から１つの画素行を選択する選択信号ＳＥＬを発生させる回路である。

水平走査回路６は、複数の選択スイッチ８から１つの選択スイッチ８をオンさせる走査信号を発生させる回路である。これにより、オンした選択スイッチ８に対応するＣＤＳ回路７と画素列とが選択されて、出力部９に接続される。

ＣＤＳ回路７は、相関二重サンプリング回路であり、読出信号線Ｌｒを介して画素１と電気的に接続されている。したがって、ＣＤＳ回路７は、画素１で発生したリセット電圧と光電変換電圧とをサンプリング（抜き出し）して差分をとる。差分をとることにより、出力部９から出力される画素信号からノイズが除去される。

選択スイッチ８は、ＣＤＳ回路７の出力端子と出力部９の入力端子との間に設けられ、水平走査回路６からの走査信号に従って、オンになり、対応するＣＤＳ回路７を出力部９に接続する。

出力部９は、ＣＤＳ回路７からの出力を、画素信号として出力する回路である。出力部９には、積分回路および増幅回路等が含まれてもよい。

（画素の回路構成）
以下に、画素１の回路構成について、説明する。

図２は、図１に示した固体撮像装置１００の画素１の概略構成を示す回路図である。

画素１は、フォトダイオードＰＤと、転送トランジスタＴｔｒと、リセットトランジスタＲｔｒと、選択トランジスタＳｔｒと、増幅トランジスタＡｔｒと、信号電荷蓄積部ＦＤと、を含む。また、画素１は、読出信号線Ｌｒと、転送信号ＴＸを送る転送信号線と、リセット信号ＲＳＴを送るリセット信号線と、選択信号ＳＥＬを送る選択信号線Ｌｓと、電源電圧Ｖｄｄを供給する電源電力線と、に電気的に接続されている。

フォトダイオードＰＤ（センサ素子）は、光電変換を行い、受光した光（入射光）の光量に応じた信号電荷（電気信号）を発生させる。また、フォトダイオードＰＤにおいて、アノードが接地され、カソードが転送トランジスタＴｔｒのソースに接続されている。画素１は、フォトダイオードＰＤの代わりに、他の種類の受光素子およびセンサ素子等を含んでもよい。

転送トランジスタＴｔｒは、スイッチング素子であり、Ｎ型のエンハンスメント型のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であり、一般的なＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有する。また、転送トランジスタＴｔｒにおいて、ゲートが転送信号線に接続され、ドレインが信号電荷蓄積部ＦＤに接続されている。これにより、転送トランジスタＴｔｒは、転送信号ＴＸに従ってオンになることにより、フォトダイオードＰＤで発生した信号電荷を信号電荷蓄積部ＦＤへ転送する。転送トランジスタＴｔｒは、ＭＯＳＦＥＴ以外の種類のトランジスタであってもよい。

リセットトランジスタＲｔｒはスイッチング素子であり、ＬＤＤ構造でないシングルドレイン構造を有している。リセットトランジスタＲｔｒは、具体的には、Ｎ型のデプレッション型のオフセットゲートＭＯＳＦＥＴである。また、リセットトランジスタＲｔｒにおいて、ゲートがリセット信号線に接続され、ドレインが電源電力線に接続され、ソースが信号電荷蓄積部ＦＤに接続されている。これにより、リセットトランジスタＲｔｒは、リセット信号ＲＳＴに従ってオンすることにより、信号電荷蓄積部ＦＤに蓄積された信号電荷を排出し、信号電荷蓄積部ＦＤの電圧をリセットする。

なお、オフセットゲートＭＯＳＦＥＴは、オフセットゲート構造を有するＭＯＳＦＥＴであり、オフセットトランジスタと称されることもある。オフセットゲート構造は、ゲート電極がソースおよびドレインと重ならないようなゲート構造である。

選択トランジスタＳｔｒはスイッチング素子であり、ＬＤＤ構造でないシングルドレイン構造を有している。選択トランジスタＳｔｒは、具体的には、Ｎ型のデプレッション型のオフセットゲートＭＯＳＦＥＴである。また、選択トランジスタＳｔｒにおいて、ゲートが選択信号線Ｌｓに接続され、ドレインが電源電力線に接続され、ソースが増幅トランジスタＡｔｒのドレインに接続されている。これにより、選択トランジスタＳｔｒを介して、増幅トランジスタＡｔｒのソースは、電源電力線に接続される。これにより、選択トランジスタＳｔｒは、選択信号ＳＥＬに従ってオンになることにより、固体撮像装置１００に複数配置された画素１のうち、選択された画素行の画素１のみが読出信号線Ｌｒに信号電圧を出力する。

増幅トランジスタＡｔｒは、電圧利得一定でゲート電圧（入力電圧）に追従するようにソース電圧（出力電圧）が変化する（ソースフォロア回路として動作する）ソースフォロアトランジスタであり、一般的なＬＤＤ構造を有する。また、増幅トランジスタＡｔｒにおいて、ゲートが信号電荷蓄積部ＦＤに接続され、ソースが読出信号線Ｌｒに接続されている。これにより、増幅トランジスタＡｔｒは、信号電荷蓄積部ＦＤの電圧を増幅した信号電圧を読出信号線Ｌｒへ出力する。増幅トランジスタＡｔｒは、ＭＯＳＦＥＴ以外の種類のトランジスタであってもよい。

信号電荷蓄積部ＦＤは、信号電荷が蓄積されるフォローティングディフュージョン領域である。このため、蓄積された信号電荷の量に応じて信号電荷蓄積部ＦＤの電圧が変化する。

（画素の平面配置）
以下に、画素１の平面配置について、説明する。

図３は、図１に示した固体撮像装置１００の画素１の概略構成を示す平面配置図である。図３において、素子（フォトダイオードおよびトランジスタ等）を電気的に分離するための埋め込み酸化膜が形成されている領域を、不活性領域として白塗りで示し、素子（トランジスタ、フォトダイオード等）の一部として機能する半導体領域を、活性領域として薄い網掛けで示し、トランジスタのゲート電極を、濃い網掛けで示す。なお、ゲート電極は、不活性領域および活性領域に重なっている。また、図３において、ゲート電極の周囲に形成される側壁（側壁スペーサ、側壁酸化膜、サイドウォールなどと称される）の図示が省略されている。

画素１は、基板１０の上に、Ｎ⁻拡散層１１、Ｎ^＋拡散層１２〜１５、埋め込み酸化膜１６、ゲート電極２１〜２４、およびその他の拡散層等を形成し、配線を形成することにより、形成される。

基板１０は、汎用のシリコン基板であるが、他の種類の半導体基板であってもよい。

Ｎ⁻拡散層１１は、フォトダイオードＰＤのカソードであり、転送トランジスタＴｔｒのソースでもある。また、Ｎ⁻拡散層１１の面積がフォトダイオードＰＤの受光面積になる。フォトダイオードＰＤの受光面積が大きいほど、画素１の感度が高い。このため、画素１の面積に対するＮ⁻拡散層１１の面積の割合が大きくなるように、Ｎ⁻拡散層１１は形成されている。逆に、フォトダイオードＰＤの受光面積が小さいと、フォトダイオードＰＤで発生する信号電荷が減少し、画素１の出力信号がノイズの影響を受けやすくなる。

Ｎ^＋拡散層１２は、転送トランジスタＴｔｒのドレインであり、リセットトランジスタＲｔｒのソースでもあり、電荷蓄積部ＦＤでもある。Ｎ^＋拡散層１２は信号電荷を蓄積するために、ある程度の面積を有することが好ましい。

Ｎ^＋拡散層１３は、リセットトランジスタＲｔｒのドレインであり、選択トランジスタＳｔｒのドレインでもある。Ｎ^＋拡散層１４は、選択トランジスタＳｔｒのソースであり、増幅トランジスタＡｔｒのドレインでもある。Ｎ^＋拡散層１５は、増幅トランジスタＡｔｒのソースである。

埋め込み酸化膜１６は、浅溝素子分離（ＳＴＩ：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）のためのシリコン酸化膜である。埋め込み酸化膜１６は、画素１の中に形成されている素子（フォトダイオードＰＤ、転送トランジスタＴｔｒ、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、および増幅トランジスタＡｔｒ）を、適宜、電気的に分離すると共に、基板１０に形成されている複数の画素１を互いに電気的に分離する。

ゲート電極２１は、転送トランジスタＴｔｒのゲート電極である。ゲート電極２２は、リセットトランジスタＲｔｒのゲート電極である。ゲート電極２３は、選択トランジスタＳｔｒのゲート電極である。ゲート電極２４は、増幅トランジスタＡｔｒのゲート電極である。また、ゲート電極２１〜２４は、Ｎ^＋型の多結晶シリコンである。

Ｎ⁻拡散層１１は砒素Ａｓおよび燐Ｐ等をイオン注入することにより形成され、不純物濃度は１×１０^１７ｉｏｎ／ｃｍ^３程度である。

Ｎ^＋拡散層１２〜１５およびゲート電極２１〜２４は砒素Ａｓおよび燐Ｐ等をイオン注入することにより形成されている。Ｎ^＋拡散層１２〜１５およびゲート電極２１〜２４における不純物濃度は１×１０^２０ｉｏｎ／ｃｍ^３程度である。また、ゲート電極２２、２３の図３における縦方向の長さ（ゲート長）は、０．３５μｍであり、ゲート電極２２、２３の図３における横方向の幅（ゲート幅）は、０．３μｍである。また、ゲート電極２４の図３における縦方向の長さ（ゲート長）は、０．７μｍであり、ゲート電極２４の図３における横方向の幅（ゲート幅）は、０．３μｍである。

上述のような構成により、フォトダイオードＰＤと転送トランジスタＴｔｒとリセットトランジスタＲｔｒと選択トランジスタＳｔｒと増幅トランジスタＡｔｒとが、同一の活性領域に配置されている。これにより、画素１の面積に対する不活性領域（埋め込み酸化膜１６）の面積を小さくすることができ、フォトダイオードＰＤの受光面積および増幅トランジスタＡｔｒのチャネル面積を大きくすることができる。なお、画素１の面積が十分に大きい場合、不活性領域により分離された活性領域に、各素子（転送トランジスタＴｔｒ、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、増幅トランジスタＡｔｒ）が個別に形成されてもよい。

（リセットトランジスタの断面構造）
以下に、リセットトランジスタＲｔｒの断面構造について、説明する。

図４は、図１に示した固体撮像装置の画素における増幅トランジスタＡｔｒ、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒの概略構成を示す断面構造図であり、図３のＡ−Ａ矢視断面図である。図４においては、ゲート電極の周囲に形成される側壁が図示されている。

リセットトランジスタＲｔｒは、ソースであるＮ^＋拡散層１２、ドレインであるＮ^＋拡散層１３、ゲート電極２２、ゲート酸化膜３２、側壁４２、チャネルとなるＮ⁻拡散層５２（チャネル領域）を含み、Ｐウェル層１７の上に形成されている。

Ｐウェル層１７は、基板１０にホウ素Ｂをイオン注入することにより形成され、不純物濃度は、１×１０^１７ｉｏｎ／ｃｍ^３程度である。なお、基板１０にホウ素Ｂをイオン注入する代わりに、適当なＰ型基板を用いてもよい。

ゲート酸化膜３２は、ゲート電極２２の下に酸化シリコンＳｉＯ_２等で形成されている。また、側壁４２は、ゲート電極２２の周囲（ドレイン側側面とソース側側面とその他の側面）に窒化シリコンＳｉ_３Ｎ_４等で形成されている。また、Ｎ⁻拡散層５２は、ゲート酸化膜３２および側壁４２の下に、砒素Ａｓおよび燐Ｐ等をイオン注入することにより形成されている。Ｎ⁻拡散層５２における不純物濃度は１×１０^１７ｉｏｎ／ｃｍ^３程度である。

リセットトランジスタＲｔｒは、ゲートオフセットＭＯＳＦＥＴであるため、ゲートがドレインから離れている。このため、ゲートとドレインとの間の電位差が大きくなりにくく、ドレインの端部からホットキャリアが発生しにくい。また、Ｎ⁻拡散層５２がチャネルになり、Ｎ^＋拡散層１２がソースであり、Ｎ^＋拡散層１３がドレインであるため、ドレインの端部に発生する空乏層の電界が高くならない。このため、ドレインの端部からホットキャリアが発生しにくい。したがって、リセットトランジスタＲｔｒにおいては、ＬＤＤ構造でないシングルドレイン構造を有するにもかかわらず、ホットキャリア効果が抑制されている。

Ｎ⁻拡散層５２の側壁４２の下にある部分には、ゲート電圧が印加されない。それにもかかわらず、リセットトランジスタＲｔｒは、デプレッション型であるため、オン時に、ソースドレイン電流がＮ⁻拡散層５２を流れることができる。なお、仮にリセットトランジスタＲｔｒがエンハンスメント型である場合、側壁４２の下にドレイン又はソースでなくチャネルとなる層を形成すると、リセットトランジスタＲｔｒはトランジスタとして機能しない。

（ゲート長オフセット効果）
発明者らは、上述のリセットトランジスタＲｔｒの構成においては、チャネル長（ソースとドレインとの間の距離）が、ゲート長（ゲート電極２２のソースドレイン方向の長さ）と側壁４２の側壁寸法Ｄｒ（図４における、側壁４２の断面とＮ⁻拡散層５２の断面との境界線の長さ）の２倍との和であることを発見した。そして、ここでは、ゲート電極の周囲に側壁が形成されているデプレッション型のゲートオフセットＭＯＳＦＥＴにおいて、チャネル長がゲート長より長くなる効果を、「ゲート長オフセット効果」と称する。

図５は、オン時の、従来技術のリセットトランジスタＲｔｒ＿ｃと本発明に係るリセットトランジスタＲｔｒとの相違を説明するための図である。図５の（ａ）は従来技術のリセットトランジスタＲｔｒ＿ｃの概略構成を示す断面構造図であり、図５の（ｂ）は図４に示したリセットトランジスタＲｔｒの概略構成を示す断面構造図である。

従来技術のリセットトランジスタＲｔｒ＿ｃは、ソースであるＮ^＋拡散層１１２、ドレインであるＮ^＋拡散層１１３、ゲート電極１２２、ゲート電極１２２の下に形成されているゲート酸化膜１３２、ゲート電極１２２の周囲に形成されている側壁１４２、Ｎ^＋拡散層１１２側にある側壁１４２の下に形成されているＮＬＤＤ拡散層１５４、及びＮ^＋拡散層１１３側にある側壁１４２の下に形成されているＮＬＤＤ拡散層１５５を含み、Ｐウェル層１１７の上に形成されている。また、オン時に、ゲート酸化膜１３２の下にあるＰウェル層１１７の一部が反転して、チャネルとなるＮ⁻拡散層１５２（反転層）が発生する。

このような構成により、従来技術のリセットトランジスタＲｔｒ＿ｃのチャネル長は、オン時に発生するＮ⁻拡散層１５２のドレインソース方向の長さであり、ゲート電極１２２のドレインソース方向の長さ（ゲート長）である。したがって、従来技術のリセットトランジスタＲｔｒ＿ｃにおいては、チャネル長は、ゲート長と同等である。

これに対し、本実施形態のリセットトランジスタＲｔｒのチャネル長は、Ｎ⁻拡散層５２のドレインソース方向の長さであり、ゲート電極２２のドレインソース方向の長さ（ゲート長）と側壁４２の側壁寸法Ｄｒの２倍との和である。したがって、本実施形態のリセットトランジスタＲｔｒにおいては、チャネル長は、ゲート長より、側壁寸法Ｄｒの分長い。

（ゲート長の短縮）
発明者らは、「ゲート長オフセット効果」により、リセットトランジスタＲｔｒのスイッチング能力を維持しながら、リセットトランジスタＲｔｒのゲート長を短くすることを考案した。以下に、「ゲート長オフセット効果」による短チャネル効果の抑制について、説明する。

短チャネル効果は、チャネル長が短いほど顕著になる効果である。例えば、ＭＯＳＦＥＴのチャネル長が短いほど、オフ時にソースからドレインへ流れる微小な電流（サブスレッショルド・リーク電流）が増大し、ＭＯＳＦＥＴのスイッチング能力が低下する。したがって、ＭＯＳＦＥＴのスイッチング能力を維持できるチャネル長の長さを確保する必要がある。

図５（ａ）のような従来技術のリセットトランジスタＲｔｒ＿ｃにおいては、チャネル長が、ゲート長と同等である。このため、ＭＯＳＦＥＴのスイッチング能力を維持できるチャネル長の長さより、ゲート長の長さを短くすることができない。これに対し、図５（ｂ）のような本実施形態のリセットトランジスタＲｔｒにおいては、チャネル長が、ゲート長より長い。このため、ＭＯＳＦＥＴのスイッチング能力を維持できるチャネル長の長さより、ゲート長の長さを短くすることができる。

したがって、本実施形態においては、リセットトランジスタＲｔｒのゲート長を０．５μｍ以下にしても、リセットトランジスタＲｔｒがスイッチング能力を維持できる。リセットトランジスタＲｔｒのゲート長が０．２μｍより短いと、短チャネル効果により、リセットトランジスタＲｔｒのスイッチング能力が顕著に低下した。このため、製造誤差および安全率などを見込んで、本実施形態では、リセットトランジスタＲｔｒのゲート長を０．３５μｍとした。

なお、チャネル長は、ゲート長と側壁寸法とにより決まるので、精度よく制御することができる。本実施形態のリセットトランジスタＲｔｒにおいて、側壁４２の側壁寸法Ｄｒは、０．１μｍである。したがって、リセットトランジスタＲｔｒにおいて、チャネル長は、ゲート長より０．２μｍ長い。

（選択トランジスタの断面構造）
以下に、選択トランジスタＳｔｒの断面構造について、図４を参照しながら、説明する。

選択トランジスタＳｔｒは、ドレインであるＮ^＋拡散層１３、ソースであるＮ^＋拡散層１４、ゲート電極２３、ゲート酸化膜３３、側壁４３、チャネルとなるＮ⁻拡散層５３（チャネル領域）を含み、Ｐウェル層１７の上に形成されている。

ゲート酸化膜３３は、ゲート電極２３の下に形成されており、酸化シリコンＳｉＯ_２等である。また、側壁４３は、ゲート電極２２の周囲（ドレイン側側面とソース側側面とその他の側面）に窒化シリコンＳｉ_３Ｎ_４等で形成されている。また、Ｎ⁻拡散層５３は、ゲート酸化膜３３および側壁４３の下に、砒素Ａｓおよび燐Ｐ等をイオン注入することにより形成されている。Ｎ⁻拡散層５３における不純物濃度は１×１０^１７ｉｏｎ／ｃｍ^３程度である。

選択トランジスタＳｔｒにおいては、リセットトランジスタＲｔｒと同様に、ＬＤＤ構造でないシングルドレイン構造を有するにもかかわらず、ホットキャリア効果が抑制されている。また、「ゲート長オフセット効果」により短チャネル効果が抑制されている。

したがって、選択トランジスタＳｔｒのゲート長（ゲート電極２３のソースドレイン方向の長さ）を０．５μｍ以下にしても、選択トランジスタＳｔｒがスイッチング能力を維持できる。選択トランジスタＳｔｒのゲート長が０．２μｍより短いと、短チャネル効果により、選択トランジスタＳｔｒのスイッチング能力が顕著に低下した。このため、製造誤差および安全率などを見込んで、選択トランジスタＳｔｒのゲート長を０．３５μｍとした。なお、側壁４３の側壁寸法Ｄｓ（図４における、側壁４３の断面とＮ⁻拡散層５３の断面との境界線の長さ）は、０．１μｍである。したがって、選択トランジスタＳｔｒにおいて、チャネル長は、ゲート長より０．２μｍ長い。

（増幅トランジスタの断面構造）
以下に、増幅トランジスタＡｔｒの断面構造について、図４を参照しながら、説明する。

増幅トランジスタＡｔｒは、ドレインであるＮ^＋拡散層１４、ソースであるＮ^＋拡散層１５、ゲート電極２４、ゲート酸化膜３４、側壁４４、およびＬＤＤ構造を形成するＮＬＤＤ拡散層５４、５５を含み、Ｐウェル層１７の上に形成されている。

ゲート酸化膜３４は、ゲート電極２３の下に形成されており、酸化シリコンＳｉＯ_２等である。また、側壁４４は、ゲート電極２２の周囲に窒化シリコンＳｉ_３Ｎ_４等で形成されている。

ＮＬＤＤ拡散層５４は、Ｎ^＋拡散層１４側にある側壁４４の下に形成され、ＮＬＤＤ拡散層５５は、Ｎ^＋拡散層１５側にある側壁４４の下に形成される。また、ＮＬＤＤ拡散層５４とＮＬＤＤ拡散層５５とは、砒素Ａｓおよび燐Ｐ等をイオン注入することにより形成されている。ＮＬＤＤ拡散層５４及びＮＬＤＤ拡散層５５における不純物濃度は１×１０^１８〜１×１０^１９ｉｏｎ／ｃｍ^３程度である。

増幅トランジスタＡｔｒは、ソースフォロアトランジスタであり、転送トランジスタＴｔｒを除く、画素内の他のトランジスタ（リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ）よりチャネル面積が大きい。増幅トランジスタＡｔｒのチャネル面積が大きいため、画素１の出力信号のランダムノイズのノイズレベルの低減されている。

〔実施形態２〕
本発明の他の実施形態について、図６〜図８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

（画素の回路構成）
以下に、画素２の回路構成について、説明する。

図６は、本実施形態に係る固体撮像装置の画素２の概略構成を示す回路図である。

上述の実施形態１の画素１と同様に、画素２は、固体撮像装置にマトリックス状に配列されている。また、画素２は、フォトダイオードＰＤと、転送トランジスタＴｔｒと、リセットトランジスタＲｔｒと、増幅トランジスタＡｔｒと、信号電荷蓄積部ＦＤと、を含む。また、画素２は、読出信号線Ｌｒと、転送信号線と、リセット信号線と、電源電力線と、に接続されている。さらに、画素２は、リセット電圧Ｖｒを供給するリセット電力線に接続されている。

上述の実施形態１の画素１と異なり、画素２は、選択トランジスタを含まないため、選択信号線Ｌｓに接続されていない。代わりに、画素２は、リセット電力線に接続されている。このため、リセットトランジスタＲｔｒにおいて、ドレインがリセット電力線に接続されている。また、増幅トランジスタＡｔｒにおいて、ドレインが直接的に電源電力線に接続されている。

また、選択信号による選択の代わりに、本実施形態においては、リセットトランジスタＲｔｒのゲート電圧（リセット信号）により、画素２が選択される。具体的には、画素２が選択されたときに増幅トランジスタＡｔｒがオンになり、かつ、画素２が選択されていないときに増幅トランジスタＡｔｒがオフになるように、リセットトランジスタＲｔｒのゲート電極に電圧を印加する。

（画素の平面配置）
以下に、画素２の平面配置について、説明する。

図７は、図６に示した画素２の概略構成を示す平面配置図である。図３と同様に、素子（フォトダイオードおよびトランジスタ等）を電気的に分離するための埋め込み酸化膜が形成されている領域を、不活性領域として白塗りで示し、素子（トランジスタ、フォトダイオード）の一部として機能する半導体領域を、活性領域として薄い網掛けで示し、トランジスタのゲート電極を、濃い網掛けで示す。なお、ゲート電極は、不活性領域および活性領域に重なっている。また、図７において、ゲート電極の周囲に形成される側壁の図示が省略されている。

画素２は、基板１０の上に、Ｎ⁻拡散層１１、Ｎ^＋拡散層１２〜１５、埋め込み酸化膜１６、ゲート電極２１、２２、２４、およびその他の拡散層等を形成し、配線を形成することにより、形成される。また、選択トランジスタがないため、Ｎ^＋拡散層１３とＮ^＋拡散層１４とが、埋め込み酸化膜１６により区切られ、電気的に互いに分離されている。

上述のような構成により、フォトダイオードＰＤと転送トランジスタＴｔｒとリセットトランジスタＲｔｒとが、同一の活性領域に配置されている。これにより、画素２の面積に対する不活性領域（埋め込み酸化膜１６）の面積を小さくすることができ、フォトダイオードＰＤの受光面積および増幅トランジスタＡｔｒのチャネル面積を大きくすることができる。なお、画素２の面積が十分に大きい場合、不活性領域により分離された活性領域に、各素子（転送トランジスタＴｔｒ、リセットトランジスタＲｔｒ）が個別に形成されてもよい。

また、増幅トランジスタＡｔｒは、転送トランジスタＴｔｒを除く画素２内の他のトランジスタ（リセットトランジスタＲｔｒ）より、チャネル面積が大きい。増幅トランジスタＡｔｒのチャネル面積が大きいため、画素２の出力信号のランダムノイズのノイズレベルが低減されている。

（画素の断面配置）
以下に、画素２の断面構造について、説明する。

図８は、図６に示した固体撮像装置の画素における増幅トランジスタＡｔｒおよびリセットトランジスタＲｔｒの概略構成を示す断面構造図であり、図６のＢ−Ｂ矢視断面図である。図８においては、ゲート電極の周囲に形成される側壁が図示されている。

リセットトランジスタＲｔｒは、ソースであるＮ^＋拡散層１２、ドレインであるＮ^＋拡散層１３、ゲート電極２２、ゲート酸化膜３２、側壁４２、チャネルとなるＮ⁻拡散層５２を含み、Ｐウェル層１７の上に形成されている。

増幅トランジスタＡｔｒは、ドレインであるＮ^＋拡散層１４、ソースであるＮ^＋拡散層１５、ゲート電極２４、ゲート酸化膜３４、側壁４４、およびＬＤＤ構造であるＮＬＤＤ拡散層５４、５５を含み、Ｐウェル層１７の上に形成されている。

埋め込み酸化膜１６が、Ｎ^＋拡散層１３とＮ^＋拡散層１４との間に、Ｐウェル層１７に食い込むように、形成されている。

本実施形態においても実施形態１と同様に、リセットトランジスタＲｔｒにおいて、ＬＤＤ構造でないシングルドレイン構造を有するにもかかわらず、ホットキャリア効果が抑制されている。また、「ゲート長オフセット効果」により短チャネル効果が抑制されている。

〔実施形態３〕
本発明の他の実施形態について、図９〜図１０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

（画素の回路構成）
以下に、画素３の回路構成について、説明する。

図９は、本実施形態に係る固体撮像装置の画素３の概略構成を示す回路図である。

上述の実施形態１の画素１と同様に、画素３は、固体撮像装置にマトリックス状に配列されている。また、画素３は、２つのフォトダイオードＰＤと、２つの転送トランジスタＴｔｒと、リセットトランジスタＲｔｒと、選択トランジスタＳｔｒと、増幅トランジスタＡｔｒと、信号電荷蓄積部ＦＤと、を含む。また、画素３は、読出信号線Ｌｒと、転送信号線と、リセット信号線と、選択信号線Ｌｓと、電源電力線と、に接続されている。

（画素の平面配置）
以下に、画素３の平面配置について、説明する。

図１０は、図９に示した画素３の概略構成を示す平面配置図である。図１０において、素子（フォトダイオードおよびトランジスタ等）を電気的に分離するための埋め込み酸化膜が形成されている領域を、不活性領域として白塗りで示し、素子（トランジスタ、フォトダイオード）の一部として機能する半導体領域を、活性領域として薄い網掛けで示し、トランジスタのゲート電極を、濃い網掛けで示す。なお、ゲート電極は、不活性領域および活性領域に重なっている。また、図１０において、ゲート電極の周囲に形成される側壁の図示が省略されている。

画素３は、基板１０の上に、Ｎ⁻拡散層１１、Ｎ^＋拡散層１２〜１５、埋め込み酸化膜１６、ゲート電極２１〜２４、およびその他の拡散層等を形成し、配線を形成することにより、形成される。

上述の実施形態１の画素１と異なり、画素３は、フォトダイオードＰＤを２つ含み、転送トランジスタＴｔｒを２つ含む。したがって、画素３においては、隣接する２組のフォトダイオードＰＤと転送トランジスタＴｔｒに対し、１組のリセットトランジスタＲｔｒと選択トランジスタＳｔｒと増幅トランジスタＡｔｒとが、共通に設けられている。これにより、画素３の面積に対するフォトダイオードＰＤの受光面（Ｎ⁻拡散層１１の面積）の割合が大きい。

フォトダイオードＰＤの受光面が大きいため、フォトダイオードＰＤで発生する信号電荷が大きく、画素３の出力信号はノイズの影響を受け難い。なお、画素３が含むフォトダイオードＰＤと転送トランジスタＴｔｒとの組は、２組より多くてもよい。

本実施形態においても実施形態１と同様に、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒにおいて、ＬＤＤ構造でないシングルドレイン構造を有するにもかかわらず、ホットキャリア効果が抑制されている。また、「ゲート長オフセット効果」により短チャネル効果が抑制されている。

〔実施形態４〕
本発明の他の実施形態について、図１１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

（画素の回路構成）
以下に、画素４の回路構成について、説明する。

図１１は、本実施形態に係る固体撮像装置の画素４の概略構成を示す回路図である。

上述の実施形態１の画素１と同様に、画素４は、固体撮像装置にマトリックス状に配列されている。また、画素４は、フォトダイオードＰＤと、リセットトランジスタＲｔｒと、選択トランジスタＳｔｒと、増幅トランジスタＡｔｒと、信号電荷蓄積部ＦＤと、を含む。また、画素４は、読出信号線Ｌｒと、リセット信号線と、選択信号線Ｌｓと、電源電力線と、に接続されている。上述の実施形態１の画素１と異なり、画素４は、転送トランジスタを含まず、転送信号線に電気的に接続されていない。

増幅トランジスタＡｔｒは、ソースフォロアトランジスタであり、画素内の他のトランジスタ（リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ）よりチャネル面積が大きい。増幅トランジスタＡｔｒのチャネル面積が大きいため、ランダムノイズのノイズレベルの低減されている。

〔まとめ〕
本発明の態様１に係る固体撮像装置は、入射光の光量に基づいた電気信号を発生させるセンサ素子（フォトダイオードＰＤ）と、前記電気信号を増幅する増幅トランジスタ（Ａｔｒ）と、前記増幅トランジスタのゲート電圧をリセットするリセットトランジスタ（Ｒｔｒ）と、を含む画素（１〜４）が複数配置された固体撮像装置（１００）であって、前記リセットトランジスタは、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、前記リセットトランジスタのゲート電極（２２）のドレイン側側面とソース側側面とに、側壁（４２）が形成されており、前記リセットトランジスタの前記ゲート電極および前記側壁の下に、チャネル領域（Ｎ⁻拡散層５２）が形成されている。

上記構成によれば、リセットトランジスタは、ゲートオフセットＭＯＳＦＥＴであるため、ゲートがドレインから離れている。このため、リセットトランジスタのゲートとドレインとの間の電位差が大きくなりにくく、ドレインの端部からホットキャリアが発生しにくい。したがって、リセットトランジスタにおいて、ＬＤＤ構造でないシングルドレイン構造であっても、ホットキャリア効果が抑制されている。

また、上記構成によれば、リセットトランジスタのチャネル長は、リセットトランジスタのゲート長と側壁寸法の２倍との和である。言い換えると、リセットトランジスタにおいて、チャネル長は、ゲート長より側壁寸法分長い。このため、短チャネル効果を抑制してリセットトランジスタのスイッチング能力を維持しながら、スイッチング能力を維持できる維持できるチャネル長の長さより、ゲート長の長さを短くすることができる。

したがって、上記構成によれば、画素の出力信号のノイズ比を低減することができる。

本発明の態様２に係る固体撮像装置は、態様１に記載の固体撮像装置（１００）であり、前記画素（１、３、４）は、当該画素を選択するための選択トランジスタ（Ｓｔｒ）を含み、前記選択トランジスタは、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、前記選択トランジスタのゲート電極（２３）のドレイン側側面とソース側側面とに、側壁（４３）が形成されており、前記選択トランジスタの前記ゲート電極および前記側壁の下に、チャネル領域（Ｎ⁻拡散層５３）が形成されていてもよい。

上記構成によれば、選択トランジスタは、ゲートオフセットＭＯＳＦＥＴであるため、ゲートがドレインから離れている。このため、選択トランジスタのゲートとドレインとの間の電位差が大きくなりにくく、ドレインの端部からホットキャリアが発生しにくい。したがって、選択トランジスタにおいて、ＬＤＤ構造でないシングルドレイン構造であっても、ホットキャリア効果が抑制されている。

また、上記構成によれば、選択トランジスタのチャネル長は、選択トランジスタのゲート長と側壁寸法の２倍との和である。言い換えると、選択トランジスタにおいて、チャネル長は、ゲート長より側壁寸法分長い。このため、短チャネル効果を抑制して選択トランジスタのスイッチング能力を維持しながら、スイッチング能力を維持できる維持できるチャネル長の長さより、ゲート長の長さを短くすることができる。

さらに、選択トランジスタのゲート長を短くすることにより、選択トランジスタのゲート面積を小さくすることができる。これにより、増幅トランジスタのゲート面積およびチャネル面積を大きくすることができる。また、センサ素子の受光面積を大きくすることもできる。

本発明の態様３に係る固体撮像装置は、態様１または２に記載の固体撮像装置（１００）であり、前記画素（１〜３）は、前記電気信号を前記センサ素子（フォトダイオードＰＤ）から前記増幅トランジスタ（Ａｔｒ）のゲートへ転送する転送トランジスタ（Ｔｔｒ）を含んでもよい。

上記構成によれば、転送トランジスタによりセンサ素子から電気的に分離された電荷蓄積部（ＦＤ）を設けることが可能になる。電荷蓄積部により、センサ素子において暗電流が抑制されるため、画素の出力信号のノイズ比を低減することができる。

本発明の態様４に係る固体撮像装置は、態様３に記載の固体撮像装置（１００）であり、前記画素（４）は、複数の前記センサ素子（フォトダイオードＰＤ）と複数の前記転送トランジスタ（Ｔｔｒ）とを含み、前記増幅トランジスタ（Ａｔｒ）と前記リセットトランジスタ（Ｒｔｒ）とは、複数の前記センサ素子と複数の前記転送トランジスタとに共通に設けられてもよい。

上記構成によれば、画素の面積に対してセンサ素子の受光面積を大きくすることができる。受光面積が大きいため、センサ素子が発生させる電気信号の強度が高くなり、相対的にノイズが弱くなる。したがって、画素の出力信号のノイズ比を低減することができる。

本発明の態様５に係る固体撮像装置は、態様２に記載の固体撮像装置（１００）であり、前記リセットトランジスタ（Ｒｔｒ）および前記選択トランジスタ（Ｓｔｒ）のゲート長は、０．２μｍ以上０．５μｍ以下であってもよい。

上記構成によれば、ゲート長が０．２μｍ以上であるため、短チャネル効果が抑制され、リセットトランジスタおよび選択トランジスタのスイッチング能力が維持される。また、ゲート長が０．５μｍ以下であるため、リセットトランジスタおよび選択トランジスタのゲート面積が小さい。これにより、増幅トランジスタのゲート面積およびチャネル面積を大きくすることができる。

本発明の態様６に係る固体撮像装置は、態様１から５の何れか１態様に記載の固体撮像装置（１００）であり、前記増幅トランジスタ（Ａｔｒ）は、ソースフォロア回路として動作する、ＬＤＤ構造を有するＭＯＳＦＥＴであってもよい。

上記構成によれば、ソースフォロア回路であるので、増幅トランジスタの出力インピーダンスが低い。

本発明の態様７に係る固体撮像装置は、態様２または５に記載の固体撮像装置（１００）であり、前記リセットトランジスタ（Ｒｔｒ）および前記選択トランジスタ（Ｓｔｒ）のチャネル面積は、前記増幅トランジスタ（Ａｔｒ）のチャネル面積より小さくてもよい。

上記構成によれば、増幅トランジスタのチャネル面積を大きくすることができる。

本発明の態様８に係る固体撮像装置は、態様１から７の何れか１態様に記載の固体撮像装置（１００）であり、前記画素（１〜４）が、行列状に配置されていてもよい。

上記構成によれば、複数の画素からの出力信号の配置も行列状であるため、出力信号を信号処理しやすい。

本発明の態様９に係る電子情報機器は、態様１から８の何れか１態様に記載の固体撮像装置（１００）を備えることを特徴とする電子情報機器（デジタルカメラ１０５）。

上記構成によれば、本発明に係る固体撮像装置を備える電子情報機器を実現できる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１〜４画素
５垂直走査回路
６水平走査回路
７ＣＤＳ回路
８選択スイッチ
９出力部
１０基板
１１Ｎ⁻拡散層
１２〜１５、１１２、１１３Ｎ^＋拡散層
１６埋め込み酸化膜
１７、１１７Ｐウェル層
２１〜２４、１２２ゲート電極
３２〜３４、１３２ゲート酸化膜
４２〜４４、１４２側壁
５２、５３、１５２Ｎ⁻拡散層
５４、５５、１５４、１５５ＮＬＤＤ拡散層
１００固体撮像装置
１０２制御部
１０３メモリ
１０４ＬＣＤ
１０５デジタルカメラ（電子情報機器）
Ａｔｒ増幅トランジスタ
Ｄｒ、Ｄｓ側壁寸法
ＦＤ信号電荷蓄積部
Ｌｒ読出信号線
Ｌｓ選択信号線
ＰＤフォトダイオード
ＲＳＴリセット信号
Ｒｔｒ、Ｒｔｒ＿ｃリセットトランジスタ
ＳＥＬ選択信号
Ｓｔｒ選択トランジスタ
Ｔｔｒ転送トランジスタ
ＴＸ転送信号
Ｖｄｄ電源電圧
Ｖｒリセット電圧

Claims

入射光の光量に基づいた電気信号を発生させるセンサ素子と、前記電気信号を増幅する増幅トランジスタと、前記増幅トランジスタのゲート電圧をリセットするリセットトランジスタと、を含む画素が複数配置された固体撮像装置であって、
前記リセットトランジスタは、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、
前記リセットトランジスタのゲート電極のドレイン側側面とソース側側面とに、側壁が形成されており、
前記リセットトランジスタの前記ゲート電極および前記側壁の下に、チャネル領域が形成されていることを特徴とする固体撮像装置。
前記画素は、当該画素を選択するための選択トランジスタを含み、
前記選択トランジスタは、シングルドレイン構造を有するデプレッション型のオフセットゲートＭＯＳＦＥＴであり、
前記選択トランジスタのゲート電極のドレイン側側面とソース側側面とに、側壁が形成されており、
前記選択トランジスタの前記ゲート電極および前記側壁の下に、チャネル領域が形成されていることを特徴とする請求項１に記載の固体撮像装置。
前記画素は、複数の前記センサ素子を含み、
前記増幅トランジスタと前記リセットトランジスタとは、複数の前記センサ素子に共通に設けられていることを特徴とする請求項２に記載の固体撮像装置。
前記リセットトランジスタおよび前記選択トランジスタのゲート長は、０．２μｍ以上０．５μｍ以下であることを特徴とする請求項２または３に記載の固体撮像装置。
請求項１から４の何れか１項に記載の固体撮像装置を備えることを特徴とする電子情報機器。