JP2022135130A - 光検出装置及び電子機器 - Google Patents
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Abstract
【課題】白点、暗電流特性の劣化を抑制する。【解決手段】光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ第1の面側に素子分離領域が設けられた半導体層と、半導体層に設けられた光電変換部と、半導体層の第1の面側に素子分離領域を介して光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。そして、素子分離領域は、半導体層の第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、半導体層の第1の面側に導電膜と重畳して設けられた第2絶縁膜とを含む。【選択図】図9
Description
本技術(本開示に係る技術)は、光検出装置及び電子機器に関し、特に、素子分離領域を介して光電変換部と隣り合う電界効果トランジスタを有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
光検出装置として、固体撮像装置が知られている。この固体撮像装置は、光電変換部で光電変換された信号電荷を読み出す読出し回路を備えている。この読出し回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含んでいる。これらの画素トランジスタ及び光電変換部は、同一の半導体層に搭載されている。
特許文献1には、半導体層の互いに反対側に位置する第1の面及び第2の面のうちの第2の面(光入射面)側から入射した光を光電変換する光電変換部と、半導体層の第2の面側に設けられた画素トランジスタとを有する固体撮像装置が開示されている。そして、画素トランジスタは、半導体層の第1の面側においてSTI(Shallow Trench Isolation)構造の素子分離領域で区画された素子形成領域(活性領域)に構成されている。
ところで、画素トランジスタは電界効果トランジスタで構成されている。この画素トランジスタが半導体層の第1の面側で素子分離領域を介して光電変換部と隣り合って配置された場合、画素トランジスタの駆動時にフリンジ電界によって素子分離領域の誘電分極が発生する。その結果、素子分離領域の光電変換部側と半導体層との間の界面に電子が誘起され、素子分離領域の端部でのピニングが外れて白点、暗電流特性が劣化する要因となる。
この白点、転電流特性の劣化は、画素の微細化に伴う素子分離領域の幅が小さくなるにつれて、より顕著となる可能性があるため、改良の余地があった。
この白点、転電流特性の劣化は、画素の微細化に伴う素子分離領域の幅が小さくなるにつれて、より顕著となる可能性があるため、改良の余地があった。
本技術の目的は、白点、暗電流特性の劣化を抑制することにある。
(1)本技術の一態様に係る光検出装置は、
互いに反対側に位置する第1の面及び第2の面を有し、かつ上記第1の面側に素子分離領域が設けられた半導体層と、
上記半導体層に設けられた光電変換部と、
上記半導体層の上記第1の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、上記半導体層の上記第1の面側に上記導電膜と重畳して設けられた第2絶縁膜とを含む。
(2)本技術の他の態様に係る電子機器は、光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
そして、上記光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ上記第1の面側に素子分離領域が設けられた半導体層と、上記半導体層に設けられた光電変換部と、上記半導体層の上記第1の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、上記半導体層の上記第1の面側に上記導電膜と重畳して設けられた第2絶縁膜とを含む。
互いに反対側に位置する第1の面及び第2の面を有し、かつ上記第1の面側に素子分離領域が設けられた半導体層と、
上記半導体層に設けられた光電変換部と、
上記半導体層の上記第1の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、上記半導体層の上記第1の面側に上記導電膜と重畳して設けられた第2絶縁膜とを含む。
(2)本技術の他の態様に係る電子機器は、光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
そして、上記光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ上記第1の面側に素子分離領域が設けられた半導体層と、上記半導体層に設けられた光電変換部と、上記半導体層の上記第1の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
そして、上記素子分離領域は、上記半導体層の上記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、上記半導体層の上記第1の面側に上記導電膜と重畳して設けられた第2絶縁膜とを含む。
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の実施形態では、第1導電型がn型、第2導電型がp型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型をp型、第2導電型をn型としても構わない。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第1の方向及び第2の方向をそれぞれX方向、Y方向とし、第1の方向及び第2の方向のそれぞれと直交する第3の方向をZ方向とする。そして、以下の実施形態では、後述する半導体層21の厚さ方向をZ方向として説明する。
〔第1実施形態〕
この第1実施形態では、光検出装置として、裏面照射型CMOS(Complementary Metal Oxide Semiconductor)イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
この第1実施形態では、光検出装置として、裏面照射型CMOS(Complementary Metal Oxide Semiconductor)イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
≪固体撮像装置の全体構成≫
まず、固体撮像装置1の全体構成について説明する。
図1に示すように、本技術の第1実施形態に係る固体撮像装置1Aは、平面視したときの二次元平面形状が方形状の半導体チップ2を主体に構成されている。即ち、固体撮像装置1Aは、半導体チップ2に搭載されている。この固体撮像装置1A(101)は、図28に示すように、光学レンズ102を介して被写体からの像光(入射光106)を取り込み、撮像面上に結像された入射光106の光量を画素単位で電気信号に変換して画素信号として出力する。
まず、固体撮像装置1の全体構成について説明する。
図1に示すように、本技術の第1実施形態に係る固体撮像装置1Aは、平面視したときの二次元平面形状が方形状の半導体チップ2を主体に構成されている。即ち、固体撮像装置1Aは、半導体チップ2に搭載されている。この固体撮像装置1A(101)は、図28に示すように、光学レンズ102を介して被写体からの像光(入射光106)を取り込み、撮像面上に結像された入射光106の光量を画素単位で電気信号に変換して画素信号として出力する。
図1に示すように、固体撮像装置1Aが搭載された半導体チップ2は、互いに直交するX方向及びY方向を含む二次元平面において、中央部に設けられた方形状の画素領域2Aと、この画素領域2Aの外側に画素領域2Aを囲むようにして設けられた周辺領域2Bとを備えている。
画素領域2Aは、例えば図28に示す光学レンズ(光学系)102により集光される光を受光する受光面である。そして、画素領域2Aには、X方向及びY方向を含む二次元平面において複数の画素3が行列状に配置されている。換言すれば、画素3は、二次元平面内で互いに直交するX方向及びY方向のそれぞれの方向に繰り返し配置されている。
図1に示すように、周辺領域2Bには、複数のボンディングパッド14が配置されている。複数のボンディングパッド14の各々は、例えば、半導体チップ2の二次元平面における4つの辺の各々の辺に沿って配列されている。複数のボンディングパッド14の各々は、半導体チップ2を外部装置と電気的に接続する際に用いられる入出力端子である。
<ロジック回路>
図2に示すように、半導体チップ2は、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6、出力回路7及び制御回路8などを含むロジック回路13を備えている。ロジック回路13は、電界効果トランジスタとして、例えば、nチャネル導電型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びpチャネル導電型のMOSFETを有するCMOS(Complenentary MOS)回路で構成されている。
図2に示すように、半導体チップ2は、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6、出力回路7及び制御回路8などを含むロジック回路13を備えている。ロジック回路13は、電界効果トランジスタとして、例えば、nチャネル導電型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びpチャネル導電型のMOSFETを有するCMOS(Complenentary MOS)回路で構成されている。
垂直駆動回路4は、例えばシフトレジスタによって構成されている。垂直駆動回路4は、所望の画素駆動線10を順次選択し、選択した画素駆動線10に画素3を駆動するためのパルスを供給し、各画素3を行単位で駆動する。即ち、垂直駆動回路4は、画素領域2Aの各画素3を行単位で順次垂直方向に選択走査し、各画素3の光電変換素子が受光量に応じて生成した信号電荷に基づく画素3からの画素信号を、垂直信号線11を通してカラム信号処理回路5に供給する。
カラム信号処理回路5は、例えば画素3の列毎に配置されており、1行分の画素3から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路5は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling:相関2重サンプリング)及びAD(Analog Digital)変換等の信号処理を行う。
水平駆動回路6は、例えばシフトレジスタによって構成されている。水平駆動回路6は、水平走査パルスをカラム信号処理回路5に順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から信号処理が行われた画素信号を水平信号線12に出力させる。
出力回路7は、カラム信号処理回路5の各々から水平信号線12を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
制御回路8は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路4、カラム信号処理回路5、及び水平駆動回路6等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路8は、生成したクロック信号や制御信号を、垂直駆動回路4、カラム信号処理回路5、及び水平駆動回路6等に出力する。
<画素ブロック>
半導体チップ2は、図3に示す画素ブロック15及び読出し回路17を備えている。画素ブロック15は、これに限定されないが、図3に示すように、2つの画素群(第1画素群16A及び第2画素群16B)を備えている。そして、第1画素群16A及び第2画素群16Bの各々は、4つの画素3と、この4つの画素3で共有された1つの電荷保持領域(フローティングディフュージョン:Floating Diffusion)FDと、を備えている。即ち、画素ブロック15は、8つの画素3と、2つの電荷保持領域FDと、を備えている。そして、画素ブロック15の2つの電荷保持領域FDの各々には、1つの読出し回路17が接続されている。即ち、画素ブロック15は、8つの画素3で1つの読出し回路17を共有しており、この8つの画素3の各々の出力は共有する読出し回路17に入力される。
半導体チップ2は、図3に示す画素ブロック15及び読出し回路17を備えている。画素ブロック15は、これに限定されないが、図3に示すように、2つの画素群(第1画素群16A及び第2画素群16B)を備えている。そして、第1画素群16A及び第2画素群16Bの各々は、4つの画素3と、この4つの画素3で共有された1つの電荷保持領域(フローティングディフュージョン:Floating Diffusion)FDと、を備えている。即ち、画素ブロック15は、8つの画素3と、2つの電荷保持領域FDと、を備えている。そして、画素ブロック15の2つの電荷保持領域FDの各々には、1つの読出し回路17が接続されている。即ち、画素ブロック15は、8つの画素3で1つの読出し回路17を共有しており、この8つの画素3の各々の出力は共有する読出し回路17に入力される。
画素ブロック15の各画素3は、互いに共通の構成要素を有している。図3では、各画素3の構成要素を互いに区別するために、各画素3の構成要素の符号(例えば、後述のPD、TR)の末尾に識別番号(1,2,3,4,5,6,7,8)が付与されている。以下では、各画素3の構成要素を互いに区別する必要のある場合には、各画素3の構成要素の符号の末尾に識別番号を付与するが、各画素3の構成要素を互いに区別する必要のない場合には、各画素3の構成要素の符号の末尾の識別番号を省略するものとする。
図3に示すように、1つの画素ブロック15に含まれる8つの各画素3は、光電変換素子PD(PD1,PD2,PD3,PD4,PD5,PD6,PD7,PD8)と、この光電変換素子PDで光電変換された信号電荷を電荷保持領域FDに転送する転送トランジスタTR(TR1,TR2,TR3,TR4,TR5,TR6,TR7,TR8)と、を備えている。
光電変換素子PDは、受光量に応じた信号電荷を生成する。光電変換素子PDは、カソード側が転送トランジスタTRのソース領域と電気的に接続され、アノード側が基準電位線(例えばグランド)と電気的に接続されている。光電変換素子PDとしては、例えばフォトダイオードが用いられている。転送トランジスタTRのドレイン領域は、電荷保持領域FDと電気的に接続されている。
転送トランジスタTRのゲート電極は、画素駆動線10(図2参照)のうちの転送トランジスタ駆動線と電気的に接続されている。電荷保持領域FDは、光電変換素子PDから転送トランジスタTRを介して転送された信号電荷を一時的に保持(蓄積)する。
光電変換素子PDは、受光量に応じた信号電荷を生成する。光電変換素子PDは、カソード側が転送トランジスタTRのソース領域と電気的に接続され、アノード側が基準電位線(例えばグランド)と電気的に接続されている。光電変換素子PDとしては、例えばフォトダイオードが用いられている。転送トランジスタTRのドレイン領域は、電荷保持領域FDと電気的に接続されている。
転送トランジスタTRのゲート電極は、画素駆動線10(図2参照)のうちの転送トランジスタ駆動線と電気的に接続されている。電荷保持領域FDは、光電変換素子PDから転送トランジスタTRを介して転送された信号電荷を一時的に保持(蓄積)する。
図3に示すように、読出し回路17は、電荷保持領域FDに保持された信号電荷を読み出し、この信号電荷に基づく画素信号を出力する。読出し回路17は、これに限定されないが、画素トランジスタとして、例えば、3つの増幅トランジスタAMP1,AMP2,AMP3と、選択トランジスタSELと、リセットトランジスタRSTと、を備えている。これらの画素トランジスタ(AMP1~AMP3,SEL,RST)は、電界効果トランジスタとして、例えば、酸化シリコン(SiO2)膜からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するMOSFETで構成されている。また、これらの画素トランジスタとしては、ゲート絶縁膜が窒化シリコン(Si3N4)膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるMISFET(Metal Insulator Semiconductor FET)でも構わない。
3つの増幅トランジスタAMP1~AMP3の各々のソース領域は、選択トランジスタSELのドレイン領域と電気的に接続されている。3つの増幅トランジスタAMP1~AMP3の各々のドレイン領域は、電源線VDD及びリセットトランジスタRSTのドレイン領域と電気的に接続されている。そして、3つの増幅トランジスタAMP1~AMP3の各々のゲート電極は、第1画素群16A及び第2画素群16Bの各々の電荷保持領域FD及びリセットトランジスタRSTのソース領域と電気的に接続されている。
選択トランジスタSELのソース領域は、垂直信号線11と電気的に接続されている。選択トランジスタSELのドレイン領域は、3つの増幅トランジスタAMP1~AMP3の各々のソース領域と電気的に接続されている。そして、選択トランジスタSELのゲート電極は、画素駆動線10(図2参照)のうちの選択トランジスタ駆動線と電気的に接続されている。
リセットトランジスタRSTのソース領域は、第1画素群16A及び第2画素群16Bの各々の電荷保持領域FD、及び3つの増幅トランジスタAMP1~AMP3の各々のゲート電極と電気的に接続されている。リセットトランジスタRSTのドレイン領域は、電源線VDD、及び3つの増幅トランジスタAMP1~AMP3の各々のドレイン領域と電気的に接続されている。そして、リセットトランジスタRSTのゲート電極は、画素駆動線10(図2参照)のうちのリセットトランジスタ駆動線と電気的に接続されている。
転送トランジスタTRは、転送トランジスタTRがオン状態となると、光電変換素子PDで生成された信号電荷を電荷保持領域FDに転送する。リセットトランジスタRSTは、リセットトランジスタRSTがオン状態となると、電荷保持領域FDの電位(信号電荷)を電源線VDDの電位にリセットする。選択トランジスタSELは、読出し回路17からの画素信号の出力タイミングを制御する。
3つの増幅トランジスタAMP1~AMP3の各々は、画素信号として、電荷保持領域FDに保持された信号電荷のレベルに応じた電圧の信号を生成する。3つの増幅トランジスタAMP1~AMP3の各々は、ソースフォロア型のアンプを構成しており、光電変換素子PDで生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。3つの増幅トランジスタAMP1~AMP3の各々は、選択トランジスタSELがオン状態となると、電荷保持領域FDの電位を増幅して、その電位に応じた電圧を、垂直信号線11(VSL)を介してカラム信号処理回路5に出力する。
この第1実施形態に係る固体撮像装置1Aの動作時には、画素3の光電変換素子PDで生成された信号電荷が画素3の転送トランジスタTRを介して電荷保持領域FDに保持される。そして、電荷保持領域FDに保持された信号電荷が読出し回路17により読み出されて、読出し回路17の3つの増幅トランジスタAMP1~AMP3の各々のゲート電極に印加される。読出し回路17の選択トランジスタSELのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ(H)レベルにすることにより、選択トランジスタSELが導通し、3つの増幅トランジスタAMP1~AMP3の各々で増幅された、電荷保持領域FDの電位に対応する電流が垂直信号線11に流れる。また、読出し回路17のリセットトランジスタRSTのゲート電極に印加するリセット用制御信号をハイ(H)レベルにすることにより、リセットトランジスタRSTが導通し、電荷保持領域FDに蓄積された信号電荷をリセットする。
≪固体撮像装置の具体的な構成≫
次に、半導体チップ2(固体撮像装置1A)の具体的な構成について、図4Aから図9を用いて説明する。なお、図面を見易くするため、図4A、図4B、図5及び図6においては、後述する多層配線層の図示を省略している。また、図7、図8及び図9においては、後述する配線層38よりも上層の図示を省略している。
次に、半導体チップ2(固体撮像装置1A)の具体的な構成について、図4Aから図9を用いて説明する。なお、図面を見易くするため、図4A、図4B、図5及び図6においては、後述する多層配線層の図示を省略している。また、図7、図8及び図9においては、後述する配線層38よりも上層の図示を省略している。
<半導体チップ>
図9に示すように、半導体チップ2は、互いに反対側に位置する第1の面S1及び第2の面S2を有する半導体層21と、この半導体層21の第1の面S1側に設けられた絶縁層36及び配線層38を含む多層配線層と、を備えている。また、半導体チップ2は、半導体層21の第2の面S2側に、この第2の面S2側から順次設けられた平坦化膜43、遮光膜44、カラーフィルタ45及びマイクロレンズ(オンチップレンズ)46を備えている。
図9に示すように、半導体チップ2は、互いに反対側に位置する第1の面S1及び第2の面S2を有する半導体層21と、この半導体層21の第1の面S1側に設けられた絶縁層36及び配線層38を含む多層配線層と、を備えている。また、半導体チップ2は、半導体層21の第2の面S2側に、この第2の面S2側から順次設けられた平坦化膜43、遮光膜44、カラーフィルタ45及びマイクロレンズ(オンチップレンズ)46を備えている。
平坦化膜43は、半導体層21の第2の面S2側に、半導体層21の第2の面S2を覆うようにして設けられ、半導体層21の第2の面S2側を平坦化している。遮光膜44は、隣り合う画素3を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
カラーフィルタ45及びマイクロレンズ46は、それぞれ画素3毎に設けられている。カラーフィルタ45は、半導体チップ2の光入射面側から入射した入射光を色分離する。マイクロレンズ46は、照射光を集光し、集光した光を画素3に効率良く入射させる。
ここで、半導体層21の第1の面S1を素子形成面又は主面、第2の面S2側を光入射面又は裏面と呼ぶこともある。この第1実施形態の固体撮像装置1Aは、半導体層21の第2の面(光入射面,裏面)S2側から入射した光を、半導体層21に設けられた光電変換部23(光電変換素子PD)で光電変換する。
<画素ブロック>
図4Aに示すように、画素ブロック15に含まれる第1画素群16A及び第2画素群16Bの各々は、平面視でY方向に互いに隣り合って配置されている。そして、図4、図5及び図6に示すように、第1画素群16Aに含まれる4つの画素3、及び第2画素群16Bに含まれる4つの画素3は、平面視でX方向及びY方向のそれぞれの方向に2つずつ配置され、2×2のレイアウト配置になっている。即ち、上述の画素領域2Aには、2つの画素群(16A及び16B)に含まれる合計8つの画素3を一単位とする画素ブロック15がX方向及びY方向のそれぞれの方向に繰り返し配置されている。
図4Aに示すように、画素ブロック15に含まれる第1画素群16A及び第2画素群16Bの各々は、平面視でY方向に互いに隣り合って配置されている。そして、図4、図5及び図6に示すように、第1画素群16Aに含まれる4つの画素3、及び第2画素群16Bに含まれる4つの画素3は、平面視でX方向及びY方向のそれぞれの方向に2つずつ配置され、2×2のレイアウト配置になっている。即ち、上述の画素領域2Aには、2つの画素群(16A及び16B)に含まれる合計8つの画素3を一単位とする画素ブロック15がX方向及びY方向のそれぞれの方向に繰り返し配置されている。
<半導体層>
図7から図9に示すように、半導体層21は、第1の面S1側に、素子分離領域25と、この素子分離領域25で区画された島状の素子形成領域(活性領域)21a及び21bと、を備えている。また、半導体層21は、第2の面S2側に画素分離領域41を更に備えている。また、半導体層21は、内部に、第2導電型としてのp型の半導体領域22と、このp型の半導体領域22で周囲を込まれた光電変換部23(図9参照)と、を更に備えている。半導体層21は、例えば、p型の単結晶シリコン基板で構成されている。
図7から図9に示すように、半導体層21は、第1の面S1側に、素子分離領域25と、この素子分離領域25で区画された島状の素子形成領域(活性領域)21a及び21bと、を備えている。また、半導体層21は、第2の面S2側に画素分離領域41を更に備えている。また、半導体層21は、内部に、第2導電型としてのp型の半導体領域22と、このp型の半導体領域22で周囲を込まれた光電変換部23(図9参照)と、を更に備えている。半導体層21は、例えば、p型の単結晶シリコン基板で構成されている。
<画素分離領域>
図4A、図5、図6及び図9に示すように、画素分離領域41は、半導体層21の第2の面S2側から第1の面S1側に向かって延伸し、二次元平面において互いに隣り合う画素3間を電気的及び光学的に分離している。画素分離領域41は、これに限定されないが、例えば、半導体層21の第2の面S2から第1の面S1側に向かって延伸する溝部内に絶縁膜42が埋め込まれ、かつ半導体層21の第1の面S1から離間するトレンチ構造になっている。
図4A、図5、図6及び図9に示すように、画素分離領域41は、半導体層21の第2の面S2側から第1の面S1側に向かって延伸し、二次元平面において互いに隣り合う画素3間を電気的及び光学的に分離している。画素分離領域41は、これに限定されないが、例えば、半導体層21の第2の面S2から第1の面S1側に向かって延伸する溝部内に絶縁膜42が埋め込まれ、かつ半導体層21の第1の面S1から離間するトレンチ構造になっている。
図4、図5及び図6に示すように、1つの画素3に対応する画素分離領域41は、平面視での平面形状が方形状の環状平面パータン(リング状平面パターン)になっている。そして、画素ブロック15の8つの画素3に対応する画素分離領域41は、平面視で8つの画素3の周囲を囲む方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、画素分離領域41は、半導体層21の第2の面S2側を画素3毎に分離している。
<光電変換部>
図4、図5、図6及び図9に示すように、光電変換部23は、画素3毎に設けられている。光電変換部23は、第1導電型としてのn型の半導体領域24を含む。そして、この光電変換部23は、上述の光電変換素子PDを構成している。図9では、8つの光電変換素子PD1~PD8をそれぞれ毎に構成する光電変換部23のうち、一例として、光電変換素子PD7を構成する光電変換部23と、光電変換素子PD8を構成する光電変換部23と、を図示している。
図4、図5、図6及び図9に示すように、光電変換部23は、画素3毎に設けられている。光電変換部23は、第1導電型としてのn型の半導体領域24を含む。そして、この光電変換部23は、上述の光電変換素子PDを構成している。図9では、8つの光電変換素子PD1~PD8をそれぞれ毎に構成する光電変換部23のうち、一例として、光電変換素子PD7を構成する光電変換部23と、光電変換素子PD8を構成する光電変換部23と、を図示している。
<p型の半導体領域>
図7及び図8に示すように、p型の半導体領域22は、Y方向において互いに隣り合う2つの画素3に亘って設けられている。また、図9に示すように、p型の半導体領域22は、X方向において互いに隣り合う2つの光電変換部23の間、光電変換部23と半導体層21の第1の面S1との間、及び、光電変換部23と素子分離領域25との間にもそれぞれ設けられている。また、図7、図8及び図9に示すように、p型の半導体領域22は、素子形成領域21a及び21bにも設けられている。そして、p型の半導体領域22は、詳細に図示していないが、Y方向において互い隣り合う2つの光電変換部23の間にも設けられている。X方向及びY方向のそれぞれの方向において互いに隣り合う2つの光電変換部23の間に位置するp型の半導体領域22は、図9を参照して説明すれば、半導体層21の第1の面S1側から第2の面S2側に亘って設けられている。画素分離領域41は、p型の半導体領域22の中に包含され、光電変換部23からp型の半導体領域22を介して離間されている。p型の半導体領域22は、1つの半導体領域、若しくは複数の半導体領域によって構成されている。p型の半導体領域22は、光電変換部23のn型の半導体領域24とでpn接合部を画素3毎に構成している。
図7及び図8に示すように、p型の半導体領域22は、Y方向において互いに隣り合う2つの画素3に亘って設けられている。また、図9に示すように、p型の半導体領域22は、X方向において互いに隣り合う2つの光電変換部23の間、光電変換部23と半導体層21の第1の面S1との間、及び、光電変換部23と素子分離領域25との間にもそれぞれ設けられている。また、図7、図8及び図9に示すように、p型の半導体領域22は、素子形成領域21a及び21bにも設けられている。そして、p型の半導体領域22は、詳細に図示していないが、Y方向において互い隣り合う2つの光電変換部23の間にも設けられている。X方向及びY方向のそれぞれの方向において互いに隣り合う2つの光電変換部23の間に位置するp型の半導体領域22は、図9を参照して説明すれば、半導体層21の第1の面S1側から第2の面S2側に亘って設けられている。画素分離領域41は、p型の半導体領域22の中に包含され、光電変換部23からp型の半導体領域22を介して離間されている。p型の半導体領域22は、1つの半導体領域、若しくは複数の半導体領域によって構成されている。p型の半導体領域22は、光電変換部23のn型の半導体領域24とでpn接合部を画素3毎に構成している。
なお、8つの光電変換素子PD1~PD8の各々は、p型の半導体領域22と、光電変換部23のn型の半導体領域24とで構成されるpn接合部を画素3毎に含む。
また、画素分離領域41と光電変換部23との間のp型の半導体領域22は、平面視で光電変換部23の周囲を囲み、暗電流の発生を制御するピニング層として機能する。
また、画素分離領域41と光電変換部23との間のp型の半導体領域22は、平面視で光電変換部23の周囲を囲み、暗電流の発生を制御するピニング層として機能する。
<素子分離領域>
図4A及び図4Bに示すように、素子分離領域25は、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置されている。素子分離領域25は、Y方向に所定の幅を有し、仮想境界線15y1毎に配置されている。即ち、素子分離領域25は、これに限定されないが、Y方向に画素ブロック15が繰り返し配置された画素ブロック列毎に配置されている。
図4A及び図4Bに示すように、素子分離領域25は、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置されている。素子分離領域25は、Y方向に所定の幅を有し、仮想境界線15y1毎に配置されている。即ち、素子分離領域25は、これに限定されないが、Y方向に画素ブロック15が繰り返し配置された画素ブロック列毎に配置されている。
<素子形成領域>
図4A及び図4Bに示すように、素子分離領域25で区画された素子形成領域21a及び21bは、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に所定の間隔を置いて直列に配置されている。そして、素子形成領域21a及び21bの各々は、X方向に幅を有し、かつ仮想境界線15y1の延伸方向に沿って延伸している。素子形成領域21aは、図5に示すように、X方向において互いに隣り合う2つの第1画素群16Aの間の仮想境界線15y1を含む領域に、この仮想境界線15y1に沿って配置されている。そして、素子形成領域21aは、素子分離領域25により周囲を囲まれている。素子形成領域21bは、図6に示すように、X方向において互いに隣り合う2つの第2画素群16Bの間の仮想境界線15y1を含む領域に、この仮想境界線15y1に沿って配置されている。そして、素子形成領域21bは、素子分離領域25により周囲を囲まれている。素子形成領域21a及び21bの各々は、例えば平面視の形状が長方形状(帯状)になっている。
図4A及び図4Bに示すように、素子分離領域25で区画された素子形成領域21a及び21bは、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に所定の間隔を置いて直列に配置されている。そして、素子形成領域21a及び21bの各々は、X方向に幅を有し、かつ仮想境界線15y1の延伸方向に沿って延伸している。素子形成領域21aは、図5に示すように、X方向において互いに隣り合う2つの第1画素群16Aの間の仮想境界線15y1を含む領域に、この仮想境界線15y1に沿って配置されている。そして、素子形成領域21aは、素子分離領域25により周囲を囲まれている。素子形成領域21bは、図6に示すように、X方向において互いに隣り合う2つの第2画素群16Bの間の仮想境界線15y1を含む領域に、この仮想境界線15y1に沿って配置されている。そして、素子形成領域21bは、素子分離領域25により周囲を囲まれている。素子形成領域21a及び21bの各々は、例えば平面視の形状が長方形状(帯状)になっている。
なお、図4A、図4B、図5及び図6では、画素ブロック15のX方向の両側に1組の素子形成領域21a及び21bがそれぞれY方向に並んで配置されているが、1つの画素ブロック15に対して1組の素子形成領域21a及び21bが対応する。
図4A及び図5に示すように、素子形成領域21aには、読出し回路17に含まれる画素トランジスタのうち、1つの増幅トランジスタAMP1と、1つの選択トランジスタSELと、がY方向に並んで設けられている。図4及び図6に示すように、素子形成領域21bには、読出し回路17に含まれる画素トランジスタのうち、2つの増幅トランジスタAMP2及びAMP3と、1つのリセットトランジスタRSTと、がY方向に並んで設けられている。
<増幅トランジスタAMP1及び選択トランジスタSEL>
図7に示すように、増幅トランジスタAMP1は、半導体層21の第1の面S1側の素子形成領域21a上に設けられたゲート絶縁膜31と、素子形成領域21a上にゲート絶縁膜31を介して設けられたゲート電極32a1と、ゲート電極32a1の側壁にゲート電極32a1を囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、増幅トランジスタAMP1は、ゲート電極32a1の直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34b及び34cと、を更に含む。増幅トランジスタAMP1は、チャネル形成領域に形成されるチャネルをゲート電極32a1に印加されるゲート電圧により制御する。
図7に示すように、増幅トランジスタAMP1は、半導体層21の第1の面S1側の素子形成領域21a上に設けられたゲート絶縁膜31と、素子形成領域21a上にゲート絶縁膜31を介して設けられたゲート電極32a1と、ゲート電極32a1の側壁にゲート電極32a1を囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、増幅トランジスタAMP1は、ゲート電極32a1の直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34b及び34cと、を更に含む。増幅トランジスタAMP1は、チャネル形成領域に形成されるチャネルをゲート電極32a1に印加されるゲート電圧により制御する。
図7に示すように、選択トランジスタSELは、半導体層21の第1の面S1側の素子形成領域21a上に設けられたゲート絶縁膜31と、素子形成領域21a上にゲート絶縁膜31を介して設けられたゲート電極32sと、ゲート電極32sの側壁にゲート電極32sを囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、選択トランジスタSELは、ゲート電極32sの直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34d及び34bと、を更に含む。選択トランジスタSELは、チャネル形成領域に形成されるチャネルをゲート電極32sに印加されるゲート電圧により制御する。
図7に示すように、増幅トランジスタAMP1及び選択トランジスタSELは、増幅トランジスタAMP1の一方の主電極領域(ソース領域)34bと、選択トランジスタSELの他方の主電極領域(ドレイン領域)34bと、を共有している。
主電極領域34bは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32a1に対して自己整合で形成されたエクステンション領域と、n型の半導体領域からなり、かつゲート電極32sに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32a1及び32sの各々の側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
主電極領域34cは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32a1に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32a1の側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
主電極領域34dは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32sに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32sの側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
<増幅トランジスタAMP2~3及びリセットトランジスタRST>
図8に示すように、増幅トランジスタAMP2は、半導体層21の第1の面S1側の素子形成領域21b上に設けられたゲート絶縁膜31と、素子形成領域21b上にゲート絶縁膜31を介して設けられたゲート電極32a2と、ゲート電極32a2の側壁にゲート電極32a2を囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、増幅トランジスタAMP2は、ゲート電極32a2の直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34e及び34gと、を更に含む。増幅トランジスタAMP2は、チャネル形成領域に形成されるチャネルをゲート電極32a2に印加されるゲート電圧により制御する。
図8に示すように、増幅トランジスタAMP2は、半導体層21の第1の面S1側の素子形成領域21b上に設けられたゲート絶縁膜31と、素子形成領域21b上にゲート絶縁膜31を介して設けられたゲート電極32a2と、ゲート電極32a2の側壁にゲート電極32a2を囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、増幅トランジスタAMP2は、ゲート電極32a2の直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34e及び34gと、を更に含む。増幅トランジスタAMP2は、チャネル形成領域に形成されるチャネルをゲート電極32a2に印加されるゲート電圧により制御する。
増幅トランジスタAMP3は、半導体層21の第1の面S1側の素子形成領域21b上に設けられたゲート絶縁膜31と、素子形成領域21b上にゲート絶縁膜31を介して設けられたゲート電極32a3と、このゲート電極32a3の側壁にゲート電極32a3を囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、増幅トランジスタAMP3は、ゲート電極32a3の直下のp型の半導体領域22に設けられたチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34e及び34hと、を更に含む。増幅トランジスタAMP3は、チャネル形成領域に形成されるチャネルをゲート電極32a3に印加されるゲート電圧により制御する。
リセットトランジスタRSTは、半導体層21の第1の面S1側の素子形成領域21b上に設けられたゲート絶縁膜31と、素子形成領域21a上にゲート絶縁膜31を介して設けられたゲート電極32rと、このゲート電極32rの側壁にゲート電極32rを囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、リセットトランジスタRSTは、ゲート電極32rの直下のp型の半導体領域22にチャネル(導通路)が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向(ゲート長方向)に互いに離間してp型の半導体領域22内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域34j及び34gと、を更に含む。リセットトランジスタRSTは、チャネル形成領域に形成されるチャネルをゲート電極32rに印加されるゲート電圧により制御する。
図8に示すように、増幅トランジスタAMP2及びAMP3は、各々の一方の主電極領域(ソース領域)34eを共有している。増幅トランジスタAMP2及びリセットトランジスタRSTは、増幅トランジスタAMP2の他方の主電極領域(ドレイン領域)34gと、リセットトランジスタRSTの他方の主電極領域(ドレイン領域)34gと、を共有している。
主電極領域34eは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32a2に対して自己整合で形成されたエクステンション領域と、n型の半導体領域からなり、かつゲート電極32a3に対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32a2及び32a3の各々の側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
主電極領域34gは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32a2に対して自己整合で形成されたエクステンション領域と、n型の半導体領域からなり、かつゲート電極32rに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32a2及び32rの各々の側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
主電極領域34hは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32a3に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32a3の側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
主電極領域34jは、これに限定されないが、n型の半導体領域からなり、かつゲート電極32jに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いn型の半導体領域からなり、かつゲート電極32rの側壁のサイドウォールスペーサ33に対して自己整合で形成されたコンタクト領域と、を含む。
<ゲート絶縁膜,ゲート電極>
ゲート絶縁膜31は、例えば、酸化シリコン(SiO2)膜で構成されている。ゲート電極32a1、32a2、32a3、32r、及び32sの各々は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。サイドウォールスペーサ33は、例えば、酸化シリコン膜で構成されている。
ゲート絶縁膜31は、例えば、酸化シリコン(SiO2)膜で構成されている。ゲート電極32a1、32a2、32a3、32r、及び32sの各々は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。サイドウォールスペーサ33は、例えば、酸化シリコン膜で構成されている。
<絶縁層、配線層>
図7及び図8に示すように、増幅トランジスタAMP1~AMP3、選択トランジスタSEL、及びリセットトランジスタRSTの各々のゲート電極32a1、32a2、32a3、32r、及び32sは、半導体層21の第1の面S1側に設けられた絶縁層36で覆われている。そして、絶縁層36上の配線層38には、配線38a、38b、38c、38d、38e、38g、38h、38j、38m、38r及び38sの各々が設けられていると共に、図9に示す配線38tが設けられている。
図7及び図8に示すように、増幅トランジスタAMP1~AMP3、選択トランジスタSEL、及びリセットトランジスタRSTの各々のゲート電極32a1、32a2、32a3、32r、及び32sは、半導体層21の第1の面S1側に設けられた絶縁層36で覆われている。そして、絶縁層36上の配線層38には、配線38a、38b、38c、38d、38e、38g、38h、38j、38m、38r及び38sの各々が設けられていると共に、図9に示す配線38tが設けられている。
配線層38の各配線は、例えば銅(Cu)又はCuを主体とする合金などの金属膜で構成されている。絶縁層36は、例えば、酸化シリコン膜、窒化シリコン(Si3N4)膜又は炭窒化シリコン(SiCN)膜のうちの1つの単層膜、又は、これらのうち2つ以上を積層した積層膜で構成されている。
<接続状態>
図7に示すように、増幅トランジスタAMP1のゲート電極32a1は、絶縁層36に埋め込まれたコンタクト電極37a1を介して絶縁層36上の配線38aと電気的に接続されている。選択トランジスタSELのゲート電極32sは、絶縁層36に埋め込まれたコンタクト電極37sを介して絶縁層36上の配線38sと電気的に接続されている。
図7に示すように、増幅トランジスタAMP1のゲート電極32a1は、絶縁層36に埋め込まれたコンタクト電極37a1を介して絶縁層36上の配線38aと電気的に接続されている。選択トランジスタSELのゲート電極32sは、絶縁層36に埋め込まれたコンタクト電極37sを介して絶縁層36上の配線38sと電気的に接続されている。
図7に示すように、増幅トランジスタAMP1の他方の主電極領域(ドレイン領域)34cは、絶縁層36に埋め込まれたコンタクト電極37cを介して絶縁層36上の配線38cと電気的に接続されている。選択トランジスタSELの一方の主電極領域(ソース領域)34dは、絶縁層36に埋め込まれたコンタクト電極37dを介して絶縁層36上の配線38dと電気的に接続されている。そして、増幅トランジスタAMP1の一方の主電極領域(ソース領域)及び選択トランジスタSELの他方の主電極領域(ドレイン領域)として共有された主電極領域34bは、絶縁層36に埋め込まれたコンタクト電極37bを介して絶縁層36上の配線38bと電気的に接続されている。
図8に示すように、増幅トランジスタAMP2のゲート電極32a2は、絶縁層36に埋め込まれたコンタクト電極37a2を介して絶縁層36上の配線38aと電気的に接続されている。増幅トランジスタAMP3のゲート電極32a3は、絶縁層36に埋め込まれたコンタクト電極37a3を介して絶縁層36上の配線38aと電気的に接続されている。リセットトランジスタRSTのゲート電極32rは、絶縁層36に埋め込まれたコンタクト電極37rを介して絶縁層36上の配線38rと電気的に接続されている。
図8に示すように、増幅トランジスタAMP2及びAMP3の各々の一方の主電極領域(ソース領域)として共有された主電極領域34eは、絶縁層36に埋め込まれたコンタクト電極37eを介して絶縁層36上の配線38eと電気的に接続されている。増幅トランジスタAMP2の他方の主電極領域(ドレイン領域)及びリセットトランジスタRSTの他方の主電極領域(ドレイン領域)として共有された主電極領域34gは、絶縁層36に埋め込まれたコンタクト電極37gを介して絶縁層36上の配線38gと電気的に接続されている。増幅トランジスタAMP3の他方の主電極領域34hは、絶縁層36に埋め込まれたコンタクト電極37hを介して絶縁層36上の配線38hと電気的に接続されている。そして、リセットトランジスタRSTの他方の主電極領域(ドレイン領域)34jは、絶縁層36に埋め込まれたコンタクト電極37jを介して絶縁層36上の配線38jと電気的に接続されている。
なお、詳細に図示していないが、配線38aは、平面視で増幅トランジスタAMP1~AMP3に亘って引き回され、増幅トランジスタAMP1~AMP3の各々のゲート電極32a1~32a3と電気的に接続されている。そして、この配線38aは、配線38g及び2つの電荷保持領域FDと電気的に接続されている。また、配線38bは、配線38eと電気的に接続されている。また、配線38cは、配線38j及び電源線VDDと電気的に接続されている。そして、配線38dは、垂直信号線11と電気的に接続されている。
<転送トランジスタ>
図4A、図5、図6及び図9に示すように、転送トランジスタTR(TR1~TR8)は、半導体層21の第1の面S1側に、画素3(光電変換部23)毎に設けられている。図9では、8つの転送トランジスタTRのうち、一例として2つの転送トランジスタTR7及びTR8を図示している。
図4A、図5、図6及び図9に示すように、転送トランジスタTR(TR1~TR8)は、半導体層21の第1の面S1側に、画素3(光電変換部23)毎に設けられている。図9では、8つの転送トランジスタTRのうち、一例として2つの転送トランジスタTR7及びTR8を図示している。
図9に示すように、転送トランジスタTR(TR7,TR8)は、半導体層21の第1の面S1側に設けられたゲート絶縁膜31と、半導体層21の第1の面S1側にゲート絶縁膜31を介して設けられたゲート電極32tと、ゲート電極32tの側壁にゲート電極32tを囲むようにして設けられたサイドウォールスペーサ33と、を含む。また、転送トランジスタTRは、ゲート電極32tの直下のp型の半導体領域22にチャネルが形成されるチャネル形成領域と、ソース領域として機能する光電変換部23と、ドレイン領域として機能する電荷保持領域FD(図6参照)とを含む。ゲート電極32rは、例えば、上述の画素トランジスタ(AMP1~AMP3,SEL,RST)のゲート電極(32a1,32a2,32a3,32s,32r)と同一工程で形成され、これらの画素トランジスタのゲート電極と同様に、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
転送トランジスタTRは、電界効果トランジスタであり、上述の画素トランジスタと同様に例えばMOSFETで構成されている。転送トランジスタTRは、MISFETで構成しても構わない。
図6及び図9に示すように、第2画素群16Bに含まれる4つの画素3の各々の転送トランジスタTRのゲート電極32tは、平面視で各々の画素3の中心から角部に偏って配置されている。そして、この4つの画素3の各々の転送トランジスタTRのゲート電極32tは、2×2配置の4つの画素3で囲まれた中央部側に偏って配置されている。即ち、4つの画素3の各々の転送トランジスタTRのゲート電極32tは、X方向及びY方向のそれぞれの方向において互いに隣り合っている。そして、4つの画素3の各々の転送トランジスタTRのゲート電極32tで囲まれた領域内の半導体層21の第1の面S1側の表層部に、上述の電荷保持領域FDが設けられている。
電荷保持領域FDは、詳細に図示していないが、p型の半導体領域22内に設けられ、n型の半導体領域で構成されている。そして、電荷保持領域FDは、平面視で画素分離領域41と重畳している。即ち、電荷保持領域FDは、X方向に延伸する画素分離領域41と、Y方向に延伸する画素分離領域41とが交差する領域に配置されている。この第1実施形態の電荷保持領域FDは、これに限定されないが、図6に示すように、4つのゲート電極32tで囲まれた中央領域に設けられている。
なお、第1画素群16Aに含まれる4つの転送トランジスタTRのゲート電極32t、及び電荷保持領域FDも、第2画素群16Bに含まれる4つの転送トランジスタTRのゲート電極32t及び電荷保持領域FDと同様の構成になっている。
図6に示すように、第2画素群16Bに含まれる4つの画素3は、p型の半導体領域22、光電変換部23及び転送トランジスタTRのゲート電極32tが、X方向に互いに隣り合う2つの画素3間の境界及びY方向に互いに隣り合う2つの画素3間の境界をそれぞれ反転軸とする反転パターンで構成されている。
また、図5に示すように、第1画素群16Aに含まれる4つの画素3も、p型の半導体領域22、光電変換部23及び転送トランジスタTRのゲート電極32tが、X方向に互いに隣り合う2つの画素3間の境界及びY方向に互いに隣り合う2つの画素3間の境界をそれぞれ反転軸とする反転パターンで構成されている。
<接続形態>
図9に示すように、2つの転送トランジスタTR7及びTR8の各々のゲート電極32tは、絶縁層36に個々に埋め込まれたコンタクト電極37tを介して、絶縁層36上の個々の配線38tと電気的に接続されている。また、詳細に図示していないが、転送トランジスタTR1~TR6においても、2つの転送トランジスタTR7及びTR8と同様に、絶縁層36に個々に埋め込まれたコンタクト電極を介して、絶縁層36上の個々の配線と電気的に接続されている。
図9に示すように、2つの転送トランジスタTR7及びTR8の各々のゲート電極32tは、絶縁層36に個々に埋め込まれたコンタクト電極37tを介して、絶縁層36上の個々の配線38tと電気的に接続されている。また、詳細に図示していないが、転送トランジスタTR1~TR6においても、2つの転送トランジスタTR7及びTR8と同様に、絶縁層36に個々に埋め込まれたコンタクト電極を介して、絶縁層36上の個々の配線と電気的に接続されている。
なお、図示していないが、画素ブロック15に含まれる2つの電荷保持領域FDの各々は、絶縁層36に埋め込まれたコンタクト電極及び絶縁層36上の配線を介して、3つの増幅トランジスタAMP1~3の各々のゲート電極32a1~32a3、及びリセットトランジスタRSTの主電極領域34gと電気的に接続されている。
<素子分離領域の具体的な構成>
図9及び図10に示すように、増幅トランジスタAMP3は、素子分離領域25を介して光電変換部23と互いに隣り合っている。素子分離領域25は、半導体層21の第1の面S1側に設けられた溝部(凹部)26と、この溝部26内に第1絶縁膜27を介して設けられた導電膜28と、半導体層21の第1の面S1側に平面視で導電膜28と重畳して設けられた第2絶縁膜29とを含む。素子分離領域25は、半導体層21の第1の面S1の表層部に設けられている。そして、素子分離領域25は、半導体層21の厚さ方向(Z方向)に厚さを有し、第2の面S2から離間している。即ち、素子分離領域25は、STI(Shallow Trench Isolation)構造になっている。
図9及び図10に示すように、増幅トランジスタAMP3は、素子分離領域25を介して光電変換部23と互いに隣り合っている。素子分離領域25は、半導体層21の第1の面S1側に設けられた溝部(凹部)26と、この溝部26内に第1絶縁膜27を介して設けられた導電膜28と、半導体層21の第1の面S1側に平面視で導電膜28と重畳して設けられた第2絶縁膜29とを含む。素子分離領域25は、半導体層21の第1の面S1の表層部に設けられている。そして、素子分離領域25は、半導体層21の厚さ方向(Z方向)に厚さを有し、第2の面S2から離間している。即ち、素子分離領域25は、STI(Shallow Trench Isolation)構造になっている。
第1絶縁膜27は、溝部26の中の壁面及び底面に沿って設けられ、半導体層21と導電膜28との間に介在されている。即ち、第1絶縁膜27は、半導体層21と導電膜28とを電気的に分離している。
図9及び図10に示すように、第2絶縁膜29は、導電膜28を覆っている。換言すれば、導電膜28は、半導体層21の第1の面S1側に位置する上面が第2絶縁膜29で覆われている。そして、ゲート電極32a3と素子分離領域25の導電膜28との間に第2絶縁膜29が介在されている。
第2絶縁膜29は、ゲート絶縁膜31とは異なる層に設けられている。そして、第2絶縁膜29は、導電膜28とサイドウォールスペーサ33との間に設けられている。
第2絶縁膜29は、ゲート絶縁膜31とは異なる層に設けられている。そして、第2絶縁膜29は、導電膜28とサイドウォールスペーサ33との間に設けられている。
第1絶縁膜27及び第2絶縁膜29の各々は、熱酸化膜又は堆積膜で構成されている。例えば、第1絶縁膜27は、熱酸化による酸化シリコン膜で構成されている。第2絶縁膜29は、堆積による酸化シリコン膜で構成されている。第2絶縁膜29は、これに限定されないが、例えばゲート絶縁膜31と同程度の膜厚で構成されている。
図4Bに示すように、導電膜28は、これに限定されないが、平面視で素子分離領域25の全域に設けられている。そして、素子形成領域21a及び21bの各々は、周囲が導電膜28で囲まれている。このように、素子形成領域21a及び21bの各々の周囲を導電膜28で囲むことにより、素子形成領域21aに設けられた画素トランジスタ(増幅トランジスタAMP1及び選択トランジスタSEL)と光電変換部23との間の素子分離領域25に導電膜28を含ます(配置する)ことができる。また、素子形成領域21bに設けられた画素トランジスタ(増幅トランジスタAMP1,AMP2及びリセットトランジスタRST)と光電変換部23との間の素子分離領域25に導電膜28を含ます(配置する)ことができる。
図7及び図8に示すように、素子分離領域25の導電膜28は、絶縁層36に埋め込まれたコンタクト電極37mを介して、絶縁層36上の配線38mと電気的に接続されている。この配線38mには、電源電位(電源電圧)が印加される。即ち、導電膜28は、電源電位が印加される配線38mと電気的に接続され、この配線38mから供給される電源電位に電位固定される。
図10に示すように、p型の半導体領域22には、電源電位として第1基準電位Rv1が印加される。そして、素子分離領域25の導電膜28には、電源電位として第2基準電位Rv2が印加される。この第1実施形態では、これに限定されないが、p型の半導体領域22に第1基準電位Rv1として例えば0V、素子分離領域25の導電膜28に第2基準電位Rv2として例えば0Vがそれぞれ印加される。導電膜28への第1基準電位Rv1の印加は、光電変換素子PDによる光電変換中や、増幅トランジスタAMP1~AMP3、選択トランジスタSEL及びリセットトランジスタRSTなどの画素トランジスタの駆動中において保持される。
導電膜28は、これに限定されないが、p型の半導体領域22よりもフェルミレベルが深い導電性材料を含んでいる。この第1実施形態では、導電膜28の導電性材料として、例えば、図11に示すように、不純物濃度がp型の半導体領域22よりも高いp型の多結晶シリコン(p型Poly-Si)を用いている。図11において、Ecは伝導体端エネルギ、Eiは真性フェルミレベル、Ffはフェルミレベル、Evは価電子帯端エネルギである。
<画素トランジスタの向き>
図6及び図9に示すように、増幅トランジスタAMP3は、平面視したときに、増幅トランジスタAMP3のゲート電極32a3の直下のチャネル形成領域(p型の半導体領域22)が素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに設けられている。換言すれば、増幅トランジスタAMP3は、ゲート電極32a3のゲート幅方向(図6及び図9ではX方向)の外側に光電変換部23が位置する向きで素子形成領域21bに設けられている。更に換言すれば、増幅トランジスタAMP3は、ゲート電極32a3の直下のチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の主電極領域34e及び34hとが素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに設けられている。そして、増幅トランジスタAMP3のゲート電極32a3は、ゲート電極32a3のゲート幅方向において、素子形成領域21b及び素子分離領域25に亘って設けられ、ゲート幅方向の端部が平面視で素子分離領域25と重畳している。
ここで、ゲート幅方向とは、ゲート電極のゲート幅(Wg)の方向である。ゲート幅方向は、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル幅(W)の方向でもある。そして、ゲート長方向とは、ゲート電極のゲート長(Lg)の方向であり、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル長(L)の方向でもある。
図6及び図9に示すように、増幅トランジスタAMP3は、平面視したときに、増幅トランジスタAMP3のゲート電極32a3の直下のチャネル形成領域(p型の半導体領域22)が素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに設けられている。換言すれば、増幅トランジスタAMP3は、ゲート電極32a3のゲート幅方向(図6及び図9ではX方向)の外側に光電変換部23が位置する向きで素子形成領域21bに設けられている。更に換言すれば、増幅トランジスタAMP3は、ゲート電極32a3の直下のチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の主電極領域34e及び34hとが素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに設けられている。そして、増幅トランジスタAMP3のゲート電極32a3は、ゲート電極32a3のゲート幅方向において、素子形成領域21b及び素子分離領域25に亘って設けられ、ゲート幅方向の端部が平面視で素子分離領域25と重畳している。
ここで、ゲート幅方向とは、ゲート電極のゲート幅(Wg)の方向である。ゲート幅方向は、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル幅(W)の方向でもある。そして、ゲート長方向とは、ゲート電極のゲート長(Lg)の方向であり、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル長(L)の方向でもある。
なお、断面図での図示を省略しているが、図6に示すように、増幅トランジスタAMP2及びリセットトランジスタRSTの各々においても、増幅トランジスタAMP3と同様に、各々のチャネル形成領域(p型の半導体領域22)が素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに設けられている。そして、増幅トランジスタAMP2及びリセットトランジスタRSTの各々のゲート電極32a2及び32rも、各々のゲート幅方向(図7ではX方向)において、素子形成領域21b及び素子分離領域25に亘って設けられ、各々のゲート幅方向の端部が素子分離領域25と重畳している。
また、断面図での図示を省略しているが、図5に示すように、増幅トランジスタAMP1及び選択トランジスタSELの各々においても、増幅トランジスタAMP3と同様に、各々のチャネル形成領域(p型の半導体領域22)が素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21aに設けられている。そして、増幅トランジスタAMP1及び選択トランジスタSELの各々のゲート電極32a1及び32sも、各々のゲート幅方向(図5ではX方向)において、素子形成領域21b及び素子分離領域25に亘って配置され、各々のゲート幅方向の端部が素子分離領域25と重畳している。
以上の構成を有する固体撮像装置1Aでは、入射光が半導体チップ2のマイクロレンズ46側から照射され、照射された入射光がマイクロレンズ46及びカラーフィルタ45を順次透過し、透過した光が光電変換部23で光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、半導体層21の第1の面S1側に形成された転送トランジスタTR及び読出し回路17を介して、多層配線層に形成された垂直信号線11(図2参照)により画素信号として出力される。
ここで、この第1実施形態では、光電変換部23及び電荷保持領域FDの各々をn型の半導体領域で構成している。したがって、この第1実施形態では、電荷保持領域FDに保持される信号電荷としてのキャリアは電子(e-)である。
≪第1実施形態の主な効果≫
次に、この第1実施形態の主な効果について、図12に示す比較例の素子分離領域と比較しながら説明する。図12は、比較例の固体撮像装置の要部断面図である。
図12に示すように、比較例の固体撮像装置は、半導体層210の第1の面側の素子分離領域250で区画された素子形成領域210bに、電界効果トランジスタである画素トランジスタQが設けられている。画素トランジスタQは、半導体層210の素子形成領域210b上にゲート絶縁膜310を介して設けられたゲート電極320と、このゲート電極320の直下のチャネル形成領域を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域(図示せず)とを含む。
図12に示すように、画素トランジスタQは、半導体層210の第1の面側に素子分離領域250を介して光電変換部230と互いに隣り合って設けられている。そして、素子分離領域250は、半導体層210の溝部内に絶縁膜250aのみが埋め込まれたSTI構造になっている。
このように、半導体層210の溝部内に絶縁膜250aのみが埋め込まれた素子分離領域250の場合、画素トランジスタQの駆動時にゲート電極320からのフリンジ電界により、図12に示すうに、素子分離領域250の誘電分極Dpが発生する。その結果、素子分離領域250の光電変換部230側と半導体層210(p型の半導体領域220)との間の界面部に電子(e-)が誘起され、素子分離領域250の端部(素子分離領域250の光電変換部230側)でのピニングが外れて白点及び暗電流特性が劣化する。この白点及び暗電流特性の劣化は、画素3の微細化に伴う素子分離領域250の幅が狭くなるにつれて、より顕著になる可能性がある。
次に、この第1実施形態の主な効果について、図12に示す比較例の素子分離領域と比較しながら説明する。図12は、比較例の固体撮像装置の要部断面図である。
図12に示すように、比較例の固体撮像装置は、半導体層210の第1の面側の素子分離領域250で区画された素子形成領域210bに、電界効果トランジスタである画素トランジスタQが設けられている。画素トランジスタQは、半導体層210の素子形成領域210b上にゲート絶縁膜310を介して設けられたゲート電極320と、このゲート電極320の直下のチャネル形成領域を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域(図示せず)とを含む。
図12に示すように、画素トランジスタQは、半導体層210の第1の面側に素子分離領域250を介して光電変換部230と互いに隣り合って設けられている。そして、素子分離領域250は、半導体層210の溝部内に絶縁膜250aのみが埋め込まれたSTI構造になっている。
このように、半導体層210の溝部内に絶縁膜250aのみが埋め込まれた素子分離領域250の場合、画素トランジスタQの駆動時にゲート電極320からのフリンジ電界により、図12に示すうに、素子分離領域250の誘電分極Dpが発生する。その結果、素子分離領域250の光電変換部230側と半導体層210(p型の半導体領域220)との間の界面部に電子(e-)が誘起され、素子分離領域250の端部(素子分離領域250の光電変換部230側)でのピニングが外れて白点及び暗電流特性が劣化する。この白点及び暗電流特性の劣化は、画素3の微細化に伴う素子分離領域250の幅が狭くなるにつれて、より顕著になる可能性がある。
これに対し、この第1実施形態に係る固体撮像装置1Aでは、図10に示すように、電界効果トランジスタとしての増幅トランジスタAMP3が半導体層21の第1の面S1に素子分離領域25を介して光電変換部23と互いに隣り合って設けられている。そして、この第1実施形態の素子分離領域25は、図12に示す比較例の素子分離領域250とは異なり導電膜28を含んでいる。即ち、増幅トランジスタAMP3は、図4B及び図9に示すように、素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。その結果、導電膜28に例えば0Vの第2基準電位Rp2を印加して導電膜28を電位固定することにより、増幅トランジスタAMP1のゲート電極32a3からのフリンジ電界が素子分離領域25の導電膜28で遮蔽されるため、図10に示すように、素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部に電子(e-)が誘起されず、素子分離領域25の端部(素子分離領域250の光電変換部230側)でのピニングを確保することができる。したがって、この第1実施形態に係る固体撮像装置1Aによれば、白点及び暗電流特性の劣化を抑制することができる。この白点及び暗電流特性の劣化の抑制効果は、画素3の微細化に伴う素子分離領域25の幅が狭くなるにつれて、より顕著となる。
また、この第1実施形態の素子分離領域25は、半導体層21の第1の面S1側に平面視で導電膜28と重畳する第2絶縁膜29を更に含んでいる。このため、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との電気的な導通を防止することができる。したがって、この第1実施形態の固体撮像装置1Aによれば、白点及び暗電流特性の劣化を抑制することができると共に、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との電気的な導通を防止することができる。
増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との間に少なくとも第2絶縁膜29が介在されていることにより、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との絶縁耐性を確保することができる。そして、この第1実施形態のように、導電膜28が第2絶縁膜29で覆われていることにより、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との絶縁耐性をより高めることができる。
増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との間に少なくとも第2絶縁膜29が介在されていることにより、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との絶縁耐性を確保することができる。そして、この第1実施形態のように、導電膜28が第2絶縁膜29で覆われていることにより、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との絶縁耐性をより高めることができる。
また、この第1実施形態の増幅トランジスタAMP3は、ゲート電極32a3の直下のチャネル形成領域が素子分離領域25を介して光電変換部23と互いに隣り合う向きで素子形成領域21bに配置されている。このような配置の場合、増幅トランジスタAMP3の駆動時にゲート電極32a3からのフリンジ電界が素子分離領域25の光電変換部23側に拡がり易い。したがって、増幅トランジスタAMP3のゲート電極32a3からのフリンジ電界を素子分離領域25の導電膜28により遮蔽する構成は、この第1実施形態のように、増幅トランジスタAMP3のチャネル形成領域が素子分離領域25を介して光電変換部23と互いに隣り合う場合に、特に有用である。
なお、増幅トランジスタAMP1、AMP2、選択トランジスタSEL、及びリセットトランジスタRSTの各々においても、ゲート電極(32a1,32a2,32s,32r)の直下のチャネル形成領域が素子分離領域25を介して光電変換部23と互いに隣り合う向きで各々の素子形成領域21a,21bに配置されている。これらの画素トランジスタ(AMP1,AMP2,SEL,RST)のゲート電極(32a1,32a2,32r,32s)からのフリンジ電界も素子分離領域25の導電膜28により遮蔽することができる。したがって、読出し回路17に含まれる画素トランジスタ(AMP1,AMP2,AMP3,SEL,RST)が平面視で光電変換部23の周囲に配置されていても、素子分離領域25の端部でのピニングを確保することができ、白点及び暗電流特性の劣化を抑制することができる。即ち、本技術は、読出し回路17に含まれる複数の画素トランジスタのうち、少なくとも1つが素子分離領域25を介して光電変換部23と互いに隣り合う場合に有用である。
また、この第1実施形態において、素子分離領域25の導電膜28は、p型の半導体領域22よりもフェルミレベルが深い導電性材料として、p型の半導体領域22よりも不純物濃度が高いp型の多結晶シリコンを含んでいる。このため、バンド構造の変調により、図12のA部に示すように、素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部にホール(h+)が蓄積され、素子分離領域25の端部でのピニングを改善することができる。その結果、光電変換領域でのp型の半導体領域22の濃度を下げる、或いは素子分離領域25と光電変換部23との間のp型の半導体領域22の幅を小さくすることができるので、同一の画素サイズにおいて光電変換部23の平面サイズを大きくすることができ、飽和信号量Qsを改善することが可能となる。
なお、図4Bに示すように、素子分離領域25の全域に導電膜28を設けることが好ましいが、少なくとも、光電変換部23と、この光電変換部23の周囲に配置された画素トランジスタ(AMP1,AMP2,AMP3,RST,SEL)との間の素子分離領域25に導電膜28を選択的に設けるようにしてもよい。要は、少なくとも、光電変換部23と、画素トランジスタ(AMP1,AMP2,AMP3,RST,SEL)との間の素子分離領域25に導電膜28が設けられていればよい。
なお、上述の第1実施形態では、トレンチ構造の画素分離領域41を備えた固体撮像装置1Aについて説明した。しかしながら、本技術は、第1実施形態の固体撮像装置1Aに限定されない。例えば、本技術は、半導体層21の第2の面S2側から第1の面S1側に向かって延伸する半導体領域を含む不純物拡散構造の画素分離領域を備えた固体撮像装置にも適用することができる。
また、上述の第1実施形態では、半導体チップ2に固体撮像装置1Aが搭載された場合について説明した。しかしながら、半導体チップ2は、半導体ウエハに設定された複数のチップ形成領域を個々に個片化することによって形成される。したがって、固体撮像装置1Aは、半導体ウエハを半導体チップに個片化する前では半導体ウエハに搭載されている。
≪変形例≫
<第1変形例>
上述の第1実施形態では、素子分離領域25の導電膜28に含まれる導電性材料として、p型の半導体領域22よりもフェルミレベルが低いp型の多結晶シリコン(p型のPoly-Si)を用いた場合について説明した。しかしながら、本技術は、導電膜28に含まれる導電性材料として、p型の多結晶シリコンに限定されるものではない。例えば、素子分離領域25の導電膜28に含まれる導電性材料としては、図13に示すように、p型の半導体領域22よりも仕事関数が深い金属を用いることができる。この金属としては、これに限定されないが、例えばニッケル(Ni)(5.1~5.2eV)、ニッケルシリサイド(NiSi)、白金(Pt)などが挙げられる。この第1変形例においても、これに限定されないが、例えば、上述の第1実施形態と同様に、図10を参照して説明すれば、p型の半導体領域22に第1基準電位Rv1として0V、素子分離領域25の導電膜28に第2基準電位Rv2として0Vがそれぞれ印加される。
<第1変形例>
上述の第1実施形態では、素子分離領域25の導電膜28に含まれる導電性材料として、p型の半導体領域22よりもフェルミレベルが低いp型の多結晶シリコン(p型のPoly-Si)を用いた場合について説明した。しかしながら、本技術は、導電膜28に含まれる導電性材料として、p型の多結晶シリコンに限定されるものではない。例えば、素子分離領域25の導電膜28に含まれる導電性材料としては、図13に示すように、p型の半導体領域22よりも仕事関数が深い金属を用いることができる。この金属としては、これに限定されないが、例えばニッケル(Ni)(5.1~5.2eV)、ニッケルシリサイド(NiSi)、白金(Pt)などが挙げられる。この第1変形例においても、これに限定されないが、例えば、上述の第1実施形態と同様に、図10を参照して説明すれば、p型の半導体領域22に第1基準電位Rv1として0V、素子分離領域25の導電膜28に第2基準電位Rv2として0Vがそれぞれ印加される。
このように、素子分離領域25の導電膜28に含まれる導電性材料として、p型の半導体領域22よりも仕事関数が深い金属を用いた第1変形例においても、バンド構造の変調により、図13のB部に示すように、素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部にホール(h+)が蓄積され、素子分離領域25の端部でのピニングを改善することができる。その結果、この第1変形例においても、光電変換領域でのp型の半導体領域22の濃度を下げる、或いは素子分離領域25と光電変換部23との間のp型の半導体領域22の幅を小さくすることができ、飽和信号量Qsを改善することが可能となる。
<第2変形例>
素子分離領域25の導電膜28に含まれる導電性材料として、上述の第1実施形態では、p型の半導体領域22よりもフェルミレベルが深いp型の多結晶シリコンを用いた場合について説明し、上述の第1変形例では、p型の半導体領域22よりも仕事関数が深い金属材料を用いた場合について説明した。しかしながら、本技術は、上述の第1実施形態及び第1変形例の導電性材料に限定されるものではない。この第2変形例では、図10を参照して説明すれば、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位を第2基準電位Rv2として素子分離領域25の導電膜28に印加する。例えば、p型の半導体領域22に第1基準電位Rv1として0Vを印加し、素子分離領域25の導電膜28に第2基準電位RV2として-1.2Vを印加する。このように素子分離領域25の導電膜28に負電位を印加することにより、図14のC部に示すように、素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部にホール(h+)が蓄積される。この界面部にホール(h+)を十分に蓄積できれば、素子分離領域25の導電膜28に含まれる導電性材料のフェルミレベルEfは制約されない。即ち、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位の第2基準電位RV2を素子分離領域25の導電膜28に印加することにより、素子分離領域25の導電膜28としては、特に材料を限定する必要がない。したがって、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位の第2基準電位Rv2を素子分離領域25の導電膜28に印加することにより、素子分離領域25の導電膜28に含まれる導電性材料を限定することなく、上述の第1実施形態及び第1変形例と同様に、飽和信号量Qsを改善することが可能となる。
素子分離領域25の導電膜28に含まれる導電性材料として、上述の第1実施形態では、p型の半導体領域22よりもフェルミレベルが深いp型の多結晶シリコンを用いた場合について説明し、上述の第1変形例では、p型の半導体領域22よりも仕事関数が深い金属材料を用いた場合について説明した。しかしながら、本技術は、上述の第1実施形態及び第1変形例の導電性材料に限定されるものではない。この第2変形例では、図10を参照して説明すれば、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位を第2基準電位Rv2として素子分離領域25の導電膜28に印加する。例えば、p型の半導体領域22に第1基準電位Rv1として0Vを印加し、素子分離領域25の導電膜28に第2基準電位RV2として-1.2Vを印加する。このように素子分離領域25の導電膜28に負電位を印加することにより、図14のC部に示すように、素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部にホール(h+)が蓄積される。この界面部にホール(h+)を十分に蓄積できれば、素子分離領域25の導電膜28に含まれる導電性材料のフェルミレベルEfは制約されない。即ち、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位の第2基準電位RV2を素子分離領域25の導電膜28に印加することにより、素子分離領域25の導電膜28としては、特に材料を限定する必要がない。したがって、p型の半導体領域22に印加される第1基準電位Rv1よりも低い負電位の第2基準電位Rv2を素子分離領域25の導電膜28に印加することにより、素子分離領域25の導電膜28に含まれる導電性材料を限定することなく、上述の第1実施形態及び第1変形例と同様に、飽和信号量Qsを改善することが可能となる。
<第3変形例>
上述の第1実施形態では、素子分離領域25の第2絶縁膜29をゲート絶縁膜31と同程度の膜厚で構成した場合について説明した。しかしながら、第2絶縁膜29の膜厚は第1実施形態に限定されるものではない。例えば、図15に示すように、第2絶縁膜29の膜厚は、ゲート絶縁膜31よりも厚くしてもよい。この第3変形例の場合、増幅トランジスタAMP3の駆動時にゲート電極32a3からのフリンジ電界が素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部に及ぼす影響をより小さくすることができる。
上述の第1実施形態では、素子分離領域25の第2絶縁膜29をゲート絶縁膜31と同程度の膜厚で構成した場合について説明した。しかしながら、第2絶縁膜29の膜厚は第1実施形態に限定されるものではない。例えば、図15に示すように、第2絶縁膜29の膜厚は、ゲート絶縁膜31よりも厚くしてもよい。この第3変形例の場合、増幅トランジスタAMP3の駆動時にゲート電極32a3からのフリンジ電界が素子分離領域25の光電変換部23側と半導体層21(p型の半導体領域22)との間の界面部に及ぼす影響をより小さくすることができる。
第2絶縁膜29は、増幅トランジスタAMP3のゲート電極32a3と素子分離領域25の導電膜28との間に介在される部分の膜厚をゲート絶縁膜31の膜厚よりも選択的に厚くしてもよく、また、全体の膜厚をゲート絶縁膜31の膜厚よりも厚くしてもよい。
なお、素子分離領域25の第2絶縁膜29の膜厚を、他の画素トランジスタ(AMP1,AMP2,RST,SEL)のゲート絶縁膜31の膜厚に対して厚くすることにより、同様の効果が得られることは勿論である。
なお、素子分離領域25の第2絶縁膜29の膜厚を、他の画素トランジスタ(AMP1,AMP2,RST,SEL)のゲート絶縁膜31の膜厚に対して厚くすることにより、同様の効果が得られることは勿論である。
〔第2実施形態〕
図16に示すように、本技術の第2実施形態に係る固体撮像装置1Bは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、素子分離領域の平面パターン及び画素トランジスタの平面レイアウトが異なっている。
図16に示すように、本技術の第2実施形態に係る固体撮像装置1Bは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、素子分離領域の平面パターン及び画素トランジスタの平面レイアウトが異なっている。
即ち、図16に示すように、この第2実施形態に係る素子分離領域25は、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置された第1部分25aと、画素ブロック15の第1画素群16Aと第2画素群16Bとの間の仮想境界線16x1を含む領域に、この仮想境界線16x1の延伸方向(X方向)に沿って配置された第2部分25bと、を含む平面パターンになっている。そして、素子分離領域25の第1部分25aに、上述の第1実施形態と同様に、仮想境界線15y1の延伸方向に沿って1組の素子形成領域21a及び21bが配置されている。そして、素子分離領域25の第2部分25bに、仮想境界線16x1の延伸方向に沿って延伸する島状の素子形成領域21cが配置されている。素子形成領域21cは、詳細に図示していないが、図7から図9に示す素子形成領域21a及び21bと同様に、半導体層21の第1の面S1側において素子分離領域25によって区画されている。そして、図16に示すように、素子形成領域21cも、素子形成領域21a及び21bと同様に、素子分離領域25の導電膜28で周囲を囲まれている。
図16に示すように、この第2実施形態の素子形成領域21aには、上述の第1実施形態とは異なり、1つの選択トランジスタSELのみが設けられている。そして、この第2実施形態の素子形成領域21bには、上述の第1実施形態と同様に、2つの増幅トランジスタAMP2及びAMP3と、1つの選択トランジスタSELとがY方向に並んで設けられている。そして、この第2実施形態の素子形成領域21cには、1つの増幅トランジスタAMP1が設けられている。この第2実施形態の増幅トランジスタAMP1は、ゲート電極32a1の直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がX方向に沿って並び向きで素子形成領域21cに設けられている。
この第2実施形態では、増幅トランジスタAMP1を素子形成領域21cに設けたことにより、素子形成領域21aのY方向の長さが上述の第1実施形態の素子形成領域21aよりも短くなっている。また、この第2実施形態では、素子形成領域21aの長さを短くしたことにより、素子形成領域21bのY方向の長さが上述の第1実施形態の素子形成領域21bよりも長くなっている。そして、この第2実施形態では、素子形成領域21bの長さを長くしたことにより、増幅トランジスタAMP2及びAMP3の各々のゲート電極32a2及び32a3のゲート長方向の長さが上述の第1実施形態の増幅トランジスタAMP2及びAMP3の各々のゲート電極32a2及び32a3のゲート長方向の長さよりも長くなっている。
詳細に図示していないが、この第2実施形態においても、素子形成領域21a、21b及び21cの各々が、上述の第1実施形態と同様に、導電膜28及び第2絶縁膜29を含む素子分離領域25で区画されている。そして、読出し回路17に含まれる複数の画素トランジスタ(増幅トランジスタAMP1~3,選択トランジスタSEL,リセットトランジスタRST)の各々が素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。したがって、この第2実施形態のように、画素ブロック15の第1画素群16Aと第2画素群16Bとの間の仮想境界線16x1を含む領域に、増幅トランジスタAMP1を配置した固体撮像装置1Bにおいても、上述の第1実施形態の固体撮像装置1Aと同様の効果が得られる。
なお、仮想境界線16x1を含む領域に、他の画素トランジスタ(増幅トランジスタAMP2~3,選択トランジスタSEL,リセットトランジスタRST)を配置した場合においても、同様の効果が得られることは勿論である。
また、この第2実施形態のように、上述の第1実施形態と比較して、増幅トランジスタAMP2及びAMP3の各々のゲート長(チャネル長)を長くすることにより、平面視でチャネル形成領域と光電変換部23とが素子分離領域25を介して互いに隣り合う面積、換言すれば、互いに向かい合う面積が大きくなる。したがって、本技術は、この第2実施形態の増幅トランジスタAMP2及びAMP3のようにゲート長が大きい場合に、特に有効である。
〔第3実施形態〕
図17に示すように、本技術の第3実施形態に係る固体撮像装置1Cは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、読出し回路17に含まれる画素トランジスタのうち、リセットトランジスタRSTの向きが異なっている。
図17に示すように、本技術の第3実施形態に係る固体撮像装置1Cは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、読出し回路17に含まれる画素トランジスタのうち、リセットトランジスタRSTの向きが異なっている。
即ち、図17に示すように、この第3実施形態に係る固体撮像装置1Cは、素子形成領域21aと素子形成領域21bとの間に、これらの素子形成領域21a及び21bから分離して配置された島状の素子形成領域21dを備えている。
図17に示すように、素子形成領域21a及び21bの各々は、上述の第1実施形態と同様に、Y方向に沿って延伸している。一方、素子形成領域21dは、X方向に沿って延伸している。素子形成領域21dは、詳細に図示していないが、図9及び図10に示す素子形成領域21bと同様に、半導体層21の第1の面S1側において素子分離領域25によって区画されている。そして、図17に示すように、素子形成領域21dも、素子形成領域21a及び21bと同様に、素子分離領域25の導電膜28で周囲を囲まれている。
図17に示すように、この第3実施形態の素子形成領域21bには、上述の第1実施形態とは異なり、2つの増幅トランジスタAMP2及びAMP3のみがY方向に並んで設けられている。そして、この第3実施形態の素子形成領域21aには、上述の第1実施形態と同様に、1つの増幅トランジスタAMP1及び1つの選択トランジスタSELがY方向に並んで設けられている。
図17に示すように、この第3実施形態の素子形成領域21dには、リセットトランジスタRSTが設けられている。そして、この第3実施形態のリセットトランジスタRSTは、ゲート電極32rの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がX方向に沿って並ぶ向きで素子形成領域21dに設けられている。
詳細に図示していないが、この第3実施形態においても、素子形成領域21a、21b及び21dの各々が、上述の第1実施形態と同様に、導電膜28及び第2絶縁膜29を含む素子分離領域25で区画されている。そして、読出し回路17に含まれる複数の画素トランジスタ(増幅トランジスタAMP1~AMP3,リセットトランジスタRST,選択トランジスタSEL)の各々が素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。したがって、この第3実施形態のように、ゲート電極32rの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がX方向に沿って並ぶ向きで素子形成領域21dに設けられたリセットトランジスタRSTを有する固体撮像装置1Cにおいても、上述の第1実施形態の固体撮像装置1Aと同様の効果が得られる。
なお、素子形成領域21dに他の画素トランジスタ(増幅トランジスタAMP2~AMP3,選択トランジスタSEL)を図17に示すリセットトランジスタRSTのように向きを変えて配置した場合においても、画素トランジスタと光電変換部23との間の素子分離領域25に導電膜28を配置することにより、同様の効果が得られることは勿論である。
〔第4実施形態〕
図18に示すように、この第4実施形態に係る固体撮像装置1Dは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、素子分離領域25の平面パターン及び素子形成領域21bの平面パターンが異なっている。
図18に示すように、この第4実施形態に係る固体撮像装置1Dは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、素子分離領域25の平面パターン及び素子形成領域21bの平面パターンが異なっている。
即ち、図18に示すように、この第4実施形態に係る素子分離領域25は、上述の第2実施形態と同様に、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置された第1部分25aと、画素ブロック15の第1画素群16Aと第2画素群16Bとの間の仮想境界線16x1を含む領域に、第1部分25aから仮想境界線16x1の延伸方向(X方向)に沿って配置された第2部分25bとを含む平面パターンになっている。
そして、図18に示すように、この第4実施形態に係る素子形成領域21bは、素子分離領域25の第1部分25aに、この第1部分25aの延伸方向(Y方向)に沿って配置された第1部分21b1と、素子分離領域25の第2部分25bに第1部分21b1の端部から第2部分25bの延伸方向に沿って配置された第2部分21b2とを有する。即ち、この第4実施形態の素子形成領域21bは、平面パターンが屈曲部を含むL字形状になっている。
素子形成領域21aには、上述の第1実施形態と同様に、増幅トランジスタAMP1及び選択トランジスタSELがY方向に並んで設けられている。素子形成領域21bの第1部分21b1には、リセットトランジスタRSTが設けられている。素子形成領域21bの第2部分21b2には、増幅トランジスタAMP3が設けられている。そして、素子形成領域21bの第1部分21b1及び第2部分21b2に亘って増幅トランジスタAMP2が設けられている。
この第4実施形態の増幅トランジスタAMP2において、図18に示すように、ゲート電極32a2は、素子形成領域21bの第1部分21b1及び第2部分21b2に亘って設けられ、平面形状がL字形状になっている。同様に、ゲート電極32a2の直下のチャネル形成領域も、素子形成領域21bの第1部分21b1及び第2部分21b2に亘って設けられ、平面形状がゲート電極32a2の平面形状に反映したL字形状になっている。そして、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの何れか一方が素子形成領域21bの第1部分21b1に設けられ、他方が素子形成領域21bの第2部分21b2に設けられている。即ち、この第4実施形態の増幅トランジスタAMP2は、平面がL字形状の素子形成領域21bの屈曲部に設けられている。
詳細に図示していないが、この第4実施形態においても、素子形成領域21a及び21bの各々が、上述の第1実施形態と同様に、導電膜28及び第2絶縁膜29を含む素子分離領域25で区画されている。そして、読出し回路17に含まれる複数の画素トランジスタ(増幅トランジスタAMP1~AMP3,選択トランジスタSEL,リセットトランジスタRST)の各々が素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。したがって、この第4実施形態のように、平面形状がL字形状の素子形成領域21bの屈曲部に配置された増幅トランジスタAMP2を含む固体撮像装置1Dにおいても、上述の第1実施形態の固体撮像装置1Aと同様の効果が得られる。
なお、増幅トランジスタAMP2を素子形成領域21bの屈曲部に配置することにより、読出し回路17に含まれる画素トランジスタのレイアウトの自由度が向上し、画素ブロック15の平面サイズの縮小に寄与する。
また、増幅トランジスタAMP2を素子形成領域21bの屈曲部に配置することにより、増幅トランジスタAMP2のゲート長(チャネル長)を大きくすることができる。
また、素子形成領域21bの屈曲部に他の画素トランジスタを配置した場合においても、同様の効果が得られることは勿論である。
また、増幅トランジスタAMP2を素子形成領域21bの屈曲部に配置することにより、増幅トランジスタAMP2のゲート長(チャネル長)を大きくすることができる。
また、素子形成領域21bの屈曲部に他の画素トランジスタを配置した場合においても、同様の効果が得られることは勿論である。
〔第5実施形態〕
本技術の第5実施形態に係る固体撮像装置1Eは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第5実施形態に係る固体撮像装置1Eは、上述の第1実施形態の図3に示す読出し回路17に替えて図19Aに示す読出し回路17Eを備えている。
本技術の第5実施形態に係る固体撮像装置1Eは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第5実施形態に係る固体撮像装置1Eは、上述の第1実施形態の図3に示す読出し回路17に替えて図19Aに示す読出し回路17Eを備えている。
上述の第1実施形態の読出し回路17は、図3に示すように、画素トランジスタとして、3つの増幅トランジスタAMP1~AMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、を備えている。これに対し、この第5実施形態の読出し回路17Eは、図19Aに示すように、2つの増幅トランジスタAMP2及びAMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、を備えている。そして、この第5実施形態の読出し回路17Eに含まれる画素トランジスタ(AMP2,AMP3,SEL,RST)のレイアウトは、図19Bに示すようになっている。
図19Bに示すように、この第5実施形態に係る素子分離領域25は、上述の第1実施形態と同様に、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置されている。そして、この素子分離領域25で区画された1組の素子形成領域21a及び21bが画素ブロック15毎に配置されている。1組の素子形成領域21a及び21bの各々は、Y方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第5実施形態の素子分離領域25、素子形成領域21a及び21bの各々も、上述の第1実施形態と同様に、半導体層21の第1の面S1側に設けられている。
図19Bに示すように、この第5実施形態の素子形成領域21aには、上述の実施形態1とは異なり、1つの選択トランジスタSELのみが設けられている。そして、この第5実施形態の素子形成領域21bには、2つの増幅トランジスタAMP2及びAMP3と、1つのリセットトランジスタRSTと、がY方向に並んで設けられている。
図19Bに示すように、この第5実施形態の2つの増幅トランジスタAMP2及びAMP3の各々は、上述の第1実施形態の増幅トランジスタAMP2及びAMP3と比較して、ゲート長(チャネル長)が大きくなっている。このため、この第5実施形態の2つの増幅トランジスタAMP2及びAMP3は、素子分離領域25を介して光電変換部23と隣り合う面積が大きい。
しかしながら、この第5実施形態の2つの増幅トランジスタAMP2及びAMP3も、素子分離領域25の導電膜28を介して光電変換部23と隣り合っているので、2つの増幅トランジスタAMP2及びAMP3の各々の駆動時にゲート電極32a2及び32a3の各々からのフリンジ電界を素子分離領域25の導電膜28で遮蔽することができる。そして、他の画素トランジスタ(SEL,RST)においても、素子分離領域25の導電膜28を介して光電変換部23と隣り合っている。したがって、この第5実施形態に係る固体撮像装置1Eにおいても、上述の第1実施形態に係る固体撮像装置1Aと同様の効果が得られる。
〔第6実施形態〕
本技術の第6実施形態に係る固体撮像装置1Fは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第6実施形態に係る固体撮像装置1Fは、上述の第1実施形態の図3に示す読出し回路17に替えて図21Aに示す読出し回路17Fを備えている。
本技術の第6実施形態に係る固体撮像装置1Fは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第6実施形態に係る固体撮像装置1Fは、上述の第1実施形態の図3に示す読出し回路17に替えて図21Aに示す読出し回路17Fを備えている。
上述の第1実施形態の読出し回路17は、図3に示すように、画素トランジスタとして、3つの増幅トランジスタAMP1~AMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、を備えている。これに対し、この第6実施形態の読出し回路17Fは、図20Aに示すように、増幅トランジスタAMP2、選択トランジスタSEL及びリセットトランジスタRSTの各々を1つずつ備えている。この第6実施形態の読出し回路17Fに含まれる画素トランジスタのレイアウトは、図20Bに示すようになっている。
図20Bに示すように、この第6実施形態の素子形成領域21aには、1つの選択トランジスタSELが設けられている。そして、素子形成領域21bには、1つの増幅トランジスタAMP2と、1つのリセットトランジスタRSTとがY方向に並んで設けられている。
図20Bに示すように、この第6実施形態の増幅トランジスタAMP2は、上述の第1実施形態の増幅トランジスタAMP2と比較して、ゲート長(チャネル長)が大きくなっている。このため、この第6実施形態の増幅トランジスタAMP2は、素子分離領域25を介して光電変換部23と隣り合う面積が第1実施形態の増幅トランジスタAMP2と比較して大きい。
しかしながら、この第6実施形態の増幅トランジスタAMP2も、素子分離領域25の導電膜28を介して光電変換部23と隣り合っているので、増幅トランジスタAMP2の各々の駆動時にゲート電極23a2からのフリンジ電界を素子分離領域25の導電膜28で遮蔽することができる。そして、他の画素トランジスタ(選択トランジスタSEL,リセットトランジスタRST)においても、素子分離領域25の導電膜28を介して光電変換部23と隣り合っている。したがって、この第5実施形態に係る固体撮像装置1Fにおいても、上述の第1実施形態に係る固体撮像装置1Aと同様の効果が得られる。
〔第7実施形態〕
本技術の第7実施形態に係る固体撮像装置1Gは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
本技術の第7実施形態に係る固体撮像装置1Gは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第7施形態に係る固体撮像装置1Gは、上述の第1実施形態の図3に示す読出し回路17に替えて図21Aに示す読出し回路17Gを備えている。
上述の第1実施形態の読出し回路17は、図3に示すように、画素トランジスタとして、3つの増幅トランジスタAMP1~AMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、を備えている。これに対し、この第7実施形態の読出し回路17Eは、図21Aに示すように、画素トランジスタとして、2つの増幅トランジスタAMP2及びAMP3と、2つの選択トランジスタSEL1及びSEL2と、1つのリセットトランジスタRSTと、を備えている。2つの増幅トランジスタAMP2及びAMP3は、並列に接続されている。2つの選択トランジスタSEL1及びSEL2も並列に接続されている。そして、この第7実施形態の読出し回路15Gに含まれる画素トランジスタ(AMP2,AMP3,SEL1,SEL2,RST)のレイアウトは、図21Bに示すようになっている。
図21Bに示すように、この第7実施形態に係る素子分離領域25は、上述の第1実施形態と同様に、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置されている。そして、この素子分離領域25で区画された1組の素子形成領域21a及び21bが画素ブロック15毎に配置されている。1組の素子形成領域21a及び21bの各々は、Y方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第7実施形態の素子分離領域25、素子形成領域21a及び21bの各々も上述の第1実施形態と同様に、半導体層21の第1の面S1側に設けられている。
図21Bに示すように、この第7実施形態の素子形成領域21aには、上述の実施形態1とは異なり、2つの選択トランジスタSEL1及びSEL2が設けられている。そして、この第7実施形態の素子形成領域21bには、上述の実施形態1と同様に、2つの増幅トランジスタAMP2及びAMP3と、1つのリセットトランジスタRSTと、がY方向に並んで設けられている。
詳細に図示していないが、この第7実施形態においても、素子形成領域21a及び21bの各々が、上述の第1実施形態と同様に、導電膜28及び第2絶縁膜29を含む素子分離領域25で区画されている。そして、読出し回路17Gに含まれる複数の画素トランジスタ(増幅トランジスタAMP2,AMP3,選択トランジスタSEL1,SEL2,リセットトランジスタRST)の各々が素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。したがって、この第7実施形態のように、2つの増幅トランジスタAMP1,AMP2、2つの選択トランジスタSEL1,SEL2及び1つのリセットトランジスタRSTを含む読出し回路17Gを備えた固体撮像装置1Gにおいても、上述の第1実施形態の固体撮像装置1Aと同様の効果が得られる。
〔第8実施形態〕
本技術の第8実施形態に係る固体撮像装置1Hは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第8実施形態に係る固体撮像装置1Hは、上述の第1実施形態の図4に示す読出し回路17に替えて図22Aに示す読出し回路17Hを備えている。この読出し回路17Hは、2つの増幅トランジスタAMP2及びAMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、1つの切替トランジスタFDGと、を備えている。
本技術の第8実施形態に係る固体撮像装置1Hは、基本的に上述の第1実施形態に係る固体撮像装置1Aと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第8実施形態に係る固体撮像装置1Hは、上述の第1実施形態の図4に示す読出し回路17に替えて図22Aに示す読出し回路17Hを備えている。この読出し回路17Hは、2つの増幅トランジスタAMP2及びAMP3と、1つの選択トランジスタSELと、1つのリセットトランジスタRSTと、1つの切替トランジスタFDGと、を備えている。
図22Aに示すように、この第8実施形態の切替トランジスタFDGは、ソース領域(読出し回路17Hの入力端)が電荷保持領域FDと電気的に接続され、ドレイン領域がリセットトランジスタRSTのソース領域及び2つの増幅トランジスタAMP2,AMP3の各々のゲート電極と電気的に接続されている。そして、切替トランジスタFDGのゲート電極は、図2を参照して説明すれば、画素駆動線10のうちの切替トランジスタ駆動線と電気的に接続されている。切替トランジスタFDGは、電荷保持領域FDによる電荷保持を制御すると共に、増幅トランジスタAMPで増幅される電位に応じた電圧の増倍率を調整する。
図22Aに示すように、この第8実施形態のリセットトランジスタRSTは、ソース領域が切替トランジスタFDGのドレイン領域と電気的に接続され、ドレイン領域が電源線VDDと電気的に接続されている。そして、リセットトランジスタRSTのゲート電極は、図2を参照して説明すれば、画素駆動線10のうちのリセットトランジスタ駆動線と電気的に接続されている。
図22Aに示すように、この第8実施形態の2つ増幅トランジスタAMP2及びAMP3の各々は、ソース領域が選択トランジスタSELのドレイン領域と電気的に接続され、ドレイン領域が電源線VDDと電気的に接続されている。そして、2つの増幅トランジスタAMP2及びAMP3の各々のゲート電極は、切替トランジスタFDGのソース領域及び電荷保持領域FDと電気的に接続されている。即ち、2つの増幅トランジスタAMPは、並列に接続されている。
図22Aに示すように、この第8実施形態の選択トランジスタSELは、ソース領域が垂直信号線11と電気的に接続され、ドレイン領域が2つの増幅トランジスタAMP2及びAMP3の各々のソース領域と電気的に接続されている。そして、選択トランジスタSELのゲート電極は、図2を参照して説明すると、画素駆動線10のうちの選択トランジスタ駆動線と電気的に接続されている。
この第8実施形態の読出し回路15Hに含まれる画素トランジスタ(AMP2,AMP3,SEL,RST,FDG)のレイアウトは、図22Bに示すようになっている。
図22Bに示すように、この第8実施形態に係る素子分離領域25は、上述の第1実施形態と同様に、X方向で互いに隣り合う2つの画素ブロック15の間の仮想境界線15y1を含む領域に、この仮想境界線15y1の延伸方向(Y方向)に沿って配置されている。そして、この素子分離領域25で区画された1組の素子形成領域21a及び21bが画素ブロック15毎に配置されている。1組の素子形成領域21a及び21bの各々は、Y方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第8実施形態の素子分離領域25、素子形成領域21a及び21bの各々においても、詳細に図示いていないが、上述の第1実施形態と同様に、半導体層21の第1の面S1側に設けられている。
図22Bに示すように、この第8実施形態の素子形成領域21aは、上述の第1実施形態の素子形成領域21aと比較して、Y方向の長さが短くなっている。一方、この第8実施形態の素子形成領域21bは、上述の第1実施形態の素子形成領域21bと比較して、Y方向の長さが長くなっている。
図22Bに示すように、この第8実施形態の素子形成領域21aには、上述の実施形態1とは異なり、1つの選択トランジスタSELのみが設けられている。そして、この第8実施形態の素子形成領域21bには、上述の実施形態1とは異なり、2つの増幅トランジスタAMP2及びAMP3と、1つのリセットトランジスタRSTと、1つの切替トランジスタFDGがY方向に並んで設けられている。切替トランジスタFDGは、他の画素トランジスタ(増幅トランジスタAMP1及びAMP2,選択トランジスタSEL,リセットトランジスタRST)と同様に、電界効果トランジスタとして、例えばMOSFETで構成されている。
詳細に図示していないが、この第8実施形態においても、素子形成領域21a及び21bの各々が、上述の第1実施形態と同様に、導電膜28及び第2絶縁膜29を含む素子分離領域25で区画されている。そして、読出し回路17Hに含まれる複数の画素トランジスタ(増幅トランジスタAMP2~AMP3,選択トランジスタSEL,リセットトランジスタRST,切替トランジスタFDG)の各々が素子分離領域25の導電膜28を介して光電変換部23と互いに隣り合っている。したがって、この第8実施形態のように、画素トランジスタとして、2つの増幅トランジスタAMP1,AMP2、1つの選択トランジスタSEL、1つのリセットトランジスタRST及び1つの切替トランジスタFDGを含む読出し回路17Hを備えた固体撮像装置1Hにおいても、上述の第1実施形態の固体撮像装置1Aと同様の効果が得られる。
〔第9実施形態〕
本技術の第9実施形態に係る固体撮像装置1Iは、基本的に上述の第1実施形態1に係る固体撮像装置1Aと同様の構成になっており、素子分離領域の構成が異なっている。
即ち、図23に示すように、この第9実施形態に係る素子分離領域25は、溝部26と第1絶縁膜27との間に介在されたピニング膜35を更に備えている。このピニング膜35は、半導体層21の溝部26の中の壁面及び底面に沿って設けられ、暗電流の発生を制御する。ピニング膜35としては、例えば、酸化ハフニウム(HfO2)や、酸化タンタル(Ta2O5)などを用いることができる。
本技術の第9実施形態に係る固体撮像装置1Iは、基本的に上述の第1実施形態1に係る固体撮像装置1Aと同様の構成になっており、素子分離領域の構成が異なっている。
即ち、図23に示すように、この第9実施形態に係る素子分離領域25は、溝部26と第1絶縁膜27との間に介在されたピニング膜35を更に備えている。このピニング膜35は、半導体層21の溝部26の中の壁面及び底面に沿って設けられ、暗電流の発生を制御する。ピニング膜35としては、例えば、酸化ハフニウム(HfO2)や、酸化タンタル(Ta2O5)などを用いることができる。
この第9実施形態に係る固体撮像装置1Iによれば、上述の第1実施形態に係る固体撮像装置1Aと同様の効果が得られると共に、ピニング膜35によって素子分離領域25の側壁のピニングを確保することができる。
〔第10実施形態〕
本技術の第10実施形態に係る固体撮像装置1Jは、図24に示す画素ブロック51と、図25及び図26に示す半導体層61と、を備えている。画素ブロック51は、半導体層61に構成されている。
本技術の第10実施形態に係る固体撮像装置1Jは、図24に示す画素ブロック51と、図25及び図26に示す半導体層61と、を備えている。画素ブロック51は、半導体層61に構成されている。
図24に示すように、画素ブロック51は、X方向及びY方向のそれぞれの方向に2×2配列で配置された4つの画素3xを1単位として含む。また、画素ブロック51は、4つの画素3xで共有された読出し回路に含まれる画素トランジスタとして、例えば、2つの増幅トランジスタ52、2つの選択トランジスタ53、1つのリセットトランジスタ54及び1つの切替トランジスタ(ダミートランジスタ)55を更に含む。また、画素ブロック51は、画素3x毎に設けられた転送トランジスタ80を更に含む。そして、画素ブロック51は、図25及び図26に示すように、半導体層61に設けられた、p型(第2導電型)の半導体領域62、光電変換部63及び電荷保持領域FDを更に含む。増幅トランジスタ52、選択トランジスタ53、リセットトランジスタ54、切替トランジスタ55及び転送トランジスタ80の各々は、電界効果トランジスタとして、例えばMOSFETで構成されている。
図25及び図26に示すように、半導体層61は、互いに反対側に位置する第1の面61x及び第2の面62yを有する。この第10実施形態においても、半導体層61の第1の面61xを素子形成面又は主面、第2の面S61yを光入射面又は裏面と呼ぶこともある。そして、この第10実施形態の固体撮像装置1Jも、半導体層61の第2の面(光入射面,裏面)61x側から入射した光を、半導体層61に設けられた光電変換部63(光電変換素子PD)で光電変換する。
図25及び図26に示すように、半導体層61は、第1の面61x側に、素子分離領域65と、この素子分離領域65で区画された島状の素子形成領域61aを含む複数の島状の素子形成領域と、を備えている。また、半導体層61は、第2の面61y側に画素分離領域71を更に備えている。また、半導体層61は、内部に、上述したp型の半導体領域62及び光電変換部63を更に備えている。光電変換部63は、p型の半導体領域62で周囲を囲まれている。半導体層61は、例えばp型の単結晶シリコン基板で構成されている。
なお、図示していないが、半導体層61の第2の面61y側には、上述の実施形態と同様に、平坦化膜、カラーフィルタ及びマイクロレンズなどが設けられている。
図24、図25及び図26に示すように、画素分離領域71は、半導体層21の第2の面61y側から第1の面S1側に向かって延伸し、二次元平面において互いに隣り合う画素3x間を電気的及び光学的に分離している。画素分離領域71は、これに限定されないが、例えば、半導体層61の第2の面61yから第1の面61x側に向かって延伸する溝部内に絶縁膜72が埋め込まれ、かつ半導体層61の第1の面61xから離間するトレンチ構造になっている。画素分離領域71は、半導体層61の第2の面61y側を画素3x毎に分離している。この第10実施形態の画素分離領域71は、これに限定されないが、例えば半導体層61の第1の面61x側に設けられた素子分離領域65と接する深さで構成されている。
図24、図25及び図26に示すように、画素分離領域71は、半導体層21の第2の面61y側から第1の面S1側に向かって延伸し、二次元平面において互いに隣り合う画素3x間を電気的及び光学的に分離している。画素分離領域71は、これに限定されないが、例えば、半導体層61の第2の面61yから第1の面61x側に向かって延伸する溝部内に絶縁膜72が埋め込まれ、かつ半導体層61の第1の面61xから離間するトレンチ構造になっている。画素分離領域71は、半導体層61の第2の面61y側を画素3x毎に分離している。この第10実施形態の画素分離領域71は、これに限定されないが、例えば半導体層61の第1の面61x側に設けられた素子分離領域65と接する深さで構成されている。
図25及び図26に示すように、光電変換部63は、画素3x毎に設けられている。光電変換部23は、n型(第1導電型)の半導体領域24を含む。そして、この光電変換部23は、光電変換素子PDを構成している。
図25及び図26に示すように、p型の半導体領域62は、光電変換部63と半導体層61の第1の面61xとの間、及び、光電変換部63と画素分離領域71との間に、それぞれ画素3x毎に設けられている。光電変換部63と画素分離領域71との間に位置するp型の半導体領域62は、半導体層61の第1の面61x側から第2の面61y側に亘って設けられている。画素分離領域71は、p型の半導体領域62の中に包含され、光電変換部63からp型の半導体領域62を介して離間されている。p型の半導体領域62は、1つの半導体領域、若しくは複数の半導体領域によって構成されている。p型の半導体領域62は、光電変換部63のn型の半導体領域64とでpn接合部を画素3x毎に構成している。
図25及び図26に示すように、p型の半導体領域62は、光電変換部63と半導体層61の第1の面61xとの間、及び、光電変換部63と画素分離領域71との間に、それぞれ画素3x毎に設けられている。光電変換部63と画素分離領域71との間に位置するp型の半導体領域62は、半導体層61の第1の面61x側から第2の面61y側に亘って設けられている。画素分離領域71は、p型の半導体領域62の中に包含され、光電変換部63からp型の半導体領域62を介して離間されている。p型の半導体領域62は、1つの半導体領域、若しくは複数の半導体領域によって構成されている。p型の半導体領域62は、光電変換部63のn型の半導体領域64とでpn接合部を画素3x毎に構成している。
図24に示すように、素子分離領域65で区画された素子形成領域61aは、画素3x毎に設けられている。即ち、画素ブロック51には、4つの素子形成領域61aが設けられている。4つの素子形成領域61aの各々には、上述の転送トランジスタ80が画素3x毎に設けられている。4つの素子形成領域61aは、X方向及びY方向のそれぞれの方向に素子分離領域65を介して互いに隣り合っている。そして、4つの素子形成領域61aの各々は、素子分離領域65で周囲を囲まれている。
図24に示すように、4つの素子形成領域61aの各々には、上述の転送トランジスタ80が設けられている。また、4つの素子形成領域61aの各々には、図25及び図26に示すように、p型の半導体領域62、光電変換部23及び電荷保持領域FDが設けられている。電荷保持領域FDは、n型の半導体領域で構成されている。
図25及び図26に示すように、転送トランジスタ80は、半導体層61の第1の面側に設けられたゲート溝部61gと、このゲート溝部61gの中の壁面及び底面に沿って設けられたゲート絶縁膜81と、このゲート絶縁膜81を介してゲート溝部61gに設けられたゲート電極82と、を含む。また、転送トランジスタ80は、ゲート電極82の側壁にゲート絶縁膜81を介して並ぶp型の半導体領域62からなるチャネル形成領域と、ソース領域として機能する光電変換部23と、ドレイン領域として機能する電荷保持領域FDと、を含む。
電荷保持領域FDは、半導体層61の第1の面61x側に設けられ、p型の半導体領域62を介して光電変換部63と重畳している。
ゲート電極82は、ゲート溝部61gの中にゲート絶縁膜81を介して設けられた第1部分(パーチカルゲート電極部)82aと、この第1部分82aよりも半導体層61の第1の面側でゲート溝部61gの中にゲート絶縁膜81を介して設けられ、かつ第1部分82aと電気的に接続された第2部分(転送ゲート電極部)82bとを含む。ゲート電極82は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。ゲート絶縁膜81は、例えば酸化シリコン膜で構成されている。
図25及び図26に示すように、ゲート電極82の第1部分82a及び第2部分82bは、半導体層61の深さ方向(Z方向)に沿って配置されている。ドレイン領域として機能する光電変換部63と、ソース領域として機能する電荷保持領域とは、チャネル形成領域のp型の半導体領域62を介して半導体層61の深さ方向に沿って配置されている。即ち、この第10実施形態の転送トランジスタ80は、上述の第1実施形態の転送トランジスタTRとは異なり、半導体層61の深さ方向にソース領域及びドレイン領域が配置された縦型構造になっている。
図25及び図26に示すように、素子分離領域65は、半導体層61の第1の面61x側に設けられた溝部66と、この溝部66内に第1絶縁膜67を介して設けられた導電膜68と、半導体層61の第1の面61x側に平面視で導電膜68と重畳して設けられた第2絶縁膜69とを含む。素子分離領域65は、半導体層61の第1の面61xの表層部に設けられている。そして、素子分離領域65は、半導体層61の厚さ方向(Z方向)に厚さを有し、第2の面61yから離間している。即ち、素子分離領域65は、STI(Shallow Trench Isolation)構造になっている。
第1絶縁膜67は、溝部66の中の壁面及び底面に沿って設けられ、半導体層61と導電膜68との間に介在されている。第2絶縁膜29は、導電膜28を覆っている。換言すれば、導電膜68は、半導体層61の第1の面61x側に位置する上面が第2絶縁膜69で覆われている。第1絶縁膜67及び第2絶縁膜69は、例えば酸化シリコン膜で構成されている。第2絶縁膜29は、これに限定されないが、例えば転送トランジスタ80のゲート絶縁膜81よりも厚い膜厚で構成されている。
図24に示すように、導電膜68は、これに限定されないが、平面視で素子分離領域65の全域に設けられている。そして、4つの素子形成領域61aの各々は、周囲が導電膜68で囲まれている。
また、4つの画素3xで囲まれた中央部の素子分離領域65には、素子分離領域65の導電膜68に基準電位を印加するためのコンタクト部85が設けられている。
なお、2つの画素トランジスタ52、2つの選択トランジスタ53、1つのリセットトランジスタ54及び1つの切替トランジスタ55は、素子分離領域65で区間された他の素子形成領域に設けられている。そして、この他の素子形成領域も、周囲が導電膜68で囲まれている。
p型の半導体領域62には、電源電位として第1基準電位が印加される。そして、素子分離領域65の導電膜68には、電源電位として第2基準電位が印加される。この第10実施形態では、これに限定されないが、p型の半導体領域62に第1基準電位として例えば0V、素子分離領域65の導電膜68に第2基準電位として例えば-1.2Vがそれぞれ印加される。導電膜68への第1基準電位の印加は、転送トランジスタ80の駆動中において保持される。
図24及び図25に示すように、画素ブロック51の4つの素子形成領域61aのうち、Y方向で互いに隣り合う2つの素子形成領域61aの間の素子分離領域65は、平面視で画素分離領域71と重畳する位置に配置され、画素分離領域71と接している。また、図24及び図26に示すように、画素ブロック51の4つの素子形成領域61aのうち、X方向で互いに隣り合う2つの素子形成領域61aの間の素子分離領域65は、平面視で画素分離領域71と重畳する位置に配置され、画素分離領域71と接している。
図24及び図25に示すように、画素ブロック51の4つの画素3xのうち、Y方向に互いに隣り合う2つの画素3xの各々の転送トランジスタ80は、各々のゲート電極82が導電膜68及び第2絶縁膜69を含む素子分離領域65を介して互いに隣り合っている。そして、一方の転送トランジスタ80のゲート電極82にはゲート電位として例えば-1.2Vが印加され、他方の転送トランジスタ80のゲート電極82にはゲート電位として例えば2.8Vが印加される。
このように、異なるゲート電位が印加される2つの転送トランジスタ80のゲート電極82の間に、導電膜68を含む素子分離領域65が設けられていることにより、この2つの転送トランジスタ80の駆動時にゲート電極82からのフリンジ電界を素子分離領域65の導電膜68で遮蔽することができるため、素子分離領域65のゲート電極82側の端部(図25中破線で囲んだ領域J)でのピニングを確保することができる。したがって、この第10実施形態に係る固体撮像装置1Jによれば、上述の第1実施形態に係る固体撮像装置1Aと同様に、白点及び暗電流特性の劣化を抑制することができる。
また、この第10実施形態の素子分離領域65は、半導体層61の第1の面61x側に平面視で導電膜68と重畳する第2絶縁膜69を更に含んでいる。このため、転送トランジスタ80のゲート電極82と素子分離領域65の導電膜68との電気的な導通を防止することができる。したがって、この第10実施形態の固体撮像装置1Jによれば、白点及び暗電流特性の劣化を抑制することができると共に、転送トランジスタ80のゲート電極82と素子分離領域65の導電膜68との電気的な導通を防止することができる。
≪変形例≫
上述の第10実施形態では、画素分離領域71を素子分離領域65と接する深さで構成した場合について説明した。しかしながら、本技術は、上述の第10実施形態に限定されない。例えば、本技術は、図27に示すように、画素分離領域71を素子分離領域65から離間する深さで構成した場合にも適用することができる。
上述の第10実施形態では、画素分離領域71を素子分離領域65と接する深さで構成した場合について説明した。しかしながら、本技術は、上述の第10実施形態に限定されない。例えば、本技術は、図27に示すように、画素分離領域71を素子分離領域65から離間する深さで構成した場合にも適用することができる。
〔第11実施形態〕
≪電子機器への応用例≫
本技術(本開示に係る技術)は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術(本開示に係る技術)は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図28は、本技術の第11実施形態に係る電子機器(例えば、カメラ)の概略構成を示す図である。
図28に示すように、電子機器100は、固体撮像装置101と、光学レンズ102と、シャッタ装置103と、駆動回路104と、信号処理回路105とを備えている。この電子機器100は、固体撮像装置101として本技術の第1実形態から第10実施形態に係る固体撮像装置1A,1B,1C,1D,1E,1F,1G,1H,1H,1Jを電子機器(例えばカメラ)に用いた場合の実施形態を示す。
図28に示すように、電子機器100は、固体撮像装置101と、光学レンズ102と、シャッタ装置103と、駆動回路104と、信号処理回路105とを備えている。この電子機器100は、固体撮像装置101として本技術の第1実形態から第10実施形態に係る固体撮像装置1A,1B,1C,1D,1E,1F,1G,1H,1H,1Jを電子機器(例えばカメラ)に用いた場合の実施形態を示す。
光学レンズ102は、被写体からの像光(入射光106)を固体撮像装置101の撮像面上に結像させる。これにより、固体撮像装置101内に一定期間にわたって信号電荷が蓄積される。シャッタ装置103は、固体撮像装置101への光照射期間及び遮光期間を制御する。駆動回路104は、固体撮像装置101の転送動作及びシャッタ装置103のシャッタ動作を制御する駆動信号を供給する。駆動回路104から供給される駆動信号(タイミング信号)により、固体撮像装置101の信号転送を行なう。信号処理回路105は、固体撮像装置101から出力される信号(画素信号)に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
このような構成により、第11実施形態の電子機器100では、固体撮像装置101において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
なお、固体撮像装置1A~1Jを適用できる電子機器100としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF(Time of Flight)センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
なお、本技術は、以下のような構成としてもよい。
(1)
互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、光検出装置。
(2)
前記第2絶縁膜は、前記導電膜を覆っている、上記(1)に記載の光検出装置。
(3)
前記導電膜は、電位が印加される配線と電気的に接続されている、上記(1)又は(2)に記載の光検出装置。
(4)
前記光電変換部は、第1導電型の第1半導体領域を含み、
前記素子分離領域と前記第1半導体領域との間の前記半導体層に第2導電型の第2半導体領域が設けられている、上記(1)から(3)の何れかに記載の光検出装置。
(5)
前記導電膜は、前記第2半導体領域よりもフェルミレベルが深い導電性材料を含む、上記(1)から(4)に記載の光検出装置。
(6)
前記導電膜は、前記第2半導体領域よりも仕事関数が深い導電性材料を含む、上記(1)から(4)の何れかに記載の光検出装置。
(7)
前記第2半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、上記(1)から(4)の何れかに記載の光検出装置。
(8)
前記半導体層は、前記第1の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第2絶縁膜が介在されている、上記(1)から(7)の何れかに記載の光検出装置。
(9)
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、上記(1)から(7)の何れかに記載の光検出装置。
(10)
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第2絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、上記(1)から(7)の何れかに記載の光検出装置。
(11)
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、上記(1)から(8)の何れかに記載の光検出装置。
(12)
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、上記(1)から(7)の何れかに記載の光検出装置。
(13)
前記素子分離領域は、前記溝部と前記第1絶縁膜との間に介在されたピニング膜を更に備えている、上記(1)から(12)の何れかに記載の光検出装置。
(14)
前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも1つが前記トランジスタである、上記(1)から(11)の何れかに記載の光検出装置。
(15)
前記半導体層の前記第2の面側に設けられたマイクロレンズを更に備えている、上記(1)から(14)の何れかに記載の光検出装置。
(16)
前記トランジスタは、電界効果トランジスタである上記(1)から(15)の何れかに記載の光検出装置。
(17)
光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、電子装置。
(1)
互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、光検出装置。
(2)
前記第2絶縁膜は、前記導電膜を覆っている、上記(1)に記載の光検出装置。
(3)
前記導電膜は、電位が印加される配線と電気的に接続されている、上記(1)又は(2)に記載の光検出装置。
(4)
前記光電変換部は、第1導電型の第1半導体領域を含み、
前記素子分離領域と前記第1半導体領域との間の前記半導体層に第2導電型の第2半導体領域が設けられている、上記(1)から(3)の何れかに記載の光検出装置。
(5)
前記導電膜は、前記第2半導体領域よりもフェルミレベルが深い導電性材料を含む、上記(1)から(4)に記載の光検出装置。
(6)
前記導電膜は、前記第2半導体領域よりも仕事関数が深い導電性材料を含む、上記(1)から(4)の何れかに記載の光検出装置。
(7)
前記第2半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、上記(1)から(4)の何れかに記載の光検出装置。
(8)
前記半導体層は、前記第1の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第2絶縁膜が介在されている、上記(1)から(7)の何れかに記載の光検出装置。
(9)
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、上記(1)から(7)の何れかに記載の光検出装置。
(10)
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第2絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、上記(1)から(7)の何れかに記載の光検出装置。
(11)
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、上記(1)から(8)の何れかに記載の光検出装置。
(12)
前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、上記(1)から(7)の何れかに記載の光検出装置。
(13)
前記素子分離領域は、前記溝部と前記第1絶縁膜との間に介在されたピニング膜を更に備えている、上記(1)から(12)の何れかに記載の光検出装置。
(14)
前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも1つが前記トランジスタである、上記(1)から(11)の何れかに記載の光検出装置。
(15)
前記半導体層の前記第2の面側に設けられたマイクロレンズを更に備えている、上記(1)から(14)の何れかに記載の光検出装置。
(16)
前記トランジスタは、電界効果トランジスタである上記(1)から(15)の何れかに記載の光検出装置。
(17)
光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、電子装置。
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
1A,1B,1C,1D,1E,1F,1G,1H,1I,1J 固体撮像装置
2 半導体チップ
2A 画素領域
2B 周辺領域
3 画素
4 垂直駆動回路
5 カラム信号処理回路
6 水平駆動回路
7 出力回路
8 制御回路
10 画素駆動線
12 水平信号線
13…ロジック回路
14 ボンディングパッド
15 画素ブロック
16A 第1画素群
16B 第2画素群
17 読出し回路
21 半導体層
21a 素子形成領域
21b 素子形成領域
22 p型の半導体領域
23 光電変換部(n型の半導体領域)
25 素子分離領域(活性領域)
26 溝部(凹部)
27 第1絶縁膜
28 導電膜
29 第2絶縁膜
31 ゲート絶縁膜
32a1,32a2,32a3,32f,32r,32s,32t ゲート電極
33 サイドウォールスペーサ
34b,34c,34d,34e,34g,34h,34j 主電極領域
35 ピニング膜
36 絶縁層
37a1,37a2,37a3,37b,37c,37d,37e,35g,35h,37j コンタクト電極
38 配線層
38a,38b,38c,38d,38e,38g,38h,38j,38r,38s,38t 配線
41 画素分離領域
42 絶縁膜
43 平坦化膜
44 遮光膜
45 カラーフィルタ
46 マイクロレンズ
51 画素ブロック
52 増幅トランジスタ
53 選択トランジスタ
54 リセットトランジスタ
55 切替トランジスタ
61 半導体層
62 p型の半導体領域
63 光電変換部
64 n型の半導体領域
素子分離領域
66 溝部
67 第1絶縁膜
68 導電膜
69 第2絶縁膜
71 画素分離領域
80 転送トランジスタ
81 ゲート絶縁膜
82 ゲート電極
82a 第1部分
82b 第2部分
85 コンタクト部
AMP,AMP1~3 増幅トランジスタ
FD 電荷保持領域
FDG 切替トランジスタ
RST リセットトランジスタ
Rp1 第1基準電位
Rp2 第2基準電位
SEL,SEL1~2 選択トランジスタ
TR 転送トランジスタ
S1 第1の面
S2 第2の面
2 半導体チップ
2A 画素領域
2B 周辺領域
3 画素
4 垂直駆動回路
5 カラム信号処理回路
6 水平駆動回路
7 出力回路
8 制御回路
10 画素駆動線
12 水平信号線
13…ロジック回路
14 ボンディングパッド
15 画素ブロック
16A 第1画素群
16B 第2画素群
17 読出し回路
21 半導体層
21a 素子形成領域
21b 素子形成領域
22 p型の半導体領域
23 光電変換部(n型の半導体領域)
25 素子分離領域(活性領域)
26 溝部(凹部)
27 第1絶縁膜
28 導電膜
29 第2絶縁膜
31 ゲート絶縁膜
32a1,32a2,32a3,32f,32r,32s,32t ゲート電極
33 サイドウォールスペーサ
34b,34c,34d,34e,34g,34h,34j 主電極領域
35 ピニング膜
36 絶縁層
37a1,37a2,37a3,37b,37c,37d,37e,35g,35h,37j コンタクト電極
38 配線層
38a,38b,38c,38d,38e,38g,38h,38j,38r,38s,38t 配線
41 画素分離領域
42 絶縁膜
43 平坦化膜
44 遮光膜
45 カラーフィルタ
46 マイクロレンズ
51 画素ブロック
52 増幅トランジスタ
53 選択トランジスタ
54 リセットトランジスタ
55 切替トランジスタ
61 半導体層
62 p型の半導体領域
63 光電変換部
64 n型の半導体領域
素子分離領域
66 溝部
67 第1絶縁膜
68 導電膜
69 第2絶縁膜
71 画素分離領域
80 転送トランジスタ
81 ゲート絶縁膜
82 ゲート電極
82a 第1部分
82b 第2部分
85 コンタクト部
AMP,AMP1~3 増幅トランジスタ
FD 電荷保持領域
FDG 切替トランジスタ
RST リセットトランジスタ
Rp1 第1基準電位
Rp2 第2基準電位
SEL,SEL1~2 選択トランジスタ
TR 転送トランジスタ
S1 第1の面
S2 第2の面
Claims (17)
- 互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、
前記半導体層に設けられた光電変換部と、
前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、光検出装置。 - 前記第2絶縁膜は、前記導電膜を覆っている、請求項1に記載の光検出装置。
- 前記導電膜は、電位が印加される配線と電気的に接続されている、請求項1に記載の光検出装置。
- 前記光電変換部は、第1導電型の第1半導体領域を含み、
前記素子分離領域と前記第1半導体領域との間の前記半導体層に第2導電型の第2半導体領域が設けられている、請求項1に記載の光検出装置。 - 前記導電膜は、前記第2半導体領域よりもフェルミレベルが深い導電性材料を含む、請求項4に記載の光検出装置。
- 前記導電膜は、前記第2半導体領域よりも仕事関数が深い導電性材料を含む、請求項4に記載の光検出装置。
- 前記第2半導体領域は、基準電位が印加され、
前記導電膜は、前記基準電位よりも低い負電位が印加される、請求項4に記載の光検出装置。 - 前記半導体層は、前記第1の面側に前記素子分離領域で区画された素子形成領域を有し、
前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記導電膜と前記ゲート電極との間に前記第2絶縁膜が介在されている、請求項1に記載の光検出装置。 - 前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、請求項1に記載の光検出装置。 - 前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
前記第2絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、請求項1に記載の光検出装置。 - 前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、請求項1に記載の光検出装置。 - 前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
前記第2絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、請求項1に記載の光検出装置。 - 前記素子分離領域は、前記溝部と前記第1絶縁膜との間に介在されたピニング膜を更に備えている、請求項1に記載の光検出装置。
- 前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも1つが前記トランジスタである、請求項1に記載の光検出装置。 - 前記半導体層の前記第2の面側に設けられたマイクロレンズを更に備えている、請求項1に記載の光検出装置。
- 前記トランジスタは、電界効果トランジスタである請求項1に記載の光検出装置。
- 光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記光検出装置は、互いに反対側に位置する第1の面及び第2の面を有し、かつ前記第1の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第1の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
前記素子分離領域は、前記半導体層の前記第1の面側の溝部内に第1絶縁膜を介して設けられた導電膜と、前記半導体層の前記第1の面側に前記導電膜と重畳して設けられた第2絶縁膜とを含む、電子装置。
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JP2021034739A JP2022135130A (ja) | 2021-03-04 | 2021-03-04 | 光検出装置及び電子機器 |
PCT/JP2022/000692 WO2022185714A1 (ja) | 2021-03-04 | 2022-01-12 | 光検出装置及び電子機器 |
US18/261,736 US20240079432A1 (en) | 2021-03-04 | 2022-01-12 | Photodetector and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021034739A JP2022135130A (ja) | 2021-03-04 | 2021-03-04 | 光検出装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022135130A true JP2022135130A (ja) | 2022-09-15 |
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ID=83153934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021034739A Pending JP2022135130A (ja) | 2021-03-04 | 2021-03-04 | 光検出装置及び電子機器 |
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JP5444694B2 (ja) * | 2008-11-12 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
JP6299058B2 (ja) * | 2011-03-02 | 2018-03-28 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法及び電子機器 |
JP2020057689A (ja) * | 2018-10-02 | 2020-04-09 | キヤノン株式会社 | 固体撮像装置及びその製造方法 |
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2021
- 2021-03-04 JP JP2021034739A patent/JP2022135130A/ja active Pending
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2022
- 2022-01-12 WO PCT/JP2022/000692 patent/WO2022185714A1/ja active Application Filing
- 2022-01-12 US US18/261,736 patent/US20240079432A1/en active Pending
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Publication number | Publication date |
---|---|
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