JP6353354B2 - 撮像装置およびその製造方法 - Google Patents

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Description

本発明は、撮像装置およびその製造方法に関し、たとえば、フォトダイオードと電極パッドとを備えた撮像装置に好適に利用できるものである。
デジタルカメラ等には、たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを備えた撮像装置が適用されている。撮像装置では、入射する光を電荷に変換するためにフォトダイオードが形成されている。フォトダイオードにおいて発生した電荷は、転送トランジスタによって浮遊拡散領域へ転送される。転送された電荷は、増幅用トランジスタによって電気信号に変換されて画像信号として出力されることになる。
従来、フォトダイオードへ光を入射させる方法として、半導体基板の表面から光を入射させる方法が知られている。この種のＣＭＯＳイメージセンサは、表面照射型のＣＭＯＳイメージセンサと称される。ところが、表面照射型のＣＭＯＳイメージセンサでは、撮像装置の微細化に伴って、入射する光が、フォトダイオードの上に形成された多層の配線によって遮られてしまい、フォトダイオードに入射する光が弱められてしまうという問題があった。
そこで、この問題を解消するために、たとえば、特許文献１および特許文献２では、配線が形成されている側の表面とは反対側の、半導体基板の裏面から光を入射させる裏面照射型のＣＭＯＳイメージセンサが提案されている。すなわち、研磨によって薄くされた半導体基板の裏面から光を入射させて、半導体基板の表面側に形成されたフォトダイオードに光を導く手法が提案されている。
このような、裏面照射型のＣＭＯＳセンサを備えた撮像装置では、光を半導体基板の裏面から入射させる関係上、外部との電気的な接続を行うための電極パッドは、半導体基板の裏面に形成されて、その電極パッドに金属線がワイヤボンディングされることになる。半導体基板の裏面に形成される電極パッドと、半導体基板の表面側に形成される配線とは、半導体基板を貫通する導体によって電気的に接続される。従来の裏面照射型の撮像装置は、上記のように構成される。
特開２０１１−１４６７４号公報 特開２００５−１５０４６３号公報
裏面照射型のＣＭＯＳセンサを備えた撮像装置では、ウェハテスト等の電気的な試験を行う際に、電極パッドにプローブを接触させる必要がある。また、最終的に、電極パッドには、金属線がワイヤボンディングされることになる。このため、電極パッドが配置されている領域に位置する、半導体基板を貫通する導体を含む構造には、機械的な強度が求められる。
しかしながら、従来の撮像装置では、そのような半導体基板を貫通する導体として、所定の開口径を有するコンタクトホール内に形成された金属材料からなる貫通ヴィアが形成されているため、さらなる機械的強度が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る撮像装置は、受光センサ部と支持基板と複数の配線層と光を入射させる領域と電極パッドと導電性貫通部とシールリングとを備えている。受光センサ部は、対向する第１主表面および第２主表面を有する半導体層の第１主表面側に形成されている。支持基板は、半導体層の第１主表面側に、層間絶縁層を介在させて形成されている。複数の配線層は、層間絶縁層の層間に形成されている。光を入射させる領域は、半導体層の第２主表面側に形成されている。電極パッドは、半導体層の第２主表面側に形成されている。導電性貫通部は、半導体層を貫通して、電極パッドに接触する態様で形成され、電極パッドと複数の配線層のうちの一の配線層とを電気的に接続する壁状の壁型導電性貫通部を含んでいる。シールリングは、受光センサ部および電極パッドが配置されている領域を取り囲むように形成されている。導電性貫通部は、平面視的にシールリングが延在する方向に沿って壁型導電性貫通部が延在する部分を含む。
他の実施の形態に係る撮像装置の製造方法は、以下の工程を備えている。第１支持基板に支持された半導体層の第１主表面に、受光センサ部を形成する。半導体層の第１主表面側から第１主表面と対向する第２主表面に至る、半導体層を貫通する溝状の溝型貫通孔を含む貫通孔を形成する。半導体層とは電気的に絶縁される態様で導電性膜を貫通孔に形成し、溝型貫通孔に対応する壁状の壁型導電性貫通部を含む導電性貫通部を形成する。半導体層の第１主表面側に、導電性貫通部に電気的に接続される配線層を含む複数の配線層および層間絶縁膜を形成する。層間絶縁膜に第２支持基板を張り付ける。第１支持基板を取り除く。半導体層の第２主表面側に、導電性貫通部に接触する態様で電気的に接続される電極パッドを形成する。受光センサ部および電極パッドが配置される領域を取り囲むように、シールリングを形成する。シールリングを形成する工程と導電性貫通部を形成する工程とは、併行して行われる。導電性貫通部は、平面視的にシールリングが延在する方向に沿って壁型導電性貫通部が延在する部分を含むように形成される。
一実施の形態に係る撮像装置によれば、電極パッドが配置されている領域の機械的強度を向上させることができる。
他の実施の形態に係る撮像装置の製造方法によれば、電極パッドが配置されている領域の機械的強度が向上する撮像装置を製造することができる。
実施の形態１に係る撮像装置のダイシングする前の状態を示す部分平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、電極パッドが配置されている領域を示す部分拡大平面図である。 同実施の形態において、撮像装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 比較例に係る撮像装置の製造方法の一工程を示す断面図である。 図１９に示す工程の後に行われる工程を示す断面図である。 図２０に示す工程の後に行われる工程を示す断面図である。 図２１に示す工程の後に行われる工程を示す断面図である。 図２２に示す工程の後に行われる工程を示す断面図である。 図２３に示す工程の後に行われる工程を示す断面図である。 図２４に示す工程の後に行われる工程を示す断面図である。 図２５に示す工程の後に行われる工程を示す断面図である。 図２６に示す工程の後に行われる工程を示す断面図である。 図２７に示す工程の後に行われる工程を示す断面図である。 図２８に示す工程の後に行われる工程を示す断面図である。 図２９に示す工程の後に行われる工程を示す断面図である。 比較例に係る撮像装置の製造工程の一部をフローチャートに示した図である。 同実施の形態において、撮像装置の製造工程の一部をフローチャートに示した図である。 同実施の形態において、第１変形例に係る撮像装置の電極パッドが配置される領域を示す部分拡大平面図である。 同実施の形態において、第２変形例に係る撮像装置を示す断面図であり、図１に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶに対応する断面線における断面図である。 実施の形態２に係る撮像装置の断面図である。 同実施の形態において、電極パッドが配置されている領域を示す部分拡大平面図である。 同実施の形態において、撮像装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、第１変形例に係る撮像装置の電極パッドが配置されている領域を示す部分拡大平面図である。 各実施の形態において、第２変形例に係る撮像装置の電極パッドが配置されている領域を示す部分拡大平面図である。 各実施の形態において、第３変形例に係る撮像装置の電極パッドが配置されている領域を示す部分拡大平面図である。
実施の形態１
ここでは、電極パッドと配線とが、壁型導電性貫通部によって電気的に接続された撮像装置について説明する。
図１に示すように、撮像装置ＩＳでは、フォトダイオードを含む受光センサ部が形成されたチップ形成領域ＴＦＲの周囲に、受光センサ部等と外部とを電気的に接続する電極パッドＰＡＤが配置されている。後述するように、電極パッドＰＡＤは、シリコン層を貫通する溝型貫通孔に形成された壁型導電性貫通部ＴＢ１によって、所定の配線（いずれも図示せず）と電気的に接続されている。また、電極パッドＰＡＤは、アライメントマークとしての機能を有している。
その電極パッドＰＡＤを取り囲むように、シールリングＳＬＲが配置されている。なお、ダイシングされる前のウェハの状態では、隣う合うシールリングＳＬＲとシールリングＳＬＲとの間には、スクライブラインＳＲＬが位置する。
次に、電極パッドＰＡＤとチップ形成領域ＴＦＲ（フォトダイオード）の構造について詳しく説明する。図２に示すように、シリコン層ＳＯＩの一方の主表面に、分離領域ＳＴＩによってチップ形成領域ＴＦＲが規定されている。チップ形成領域ＴＦＲには、フォトダイオードＰＤ、浮遊拡散領域ＦＤ、ゲート電極ＴＧＥを有する転送トランジスタＴＴ等を含む受光センサ部が形成されている。
そのゲート電極ＴＧＥ等を覆うように、第１層間絶縁膜ＩＬ１、第２層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ３を介在させて支持基板ＳＵＢ２が形成されている。層間絶縁膜ＩＬ３は、複数の層から形成され、その層間には、第１配線Ｍ１、第２配線Ｍ２および第３配線Ｍ３が形成されている。チップ形成領域ＴＦＲでは、第１配線Ｍ１と浮遊拡散領域ＦＤとを電気的に接続する導電性プラグＰＧが形成されている。
シリコン層ＳＯＩの他方の主表面側における、フォトダイオードＰＤと対向する領域には、反射防止膜ＡＲＣ、遮光膜ＳＦ、カラーフィルタＣＦおよびマイクロレンズＭＬが形成されている。反射防止膜ＡＲＣは、シリコン酸化膜ＳＯＦ１、シリコン窒化膜ＳＮＦおよびシリコン酸化膜ＳＯＦ２によって形成されている。遮光膜ＳＦは、たとえば、アルミニウム膜によって形成されている。反射防止膜ＡＲＣとカラーフィルタＣＦとの間には、シリコン酸化膜ＳＯＦ３が介在する。なお、チップ形成領域ＴＦＲには、フォトダイオードＰＤにおいて発生した電荷を画像信号として処理する回路部（図示せず）等が形成されている。
チップ形成領域ＴＦＲの周囲の領域には、シリコン層ＳＯＩおよび第１層間絶縁膜ＩＬ１を貫通する溝型貫通孔ＴＨ３が形成され、その溝型貫通孔ＴＨ３には、第２層間絶縁膜ＩＬ２を介在させて壁型導電性貫通部ＴＢ１が形成されている。その第２層間絶縁膜ＩＬ２によって、壁型導電性貫通部ＴＢ１がシリコン層ＳＯＩと電気的に絶縁されている。
また、壁型導電性貫通部ＴＢ１は、そのシリコン層ＳＯＩの表面から電極パッドＰＡＤの側に突出するように形成されている。壁型導電性貫通部ＴＢ１がシリコン層ＳＯＩの表面から突出していることで、アライメントマークＡＬＭ（図３参照）としての機能を高めることができる。
ここで、壁型導電性貫通部ＴＢ１とは、所定の幅をもって一方向に延在する溝型貫通孔ＴＨ３を所定の導電膜で埋め込むことによって形成された、形状として、溝に対応した壁状の導電性貫通部を意味する。図１および図３に示すように、この撮像装置ＩＳでは、複数の壁型導電性貫通部ＴＢ１が形成され、複数の壁型導電性貫通部ＴＢ１は、それぞれ一方向に延在し、一方向と交差する他の方向に互いに間隔を隔てて配置されている。
チップ形成領域ＴＦＲの周囲に配置された電極パッドＰＡＤは、その壁型導電性貫通部ＴＢ１によって、所定の第１配線Ｍ１と電気的に接続されている。また、その所定の第１配線Ｍ１は第１ヴィアＶ１を介して第２配線Ｍ２と電気的に接続され、さらに、その第２配線Ｍ２は、第２ヴィアＶ２を介して第３配線Ｍ３と電気的に接続されている。実施の形態１に係る、裏面照射型のＣＭＯＳセンサを備えた撮像装置ＩＳは、上記のように構成される。
次に、上述した裏面照射型のＣＭＯＳセンサを備えた撮像装置ＩＳの製造方法の一例について説明する。
まず、ＳＯＩ基板ＳＢＳを用意する。ＳＯＩ基板ＳＢＳでは、支持基板ＳＵＢ１の上に埋め込み酸化膜ＢＯＸを介在させてシリコン層ＳＯＩが形成されている（図４参照）。次に、図４に示すように、シリコン層ＳＯＩの表面に分離領域ＳＴＩを形成することによって、チップ形成領域ＴＦＲが規定される。チップ形成領域ＴＦＲの周囲には、電極パッドが形成される領域が規定されることになる。
次に、チップ形成領域ＴＦＲに、一般的な成膜、加工およびイオン注入処理等を行うことによって、転送トランジスタＴＴのゲート電極ＴＧＥ、フォトダイオードＰＤおよび浮遊拡散領域ＦＤ等が形成される。次に、図５に示すように、ゲート電極ＴＧＥ等を覆うように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜等の第１層間絶縁膜ＩＬ１が形成される。
次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をエッチングマスクとして、第１層間絶縁膜ＩＬ１にエッチング処理を行うことにより、第１層間絶縁膜ＩＬ１を貫通してシリコン層ＳＯＩを露出する溝型貫通孔ＴＨ１が形成される。その後、フォトレジストパターンＰＲ１を除去する。
次に、図６に示すように、露出した第１層間絶縁膜ＩＬ１をエッチングマスクとして、シリコン層ＳＯＩにエッチング処理を行うことにより、シリコン層ＳＯＩを貫通して埋め込み酸化膜ＢＯＸを露出する溝型貫通孔ＴＨ２が形成される。
次に、図７に示すように、たとえば、ＣＶＤ法によって、シリコン酸化膜等の第２層間絶縁膜ＩＬ２が形成される。このとき、溝型貫通孔ＴＨ２は、第２層間絶縁膜ＩＬ２によって埋め込まれることになる。なお、図７では、溝型貫通孔ＴＨ２内にボイドが形成された状態が示されているが、ボイドを意図的に形成することを示すものではない。次に、第２層間絶縁膜ＩＬ２にＣＭＰ（Chemical Mechanical Polishing）処理（ＣＭＰ処理Ａ）を行うことによって、第２層間絶縁膜ＩＬ２の表面が平坦化される。
次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、フォトレジストパターンＰＲ２をエッチングマスクとして、第２層間絶縁膜ＩＬ２および第１層間絶縁膜にエッチング処理を行うことにより、浮遊拡散領域ＦＤを露出するコンタクトホールＣＨが形成される。その後、フォトレジストパターンＰＲ２が除去される。
次に、図８に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ３が形成される。次に、フォトレジストパターンＰＲ３をエッチングマスクとして、第２層間絶縁膜ＩＬ２にエッチング処理を行うことにより、溝型貫通孔ＴＨ３が形成される。このとき、オーバエッチングにより、埋め込み酸化膜ＢＯＸを、たとえば、数十ｎｍ程度除去する。
また、溝型貫通孔ＴＨ３の側壁にシリコン層ＳＯＩを露出させないために、溝型貫通孔ＴＨ３とシリコン層ＳＯＩとの間に、第１層間絶縁膜ＩＬ１（および第２層間絶縁膜ＩＬ２）が数十ｎｍ程度残されるように、溝型貫通孔ＴＨ３のサイズとエッチング条件をあらかじめ設定する。溝型貫通溝ＴＨ３のサイズとして、電極パッドＰＡＤのサイズ（約１００μｍ×１００μｍ程度）に対し、溝型貫通溝ＴＨ３の幅は、たとえば、１０μｍ程度であり、長さは、数十μｍ程度（５０〜７０μｍ程度）である。その後、フォトレジストパターンＰＲ３が除去される。
次に、溝型貫通孔ＴＨ３およびコンタクトホールＣＨを埋め込むように、たとえば、タングステン膜等の導電膜（図示せず）が形成される。次に、ＣＭＰ処理（ＣＭＰ処理Ｂ）を行うことにより、溝型貫通孔ＴＨ３およびコンタクトホールＣＨのそれぞれに位置する導電膜の部分を残して、第２層間絶縁膜ＩＬ２の上面上に位置する導電膜の部分が除去される。これにより、図９に示すように、溝型貫通孔ＴＨ３には、溝の形状に対応した壁状の壁型導電性貫通部ＴＢ１が形成される。また、コンタクトホールＣＨには、導電性プラグＰＧが形成される。
次に、一般的な成膜と加工とを繰り返すことにより、第１配線Ｍ１、第１ヴィアＶ１、第２配線Ｍ２、第２ヴィアＶ２、第３配線Ｍ３を含む多層配線構造が形成される。第１配線Ｍ１、第２配線Ｍ２および第３配線Ｍ３の材料としては、アルミニウムまたは銅が用いられる。第１ヴィアＶ１および第２ヴィアＶ２の材料としては、タングステン、チタン、チタンナイトライドまたは銅が用いられる。材料として銅を用いる場合には、ダマシン法によって、配線またはヴィアが形成されることになる。
なお、第１配線Ｍ１、第２配線Ｍ２および第３配線Ｍ３等を電気的に絶縁する層間絶縁膜ＩＬ３は、複数の層から形成されているが、図１０では、図面の簡略化のために、単層の層間絶縁膜として示されている。その層間絶縁膜ＩＬ３の表面は、ＣＭＰ処理等を行うことによって平坦化される。
次に、新たな支持基板を用意し、その支持基板の表面に酸化膜を形成する。次に、図１１に示すように、その支持基板ＳＵＢ２を層間絶縁膜ＩＬ３の表面に張り付ける。なお、図１１では、支持基板ＳＵＢ２の酸化膜は図示されていない。次に、ＣＭＰ処理、ドライエッチング処理またはウェットエッチング処理を行うことにより、図１２に示すように、支持基板ＳＵＢ１が除去される。
次に、図１３に示すように、ドライエッチング処理またはウェットエッチング処理を行うことにより、埋め込み酸化膜ＢＯＸが除去される。これにより、シリコン層ＳＯＩの表面（裏面）から突出している壁型導電性貫通部ＴＢ１の部分が露出する。次に、図１４に示すように、たとえば、ＣＶＤ法によりシリコン層ＳＯＩの表面を覆うように、シリコン酸化膜ＳＯＦ１が形成される。
次に、図１５に示すように、たとえば、ＣＶＤ法により、シリコン酸化膜ＳＯＦ１を覆うように、シリコン窒化膜ＳＮＦとシリコン酸化膜ＳＯＦ２が順次形成される。シリコン酸化膜ＳＯＦ１、シリコン窒化膜ＳＮＦおよびシリコン酸化膜ＳＯＦ２は、反射防止膜ＡＲＣとして形成される。次に、シリコン酸化膜ＳＯＦ２を覆うように、遮光膜となるアルミニウム膜ＡＦが形成される。
次に、突出した壁型導電性貫通部ＴＢ１をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ４が形成される。次に、そのフォトレジストパターンＰＲ４をエッチングマスクとして、アルミニウム膜ＡＦにエッチング処理を行うことにより、遮光膜ＳＦ（図１６参照）が形成される。その後、フォトレジストパターンＰＲ４が除去される。次に、たとえば、ＣＶＤ法により、遮光膜ＳＦ等を覆うように、シリコン酸化膜ＳＯＦ３（図１６参照）が形成される。
次に、突出した壁型導電性貫通部ＴＢ１をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ５（図１６参照）が形成される。次に、図１６に示すように、フォトレジストパターンＰＲ５をエッチングマスクとして、シリコン酸化膜ＳＯＦ３および反射防止膜ＡＲＣ等にエッチング処理を行うことにより、壁型導電性貫通部ＴＢ１を露出する開口部ＳＯＨが形成される。その後、フォトレジストパターンＰＲ５が除去される。
次に、開口部ＳＯＨを埋め込むように、電極パッドとなる導電膜（図示せず）が形成される。次に、突出した壁型導電性貫通部ＴＢ１をアライメントマークとして、開口部ＳＯＨに位置する導電膜の部分を覆い、他の領域に位置する導電膜の部分を露出するフォトレジストパターン（図示せず）が形成される。
次に、そのフォトレジストパターンをエッチングマスクとして、導電膜にドライエッチング処理を行うことにより、開口部ＳＯＨに位置する導電膜の部分を残して、他の領域に位置する導電膜の部分が除去される。その後、フォトレジストパターンが除去される。これにより、図１７に示すように、開口部ＳＯＨに電極パッドＰＡＤが形成される。電極パッドＰＡＤは、壁型導電性貫通部ＴＢ１に接触し、その壁型導電性貫通部ＴＢ１を介して、第１配線Ｍ１等と電気的に接続される。
次に、カラーフィルタとなる所定の樹脂膜（図示せず）が形成される。次に、突出した壁型導電性貫通部ＴＢ１をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして樹脂膜にエッチング処理を行うことにより、カラーフィルタＣＦ（図１８参照）が形成される。その後、フォトレジストパターンが除去される。
次に、マイクロレンズとなる所定の樹脂膜（図示せず）が形成される。次に、突出した壁型導電性貫通部ＴＢ１をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして樹脂膜にエッチング処理を行うことにより、マイクロレンズＭＬ（図１８参照）が形成される。その後、フォトレジストパターンが除去される。これにより、図１８に示すように、裏面照射型のＣＭＯＳセンサを備えた撮像装置の主要部分が完成することになる。
上述した撮像装置ＩＳでは、電極パッドＰＡＤは、壁型導電性貫通部ＴＢ１を介して第１配線Ｍ１等と電気的に接続される。これにより、電極パッドＰＡＤが配置されている領域の機械的強度を向上させることができる。このことについて、比較例に係る撮像装置と対比して説明する。
まず、比較例に係る撮像装置の製造方法について説明する。図１９に示すように、シリコン基板ＣＳＵＢを用意し、そのシリコン基板ＣＳＵＢの一方の表面にイオン注入等を行うことによって、フォトダイオード等の受光部ＣＬＲが形成される。次に、図２０に示すように、シリコン基板ＣＳＵＢの一方の表面を覆うように、シリコン酸化膜ＣＳＯ１が形成される。
次に、所定の写真製版処理とエッチング処理を行うことにより、コンタクトホールＣＣＨ１が形成される。次に、図２１に示すように、コンタクトホールＣＣＨ１の内壁面を含むシリコン酸化膜ＣＳＯ１の表面を覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜ＣＴＥ１が形成される。次に、ＣＭＰ処理（ＣＭＰ処理ＣＡ）を行うことにより、コンタクトホールＣＣＨ１内に位置するＴＥＯＳ膜ＣＴＥ１の部分を残して、シリコン酸化膜ＣＳＯ１の上面上に位置するＴＥＯＳ膜ＣＴＥ１の部分が除去される。
次に、図２２に示すように、コンタクトホールを埋め込むとともに、シリコン酸化膜ＣＳＯ１の表面を覆うように、タングステン膜ＣＷＦ１が形成される。次に、ＣＭＰ処理（ＣＭＰ処理ＣＢ）を行うことにより、コンタクトホールＣＣＨ１内に位置するタングステン膜ＣＷＦ１の部分を残して、シリコン酸化膜ＣＳＯ１の上面上に位置するタングステン膜ＣＷＦ１の部分が除去される。これにより、図２３に示すように、貫通ヴィアＣＶが形成される。
次に、所定の写真製版処理およびエッチング処理を行うことにより、図２４に示すように、受光部ＣＬＲが形成されている領域にコンタクトホールＣＣＨ２が形成される。次に、コンタクトホールＣＣＨ２を埋め込むとともに、シリコン酸化膜ＣＳＯ１の表面を覆うように、タングステン膜ＣＷＦ２が形成される。
次に、ＣＭＰ処理（ＣＭＰ処理ＣＣ）を行うことにより、コンタクトホールＣＣＨ２内に位置するタングステン膜ＣＷＦ２の部分を残して、シリコン酸化膜ＣＳＯ１の上面上に位置するタングステン膜ＣＷＦ２の部分が除去される。これにより、図２５に示すように、プラグＣＰＧが形成される。
次に、図２６に示すように、ＴＥＯＳ膜ＣＴＥ２中に、配線ＣＭおよび配線電極ＣＩＣを含む多層配線構造が形成される。次に、ＴＥＯＳ膜ＣＴＥ２の表面を覆うように、接着層として、シリコン酸化膜ＣＳＯ２が形成される。次に、図２７に示すように、接着層として、シリコン酸化膜ＣＳＯ３が形成された支持基板ＣＳＳを用意し、その支持基板ＣＳＳのシリコン酸化膜ＣＳＯ３をシリコン酸化膜ＣＳＯ２へ張り付ける。
次に、図２８に示すように、ＣＭＰ処理を行うことにより、シリコン基板ＣＳＵＢを薄くして貫通ヴィアＣＶを露出させる。露出した貫通ヴィアＣＶは、後の写真製版処理のアライメントマークとして利用される。次に、貫通ヴィアＣＶを露出させる態様で、シリコン酸化膜ＣＳＯ４が形成される。次に、タングステン膜を形成し、所定の写真製版処理とエッチング処理を行うことにより、図２９に示すように、コンタクトパッドＣＣＰが形成される。
その後、図３０に示すように、反射防止膜ＣＡＲＣ、カラーフィルタＣＣＦおよびマイクロレンズＣＭＬを順次形成することによって、撮像装置ＣＩＳの主要部分が完成する。
上述した比較例に係る撮像装置ＣＩＳでは、コンタクトパッドＣＣＰは、貫通ヴィアＣＶを介して配線電極ＣＩＣと電気的に接続されている。その貫通ヴィアＣＶは、直径約１．０μｍ程度の開口径を有するコンタクトホールＣＣＨ１内に埋め込まれたタングステン膜ＣＷＦ１によって形成されている。したがって、コンタクトパッドＣＣＰが配置されている領域には、円柱状の導電膜（タングステン膜ＣＷＦ１）が間隔を隔てて位置していることになる。
このため、コンタクトパッドＣＣＰにプローブを接触させて電気的な試験を行う場合、または、コンタクトパッドＣＣＰにワイヤをボンディングする場合に、コンタクトパッドＣＣＰが配置されている領域の機械的強度が十分ではなく、たとえば、シリコン酸化膜ＣＳＯ１にクラックが入ることが想定される。クラックが生じた場合、間隔を隔てて配置されている一の円柱状の導電膜と他の円柱状の導電膜との間を経て、クラックが拡がることも想定される。
比較例に係る撮像装置ＣＩＳに対して、実施の形態１に係る撮像装置ＩＳでは、電極パッドＰＡＤが配置されている領域には、溝型貫通孔ＴＨ３が形成されて、その溝型貫通孔ＴＨ３に導電膜を埋め込むことで、溝の形状に対応した壁状の複数の壁型導電性貫通部ＴＢ１が形成される。
これにより、間隔を隔てて複数の円柱状の導電膜が形成された比較例に係る撮像装置ＣＩＳと比べると、電極パッドＰＡＤが配置されている領域の機械的強度を向上させることができる。その結果、電極パッドＰＡＤにプローブを接触させて電気的な試験を行う場合、または、電極パッドＰＡＤにワイヤをボンディングする場合に、第１層間絶縁膜ＩＬ１または第２層間絶縁膜ＩＬ２にクラックが生じるのを抑制することができる。また、仮に、クラックが生じたとしても、複数の壁型導電性貫通部ＴＢ１によって、クラックが拡がるのを確実に阻止することができる。
また、実施の形態１に係る撮像装置ＩＳの製造方法は、比較例に係る撮像装置ＣＩＳの製造方法と比べて、壁型導電性貫通部ＴＢ１等（貫通ヴィアＣＶ等）を形成する際のＣＭＰ処理の回数を削減することができる。これについて、両者の比較を容易にするために、ＣＭＰ処理を行う工程とその周辺の主な工程をフローチャートに示して説明する。
比較例に係る撮像装置の製造方法では、図３１に示すように、まず、シリコン基板ＣＳＵＢに受光部ＣＬＲを形成する（ステップＣＫ１、図１９）。次に、シリコン基板ＣＳＵＢ等にコンタクトホールＣＣＨ１を形成する（ステップＣＫ２、図２０）。次に、コンタクトホールＣＣＨ１に絶縁膜（ＴＥＯＳ膜ＣＴＥ１）を形成する（ステップＣＫ３、図２１）。次に、絶縁膜にＣＭＰ処理（ＣＭＰ処理ＣＡ）を行う（ステップＣＫ４、図２２）。
次に、導電膜（タングステン膜ＣＷＦ１）をコンタクトホールに埋め込む（ステップＣＫ５、図２２）。次に、導電膜にＣＭＰ処理（ＣＭＰ処理ＣＢ）を行い、貫通ヴィアＣＶを形成する（ステップＣＫ６、図２３）。次に、コンタクトホールＣＣＨ２を形成し、導電膜（タングステン膜ＣＷＦ２）を埋め込む（ステップＣＫ７、図２４）。次に、導電膜にＣＭＰ処理（ＣＭＰ処理ＣＣ）を行い、プラグＣＰＧを形成する（ステップＣＫ８、図２５）。
したがって、比較例に係る撮像装置ＣＩＳでは、貫通ヴィアＣＶとプラグＣＰＧを形成するために、３回のＣＭＰ処理（ＣＡ、ＣＢ、ＣＣ）が行われる。
これに対して、実施の形態１に係る撮像装置の製造方法では、図３２に示すように、まず、シリコン層ＳＯＩに受光部（フォトダイオードＰＤ）を形成する（ステップＫ１、図４）。次に、シリコン層ＳＯＩに溝型貫通孔ＴＨ２を形成する（ステップＫ２、図６）。次に、溝型貫通孔ＴＨ２に絶縁膜（第２層間絶縁膜ＩＬ２）を埋め込む（ステップＫ３、図７）。次に、絶縁膜にＣＭＰ処理（ＣＭＰ処理Ａ）を行い、絶縁膜を平坦化する（ステップＫ４、図７）。
次に、第２層間絶縁膜ＩＬ２等にコンタクトホールＣＨを形成する（ステップＫ５、図７）。次に、溝型貫通孔ＴＨ３を形成する（ステップＫ６、図８）。次に、溝型貫通孔ＴＨ３およびコンタクトホールＣＨに導電膜（タングステン膜）を埋め込む（ステップＫ７、図９）。次に、導電膜にＣＭＰ処理（ＣＭＰ処理Ｂ）を行い、壁型導電性貫通部ＴＢ１と導電性プラグＰＧを形成する（ステップＫ８、図９）。
したがって、実施の形態１に係る撮像装置ＩＳでは、壁型導電性貫通部ＴＢ１と導電性プラグＰＧを形成するために、２回のＣＭＰ処理が行われることになり、比較例に係る撮像装置ＣＩＳと比べると、ＣＭＰ処理の回数を１回分削減することができる。ＣＭＰ処理の回数が減ることで、ディッシングまたはエロージョン等の過度の研磨が抑えられて、加工形状の悪化または電気的な接続不良等を抑制することができる。
また、比較例に係る撮像装置の製造方法では、カラーフィルタＣＣＦまたはマイクロレンズＣＭＬ等を形成する際には、貫通ヴィアＣＶがアライメントマークとして利用されている。ところが、貫通ヴィアＣＶは、ＣＭＰ処理によって形成されているために、露出した貫通ヴィアＣＶの表面とシリコン基板ＣＳＵＢの表面とがほぼ面一になっている。このため、貫通ヴィアＣＶをアライメントマークとして認識することが困難な場合が想定される。
これに対して、実施の形態１に係る撮像装置の製造方法では、アライメントマークとなる壁型導電性貫通部ＴＢ１では、その一部がシリコン層ＳＯＩから突出するように形成される。これにより、壁型導電性貫通部ＴＢ１をアライメントマークとして認識する精度を向上させることができる。その結果、シリコン層ＳＯＩから突出する壁型導電性貫通部ＴＢ１が形成された後のパターニング精度の向上に貢献することができる。
さらに、比較例に係る撮像装置の製造方法では、貫通ヴィアＣＶは一の工程（図２３参照）において形成され、プラグＣＰＧは他の工程（図２５参照に）において形成されている。これに対して、実施の形態１に係る撮像装置の製造方法では、壁型導電性貫通部ＴＢ１と導電性プラグＰＧとは、同じ工程（図９参照）において形成される。これにより、工程削減を図ることができる。
また、比較例に係る撮像装置では、コンタクトパッドＣＣＰと配線電極ＣＩＣとを電気的に接続する貫通ヴィアＣＶは、円柱状の導電膜（タングステン膜ＣＷＦ１）として形成されている。これに対して、実施の形態１に係る撮像装置では、電極パッドＰＡＤと第１配線Ｍ１等を電気的接続する壁型導電性貫通部ＴＢ１は、溝型貫通孔ＴＨ３の溝の形状に対応した壁状に形成されている。これにより、接続抵抗を抑えることができる。
（第１変形例）
上述した撮像装置ＩＳでは、電極パッドＰＡＤが配置される領域に形成される壁型導電性貫通部ＴＢ１として、５つの壁型導電性貫通部ＴＢ１が形成されている場合を例に挙げて説明した。壁型導電性貫通部ＴＢ１の数として、５つに限られるものではなく、図３３に示すように、さらに多くの壁型導電性貫通部ＴＢ１を形成してもよい。
これにより、第１変形例に係る撮像装置では、電極パッドＰＡＤが配置される領域の機械的強度をさらに向上させることができる。また、電極パッドＰＡＤと第１配線Ｍ１等（図２参照）との接続抵抗をさらに低減することができる。
（第２変形例）
図１に示すように、撮像装置ＩＳでは、耐湿性を確保するために、チップ形成領域ＴＦＲおよび電極パッドＰＡＤが配置される領域を取り囲むように、シールリングＳＬＲが形成されている。そのシールリングＳＬＲの構造として、図３４に示すように、電極パッドＰＡＤが配置される領域の壁型導電性貫通部ＴＢ１等を形成する工程と同時に形成した構造であってもよい。
なお、図３４では、シールリングＳＬＲを構成する各部の符号として、電極パッドＰＡＤが配置される領域を構成する各部の符号と同じ符号が付されているが、対応する機能を有するものではない。
実施の形態２
ここでは、電極パッドと配線とが、壁型導電性貫通部を組み合わせて枠状にした枠型導電性貫通部によって電気的に接続された撮像装置について説明する。
図３５および図３６に示すように、撮像装置ＩＳの電極パッドＰＡＤが配置される領域では、溝型貫通孔ＴＨ３を組み合わせて枠状にした枠型貫通孔が形成されて、その枠型貫通孔に導電膜を埋め込むことで、枠の形状に対応した枠型導電性貫通部ＴＢ２が形成されている。なお、これ以外の構成については、実施の形態１において説明した図２および図３に示す撮像装置ＩＳと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した撮像装置の製造方法について説明する。まず、前述した図４に示す工程と同様の工程を経て、図５に示す第１層間絶縁膜ＩＬ１が形成された後、図３７に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ６が形成される。次に、そのフォトレジストパターンＰＲ６をエッチングマスクとして、第１層間絶縁膜ＩＬ１にエッチング処理を行うことにより、第１層間絶縁膜ＩＬ１を貫通してシリコン層ＳＯＩを露出する、枠状に配置された溝型貫通孔ＴＨ１が形成される。その後、フォトレジストパターンＰＲ６を除去する。
次に、図３８に示すように、露出した第１層間絶縁膜ＩＬ１をエッチングマスクとして、シリコン層ＳＯＩにエッチング処理を行うことにより、シリコン層ＳＯＩを貫通して埋め込み酸化膜ＢＯＸを露出する、枠状に配置された溝型貫通孔ＴＨ２が形成される。次に、図７に示す工程と同様の工程を経て、図３９に示すように、浮遊拡散領域ＦＤを露出するコンタクトホールＣＨが形成される。その後、フォトレジストパターンＰＲ７が除去される。
次に、図４０に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ８が形成される。次に、フォトレジストパターンＰＲ８をエッチングマスクとして、第２層間絶縁膜ＩＬ２にエッチング処理を行うことにより、枠状に配置された溝型貫通孔ＴＨ３が形成される。
このとき、図８に示す工程と同様に、埋め込み酸化膜ＢＯＸを数十ｎｍ程度除去する。また、溝型貫通孔ＴＨ３とシリコン層ＳＯＩとの間に、第１層間絶縁膜ＩＬ１（および第２層間絶縁膜ＩＬ２）が数十ｎｍ程度残されるように、溝型貫通孔ＴＨ３のサイズとエッチング条件をあらかじめ設定する。その後、フォトレジストパターンＰＲ８が除去される。
次に、図９に示す工程と同様の工程を経て、図４１に示すように、枠状に配置された溝型貫通孔ＴＨ３には、枠の形状に対応した枠型導電性貫通部ＴＢ２が形成される。また、コンタクトホールＣＨには、導電性プラグＰＧが形成される。次に、図１０に示す工程と同様の工程を経て、図４２に示すように、第１配線Ｍ１、第１ヴィアＶ１、第２配線Ｍ２、第２ヴィアＶ２、第３配線Ｍ３を含む多層配線構造が形成される。
次に、図４３に示すように、支持基板ＳＵＢ２を層間絶縁膜ＩＬ３の表面に張り付ける。次に、ＣＭＰ処理、ドライエッチング処理またはウェットエッチング処理を行うことにより、図４４に示すように、支持基板ＳＵＢ１が除去される。次に、図４５に示すように、ドライエッチング処理等を行うことにより、埋め込み酸化膜ＢＯＸが除去される。これにより、シリコン層ＳＯＩから突出している枠型導電性貫通部ＴＢ２の部分が露出する。
次に、図４６に示すように、シリコン層ＳＯＩの表面を覆うように、シリコン酸化膜ＳＯＦ１が形成される。次に、シリコン酸化膜ＳＯＦ１を覆うように、シリコン窒化膜ＳＮＦとシリコン酸化膜ＳＯＦ２（図４７参照）が順次形成される。次に、図４７に示すように、突出した枠型導電性貫通部ＴＢ２をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ９が形成される。
次に、そのフォトレジストパターンＰＲ９をエッチングマスクとして、シリコン酸化膜ＳＯＦ２およびシリコン窒化膜ＳＮＦにエッチング処理を行うことにより、枠型導電性貫通部ＴＢ２を露出する開口部ＳＯＨ１が形成される。その後、フォトレジストパターンＰＲ９が除去される。
次に、図４８に示すように、露出した枠型導電性貫通部ＴＢ２およびシリコン酸化膜ＳＯＦ２等を覆うように、遮光膜となるアルミニウム膜ＡＦが形成される。次に、突出した枠型導電性貫通部ＴＢ２をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１０が形成される。次に、そのフォトレジストパターンＰＲ１０をエッチングマスクとして、アルミニウム膜ＡＦにエッチング処理を行うことにより、電極パッドＰＡＤと遮光膜ＳＦとが同時に形成される。電極パッドＰＡＤは、枠型導電性貫通部ＴＢ２を介して、第１配線Ｍ１等と電気的に接続される。その後、フォトレジストパターンＰＲ１０が除去される。
次に、電極パッドＰＡＤおよび遮光膜ＳＦを覆うように、シリコン酸化膜ＳＯＦ３（図４９参照）が形成される。次に、図４９に示すように、突出した枠型導電性貫通部ＴＢ２をアライメントマークとして所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１１が形成される。次に、そのフォトレジストパターンＰＲ１１をエッチングマスクとして、シリコン酸化膜ＳＯＦ３にエッチング処理を行うことにより、電極パッドＰＡＤを露出する開口部ＳＯＨ２が形成される。その後、フォトレジストパターンＰＲ１１が除去される。
次に、図１８に示す工程と同様に、枠型導電性貫通部ＴＢ２をアライメントマークとして所定の写真製版処理を行うことにより形成されたフォトレジストパターン（図示せず）をエッチングマスクとして、樹脂膜にエッチング処理を行うことにより、カラーフィルタＣＦ（図５０参照）が形成される。
次に、枠型導電性貫通部ＴＢ２をアライメントマークとして所定の写真製版処理を行うことにより形成されたフォトレジストパターン（図示せず）をエッチングマスクとして、樹脂膜にエッチング処理を行うことにより、マイクロレンズＭＬ（図５０参照）が形成される。その後、フォトレジストパターンが除去される。これにより、図５０に示すように、裏面照射型のＣＭＯＳセンサを備えた撮像装置の主要部分が完成することになる。
上述した撮像装置ＩＳでは、まず、電極パッドＰＡＤが配置されている領域には、枠状に配置される溝型貫通孔ＴＨ３が形成されて、その溝型貫通孔ＴＨ３に導電膜を埋め込むことで、枠の形状に対応した枠型導電性貫通部ＴＢ２が形成される。
これにより、円柱状の導電膜が形成された比較例に係る撮像装置ＣＩＳ（図３０参照）と比べると、電極パッドＰＡＤが配置されている領域の機械的強度を向上させることができる。その結果、電極パッドＰＡＤにプローブを接触させて電気的な試験を行う場合、または、電極パッドＰＡＤにワイヤをボンディングする場合に、第１層間絶縁膜ＩＬ１または第２層間絶縁膜ＩＬ２にクラックが生じるのを抑制することができる。また、仮に、クラックが生じたとしても、枠型導電性貫通部ＴＢ２によって、クラックが拡がるのを確実に阻止することができる。
これに加えて、上述した撮像装置ＩＳでは、次のような効果が得られる。
まず、電極パッドＰＡＤは、反射防止膜ＡＲＣに形成された開口部ＳＯＨ１（図４７参照）を埋め込むように形成されたアルミニウム膜をパターニングすることによって形成される。一方、実施の形態１に係る撮像装置ＩＳでは、電極パッドＰＡＤは、反射防止膜ＡＲＣとシリコン酸化膜ＳＯＦ３に形成された開口部ＳＯＨ（図１６参照）を埋め込むように形成されたアルミニウム膜をパターニングすることによって形成される。
この場合、開口部の段差を比べると、開口部ＳＯＨ１の方が開口部ＳＯＨよりもシリコン酸化膜ＳＯＦ３の膜厚分、段差が低くなる。これにより、電極パッドの中央付近に相当する開口部の中央部分のアルミニウム膜の平坦性においては、開口部ＳＯＨ１の中央付近の平坦性が、開口部ＳＯＨの中央付近の平坦性よりも改善されることになる。その結果、ワイヤのボンディングをより安定に行うことができる。
さらに、上述した撮像装置ＩＳでは、その電極パッドＰＡＤは遮光膜ＳＦと同時に形成される（図４８参照）。これにより、電極パッドＰＡＤを形成する工程と、遮光膜ＳＦを形成する工程とを分ける場合と比べて、工程削減を図ることができる。
以上の他、上述した撮像装置ＩＳでは、実施の形態１に係る撮像装置と同様に、比較例に係る撮像装置と比べて、枠型導電性貫通部ＴＢ２と導電性プラグＰＧを形成するために行われるＣＭＰ処理の回数を減らすことができる。これにより、ディッシングまたはエロージョン等の過度の研磨が抑えられて、加工形状の悪化または電気的な接続不良等を抑制することができる。
また、アライメントマークとなる枠型導電性貫通部ＴＢ２は、その一部がシリコン層ＳＯＩから突出するように形成されることで、枠型導電性貫通部ＴＢ２をアライメントマークとして認識する精度を向上させることができる。これにより、シリコン層ＳＯＩから突出する枠型導電性貫通部ＴＢ２が形成された後のパターニング精度の向上に貢献することができる。さらに、枠型導電性貫通部ＴＢ２と導電性プラグＰＧとは、同じ工程（図４１参照）において形成されることで、工程削減を図ることができる。
（各実施の形態の変形例）
実施の形態１では、電極パッドＰＡＤが配置される領域に、壁型導電性貫通部ＴＢ１が形成された構造について説明した。また、実施の形態２では、電極パッドＰＡＤが配置される領域に、壁型導電性貫通部を枠状に配置した枠型導電性貫通部ＴＢ２が形成された構造について説明した。
さらに、その壁型導電性貫通部ＴＢ１および枠型導電性貫通部ＴＢ２のそれぞれは、アライメントマークとしての機能を有していることについて説明した。そのアライメントマークとして、アライメント精度を向上させる観点から、壁型導電性貫通部または枠型導電性貫通部の変形例を以下に挙げる。
まず、図３６に示す壁型導電性貫通部を枠状に配置した枠型導電性貫通部ＴＢ２の変形例として、図５１に示すように、コーナーにおいて壁型導電性貫通部を交差させた枠型導電性貫通部ＴＢ３としてもよい。また、図５２に示すように、壁型導電性貫通部から複数の突出部を間隔を隔てて配置させた枠型導電性貫通部ＴＢ４としてもよい。さらに、図３に示される壁型導電性貫通部ＴＢ１の変形例として、図５３に示すように、電極パッドＰＡＤの４辺にそれぞれ沿うように複数の壁型導電性貫通部を配置した壁型導電性貫通部ＴＢ５としてもよい。
このような、枠型導電性貫通部ＴＢ３、ＴＢ４または壁型導電性貫通部ＴＢ５を含む導電性貫通部を形成することで、アライメントマークとしてのアライメント精度を向上させることができる。また、電極パッドが配置されている領域の機械的強度を向上させることができる等の効果を奏することができる。
なお、各実施の形態において説明した撮像装置については、必要に応じて種々組み合わせることが可能である。また、膜厚等の数値は一例であって、これらに限られるものではない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＩＳ 撮像装置、ＴＢ１ 壁型導電性貫通部、ＴＢ２ 枠型導電性貫通部、ＴＢ３ 枠型導電性貫通部、ＴＢ４ 枠型導電性貫通部、ＴＢ５ 壁型導電性貫通部、ＡＬＭ アライメントマーク、ＳＬＲ シールリング、ＴＦＲ チップ形成領域、ＳＲＬ スクライブライン、ＳＢＳ ＳＯＩ基板、ＳＵＢ１ 支持基板、ＢＯＸ 埋め込み酸化膜、ＳＯＩ シリコン層、ＳＴＩ 分離領域、ＰＤ フォトダイオード、ＦＤ 浮遊拡散領域、ＴＴ 転送トランジスタ、ＴＧＥ ゲート電極、ＩＬ１ 第１層間絶縁膜、ＴＨ１ 溝型貫通孔、ＴＨ２ 溝型貫通孔、ＩＬ２ 第２層間絶縁膜、ＣＨ コンタクトホール、ＴＨ３ 溝型貫通孔、ＰＧ 導電性プラグ、Ｍ１ 第１配線、Ｖ１ 第１ヴィア、Ｍ２ 第２配線、Ｖ２ 第２ヴィア、Ｍ３ 第３配線、ＩＬ３ 層間絶縁膜、ＳＵＢ２ 支持基板、ＡＲＣ 反射防止膜、ＳＯＦ１ シリコン酸化膜、ＳＮＦ シリコン窒化膜、ＳＯＦ２ シリコン酸化膜、ＡＦ アルミニウム膜、ＳＦ 遮光膜、ＳＯＦ３ シリコン酸化膜、ＳＯＨ、ＳＯＨ１、ＳＯＨ２ 開口部、ＰＡＤ 電極パッド、ＣＦ カラーフィルタ、ＭＬ マイクロレンズ、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７、ＰＲ８、ＰＲ９、ＰＲ１０、ＰＲ１１ フォトレジストパターン。

Claims (9)

  1. 対向する第１主表面および第２主表面を有する半導体層の前記第１主表面側に形成された受光センサ部と、
    前記半導体層の前記第１主表面側に、層間絶縁層を介在させて形成された支持基板と、
    前記層間絶縁層の層間に形成された複数の配線層と、
    前記半導体層の前記第２主表面側に形成された、光を入射させる領域と、
    前記半導体層の前記第２主表面側に形成された電極パッドと、
    前記半導体層を貫通して、前記電極パッドに接触する態様で形成され、前記電極パッドと複数の前記配線層のうちの一の配線層とを電気的に接続する、壁状の壁型導電性貫通部を含む導電性貫通部と、
    前記受光センサ部および前記電極パッドが配置されている領域を取り囲むように形成されたシールリングと
    を備え、
    前記シールリングは、前記導電性貫通部を形成する層と同じ層から形成され、
    前記導電性貫通部は、平面視的に前記シールリングが延在する方向に沿って前記壁型導電性貫通部が延在する部分を含む、撮像装置。
  2. 前記導電性貫通部は、前記半導体層の前記第２主表面から突出するように形成された、請求項１記載の撮像装置。
  3. 前記導電性貫通部の前記壁型導電性貫通部は、それぞれ一方向に延在し、互いに前記一方向と交差する第２方向に間隔を隔てられる態様で複数配置された、請求項１または２に記載の撮像装置。
  4. 前記導電性貫通部は、前記壁型導電性貫通部を枠状に配置した枠型導電性貫通部を含む、請求項１または２に記載の撮像装置。
  5. 前記光を入射させる領域には、遮光膜、カラーフィルタおよびマイクロレンズが形成された、請求項１記載の撮像装置。
  6. 第１支持基板に支持された半導体層の第１主表面に、受光センサ部を形成する工程と、
    前記半導体層の前記第１主表面側から前記第１主表面と対向する第２主表面に至る、前記半導体層を貫通する溝状の溝型貫通孔を含む貫通孔を形成する工程と、
    前記半導体層とは電気的に絶縁される態様で導電性膜を前記貫通孔に形成し、前記溝型貫通孔に対応する壁状の壁型導電性貫通部を含む導電性貫通部を形成する工程と、
    前記半導体層の前記第１主表面側に、前記導電性貫通部に電気的に接続される配線層を含む複数の配線層および層間絶縁膜を形成する工程と、
    前記層間絶縁膜に第２支持基板を張り付ける工程と、
    前記第１支持基板を取り除く工程と、
    前記半導体層の前記第２主表面側に、前記導電性貫通部に接触する態様で電気的に接続される電極パッドを形成する工程と、
    前記受光センサ部および前記電極パッドが配置される領域を取り囲むように、シールリングを形成する工程と
    を備え、
    前記シールリングを形成する工程と前記導電性貫通部を形成する工程とは、併行して行われ、
    前記導電性貫通部は、平面視的に前記シールリングが延在する方向に沿って前記壁型導電性貫通部が延在する部分を含むように形成される、撮像装置の製造方法。
  7. 前記導電性貫通部を形成する工程は、前記半導体層の前記第２主表面から突出させる態様で前記導電性貫通部を形成する工程を含み、
    前記半導体層の前記第２主表面側に、前記導電性貫通部をアライメントマークとして、
    少なくとも遮光膜、カラーフィルタおよびマイクロレンズをそれぞれ形成する工程を含む、請求項６記載の撮像装置の製造方法。
  8. 前記遮光膜を形成する工程と前記電極パッドを形成する工程とは、同時に行われる、請求項７記載の撮像装置の製造方法。
  9. 前記半導体層の前記第１主表面側に、前記受光センサ部と複数の前記配線層のうちの他の配線層とを電気的に接続する導電性プラグを形成する工程を含み、
    前記導電性プラグを形成する工程と前記導電性貫通部を形成する工程とは、同時に行われる、請求項６記載の撮像装置の製造方法。
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