CN220963352U - 集成芯片以及半导体结构 - Google Patents

Abstract

本实用新型提供一种包括延伸通孔的集成芯片及半导体结构，所述延伸通孔跨越导线和通孔的组合高度且具有比导线更小的占地面积。延伸通孔可以在尺寸和导线的间隔达到下限的位置取代线和相邻的通孔。由于延伸通孔比线占用空间更小，因此用延伸通孔取代导线和相邻的通孔可以缓和间隔，并允许进一步减小像素的尺寸。延伸通孔可应用于像素电路中所用的电容器阵列。

Description

集成芯片以及半导体结构

技术领域

本实用新型实施例涉及一种集成芯片以及半导体结构。

背景技术

许多现代电子装置都包含数字影像传感器。数字影像传感器可以是背面照明传感器或正面照明传感器。背面照明传感器可以增加传感器捕获的光量，而正面照明传感器具有更高的响应均匀性。

实用新型内容

根据本实用新型的一实施例，一种集成芯片包括衬底和在所述衬底之上的电容器，所述电容器具有向所述衬底延伸的底部突出部。第一共享线和第一电容器通孔位于所述电容器上方，其中所述第一电容器通孔从所述第一共享线延伸到所述电容器。还包括与所述电容器邻接的延伸通孔，其中所述延伸通孔从具有所述第一共享线的顶面的高度延伸到所述底部突出部的高度。

根据本实用新型的一实施例，一种半导体结构包括衬底和衬底上的第一像素电路，所述第一像素电路包括多个晶体管。互连结构在所述衬底上，其中所述互连结构包括多个导线和多个通孔，分别分组为交替堆叠的多个导线层级和多个通孔层级，其中所述互连结构还包括第一延伸通孔。所述互连结构互连所述晶体管，且其中所述第一延伸通孔部分形成所述第一像素电路并且具有大于所述互连结构的导线层级和通孔层级的组合高度的高度。

附图说明

在结合随附图式阅读以下详细描述时会最佳地理解本实用新型的态样。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，可出于论述清楚起见而任意增大或减小各种特征的尺寸。

图1绘示包括延伸通孔的集成芯片的一些实施例的剖视图。

图2绘示集成芯片的一些实施例的一些细节的剖视图。

图3绘示包括像素电路和延伸通孔的集成芯片的一些实施例的剖视图。

图4绘示图3的像素电路的一些实施例的俯视图。

图5A及图5B绘示图3的像素电路的一些实施例的电路图。

图6绘示包括像素和延伸通孔的三维(3D)集成芯片的一些实施例的剖视图。

图7绘示图6的像素的一些实施例的电路图。

图8A及图8B绘示包括像素和延伸通孔的3D集成芯片的一些实施例的剖视图和俯视图。

图9至图23绘示形成包括像素电路和延伸通孔的集成芯片的方法的一些实施例的一系列剖视图。

图24绘示形成包括像素电路和延伸通孔的集成芯片的替代方法的一些实施例的剖视图。

图25绘示形成包括像素电路和延伸通孔的集成芯片的方法的一些实施例的流程图。

具体实施方式

以下揭露内容提供用于实施本实用新型的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例是为了简化本实用新型。当然，此等组件及配置仅为实例且并不意欲为限制性的。举例而言，在以下描述中，在第二特征上方或第二特征上形成第一特征可包含第一特征及第二特征直接接触地形成的实施例，且也可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型可在各种实例中重复附图标号及/或字母。此重复是出于简单及清楚的目的，且本身并不指示所论述的各种实施例及/或组态之间的关系。

另外，为易于描述，在本文中可使用诸如“在......之下”、“在......下方”、“下部”、“在......上方”、“上部”以及类似术语的空间相对术语来描述如诸图中所示出的一个部件或特征与另一部件或特征的关系。除了诸图中所描绘的定向之外，空间相对术语也意欲涵盖组件在使用或操作中的不同定向。器件可以其他方式定向(旋转90度或以其他定向旋转)，且本文中所使用的空间相对描述词可同样相应地进行解释。

影像传感器可包括在半导体结构中垂直堆叠的第一集成电路(IC)芯片和第二IC芯片。此外，影像传感器可以包括跨过第一IC芯片和第二IC芯片并且在多行和多列中重复以形成像素阵列的像素。像素包括多个组件，例如包括光电二极管、多个晶体管和多个电容器。

独立于第一IC芯片和第二IC芯片的互连结构电性耦合在一起并形成将组件电性耦合在一起的导电路径。进一步地，互连结构包括多个导线和多个通孔。导线提供横向布线并且比通孔具有更大的占地面积，而通孔提供垂直布线。导线和通孔分别分组为交替堆叠的多个导线层级和多个通孔层级以形成导电路径。

随着技术的进步，开发出越来越小的像素，从而导致影像分辨率的提高。然而，随着像素尺寸缩小，互连结构的导电特征(例如，导线、通孔等)之间的尺寸及/或间隔缩小。此外，在某一位置，导电特征之间的尺寸及/或间隔达到下限，当低于该下限时，漏电和电容影响变得难以控制。因此，互连结构可能会限制像素的缩小。

为了进一步减小像素的尺寸且同时为互连结构的导电特征保持足够的尺寸和间隔，本实用新型实施例提供了延伸通孔，其跨越导线和通孔的组合高度并且具有比导线更小的占地面积。延伸通孔可以在尺寸和导线的间隔达到下限的位置取代导线和相邻的通孔。由于延伸通孔比导线占用空间更小，因此用延伸通孔替换导线和相邻的通孔可以缓和间隔，并允许进一步减小像素的尺寸。

图1绘示包括延伸通孔的集成芯片的一些实施例的剖视图100。

如图1的剖视图100所示，电容器104在互连结构108中的衬底106之上。互连结构108覆盖衬底106，在介电结构114中包含多个导线110和多个通孔112。导线110提供横向布线并且比通孔112具有更大的占地面积(例如，自上而下的投影)。通孔112提供导线110之间的垂直布线。

导线110分别分组为交替堆叠的多个导线层级和多个通孔层级以形成导电路径。导线层级Wn在电容器104之下，导线层级Wn+2在电容器104之上。此外，虽然不容易看到，但导线层级Wn+1位于导线层级Wn和导线层级Wn+2之间。通孔层级Vn+1在电容器104之上，在导线层级Wn+2和电容器104之间。此外，虽然不容易看到，但通孔层级Vn位于导线层级Wn和导线层级Wn+1之间。请注意，n是表示导线层级或通孔层级的整数，并且随着远离衬底106而增加。

互连结构108还包括多个延伸通孔102。延伸通孔102具有大于或等于导线110和相邻通孔112的组合高度的各别高度。此外，延伸通孔102的各别宽度小于导线110的各别宽度。如下文所示，延伸通孔102的各别占用空间比导线110的各别占用空间少。例如，占地面积可以对应于在衬底106的顶面上的二维投影。

在导线的尺寸和间隔处于下限(也就是低于该下限会导致漏电和电容影响变得难以控制)的位置处，延伸通孔102取代导线和相邻的通孔。例如，第一延伸通孔102a可以取代第一导线110ra(虚线所示)和第一通孔(未示出)，而第二延伸通孔102b可以取代第二导线110rb(虚线所示)和第二通孔(未示出)。

假设第一和第二导线110ra、110rb的尺寸和间隔处于下限，则第一和第二导线110ra、110rb可能会限制集成芯片的进一步缩小。然而，由于延伸通孔102具有比第一和第二导线110ra、110rb更小的宽度和更小的占地面积，因此这样的替代放宽了间隔和尺寸限制，并允许进一步缩小集成芯片。

继续参考图1，电容器104包括底部电极104be、覆盖底部电极104be的介电层104dl和覆盖介电层104dl的顶部电极104te。顶部电极104te与导线层级Wn+2通过在两者之间延伸的通孔层级Vn+1的通孔112而电性耦合。底部电极104be、介电层104dl和顶部电极104te形成突出部104pr，所述突出部104pr向下延伸以将底部电极104be电性耦合到导线层级Wn。在一些实施例中，电容器104是沟槽电容器，但在替代实施例中，其他合适类型的电容器也适用。在一些实施例中，底部电极104be和顶部电极104te包括氮化钛(TiN)等。

第一延伸通孔102a从导线层级Wn延伸到第二延伸通孔102b。第二延伸通孔102b覆盖第一延伸通孔102a，并从与第一延伸通孔102a的界面(即与突出部104pr的界面)延伸到高于电容器104顶面的高度。在一些实施例中，高度为与导线层级Wn+2的顶面。

在一些实施例中，延伸通孔102、导线110和通孔112或前述的任何组合是或包含多晶硅、铜(Cu)、硝酸钛(TiN)、钨(W)、铝(Al)、硝酸钽(TaN)等或前述的任何组合。在一些实施例中，衬底106包括体半导体、绝缘体上半导体(SOI)衬底等之一，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。

在一些实施例中，延伸通孔(例如，延伸通孔102中的任一者)的顶面具有大约在0.3微米和1微米之间、大约在0.2微米和0.5微米之间、大约在0.7微米和1.2微米之间或在另一合适范围内的宽度。在一些实施例中，延伸通孔的顶面宽度与延伸通孔的底面宽度之比介于1.1与2.5之间。

图2绘示集成芯片200的一些实施例的一些细节的剖视图。

如图2的剖视图200所示，互连结构108的附加导线110和附加通孔112显示在电容器104的相对侧上作为延伸通孔102。此外，电容器104被钝化层204和电容器104与钝化层204之间的抗反射涂层202遮蔽。介电结构114包括多个蚀刻终止层(ESL)206和多个互连介电层208。ESL206和互连介电层208交替堆叠以利于互连结构108的形成。在一些实施例中，阻障层209围绕延伸通孔102和通孔112。

在一些实施例中，钝化层204包括氮化物(例如，氮化硅)等。在一些实施例中，抗反射涂层202包括氮氧化硅等。在一些实施例中，互连介电层208是或包括氧化物(例如，二氧化硅)、低k介电材料、极低k介电材料等或前述的任何组合。在一些实施例中，ESL206是或包括碳化硅、氮化硅等或前述的任何组合。

图3绘示包括像素电路和延伸通孔的集成芯片的一些实施例的剖视图300。

如图3的剖视图300所示，集成芯片包括被周边区I及被周边区I包围的中央区II(仅部分示出)。中央区II可容纳像素电路302，而周边区I可容纳逻辑设备、其他合适的装置或不容纳任何装置。如下文所见，像素电路302可以接收对应于由另一集成芯片上的光电二极管(未示出)感测到的辐射的信号。在一些实施例中，像素电路302在多行和多列中重复以在中央区II处形成像素阵列。

衬底106的像素区106p支持像素电路302。像素区106p独立于像素电路302，由沟槽隔离结构304包围和划分。沟槽隔离结构304包括介电材料并且例如可以是或包括浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构等或前述的任何组合。

像素电路302包括多个组件，诸如包括多个晶体管306和多个电容器104。晶体管306位于像素区106p的衬底106之上，由偏置晶体管BIAS和第一存储选择晶体管(storage-select transistor)S1组成。电容器104在像素区106p之上的互连结构108中，且包括第一电容器104a和第三电容器104c。第一电容器104a和第三电容器104c与图1和图2中描述的对应者相同。

晶体管306分别包括栅极308、栅介电层310以及相应的一对源极/漏极区312。栅极308分别与栅介电层310堆叠以形成栅极堆叠，栅极堆叠夹在对应的源极/漏极区312之间。请注意，取决于上下文，源极/漏极区可能单指源极或漏极或者源极与漏极。

互连结构108覆盖晶体管306并形成将像素电路302的组件电性耦合在一起导电路径。此外，互连结构108如同前述参照图1和图2所描述。因此，互连结构108包括堆叠在介电结构114中以形成导电路径的多个导线110、多个通孔112以及多个延伸通孔102。此外，延伸通孔102包括第一延伸通孔102a和第二延伸通孔102b。

在一些实施例中，偏置晶体管BIAS和存储选择晶体管S1共享电性耦合到第一和第二延伸通孔102a、102b的共享源极/漏极区。在一些实施例中，第一和第二延伸通孔102a、102b将共享源极/漏极区电性耦合到另一集成芯片，其中从该另一集成芯片接收对应于由光电二极管(未示出)感测到的辐射的信号。在其他实施例中，偏置晶体管BIAS和存储选择晶体管S1不共享前述共享源极/漏极区及/或仅具有各别的源极/漏极区。

图4绘示图3的像素电路的一些实施例的俯视图400。例如，图3的剖视图300可沿图4中的线A-A'截取，及/或图4的俯视图400可例如沿图3中的线A-A'截取。

如图4的布局俯视图400所示，多个电容器104包括第一和第三电容器104a、104c，且还包括第二电容器104b和第四电容器104d。电容器104排列成两行两列，电容器104中的沟槽402用虚线表示。沟槽402对应于图3的突出部104pr所在的电容器部分。

第一和第三电容器104a、104c电性耦合到第一共享导线110ca(以虚线显示)，当从剖视图看时，导线110ca覆盖第一和第三电容器104a、104c。此外，第一和第三电容器104a、104c与另一集成芯片中的第二像素区404p(虚线所示)重叠。在一些实施例中，第一和第三电容器104a、104c与第二像素区404p完全重叠。如下文所示，第二像素区404p对应于电性耦合到第二像素电路302的光电二极管和像素电路。

与第一和第三电容器104a、104c相比，第二和第四电容器104b、104d从第二像素区404p横向偏移，并且耦合到第二共享导线110cb(以虚线显示)，当在剖视图中观察时，第二共享导线110cb覆盖第二和第四电容器104b、104d。在一些实施例中，第二和第四电容器104b、104d不与第二像素区404p重叠。

第二像素区404p具有长度Lp和宽度Wp。在一些实施例中，长度Lp大致等于宽度Wp。在一些实施例中，长度Lp和宽度Wp为约1.3微米、1.3-1.75微米、约1-2微米或其他合适的值。在一些实施例中，长度Lp和宽度Wp大于1.3微米或一些其他合适的值。

多个延伸通孔102包括第一延伸通孔102a(未图示)和第二延伸通孔102b，且还包括第三延伸通孔(未图示)和第四延伸通孔102d。当从剖视图看时，第三延伸通孔在第四延伸通孔102d的下面，其类似于当从剖视图(例如，在图3的剖视图300中)看时，第一延伸通孔102a在第二延伸通孔102b的下面。第二延伸通孔102b与第一和第二电容器104a、104b排成一排，且第二延伸通孔102b位在第一和第二电容器104a、104b之间。第四延伸通孔102d与第三和第四电容器104c、104d排成一排，且第四延伸通孔102d在第三和第四电容器104c、104d之间。在一些实施例中，第二和第四延伸通孔102b、102d与第二像素区404p的边界重叠。

第二和第四延伸通孔102b、102d彼此间隔第一间隔S1，且与电容器104间隔第二间隔S2。在一些实施例中，第一间隔S1及/或第二间隔S2为约0.3-0.5微米、约0.2-0.4微米、约0.35-0.55微米或一些其他合适的值。由于延伸通孔102具有比导线(例如，图3中的110)更小的占地面积，因此如上所述，用延伸通孔102取代导线可以放宽间隔限制并允许电容器104比其他方式更接近彼此。如此一来，这又可以减小第二像素区404p的尺寸。如关于图3所描述的，第二延伸通孔102b、第一电容器104a和第三电容器104c对应于第一像素电路302。第四延伸通孔102d，第二电容器104b，第四电容器104d对应于另一像素电路。在一些实施例中，第一像素电路302与第二像素区404p完全重叠。在其他实施例中，第一像素电路302延伸越过第二像素区404p。

图5A及图5B绘示图3的像素电路的一些实施例的电路图500a、500b。

如图5A的电路图500a所示，第二延伸通孔102b、第一电容器104a以及第三电容器104c对应于第一像素电路302。第一像素电路302配置为通过第二延伸通孔102b接收感测信号。也就是说，第二延伸通孔102b携带感测信号给第一像素电路302。如下文将看到的，感测信号对应于由第一像素电路302所属的像素中的光电二极管感测到的信号。第一像素电路302包括多个电容器104和多个晶体管306，它们由图3的互连结构108互连。进一步地，多个晶体管306包括第一源极随耦器晶体管SF1、第二源极随耦器晶体管SF2、第一存储选择晶体管S1、第二存储选择晶体管S2、偏置晶体管BIAS、第一读取晶体管READ1和第二读取晶体管READ2。在一些实施例中，晶体管306包含额外的晶体管。

多个电容器104包括第一电容器104a和第三电容器104a。每个电容器都配置为存储电荷。电容器配置为独立存储感测信号的电压，可用于相关双采样(CDS)、经包围曝光(via exposure bracketing)的高动态范围成像(HDR)或产生各别的影像。

第一电容器104a分别从第二存储选择晶体管S2电性耦合到接地504或一些其他合适的电压。类似地，第三电容器104c分别从第一存储选择晶体管S1电性耦合到接地504或一些其他合适的电压。

偏置晶体管BIAS从接地504或一些其他合适的电压电性耦合到感测信号，并且被配置为可进行感测信号的采样/测量。正如下文将更好理解，当偏置晶体管BIAS处于OFF状态时，感测信号基本上被禁用。

第一和第二存储选择晶体管S1、S2分别从感测信号和偏置晶体管BIAS电性耦合到第一电容器104a和第三电容器104c。第一存储选择晶体管S1被配置为选择性地将第一电容器电性耦合到感测信号，以将感测信号的电压存储在第一电容器中。第二存储选择晶体管S2被配置为选择性地将第三电容器电性耦合到感测信号，以将感测信号的电压存储在第三电容器中。

第一和第二源极随耦器晶体管SF1、SF2分别受到第一和第三电容器处的电荷栅控，并且从电源电压VDD分别电性耦合到第一和第二读取晶体管READ1、READ2。第一和第二读取晶体管READ1，READ2分别从第一和第二源极随耦器晶体管SF1、SF2电性耦合到第一输出OUT1和第二输出OUT2。第一和第二源极随耦器晶体管SF1、SF2分别用于缓冲和放大第一和第三电容器处的电压，以无损读取电压(non-destructively reading the voltages)。第一和第二读取晶体管READ1、READ2被配置为选择性地将经缓冲和经放大的电压分别从第一和第二源极随耦器晶体管SF1、SF2分别传递到第一和第二输出OUT1、OUT2。

如图5B的电路图500b所示，第四延伸通孔102d、第二电容器104b以及第四电容器104d对应于额外的像素电路501。额外的像素电路501配置为与第一像素电路302具有相同行为，差异处仅在于使用不同的电路组件。在一些实施例中，额外的像素电路501被配置为通过第四延伸通孔102d接收感测信号。由于第四延伸通孔102d和第二延伸通孔102b在功能上的相似性，因此像素电路501的第四延伸通孔102d可对应于第一像素电路302的第二延伸通孔102b。同理，第三源极随耦器晶体管SF3、第四源极随耦器晶体管SF4、第三存储选择晶体管S3、第四存储选择晶体管S4、偏置晶体管BIAS、第三读取晶体管READ3以及第四读取晶体管READ4分别对应第一源极随耦器晶体管SF1、第二源极随耦器晶体管SF2、第一存储选择晶体管S1、第二存储选择晶体管S2、偏置晶体管BIAS、第一读取晶体管READ1以及第二读取晶体管READ2。

图6绘示包括像素和延伸通孔的三维(3D)集成芯片的一些实施例的剖视图。

如图6的剖视图600所示，图3的集成芯片(标记为第一集成芯片602)位于第二集成芯片604的下方并在接合接口606处与第二集成芯片604接合。此外，像素608分布在第一和第二集成芯片602、604上。像素608包括分别在第一和第二集成芯片602、604处的第一像素电路302和第二像素电路610。第一像素电路302对应于参照图3至图5所描述的像素电路。第二像素电路包括光电二极管612和多个第二晶体管614。

第二集成芯片604包括第二衬底404，其中第二像素电路610布置在第二衬底404处。第二像素电路610的光电二极管612是在第二像素区404p的第二衬底404中。此外，第二晶体管614是在第二像素区404p的第二衬底404上。第二像素区404p对应于参照图5所描述的第二像素区，并且被第二沟槽隔离结构616围绕和定义。第二沟槽隔离结构616包括介电材料并且例如可以是或包括STI结构、DTI结构等或前述的任何组合。

第二晶体管614各别包括栅极618、栅介电层620和相应的一对源极/漏极区622。栅极618分别与栅介电层620堆叠以形成栅极堆叠，栅极堆叠夹在对应的源极/漏极区622之间。至少一个栅极堆叠夹在源极/漏极区622和光电二极管612之间。请注意，取决于上下文，源极/漏极区可能单指源极或漏极或者源极与漏极。

第二互连结构624在第二衬底404的下面，且在第二衬底404和第一集成芯片602之间。此外，除了导线和通孔的布局不同之外，第二互连结构624与前述的互连结构108相同。如此一来，第二互连结构624包括在介电结构114中的多个导线110和多个通孔112，介电结构114包括交替堆叠的多个ESL206和多个互连介电层208。

互连结构108和第二互连结构624在接合接口606物理性和电性耦合在一起。此外，互连结构108和第二互连结构624形成将像素608的组件电性耦合在一起的导电路径。例如，第二互连结构624将第一集成芯片602的延伸通孔102电性耦合到第二集成芯片604的第二像素电路610。

彩色滤光片626和微透镜628覆盖光电二极管612和第二衬底404。彩色滤光片626被配置为接收通往光电二极管612的辐射，并且被配置为过滤辐射以仅使特定波长的辐射通过同时阻挡其他波长的辐射。例如，彩色滤光片626可以使红色辐射波长通过，同时阻止其他波长的辐射(例如，绿色和蓝色波长)。此外，彩色滤光片626被格状结构630(仅部分显示)包围。微透镜628被配置为将辐射聚焦在光电二极管612上。在替代实施例中，彩色滤光片626及/或微透镜628被省略。

图7说明图6的像素的一些实施例的电路图。

如图7的电路图700所示，第一像素电路302通过第一602和第二集成芯片604之间的边界电性耦合到第二像素电路610。第一像素电路302如参照图5所述，因此包括通过第一集成芯片602的互连结构108互连的多个晶体管306。第二像素电路610包括由第二集成芯片604的第二互连结构624互连的多个第二晶体管614和光电二极管612。多个第二晶体管614包括转移晶体管TX、重置晶体管RST和第三源极随耦器晶体管SF3。

光电二极管612从接地504或一些其他合适的电压电性耦合到转移晶体管TX，而转移晶体管TX从光电二极管612电性耦合到重置晶体管RST和第三源极随耦器晶体管SF3。光电二极管612被配置为响应辐射而积累电荷。转移晶体管TX被配置为将积累的电荷转移到转移晶体管TX的源极/漏极区处的浮动扩散(FD)节点。

FD节点电性耦合到重置晶体管RST并控制第三源极随耦器晶体管SF3。重置晶体管RST从重置电压VRST电性耦合到FD节点。通过与转移晶体管TX的协调，重置晶体管RST被配置为选择性地将光电二极管612电性耦合到重置电压VRST，以将光电二极管612重置为钉扎电压。此外，重置晶体管RST被配置为选择性地将FD节点电性耦合到重置电压VRST，以将FD节点重置为重置电压VRST。

第三源极随耦器晶体管SF3由FD节点处的电荷栅控，并从电源电压VDD电性耦合到偏置晶体管BIAS。第三源极随耦器晶体管SF3用于缓冲和放大FD节点的电压，以无损读取电压。偏置晶体管BIAS选择性地启用经缓冲和经放大电压的产生，这对应于参照图3至图5所描述的感测信号。当偏置晶体管BIAS处于ON状态时，电流流过第三源极随耦器晶体管SF3，从而第三源极随耦器晶体管SF3缓冲和放大FD节点处的电压。当偏置晶体管BIAS处于OFF状态时，电流流动受到限制，从而FD节点处的电压缓冲和放大被禁用。

图8A及图8B绘示包括多个像素和多个延伸通孔的集成芯片的一些实施例的剖视图800A和俯视图800B。例如，图8A的剖视图800A可以沿着图8B中的线B-B'截取，及/或图8B的俯视图800B可以例如沿着图8A中的线B-B'截取。

如图8A中的剖视图800A和图8B的俯视图800B所示，图6的像素608重复配置。在一些实施例中，共享线110耦合到与第二像素区404p重叠并横向偏移的电容器。在一些实施例中，像素608在多行和多列中重复以在中央区II处形成像素阵列。

图9至图23绘示形成包括像素电路和延伸通孔的集成芯片的方法的一些实施例的一系列剖视图900至图2300。该方法可以例如用于形成图3的集成芯片等。虽然图9至图23被描述为一系列动作，但是应当理解这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，一些图示及/或描述的动作可以全部或部分省略。

如图9的剖视图900所示，多个晶体管306形成在衬底106的像素区106p上。像素区106p在集成芯片的中央区II处，被沟槽隔离结构304包围且划分。此外，集成芯片的中央区II被集成芯片的周边区I(部分示出)包围。

晶体管306包括偏置晶体管BIAS和第一存储选择晶体管S1。此外，晶体管306各别包括栅极308、栅介电层310和相应的一对源极/漏极区312。栅极308分别与栅介电层310堆叠以形成栅极堆叠，栅极堆叠夹在对应的源极/漏极区312之间。

进一步在图9的剖视图900中示出，互连结构108部分地形成在晶体管306之上并且电性耦合到晶体管306。互连结构108包括在介电结构114中的多个导线110和多个通孔112，介电结构114包括多个互连介电层208和将互连介电层208彼此分开的至少一ESL(未示出)。导线110提供横向布线并且比通孔112具有更大的占地面积(例如，自上而下的投影)。通孔112提供导线110之间的垂直布线。

导线110分别分组为交替堆叠的导线层级和通孔层级，以形成导电路径。导线层级Wn在互连结构108的顶部，通孔层级V0在导线层级Wn下方并与导线层级Wn电性耦合。在一些实施例中，通孔层级V0也可以视为接触通孔层级。请注意，n是表示导线层级或通孔层级的整数，并且随着远离衬底106而增加。

导线层级Wn包括第一导线110a、第二导线110b、第三导线110c和第四导线110d。第三导线110c覆盖并电性耦合到偏置晶体管BIAS和第一存储选择晶体管S1的共享源极/漏极区，而第二和第四导线110b、110d覆盖并电性耦合到偏置晶体管BIAS和第一存储选择晶体管S1的各别的源极/漏极区。第一导线110a在集成芯片的周边区I处。

如图10的剖视图1000所示，多个额外的ESL206和多个额外的互连介电层208被沉积且交替堆叠在导线层级Wn之上，以延伸介电结构114。请注意，为了图式简洁，未在图10和后续图中显示导线层级Wn下方的集成芯片部分，但该部分仍耦合到第一、第二、第三和第四导线层级110a、110b、110c、110d，如前所述，使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、一些其他工艺或前述的组合来形成额外的ESL206及/或额外的互连介电层208。

同样也在图10的剖视图1000中示出，在额外的ESL206和额外的互连介电层208之上沉积第一硬掩模层1002，并且在第一硬掩模层1002之上形成第一掩模1004。第一掩模1004包括多个第一掩模开口1006，其布局对应于后续所形成的通孔。在一些实施例中，第一硬掩模层1002是或包括氮氧化硅及/或其他合适的材料。在一些实施例中，第一掩模1004是或包括光刻胶或其他合适的材料，及/或通过光刻或一些其他合适的工艺形成。

如图11的剖视图1100所示，在介电结构114中执行第一蚀刻，第一掩模1004就位以形成多个第一通孔开口1102，其暴露导线层级Wn的相应导线110。特别是，第一通孔开口1102分别露出第一和第三导线110a、110c。

如图12的剖视图1200所示，移除第一掩模1004(例如参见图11)，且在第一通孔开口1102(例如参见图11)中填充介电材料。介电材料在第一通孔开口1102中分别形成第一插塞1202。在一些实施例中，第一插塞1202具有相对于介电结构114的顶面凹陷的顶面。在其他实施例中，第一插塞1202的顶面与介电结构114的顶面是齐平的。用于形成第一插塞1202的工艺例如包括沉积填充第一通孔开口1102的介电材料、平坦化介电材料的顶面以及回蚀介电材料。

如图13的剖视图1300所示，在第一硬掩模层1002之上形成第二掩模1302。第二掩模1302涵盖了第二、第三和第四导线110b-110d。此外，第二掩模1302包括与第一导线110a重叠的第二掩模开口1304，其布局对应于下文中要形成的导线。在一些实施例中，第二掩模1302是或包括光刻胶或其他合适的材料，及/或通过光刻或一些其他合适的工艺形成。

如图14的剖视图1400所示，使用第二掩模1302，在介电结构114中执行第二蚀刻并停止在ESL206a。第二蚀刻形成覆盖第一导线110a的第一导线开口1402并在第一导线开口1402处使第一插塞1202凹陷。此外，第一导线开口1402的宽度大于参照图11所描述的处理所形成的第一通孔开口1102。

如图15的剖视图1500所示，移除第二掩模1302(例如参见图14)、第一插塞1202(例如参见图14)和第一硬掩模层1002(例如参见图14)。所述移除移除第一插塞1202，以暴露第一通孔开口1102和第一和第三导线110a、110c。此外，所述移除将第一导线开口1402延伸到第一导线开口1402的底部处的ESL206a，并将第一导线开口1402进一步延伸到介电结构114中。例如，可以使用一种或多种蚀刻工艺、另一种合适的工艺或一种或多种工艺的组合来执行所述移除。

如图16的剖视图1600所示，第一通孔和第一导线开口1102、1402(例如参见图15)填充有导电材料，从而延伸互连结构108。导电材料在导线层级Wn+1和导线层级Wn之间用导线层级Wn+1和通孔层级Vn来延伸互连结构108，并进一步用第一延伸通孔102a来延伸互连结构108。第一延伸通孔102a的组合高度大于或等于导线110和通孔112的组合高度。

用于填充第一通孔和第一导线开口1102、1402的工艺可以例如包括在第一通孔和第一导线开口1102、1402中沉积导电材料并对导电材料执行平坦化以暴露介电结构114。沉积可以例如通过CVD、PVD、ALD、溅射、电化学镀、无电镀、一些其他合适的沉积工艺或前述的组合来执行。平面化例如可以通过化学机械平面化(CMP)工艺或一些其他合适的工艺来执行。

类似于集成芯片的周边区I中所述者，第一延伸通孔102a取代了导线和相邻的通孔。假设被取代的导线的尺寸和间隔处于下限(当低于该下限时，漏电和电容影响变得难以控制)，被取代的导线将限制集成芯片的进一步缩小。然而，由于第一延伸通孔102a比被取代的导线具有更小的宽度和更小的占地面积(例如，图9的衬底106的顶面上的自上而下投影更小)，此取代放宽了间隔和尺寸限制，并允许进一步缩小。

如图17的剖视图1700所示，沉积额外的ESL206和额外的互连介电层208，以覆盖第一延伸通孔102a和导线层级Wn+1。

如图18的剖视图1800所示，多个电容器104形成在介电结构114上，各别的突出部104pr通过介电结构114分别突出到第二和第四导线110b、110d。多个电容器104包括分别在第二和第四导线110b、110d上的第一电容器104a和第三电容器104c。第一和第三电容器104a、104c是沟槽电容器并且各别包括底部电极104be、介电层104dl和形成突出部104pr的顶部电极104te。介电层104dl分别覆盖底部电极104be，而上电极104te分别覆盖介电层104dl。

如图19的剖视图1900所示，重复参照图10所描述的动作。多个额外的ESL206和多个额外的互连介电层208被沉积以交替堆叠在导线层级Wn+1之上，以延伸介电结构114。此外，在额外的ESL206和额外的互连介电层208之上沉积第二硬掩模层1902，并且在第二硬掩模层1902之上形成第三掩模1904。第三掩模1904包括多个第三掩模开口1906，其布局对应于后续所形成的通孔。

如图20的剖视图2000所示，使用第三掩模1904对介电结构114进行第三蚀刻，以形成分别暴露电容器104的多个第二通孔开口2002。特别地，第二通孔开口2002分别暴露出电容器104的顶部电极104te。

如图21的剖视图2100所示，移除第三掩模1904(例如参见图20)，并且第二通孔开口2002(例如参见图20)填充有介电材料。介电材料在第二通孔开口2002中分别形成第二插塞2102。用于形成第二插塞2102的工艺例如包括沉积填充第二通孔开口2002的介电材料、平坦化介电材料的顶面以及回蚀介电材料。

如图22的剖视图2200所示，在第二硬掩模层1902之上形成了第四掩模2202。第四掩模2202包括多个第四掩模开口2204，其布局对应于后续所形成的通孔。在一些实施例中，所述布局与图11的第一掩模1004的布局相同。

同样如图22的剖视图2200所示，使用第四掩模2202对介电结构114执行第四蚀刻，以形成第三通孔开口2206，所述第三通孔开口2206在导线层级Wn+1处暴露延伸通孔102和导线110。

如图23的剖视图2300所示，延伸互连结构108。特别地，用在导线层级Wn+2和Wn+1之间的导线层级Wn+2和通孔层级Vn+1来延伸互连结构108，并进一步用在第一延伸通孔102a上的第二延伸通孔102b来延伸互连结构108。

为了延伸互连结构108，重复参照图12至图16所描述的动作。根据参照图12所描述的动作在第三通孔开口2206中(例如参见图22)形成第三插塞。根据参照图13所描述的动作在介电结构之上形成掩模，并且根据参照图14所描述的动作对介电结构114、第二插塞2102以及多个第三插塞中一者执行第五蚀刻，以形成第二导线开口。根据参照图15所描述的动作移除第二插塞2102、第三插塞和第二硬掩模层1902。以根据关于图16所描述的动作将导电材料填充于第二和第三通孔开口2002、2206和布线开口，以形成导线层级Wn+2、通孔层级Vn+1和第二延伸通孔102b。

在一些实施例中，此后执行额外处理，以完成互连结构108。在其他实施例中，互连结构108在完成参照图23所描述的动作时完成。

在完成互连结构108时，参照图8所描述的晶体管306和电容器104形成像素电路，所述像素电路经配置以利于光电二极管的读出。像素电路可以例如是参照图3至图5所示出和描述的像素电路。在一些实施例中，可以继续进行图9至图23所描述的方法以将另一集成芯片接合到集成芯片，如图6和图7所示。在图6和图7中，第一集成芯片602对应于由图9至图23所形成的集成芯片，而第二集成芯片604对应于另一集成芯片。

图24绘示形成包括像素电路和延伸通孔的集成芯片的替代方法的一些实施例的剖视图2400。在一些实施例中，相较于在各别的步骤中形成多个第二通孔开口2002和多个第三通孔开口2206，第三掩模1904包括多个第三掩模开口1906和多个第四掩模开口2204，使得第二通孔开口2002和第三通孔开口2206可以同时制造。

图25绘示形成包括像素电路和延伸通孔的集成芯片的方法的一些实施例的流程图2500。

虽然该方法在下文中被图标和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制性意义。例如，一些行为可能以不同的顺序发生及/或与除了本文所示及/或描述的那些之外的其他行为或事件同时发生。此外，可能不需要所有所示动作来实现本文描述的或多个方面或实施例。此外，本文描述的或多个动作可以在或多个各别的动作及/或阶段中执行。

在动作2502处，在衬底上方部分地形成互连结构，其中互连结构顶部的导线层级包括第一导线、第二导线、第三导线和第四导线，其中第三导线在第二导线和第四导线之间并与其邻接。例如，参见图9。

在动作2504处，形成介电结构覆盖互连结构。例如，参见图10。

在动作2506处，对介电结构执行第一蚀刻，以形成分别暴露第一导线和第三导线的第一通孔开口和第二通孔开口。例如，参见图11。

在动作2508处，以介电插塞填充第一通孔开口和第二通孔开口。例如，参见图12。

在动作2510处，对介电结构执行第二蚀刻，以形成与第一通孔开口重叠的导线开口，同时遮蔽第二通孔开口，其中导线开口具有比第一通孔开口更大的宽度。例如，参见图13。

在动作2512处，从第一和第二通孔开口移除介电插塞。例如，参见图14。

在动作2514处，填充第一和第二通孔开口与导线开口，以形成第五导线、通孔和延伸通孔，其延伸互连结构，其中第五导线和通孔分别形成在第一通孔开口和导线开口中，其中延伸通孔形成在第二通孔开口中并且其高度大于或等于第五导线和通孔的组合高度。例如，参见图16。

在动作2516处，分别在延伸通孔的相对两侧形成电容器，并且电容器具有通过介电结构分别突出到第二和第四导线的突出部。例如，参见图17和图18。

在动作2518处，在电容器上完成互连结构。例如，参见图19至图23。

因此，本实用新型实施例是有关于一种制造集成芯片的方法，其在电容器之间形成延伸通孔以增加像素密度而不改变组件之间的最小距离。

一些实施例是有关于集成芯片，其包括衬底和在所述衬底之上的电容器，所述电容器具有向所述衬底延伸的底部突出部。第一共享线和第一电容器通孔位于所述电容器上方，其中所述第一电容器通孔从所述第一共享线延伸到所述电容器。还包括与所述电容器邻接的延伸通孔，其中所述延伸通孔从具有所述第一共享线的顶面的高度延伸到所述底部突出部的高度。

在一些实施例中，还包括：第一导线，具有与所述延伸通孔的底面齐平的顶面；第二导线，具有与所述延伸通孔的所述顶面齐平的顶面；以及通孔，连接所述第一导线与所述第二导线，所述通孔与所述电容器齐平，且具有低于所述延伸通孔的高度。

在一些实施例中，还包括：第二延伸通孔，在所述延伸通孔的正下方并耦合到所述延伸通孔，其中所述第二延伸通孔从与所述底部突出部的底面齐平的高度延伸到与所述第一导线的所述顶面齐平的高度。

在一些实施例中，其中所述通孔的底面在与所述延伸通孔的所述底面齐平的高度。

在一些实施例中，其中所述延伸通孔的高度大于所述第一共享线和所述第一电容器通孔的组合高度。

在一些实施例中，其中所述延伸通孔的顶面的宽度在0.3微米和1微米之间，并且所述延伸通孔的所述顶面的所述宽度与所述延伸通孔的底面的宽度的比值介于1.1和2.5之间。

在一些实施例中，还包括：晶体管，在所述衬底上，其中所述晶体管具有分别电性耦合到所述延伸通孔和所述电容器的一对源极/漏极区。

在其他实施例中，本实用新型是有关于一种半导体结构，包括衬底和衬底上的第一像素电路，所述第一像素电路包括多个晶体管。互连结构在所述衬底上，其中所述互连结构包括多个导线和多个通孔，分别分组为交替堆叠的多个导线层级和多个通孔层级，其中所述互连结构还包括第一延伸通孔。所述互连结构互连所述晶体管，且其中所述第一延伸通孔部分形成所述第一像素电路并且具有大于所述互连结构的导线层级和通孔层级的组合高度的高度。

在一些实施例中，其中所述第一像素电路在多个列中重复。

在一些实施例中，其中所述衬底、所述第一像素电路和所述互连结构形成第一集成芯片，其中所述半导体结构包括覆盖且接合所述第一集成芯片的第二集成芯片，并且其中所述第二集成芯片包括第二像素电路，所述第二像素电路包括通过所述第一延伸通孔电性耦合到所述第一像素电路的光电二极管。

在一些实施例中，其中所述第一像素电路包括在所述衬底上方间隔开的第一沟槽电容器和第二沟槽电容器，并且其中所述第一延伸通孔夹在所述第一沟槽电容器和第二沟槽电容器之间并与所述第一沟槽电容器和所述第二沟槽电容器邻接。

在一些实施例中，其中所述第一延伸通孔的高度大于所述第一沟槽电容器的高度。

在一些实施例中，其中所述互连结构包括与所述第一延伸通孔共享同一高度的第二延伸通孔，其中所述第二延伸通孔与所述第一延伸通孔齐平，且其中所述第二延伸通孔部分形成所述第一像素电路。

在一些实施例中，其中所述第一延伸通孔和所述第二延伸通孔以小于0.4微米的距离分开。

在其他实施例中，本实用新型是有关于一种形成集成芯片的方法，该方法包括形成覆盖第一导线和第二导线的介电结构；执行第一蚀刻，使所述介电结构形成分别暴露所述第一导线和所述第二导线的第一通孔开口和第二通孔开口；分别以第一介电插塞和第二介电插塞填充所述第一通孔开口和所述第二通孔开口；对所述介电结构执行第二蚀刻，以遮蔽所述第二通孔开口并形成与所述第一通孔开口重叠的导线开口，其中所述导线开口的宽度大于所述第一通孔开口；移除所述第一介电插塞和所述第二介电插塞；以及用导电材料填充所述第一通孔开口、所述第二通孔开口以及所述导线开口，以分别在所述导线开口、所述第一通孔开口以及所述第二通孔开口中形成第三导线、通孔以及第一延伸通孔。

在一些实施例中，还包括：沉积覆盖所述第三导线和所述第一延伸通孔的第一介电层；以及形成第一沟槽电容器，所述第一沟槽电容器覆盖所述第一介电层并具有底部突出部，所述底部突出部向下突出至与所述第一导线和所述第二导线齐平的第四导线层级。

在一些实施例中，还包括：在所述第一介电层和所述第一沟槽电容器上沉积第二介电结构；通过所述第二介电结构执行第三蚀刻，以形成暴露所述第一延伸通孔的第三通孔开口；以及用导电材料填充所述第三通孔开口，以形成覆盖所述第一延伸通孔并与所述第一延伸通孔共享共同高度的第二延伸通孔。

在一些实施例中，还包括在所述第一延伸通孔的相对侧形成第二沟槽电容器作为所述第一沟槽电容器，其中所述第一沟槽电容器和所述第二沟槽电容器以小于0.8微米的距离分开。

在一些实施例中，其中在移除所述第一介电插塞期间，所述介电结构的一部分在所述导线开口下方被移除，从而将所述导线开口进一步延伸到所述介电结构中。

在一些实施例中，还包括在所述第一蚀刻期间形成第三通孔开口，所述第三通孔开口在第一维度与所述第一通孔开口横向邻接，所述第一通孔开口和所述第二通孔开口沿着横向于所述第一维度的第二维度邻接，并且其中所述导线开口形成为与所述第一通孔开口和所述第三通孔开口两者重叠。

应当理解，在说明书与实用新型权利要求书中，用语“第一”、“第二”、“第二”、“第三”等仅仅是通用标识符，用于便于描述以区分不同的图或一系列图的元素。就其本身而言，这些术语不旨在描述这些元素的任何时间顺序或结构接近程度，并且不旨在描述不同图示实施例及/或未图示实施例中的对应元素。例如，参考第一图描述的“第一介电层”不一定对应于参考另一图描述的“第一介电层”，并且不一定对应于未示出的实施例中的“第一介电层”。前文概述若干实施例的特征，以使得所属领域中技术人员可更佳地理解本实用新型的态样。所属领域中技术人员应了解，其可容易地使用本实用新型作为设计或修改用于执行本文中所引入的实施例的相同目的及/或实现相同优势的其他工艺及结构的基础。所属领域中技术人员也应认识到，此类等效构造不脱离本实用新型的精神及范畴，且所属领域中技术人员可在不脱离本实用新型的精神及范畴的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种集成芯片，其特征在于，包括：

衬底；

电容器，在所述衬底之上，具有向所述衬底延伸的底部突出部；

第一共享线和第一电容器通孔，位于所述电容器上方，其中所述第一电容器通孔从所述第一共享线延伸到所述电容器；以及

延伸通孔，与所述电容器邻接，其中所述延伸通孔从具有所述第一共享线的顶面的高度延伸到所述底部突出部的高度。

2.根据权利要求1所述的集成芯片，其特征在于，还包括：

第一导线，具有与所述延伸通孔的底面齐平的顶面；

第二导线，具有与所述延伸通孔的所述顶面齐平的顶面；以及

通孔，连接所述第一导线与所述第二导线，所述通孔与所述电容器齐平，且具有低于所述延伸通孔的高度。

3.根据权利要求1所述的集成芯片，其特征在于，所述延伸通孔的高度大于所述第一共享线和所述第一电容器通孔的组合高度。

4.根据权利要求1所述的集成芯片，其特征在于，所述延伸通孔的顶面的宽度在0.3微米和1微米之间，并且所述延伸通孔的所述顶面的所述宽度与所述延伸通孔的底面的宽度的比值介于1.1和2.5之间。

5.根据权利要求1所述的集成芯片，其特征在于，还包括：

晶体管，在所述衬底上，其中所述晶体管具有分别电性耦合到所述延伸通孔和所述电容器的一对源极/漏极区。

6.一种半导体结构，其特征在于，包括：

衬底；

第一像素电路，在所述衬底上且包括多个晶体管；以及

互连结构，在所述衬底上，其中所述互连结构包括多个导线和多个通孔，分别分组为交替堆叠的多个导线层级和多个通孔层级，其中所述互连结构还包括第一延伸通孔；

其中所述互连结构互连所述晶体管，且其中所述第一延伸通孔部分形成所述第一像素电路并且具有大于所述互连结构的导线层级和通孔层级的组合高度的高度。

7.根据权利要求6所述的半导体结构，其特征在于，所述第一像素电路在多个列中重复。

8.根据权利要求6所述的半导体结构，其特征在于，所述衬底、所述第一像素电路和所述互连结构形成第一集成芯片，其中所述半导体结构包括覆盖且接合所述第一集成芯片的第二集成芯片，并且其中所述第二集成芯片包括第二像素电路，所述第二像素电路包括通过所述第一延伸通孔电性耦合到所述第一像素电路的光电二极管。

9.根据权利要求6所述的半导体结构，其特征在于，所述第一像素电路包括在所述衬底上方间隔开的第一沟槽电容器和第二沟槽电容器，并且其中所述第一延伸通孔夹在所述第一沟槽电容器和第二沟槽电容器之间并与所述第一沟槽电容器和所述第二沟槽电容器邻接。

10.根据权利要求6所述的半导体结构，其特征在于，所述互连结构包括与所述第一延伸通孔共享同一高度的第二延伸通孔，其中所述第二延伸通孔与所述第一延伸通孔齐平，且其中所述第二延伸通孔部分形成所述第一像素电路。