CN106298715A - 混合接合焊盘结构 - Google Patents

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Abstract

本发明涉及具有在集成芯片管芯之间垂直延伸的再分布层的多维集成芯片，其中再分布层横向偏离于背侧接合焊盘。多维集成芯片具有第一集成芯片管芯，第一集成芯片管芯的多个第一金属互连层设置在布置于第一半导体衬底的前侧上的第一层间介电层内。多维集成芯片还具有第二集成芯片管芯，第二集成芯片管芯的多个第二金属互连层设置在与第一ILD层邻接的第二层间介电层内。接合焊盘设置在延伸穿过第二半导体衬底的凹槽内。再分布层在横向偏离于接合焊盘的位置处在多个第一金属互连层与多个第二金属互连层之间垂直延伸。本发明实施例涉及混合接合焊盘结构。

Description

混合接合焊盘结构
技术领域
本发明实施例涉及混合接合焊盘结构。
背景技术
多维集成芯片是具有多个衬底或管芯的集成电路，多个衬底或管芯彼此垂直堆叠并且彼此电互连。通过电互连堆叠的衬底或管芯，多维集成芯片用作单个器件，并且相比于传统的集成芯片提高了性能、降低了功耗和减小了占用面积。因此，多维集成芯片提供不断满足下一代集成电路的性能/成本要求的途径，并且不需要进一步地光刻缩放。
发明内容
根据本发明的一个实施例，提供了一种多维集成芯片，包括：第一集成芯片管芯，包括布置在设置在第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；第二集成芯片管芯，包括布置在设置在第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层，其中，所述第一ILD层邻接所述第二ILD层；接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内；以及再分布结构，在横向偏离于所述接合焊盘的位置处在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间垂直延伸。
根据本发明的另一实施例，还提供了一种多维集成芯片，包括：第一集成芯片管芯，包括第一层间介电(ILD)层，所述第一层间介电层设置在第一半导体衬底的前侧上并且围绕包括第一金属布线层的多个第一金属互连层；第二集成芯片管芯，包括第二ILD层，所述第二ILD层设置在第二半导体衬底的前侧上并且围绕多个第二金属互连层，所述多个第二金属互连层包括通过一个或多个金属通孔或金属引线与第二金属布线层垂直分离的接合焊盘层；有槽接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内并且具有从基本区域向外垂直延伸以与所述接合焊盘层接触的突体；以及再分布结构，在横向偏离于所述有槽接合焊盘的位置处在所述第一金属布线层与所述第二金属布线层之间垂直延伸，其中，在所述有槽接合焊盘下面延伸的接合焊盘区域中没有在所述第一金属布线层与所述第二金属布线层之间延伸的再分布结构。
根据本发明的又一实施例，还提供了一种形成多维集成芯片的方法，包括：形成第一集成芯片管芯，所述第一集成芯片管芯具有布置在设置于第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；形成第二集成芯片管芯，所述第二集成芯片管芯具有布置在设置于第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层；将所述第一集成芯片管芯接合至所述第二集成芯片管芯，使得连接至所述多个第一金属互连层的第一再分布层在所述第一ILD层与所述第二ILD层之间的界面处与连接至所述多个第二金属互连层的第二再分布层邻接；在所述第二半导体衬底的背侧内形成凹槽；以及在所述凹槽内形成有槽接合焊盘，其中，所述有槽接合焊盘与所述多个第二金属互连层电接触。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了具有背侧接合焊盘的堆叠的集成芯片的一些实施例。
图2A至图6示出了具有背侧接合焊盘的堆叠的集成芯片的一些可选实施例。
图7示出了用于背照式(BSI)图像传感器的具有背侧接合焊盘的堆叠的集成芯片图像传感器的一些附加的实施例。
图8示出了背照式(BSI)图像传感器的一些附加的实施例。
图9示出了形成具有背侧接合焊盘的堆叠的集成芯片的方法的一些实施例的流程图。
图10A至图17示出了示出形成具有背侧接合焊盘的堆叠的集成芯片的方法的截面图的一些实施例。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间相对关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
通过将多个集成芯片管芯彼此堆叠来制造三维集成芯片(3DIC)。通过在分离的半导体衬底上方的ILD层内形成一个或多个金属化层来分别制造多个集成芯片管芯。然后在ILD层内，一个或多个再分布层形成在金属化层上方，以及执行平坦化工艺(如，化学机械抛光工艺)，以形成包括再分布层和ILD层的平坦的表面。然后将分离的集成芯片管芯的平坦的表面放在一起，使得分离的集成芯片管芯的再分布层邻接。随后在垂直延伸穿过上部衬底至下面的金属化层的凹槽内制作接合焊盘，以在接合焊盘与多维集成芯片之间提供电连接。
当对分离的集成芯片管芯执行平坦化工艺时，再分布层的上表面会“成为碟状”，以形成低于周围的ILD层的凹形表面。当随后将两个集成芯片管芯的平坦的表面放在一起时，凹形表面合在一起，以在两个集成芯片管芯的界面处形成一个或多个气泡。气泡在结构上削弱了接合焊盘下面的区域，使得如果用于在接合焊盘上形成接合结构的力太大，那么接合焊盘下面的结构会破裂并且损坏多维集成芯片。
本发明涉及具有在集成芯片管芯之间垂直延伸的再分布层的多维集成芯片及对应的形成方法，其中再分布层横向偏离于背侧接合焊盘。在一些实施例中，多维集成芯片具有第一集成芯片管芯，第一集成芯片管芯的多个第一金属互连层设置在布置于第一半导体衬底的前侧上的第一层间介电(ILD)层内。多维集成芯片还具有第二集成芯片管芯，第二集成芯片管芯的多个第二金属互连层设置在与第一ILD层邻接的第二ILD层内。接合焊盘设置在延伸穿过第二半导体衬底的凹槽内。再分布层在横向偏离于接合焊盘的位置处在多个第一金属互连层与多个第二金属互连层之间垂直延伸。由于再分布层横向偏离于接合焊盘，所以接合焊盘下面的区域沿着第一集成芯片管芯与第二集成芯片管芯之间的界面没有气泡。由于接合焊盘下面没有气泡，所以增强了接合焊盘的结构完整性，从而减少了破裂以及对多维集成芯片的损坏。
图1示出了具有背侧接合焊盘的堆叠的集成芯片100的一些实施例。
堆叠的集成芯片100包括第一集成芯片管芯102和第二集成芯片管芯110。第一集成芯片管芯102包括布置在第一半导体衬底104的前侧104a上的第一后段制程(BEOL)金属化堆叠件108。第一BEOL金属化堆叠件108包括布置在包括一种或多种ILD材料(如，低k介电材料、二氧化硅等)的第一层间介电(ILD)层106内的一个或多个金属互连层。在一些实施例中，第一半导体衬底104可以包括具有多个半导体器件(如，晶体管器件、电容器、电感器等)和/或MEM器件的器件区域105。
第二集成芯片管芯110包括布置在第二半导体衬底112的前侧112a上的第二后段制程(BEOL)金属化堆叠件116。第二BEOL金属化堆叠件116具有布置在包括一种或多种ILD材料的第二ILD层114内的一个或多个金属互连层。在一些实施例中，例如，第二半导体衬底112可以包括集成芯片器件、成像器件或MEM器件。以面对面(F2F)配置将第一集成芯片管芯102垂直堆叠在第二集成芯片管芯110上，使得第一ILD层106邻接第二ILD层114。
与第二BEOL金属化堆叠件116电接触的接合焊盘120布置在延伸穿过第二半导体衬底112的一部分(如，从衬底的前侧112a至衬底的背侧112b)的凹槽122内。接合焊盘120包括导电材料(如，诸如铝的金属)并且具有被凹槽122暴露的上表面。将接合焊盘120配置为在堆叠的集成芯片100与外部器件之间提供电连接。例如，焊料凸块(未示出)可以形成在接合焊盘120上，以将接合焊盘120连接至集成芯片封装件的外部I/O引脚。在一些实施例中，接合焊盘120可以包括有槽接合焊盘。有槽接合焊盘包括突体120b，该突体从基本区域120a的下表面向外垂直延伸至下面的位于第二BEOL金属化堆叠件116内的金属互连层。在一些实施例中，焊盘开口124布置在基本区域120a的上表面内。焊盘开口124可以垂直延伸至突体120b内。
设置在第一BEOL金属化堆叠件108内的第一金属布线层109从接合焊盘120下面的接合焊盘区域126横向向外延伸。在一些实施例中，在接合焊盘区域126内，第一BEOL金属化堆叠件108和/或第二BEOL金属化堆叠件116可以是具有布置在一个或多个实心(solid)金属引线层(如，实心互连金属引线层和/或实心顶部金属引线层)之间的金属通孔的实心接合焊盘。在其他的实施例中，在接合焊盘区域126内，第一BEOL金属化堆叠件108和/或第二BEOL金属化堆叠件116可以是具有布置在一个或多个有槽金属引线层(如，有槽互连金属引线层和/或有槽顶部金属引线层)之间的金属通孔的有槽接合焊盘。在一些实施例中，第一金属布线层109横向延伸越过相邻的金属引线层。类似地，设置在第二BEOL金属化堆叠件116内的第二金属布线层117从接合焊盘区域126在与第一金属布线层109相同的方向横向向外延伸。
通过横向偏离于接合焊盘120的再分布结构118的方式将第一金属布线层109电连接至第二金属布线层117。再分布结构118包括从第一ILD层106内垂直延伸至第二ILD层114内的导电材料。例如，在一些实施例中，再分布结构118可以包括铜和/或铝。由于再分布结构118横向偏离于接合焊盘120，所以接合焊盘区域126没有介于第一BEOL金属化堆叠件108与第二BEOL金属化堆叠件116之间的布线。
在一些实施例中，再分布结构118可以包括沿着第一集成芯片管芯102与第二集成芯片管芯110之间的界面128布置的气泡或空隙119。然而，由于再分布结构118横向偏离于接合焊盘区域126，所以接合焊盘区域126中没有沿着第一集成芯片管芯102与第二集成芯片管芯110之间的界面的空隙。由于接合焊盘120下面没有空隙，所以接合结构(如，引线接合球)可以形成在接合焊盘120上，而不会损坏堆叠的集成芯片100的下面的结构。
图2A示出了具有背侧接合焊盘的堆叠的集成芯片200的一些附加的实施例的截面图。
堆叠的集成芯片200包括第一集成芯片管芯102和以F2F配置垂直堆叠在第一集成芯片管芯102上的第二集成芯片管芯201。第一集成芯片管芯102包括设置在第一ILD层202内的第一BEOL金属化堆叠件204，第一ILD层202布置在第一半导体衬底104的前侧上。第一BEOL金属化堆叠件204包括具有金属引线206a(被配置为提供横向连接)和金属通孔208a(被配置为提供垂直连接)的交替层的多个第一金属互连层。多个第一金属互连层还包括横向延伸至接合焊盘区域126的外部位置(如，至横向偏离于有槽接合焊盘226的位置)处的第一上部金属引线层210(如，第一BEOL金属化堆叠件204内的顶部金属引线层)。
第二集成芯片管芯201包括设置在第二ILD层212内的第二BEOL金属化堆叠件214，第二ILD层212布置在第二半导体衬底224的前侧上。第二BEOL金属化堆叠件214包括多个第二金属互连层，多个第二金属互连层包括通过一个或多个金属引线206b和金属通孔208b垂直分离的接合焊盘层216和第二上部金属引线层218(如，第二BEOL金属化堆叠件214内的顶部金属引线层)。在一些实施例中，接合焊盘层216可以包括第一金属互连层(如，第二BEOL金属化堆叠件214内的“最下部”金属引线层)。第二上部金属引线层218横向延伸至接合焊盘区域126的外部的位置(如，延伸至横向偏离于有槽接合焊盘226的位置)。
以接合焊盘配置将多个第一与多个第二金属互连层彼此堆叠，接合焊盘配置具有彼此垂直堆叠的金属引线206和金属通孔208以对上面的有槽接合焊盘226提供结构稳定性。堆叠的金属通孔208在不同金属通孔层之间横向对准。在一些实施例中，可以将金属引线206和金属通孔208布置为周期性的图案。在一些实施例中，多个第一和/或多个第二金属互连层可以具有有槽结构。在这种实施例中，多个第二金属互连层内的金属引线206b和金属通孔208b可以具有彼此横向分离并且在上部金属引线层218与接合焊盘层216之间垂直延伸的多个柱状结构。在其他的实施例中，多个第一和/或多个第二金属互连层可以包括具有实心结构的金属引线。在这种实施例中，在上部金属引线层218与接合焊盘层216之间的金属引线206b可以包括在相同金属通孔层上的多个金属通孔208b之间横向延伸的实心结构。在一些实施例中，第一上部金属引线层210和第二上部金属引线层218横向延伸超过接合焊盘配置的其他的多个金属互连层。
在一些实施例中，第一ILD层202和第二ILD层212可以包括一种或多种低k电介质(即，具有约小于3.9的介电常数的电介质)、超低k电介质或氧化物。在一些实施例中，多个第一和多个第二金属互连层可以包括铝、铜、钨或一些其他的金属。
被配置为在第一BEOL金属化堆叠件204与第二BEOL金属化堆叠件214之间提供电连接的再分布结构220位于横向偏离于接合焊盘区域126的位置(如，横向偏离于有槽接合焊盘226的位置)处。再分布结构220包括第一再分布层220a和第二再分布层220b。第一再分布层220a在接合焊盘区域126的横向外部位置处邻接第一上部金属引线层210。第二再分布层220b在接合焊盘区域126的横向外部位置处邻接第二上部金属引线层218。在一些实施例中，第一再分布层220a和第二再分布层220b具有满足在堆叠的集成芯片管芯之间的界面处形成气泡222的凹形表面。
凹槽232布置在第二半导体衬底224的背侧中。沿着凹槽232的内表面设置缓冲层228。在一些实施例中，将缓冲层228限定于凹槽232。在其他的实施例中，缓冲层228可以从凹槽232向外延伸。在一些实施例中，缓冲层228可以包括具有氧化物(如，二氧化硅)、氮化物(如，氮化硅)和/或高k电介质(即，具有约大于3.9的介电常数)的单层或多层介电膜。
在凹槽232内，有槽接合焊盘226设置在缓冲层228上面的位置处。有槽接合焊盘226包括从基本区域226a向外垂直延伸穿过缓冲层228至接合焊盘层216的突体226b。例如，在各个实施例中，有槽接合焊盘226可以包括诸如铜和/或铝的导电材料。，介电层230布置在在凹槽232内且位于有槽接合焊盘226上方的位置处。在一些实施例中，介电层230可以包括诸如二氧化硅的氧化物。开口234垂直延伸穿过介电层230，以暴露有槽接合焊盘226的上表面。
图2B示出了沿着图2A的线A-A'示出的堆叠的集成芯片200的一些实施例的顶视图236。
如顶视图236所示，第二上部金属引线层218可以包括具有位于有槽接合焊盘(如，图2A的元件226)下面的接合焊盘区域126内的金属板218a的实心接合焊盘配置。延伸件218b从金属板218a向外突出至被配置为与多个再分布结构220建立接触的再分布坐落(landing)区域218c。在一些实施例中，金属板218a和再分布坐落区域218c沿着多个延伸件218b在第一方向238上不断延伸，多个延伸件沿着第二方向240延伸并且在第一方向238上彼此分离。
应该理解，顶视图236并不是用于实心接合焊盘配置的第二上部金属引线层218的限制性的实例。在其他的实施例中，例如，第二上部金属引线层218可以具有可选的结构，诸如例如，用于有槽接合焊盘配置的非实心结构。
图3示出了具有背侧接合焊盘的堆叠的集成芯片300的一些可选实施例。
堆叠的集成芯片300包括第一集成芯片管芯102和垂直堆叠在第一集成芯片管芯102上的第二集成芯片管芯302。第一集成芯片管芯102包括第一BEOL金属化堆叠件204，该第一BEOL金属化堆叠件具有水平延伸至横向偏离于有槽接合焊盘226的位置处的第一上部金属引线层210。第二集成芯片管芯302包括第二BEOL金属化堆叠件304，该第二BEOL金属化堆叠件包括垂直布置在接合焊盘层216(邻接有槽接合焊盘226)与第二上部金属引线层218之间的中间金属互连层306。中间金属互连层306水平延伸至横向偏离于有槽接合焊盘226的位置处。
再分布结构220在横向偏离于有槽接合焊盘226的位置处形成了在第一上部金属引线层210与中间金属互连层306之间延伸的电连接。再分布结构220包括与第一上部金属引线层210邻接的第一再分布层220a和通过一个或多个连接金属互连层308的方式连接至中间金属互连层306的第二再分布层220b。
图4示出了具有背侧接合焊盘的堆叠的集成芯片400的一些可选实施例。
堆叠的集成芯片400包括第一集成芯片管芯402和垂直堆叠在第一集成芯片管芯402上的第二集成芯片管芯302。第一集成芯片管芯402包括第一BEOL金属化堆叠件404，该第一BEOL金属化堆叠件包括垂直布置在第一半导体衬底104与第一上部金属层210之间的第一中间金属互连层406。第一中间金属互连层406水平延伸至横向偏离于有槽接合焊盘226的位置处。第二集成芯片管芯302包括第二BEOL金属化堆叠件304，该第二BEOL金属化堆叠件包括垂直布置在接合焊盘层216与第二上部金属引线层218之间的第二中间金属互连层306。第二中间金属互连层306水平延伸至横向偏离于有槽接合焊盘226的位置处。
再分布结构220在横向偏离于有槽接合焊盘226的位置处形成了在第一中间金属互连层406与第二中间金属互连层306之间延伸的电连接。再分布结构220包括通过一个或多个第一连接金属互连层408的方式连接至第一中间金属互连层406的第一再分布层220a和通过一个或多个第二连接金属互连层308的方式连接至第二中间金属互连层306的第二再分布层220b。
图5示出了具有背侧接合焊盘的堆叠的集成芯片500的一些可选实施例。
堆叠的集成芯片500包括第一集成芯片管芯402和垂直堆叠在第一集成芯片管芯402上的第二集成芯片管芯502。第二集成芯片管芯502具有包括有槽结构的上部金属引线层504。有槽结构包括彼此横向分离的多个部分504a至504n。多个部分504a至504n相应地连接至相邻的金属通孔208，该金属通孔将多个部分504a至504n中的一个或多个连接至与再分布结构220连接的第二中间金属互连层306。
图6示出了具有背侧接合焊盘的堆叠的集成芯片600的一些可选实施例的截面图。
堆叠的集成芯片600包括第一集成芯片管芯602和垂直堆叠在第一集成芯片管芯602上的第二集成芯片管芯302。第二集成芯片管芯302具有以接合焊盘配置(如，以有槽或实心焊盘配置)彼此堆叠的多个第二金属互连层，接合焊盘配置具有彼此垂直堆叠的金属引线和金属通孔以对上面的有槽接合焊盘226提供结构稳定性。第一集成芯片管芯602包括被配置为对集成电路逻辑元件提供布线的多个金属引线层604和金属通孔层606。不以接合焊盘配置来布置多个金属引线层604和金属通孔层606。例如，在有槽接合焊盘226下面的接合焊盘区域126内，金属通孔层606(如，第一通孔层和上面的第二通孔层)没有在横向方向上对准。
图7示出了具有背侧接合焊盘的背照式(BSI)图像传感器700的一些附加的实施例。
BSI图像传感器700包括第一集成芯片管芯102和垂直堆叠在第一集成芯片管芯102上的第二集成芯片管芯702。第二集成芯片管芯702包括第二半导体衬底704和隔离区域716。第二半导体衬底704和隔离区域716都邻接第二ILD层212的上表面，并且隔离区域716垂直延伸至第二半导体衬底704内。在一些实施例中，隔离区域716可以包括氧化物或注入隔离区域。
凹槽714布置在第二半导体衬底704内。凹槽714包括基本垂直的侧壁。有槽接合焊盘226布置在凹槽内且在缓冲层706上方的位置处。，介电层可以设置在凹槽714内且在有槽接合焊盘226上方，并且钝化层710可以布置在介电层708上方。钝化层710沿着第二半导体衬底704和介电层708的上表面延伸。在各个实施例中，钝化层710可以包括一层或多层介电膜，该一层或多层介电膜包括氧化物、氮化物和高k电介质的一层或多层。金属连接层712布置在钝化层710上方并且延伸进凹槽714至与有槽接合焊盘226接触的位置处。在各个实施例中，金属连接层712可以包括铜或铝。
图8示出了背照式(BSI)图像传感器800的一些实施例的截面图。
BSI图像传感器800包括第一集成芯片管芯102和第二集成芯片管芯802。第二集成芯片管芯802包括感测区域804和互连区域806。将感测区域804配置为感测入射辐射(如，可见光)。互连区域806横向围绕感测区域804并且包括被配置为将BSI图像传感器800连接至外部器件的接合焊盘226。第二集成芯片管芯802包括具有与第二ILD层212邻接的前侧808a的第二半导体衬底808。在感测区域804中，像素传感器阵列818布置在第二半导体衬底808的前侧808a内。像素传感器阵列818包括多个像素传感器820。在各个实施例中，多个像素传感器820可以包括光检测器和/或光电二极管。
沿着第二半导体衬底808的背侧808b布置钝化层710。在一些实施例中，金属连接层712布置在钝化层710上方。在感测区域804内，包括多个滤色器810至814的滤色器阵列掩埋在钝化层710中。通常，多个滤色器810至814具有与钝化层710的上表面近似共面的平坦的上表面。将多个滤色器810至814配置为将指定的颜色或波长的辐射传输至对应的像素传感器820。在一些实施例中，多个滤色器810至814包括蓝滤色器810、红滤色器812和绿滤色器814。微透镜816布置在多个滤色器810至814上方。微透镜816可以具有与多个滤色器810至814的中心对准的中心。将微透镜816配置为朝向像素传感器阵列818和/或多个滤色器810至814来聚焦入射辐射。在一些实施例中，微透镜816具有凸形上表面。
图9示出了形成具有背侧接合焊盘的堆叠的集成芯片的方法900一些实施例的流程图。
虽然本文将所公开的方法900示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为有限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中进行本文所述一个或多个步骤。
在902中，形成具有布置在第一半导体衬底上方的第一ILD层内的第一后段制程(BEOL)金属化堆叠件的第一集成芯片管芯。在一些实施例中，可以根据步骤904至910来形成第一集成芯片管芯。
在904中，在第一半导体衬底内形成多个半导体器件。
在906中，在设置于第一半导体衬底上方的第一ILD层内形成多个第一金属互连层。多个第一金属互连层包括横向延伸越过接合焊盘区域的第一金属布线层，随后在接合焊盘区域中形成接合焊盘。
在908中，在横向偏离于接合焊盘区域的位置处形成与第一金属布线层接触的第一再分布层。
在910中，执行第一平坦化工艺，以形成包括第一ILD层和第一再分布层的第一平坦的界面。
在912中，形成具有布置在位于第二半导体衬底上方的第二ILD层内的第二BEOL金属化堆叠件的第二集成芯片管芯。在一些实施例中，可以根据步骤914至920来形成第二集成芯片管芯。
在914中，在第二半导体衬底内形成隔离区域。
在916中，在设置在第二半导体衬底上方的第二ILD层内形成多个第二金属互连层。多个第二金属互连层包括接合焊盘层和横向延伸越过接合焊盘区域的第二金属布线层。
在918中，在横向偏离于接合焊盘层的位置处形成与第二金属布线层接触的第二再分布层。
在920中，执行第二平坦化工艺，以形成包括第二ILD层和第二再分布层的第二平坦的界面。
在922中，以面对面(F2F)配置将第一集成芯片管芯接合至第二集成芯片管芯，使得第一与第二再分布层在包括第一和第二ILD层的界面处彼此邻接。
在924中，在第二半导体衬底内形成凹槽。凹槽延伸穿过第二半导体衬底的一部分。
在926中，在凹槽内形成接合焊盘。接合焊盘垂直延伸至位于第二BEOL金属化堆叠件内的接合焊盘连接层。在一些实施例中，接合焊盘可以包括有槽接合焊盘。
在928中，介电层形成在凹槽内且位于有槽接合焊盘上方的位置处。
在步骤930中，在介电层上方形成钝化层。钝化层具有垂直延伸穿过钝化层至下面的接合焊盘的开口。
在932中，在钝化层上并且在开口内形成金属连接层。
图10A至图17示出了示出形成具有背侧接合焊盘的堆叠的集成芯片的方法的截面图的一些实施例。尽管关于方法900描述了图10A至图17，但是应当理解，图10A至图17中所公开的结构不限制于这种方法，而是可以作为独立于该方法的结构而单独存在。
图10A至图10C示出了对应于步骤902的集成芯片的截面图1000a至1000c的一些实施例。
如截面图1000a所示，多个半导体器件形成在第一半导体衬底104的器件区域105内。第一半导体衬底104可以包含诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(如，硅/CMOS体、SiGe、SOI等)，以及形成在第一半导体衬底104上的和/或与其相关的任何其他类型的半导体和/或外延层。半导体器件可以包括有源器件(如，MOSFET)和/或无源器件(如，电容器、电感器、电阻器等)。
如截面图1000b所示，多个第一金属互连层1002形成在设置于第一半导体衬底104上方的第一ILD层202内。可以通过蚀刻第一ILD层202以形成开口来形成多个第一金属互连层1002。然后利用导电材料(如，钨、铜、铝等)来填充开口，以形成金属引线206和/或金属通孔208。在一些实施例中，可以以接合焊盘配置来设置多个第一金属互连层1002。
如截面图1000c所示，第一金属布线层1004形成为从第一BEOL金属化堆叠件204向外延伸至横向偏离于接合区域的位置处，随后在接合区域中形成接合焊盘。可以通过蚀刻第一ILD层202以形成开口，随后利用导电材料(如，铜、铝等)来填充该开口来形成第一金属布线层1004。
第一再分布层220a形成在第一金属布线层1004上方。可以通过蚀刻第一ILD层202以形成横向偏离于接合焊盘区域的开口来形成第一再分布层220a，随后在接合焊盘区域中形成接合焊盘。随后利用导电材料(如，铜、铝等)来填充开口。然后执行第一平坦化工艺，以形成包括第一ILD层202和第一再分布层220a的第一平坦的界面1006。在一些实施例中，第一平坦化工艺会导致第一再分布层220a的上表面成为碟状，使上表面具有凹形弧度。
图11A至图11C示出了对应于步骤912的集成芯片的截面图1100a至1100c的一些实施例。
如截面图1100a所示，隔离区域1102形成在第二半导体衬底224内。隔离区域1102布置在第二半导体衬底224的前侧224a内。在一些实施例中，通过热氧化工艺的方式来形成隔离区域1102。第二半导体衬底224可以包含诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(如，硅/CMOS体、SiGe、SOI等)，以及形成在第二半导体衬底224上和/或与其相关的任何其他类型的半导体和/或外延层。
如截面图1100b所示，多个第二金属互连层1104形成在设置于第二半导体衬底上方的第二ILD层212内。可以通过蚀刻第二ILD层212以形成开口来形成多个第二金属互连层1104。然后利用导电材料(如，钨、铜、铝等)来填充开口，以形成金属引线206和/或金属通孔208。在一些实施例中，可以以接合焊盘配置来设置多个第二金属互连层1104。
如截面图1100c所示，第二金属布线层1106形成为从第二BEOL金属化堆叠件214向外延伸至横向偏离于接合焊盘区域的位置处，随后在接合焊盘区域中形成接合焊盘。可以通过蚀刻第二ILD层212以形成开口来形成第二金属布线层1106。然后利用导电材料(如，铜、铝等)来填充开口。
第二再分布层220b形成在第二金属布线层1106上方。可以通过蚀刻第二ILD层212以形成横向偏离于接合焊盘区域的开口来形成第二再分布层220b。随后利用导电材料(如，铜、铝等)来填充开口。然后执行第二平坦化工艺，以形成包括第二ILD层212和第二再分布层220b的第二平坦的界面1108。在一些实施例中，第二平坦化工艺会导致第二再分布层220b的上表面成为碟状，使上表面具有凹形弧度。
图12示出了对应于步骤922的集成芯片的截面图1200的一些实施例。
如截面图1200所示，以面对面(F2F)配置将第一集成芯片管芯102接合至第二集成芯片管芯201。在一些实施例中，接合可以包括在再分布层220a与220b处的无凸块(bump-less)铜-铜接合。在其他的实施例中，接合可以包括熔融接合。在一些实施例中，由于由第一和第二平坦化工艺导致的碟状，所以可以在第一再分布层220a与第二再分布层220b之间形成气泡222。在横向偏离于接合焊盘区域的位置处形成气泡222，随后在接合焊盘区域中形成接合焊盘。在一些实施例中，在接合之后对第二半导体衬底224进行减薄。
图13示出了对应于步骤924的集成芯片的截面图1300的一些实施例。
如截面图1300所示，将第二半导体衬底224的背侧224b选择性地暴露于第一蚀刻剂1302。将第一蚀刻剂1302配置为去除第二半导体衬底224的一部分。在一些实施例中，由于过蚀刻，所以隔离区域1102会被第一蚀刻剂1302腐蚀。在第二半导体衬底224中，第一蚀刻剂1302在接合焊盘层216上方形成凹槽232并且该凹槽垂直延伸至隔离区域1102。在一些实施例中，凹槽232在像素传感器阵列(未示出)周围横向延伸。在一些实施例中，在将第二半导体衬底224暴露于第一蚀刻剂1302之前，可以通过掩模层1304(如，光刻胶层)来选择性地掩蔽第二半导体衬底224。在各个实施例中，第一蚀刻剂1302可以包括：干蚀刻剂，具有包括氟类的蚀刻化学成分(如CF4、CHF3、C4F8等)；或湿蚀刻剂(如，氢氟酸(HF))。
图14A至图14B示出了对应于步骤926的集成芯片的截面图1400a和1400b的一些实施例。
如截面图1400a所示，缓冲层1402形成在第二半导体衬底224上方并且对凹槽232加衬。可以使用汽相沉积(如，化学汽相沉积(CVD))、热氧化、旋涂或任何其他合适的沉积技术来形成缓冲层1402。在一些实施例中，缓冲层1402可以包括诸如二氧化硅的氧化物。
随后将工件暴露于第二蚀刻剂1404。第二蚀刻剂1404去除部分缓冲层1402、部分隔离区域716和部分第二ILD层212，从而导致接合焊盘层216上方有沟槽1408。在一些实施例中，在将工件暴露于第二蚀刻剂1404之前，可以通过掩模层1406(如，光刻胶层)来选择性地掩蔽该工件。在各个实施例中，第二蚀刻剂1404可以包括：干蚀刻剂，具有包括氟类的蚀刻化学成分(如CF4、CHF3、C4F8等)；或湿蚀刻剂(如，氢氟酸(HF))。
如截面图1400b所示，有槽接合焊盘226形成在缓冲层1402上方。有槽接合焊盘226包括在沟槽1408内延伸至与下面的接合焊盘层216电接触的位置处的突体226b。在一些实施例中，可以通过在缓冲层1402上方形成焊盘层来形成有槽接合焊盘226。焊盘层可以包括诸如铝铜、铜、铝或一些其他的金属的金属。随后蚀刻焊盘层以形成有槽接合焊盘226。蚀刻剂还可以在突体226b上面的位置处形成垂直延伸至焊盘的上表面内的焊盘开口124。
图15示出了对应于步骤928的集成芯片的截面图1500的一些实施例。
如截面图1500所示，在凹槽232内，介电层1502形成在有槽接合焊盘226和缓冲层228上方的位置处。在各个实施例中，可以使用汽相沉积、热氧化、旋涂或任何其他合适的沉积技术来形成介电层1502。在各个实施例中，介电层1502可以包括诸如二氧化硅或一些其他的电介质的氧化物。在一些实例中，可以在沉积介电层1502之后执行化学机械抛光(CMP)工艺。
图16示出了对应于步骤930的集成芯片的截面图1600的一些实施例。
如截面图1600所示，钝化层710在第二半导体衬底224和介电层230上方形成。钝化层710可以包括单层或多层介电膜，该单层或多层介电膜具有氧化物、氮化物和/或高k电介质的一层或多层：。可以通过使用汽相沉积、热氧化、旋涂或任何其他合适的沉积技术来进行层的顺序沉积以形成一层或多层。在沉积之后，随后可以蚀刻钝化层710和介电层230，以形成延伸至下面的有槽接合焊盘226的开口1602。
图17示出了对应于步骤932的集成芯片的截面图1700的一些实施例。
如截面图1700中所示，金属连接层712在钝化层710上方以及在开口1602内形成。在各个实施例中，金属连接层712可以包括诸如铜或铝铜的金属。例如，在各个实施例中，可以使用汽相沉积、热氧化、旋涂或任何其他合适的沉积技术来形成金属连接层712。
因此，本发明涉及具有在集成芯片管芯之间垂直延伸的再分布层的多维集成芯片，其中再分布层横向偏离于背侧接合焊盘。
在一些实施例中，本发明涉及一种多维集成芯片。多维集成芯片包括：第一集成芯片管芯，第一集成芯片管芯包括布置在设置于第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；和第二集成芯片管芯，第二集成芯片管芯包括布置在设置于第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层，其中第一ILD层邻接第二ILD层。多维集成芯片还包括：接合焊盘，设置在延伸穿过第二半导体衬底的凹槽内；和再分布结构，再分布结构在横向偏离于接合焊盘的位置处在多个第一金属互连层中的一个与多个第二金属互连层中的一个之间垂直延伸。
在其他的实施例中，本发明涉及一种多维集成芯片。多维集成芯片包括：第一集成芯片管芯，第一集成芯片管芯包括第一层间介电(ILD)层，第一层间介电(ILD)层设置在第一半导体衬底的前侧上并且围绕包括第一金属布线层的多个第一金属互连层。多维集成芯片还包括第二集成芯片管芯，第二集成芯片管芯包括第二ILD层，第二ILD层设置在第二半导体衬底的前侧上并且围绕多个第二金属互连层，多个第二金属互连层包括通过一个或多个金属通孔或金属引线与第二金属布线层垂直分离的接合焊盘层。多维集成芯片还包括有槽接合焊盘，有槽接合焊盘设置在延伸穿过第二半导体衬底的凹槽内并且具有与接合焊盘层接触的突体。多维集成芯片还包括再分布结构，再分布结构在横向偏离于有槽接合焊盘的位置处在第一金属布线层与第二金属布线层之间垂直延伸，其中在有槽接合焊盘下延伸的接合焊盘区域中没有在第一金属布线层与第二金属布线层之间延伸的再分布结构。
在又一其他的实施例中，本发明涉及一种形成多维集成芯片的方法。方法包括：形成第一集成芯片管芯，第一集成芯片管芯具有布置在设置于第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；和形成第二集成芯片管芯，第二集成芯片管芯具有布置在设置于第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层。方法还包括：将第一集成芯片管芯接合至第二集成芯片管芯，使得连接至多个第一金属互连层的第一再分布层在第一ILD层与第二ILD层之间的界面处与连接至多个第二金属互连层的第二再分布层邻接。方法还包括：在第二半导体衬底的背侧内形成凹槽；以及在凹槽内形成有槽接合焊盘，其中有槽接合焊盘与多个第二金属互连层电接触。
根据本发明的一个实施例，提供了一种多维集成芯片，包括：第一集成芯片管芯，包括布置在设置在第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；第二集成芯片管芯，包括布置在设置在第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层，其中，所述第一ILD层邻接所述第二ILD层；接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内；以及再分布结构，在横向偏离于所述接合焊盘的位置处在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间垂直延伸。
在上述集成芯片中，所述多个第一金属互连层包括从所述接合焊盘下面向外横向突出的第一金属布线层，并且所述多个第二金属互连层包括从所述接合焊盘下面向外横向突出的第二金属布线层；以及其中，所述再分布结构在所述第一金属布线层和所述第二金属布线层之间垂直延伸。
在上述集成芯片中，所述多个第二金属互连层包括通过一个或多个金属通孔或金属引线层与第二上部金属引线层垂直分离的接合焊盘层。
在上述集成芯片中，所述第二金属布线层垂直布置在所述接合焊盘层和所述上部金属引线层之间。
在上述集成芯片中，所述多个第二金属互连层包括彼此横向分离并且在所述上部金属引线层与所述接合焊盘层之间垂直延伸的多个柱状结构。
在上述集成芯片中，所述接合焊盘包括有槽接合焊盘，所述有槽接合焊盘具有从基本区域的下表面向外延伸至与所述接合焊盘层接触的位置处的突体。
在上述集成芯片中，还包括：空隙，沿着所述第一ILD层与所述第二ILD层之间的界面布置在所述再分布结构内。
在上述集成芯片中，还包括：钝化层，沿着所述第二半导体衬底的背侧设置，其中，所述背侧与所述第二半导体衬底的前侧相对；以及金属连接层，邻接所述接合焊盘的上表面并且从所述凹槽内延伸至所述钝化层上面的位置处。
在上述集成芯片中，还包括：多个像素传感器，布置在所述第二半导体衬底的前侧内；以及多个微透镜，在所述钝化层上方布置在所述多个像素传感器上方的位置处。
在上述集成芯片中，所述再分布结构包括铜或铝。
在上述集成芯片中，在所述接合焊盘下面延伸的接合焊盘区域中没有在所述多个第一金属互连层与所述多个第二金属互连层之间延伸的再分布结构。
在上述集成芯片中，还包括：隔离区域，在垂直地位于所述多个第二金属互连层与所述接合焊盘之间的位置处邻接所述第二ILD层的上表面。
根据本发明的另一实施例，还提供了一种多维集成芯片，包括：第一集成芯片管芯，包括第一层间介电(ILD)层，所述第一层间介电层设置在第一半导体衬底的前侧上并且围绕包括第一金属布线层的多个第一金属互连层；第二集成芯片管芯，包括第二ILD层，所述第二ILD层设置在第二半导体衬底的前侧上并且围绕多个第二金属互连层，所述多个第二金属互连层包括通过一个或多个金属通孔或金属引线与第二金属布线层垂直分离的接合焊盘层；有槽接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内并且具有从基本区域向外垂直延伸以与所述接合焊盘层接触的突体；以及再分布结构，在横向偏离于所述有槽接合焊盘的位置处在所述第一金属布线层与所述第二金属布线层之间垂直延伸，其中，在所述有槽接合焊盘下面延伸的接合焊盘区域中没有在所述第一金属布线层与所述第二金属布线层之间延伸的再分布结构。
在上述集成芯片中，所述多个第二金属互连层包括被布置为柱状结构的多个金属引线和金属通孔，所述柱状结构彼此横向分离并且在所述第二金属布线层与所述接合焊盘层之间垂直延伸。
在上述集成芯片中，还包括：空隙，在所述第一ILD层与所述第二ILD层之间的界面处布置在所述再分布结构内。
在上述集成芯片中，还包括：一个或多个晶体管器件，设置在所述第一半导体衬底的前侧内。
在上述集成芯片中，还包括：钝化层，沿着与所述第二半导体衬底的所述前侧相对的所述第二半导体衬底的背侧设置；以及金属连接层，邻接所述接合焊盘的上表面并且从所述凹槽内延伸至所述钝化层上面的位置处。
根据本发明的又一实施例，还提供了一种形成多维集成芯片的方法，包括：形成第一集成芯片管芯，所述第一集成芯片管芯具有布置在设置于第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；形成第二集成芯片管芯，所述第二集成芯片管芯具有布置在设置于第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层；将所述第一集成芯片管芯接合至所述第二集成芯片管芯，使得连接至所述多个第一金属互连层的第一再分布层在所述第一ILD层与所述第二ILD层之间的界面处与连接至所述多个第二金属互连层的第二再分布层邻接；在所述第二半导体衬底的背侧内形成凹槽；以及在所述凹槽内形成有槽接合焊盘，其中，所述有槽接合焊盘与所述多个第二金属互连层电接触。
在上述方法中，在位于所述第一ILD层与所述第二ILD层之间的界面处在第一再分布层和第二再分布层之间布置空隙。
在上述方法中，在所述有槽接合焊盘下面延伸的接合焊盘区域中没有在所述第一ILD层与所述第二ILD层之间延伸的再分布结构。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种多维集成芯片，包括：
第一集成芯片管芯，包括布置在设置在第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；
第二集成芯片管芯，包括布置在设置在第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层，其中，所述第一ILD层邻接所述第二ILD层；
接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内；以及
再分布结构，在横向偏离于所述接合焊盘的位置处在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间垂直延伸。
2.根据权利要求1所述的集成芯片，
其中，所述多个第一金属互连层包括从所述接合焊盘下面向外横向突出的第一金属布线层，并且所述多个第二金属互连层包括从所述接合焊盘下面向外横向突出的第二金属布线层；以及
其中，所述再分布结构在所述第一金属布线层和所述第二金属布线层之间垂直延伸。
3.根据权利要求2所述的集成芯片，其中，所述多个第二金属互连层包括通过一个或多个金属通孔或金属引线层与第二上部金属引线层垂直分离的接合焊盘层。
4.根据权利要求3所述的集成芯片，其中，所述第二金属布线层垂直布置在所述接合焊盘层和所述上部金属引线层之间。
5.根据权利要求3所述的集成芯片，所述多个第二金属互连层包括彼此横向分离并且在所述上部金属引线层与所述接合焊盘层之间垂直延伸的多个柱状结构。
6.根据权利要求1所述的集成芯片，其中，所述接合焊盘包括有槽接合焊盘，所述有槽接合焊盘具有从基本区域的下表面向外延伸至与所述接合焊盘层接触的位置处的突体。
7.根据权利要求1所述的集成芯片，还包括：
空隙，沿着所述第一ILD层与所述第二ILD层之间的界面布置在所述再分布结构内。
8.根据权利要求1所述的集成芯片，还包括：
钝化层，沿着所述第二半导体衬底的背侧设置，其中，所述背侧与所述第二半导体衬底的前侧相对；以及
金属连接层，邻接所述接合焊盘的上表面并且从所述凹槽内延伸至所述钝化层上面的位置处。
9.一种多维集成芯片，包括：
第一集成芯片管芯，包括第一层间介电(ILD)层，所述第一层间介电层设置在第一半导体衬底的前侧上并且围绕包括第一金属布线层的多个第一金属互连层；
第二集成芯片管芯，包括第二ILD层，所述第二ILD层设置在第二半导体衬底的前侧上并且围绕多个第二金属互连层，所述多个第二金属互连层包括通过一个或多个金属通孔或金属引线与第二金属布线层垂直分离的接合焊盘层；
有槽接合焊盘，设置在延伸穿过所述第二半导体衬底的凹槽内并且具有从基本区域向外垂直延伸以与所述接合焊盘层接触的突体；以及
再分布结构，在横向偏离于所述有槽接合焊盘的位置处在所述第一金属布线层与所述第二金属布线层之间垂直延伸，其中，在所述有槽接合焊盘下面延伸的接合焊盘区域中没有在所述第一金属布线层与所述第二金属布线层之间延伸的再分布结构。
10.一种形成多维集成芯片的方法，包括：
形成第一集成芯片管芯，所述第一集成芯片管芯具有布置在设置于第一半导体衬底的前侧上的第一层间介电(ILD)层内的多个第一金属互连层；
形成第二集成芯片管芯，所述第二集成芯片管芯具有布置在设置于第二半导体衬底的前侧上的第二ILD层内的多个第二金属互连层；
将所述第一集成芯片管芯接合至所述第二集成芯片管芯，使得连接至所述多个第一金属互连层的第一再分布层在所述第一ILD层与所述第二ILD层之间的界面处与连接至所述多个第二金属互连层的第二再分布层邻接；
在所述第二半导体衬底的背侧内形成凹槽；以及
在所述凹槽内形成有槽接合焊盘，其中，所述有槽接合焊盘与所述多个第二金属互连层电接触。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309058A (zh) * 2017-07-27 2019-02-05 意法半导体(克洛尔2)公司 电子芯片
CN109427746A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 具有内连结构的装置及其制造方法
CN109755267A (zh) * 2017-11-08 2019-05-14 台湾积体电路制造股份有限公司 半导体结构和相关联的制造方法
CN109860031A (zh) * 2017-11-30 2019-06-07 佳能株式会社 半导体装置和设备
CN109935562A (zh) * 2017-12-15 2019-06-25 西部数据技术公司 包括可选垫互连件的半导体装置
CN110391147A (zh) * 2019-07-26 2019-10-29 德淮半导体有限公司 衬垫结构及其形成方法
CN111092090A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN111244123A (zh) * 2020-02-03 2020-06-05 长江存储科技有限责任公司 半导体结构及其制备方法
CN111244057A (zh) * 2020-02-12 2020-06-05 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN111373536A (zh) * 2018-04-23 2020-07-03 桑迪士克科技有限责任公司 含有自对准互锁接合结构的三维存储器装置及其制造方法
CN111490023A (zh) * 2019-01-28 2020-08-04 三星电子株式会社 具有结合焊盘的半导体器件
CN111758157A (zh) * 2018-02-22 2020-10-09 赛灵思公司 用于具有减小的电阻的有源区上有源区管芯堆叠的功率分配
CN112349736A (zh) * 2019-08-06 2021-02-09 台湾积体电路制造股份有限公司 半导体器件结构及其制造方法
CN116093022A (zh) * 2023-04-10 2023-05-09 北京华封集芯电子有限公司 一种芯片及芯片的设计方法
US12087708B2 (en) 2016-08-31 2024-09-10 Stmicroelectronics (Crolles 2) Sas Chip protected against back-face attacks

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704827B2 (en) 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
US10833119B2 (en) 2015-10-26 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for front side illuminated image sensor
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11676880B2 (en) * 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10811334B2 (en) * 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10115709B1 (en) * 2017-07-07 2018-10-30 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements
KR102511008B1 (ko) 2018-01-11 2023-03-17 삼성전자주식회사 반도체 패키지
US10896888B2 (en) 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond
US10892290B2 (en) * 2018-03-27 2021-01-12 Omnivision Technologies, Inc. Interconnect layer contact and method for improved packaged integrated circuit reliability
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10727116B2 (en) 2018-07-30 2020-07-28 Texas Instruments Incorporated Programming reactive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) * 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US10991746B2 (en) * 2018-10-29 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. High performance image sensor
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11424204B2 (en) * 2019-08-15 2022-08-23 Mediatek Inc. Semiconductor component and manufacturing method thereof
US11217547B2 (en) * 2019-09-03 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure with reduced step height and increased electrical isolation
JP2021048204A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及びその製造方法
TWI710123B (zh) * 2019-11-27 2020-11-11 恆勁科技股份有限公司 感測裝置之封裝結構以及其製造方法
US20210202375A1 (en) * 2019-12-27 2021-07-01 Silicon Laboratories Inc. Top Hat Structure for Isolation Capacitors
KR20210122525A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
US11502123B2 (en) * 2020-04-17 2022-11-15 Taiwan Semiconductor Manufacturing Company Limited Methods for forming image sensor devices
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11444068B2 (en) * 2020-07-14 2022-09-13 Qualcomm Incorporated Three-dimensional (3D) integrated circuit device having a backside power delivery network
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220056668A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 집적 회로 반도체 소자
US11869916B2 (en) * 2020-11-13 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for bonding improvement
KR20220070145A (ko) * 2020-11-20 2022-05-30 삼성전자주식회사 반도체 패키지
US12015010B2 (en) * 2021-03-31 2024-06-18 Taiwan Semiconductor Manufacturing Company Limited Vertically stacked semiconductor device including a hybrid bond contact junction circuit and methods of forming the same
US20220367554A1 (en) * 2021-05-17 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with high via density
WO2023278605A1 (en) * 2021-06-30 2023-01-05 Invensas Bonding Technologies, Inc. Element with routing structure in bonding layer
US11817420B2 (en) * 2021-07-19 2023-11-14 Micron Technology, Inc. Systems and methods for direct bonding in semiconductor die manufacturing
TWI775536B (zh) 2021-07-19 2022-08-21 力晶積成電子製造股份有限公司 半導體鍵合結構
CN115061304B (zh) * 2022-07-01 2024-02-27 Tcl华星光电技术有限公司 显示面板及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728371A (zh) * 2008-10-21 2010-06-09 台湾积体电路制造股份有限公司 集成电路结构
CN102651350A (zh) * 2011-02-25 2012-08-29 精材科技股份有限公司 晶片封装体
CN104425452A (zh) * 2013-08-30 2015-03-18 精材科技股份有限公司 电子元件封装体及其制造方法
CN104576667A (zh) * 2013-10-28 2015-04-29 全视科技有限公司 堆叠芯片spad图像传感器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523189B2 (ja) 2000-12-27 2004-04-26 株式会社東芝 半導体装置
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
FR2910707B1 (fr) 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
TWI442535B (zh) 2008-05-23 2014-06-21 Xintec Inc 電子元件封裝體及其製作方法
US7943428B2 (en) * 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8952519B2 (en) 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
WO2011103813A1 (en) 2010-02-26 2011-09-01 Xintec Inc. Chip package and fabrication method thereof
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
CN105261623A (zh) * 2014-07-16 2016-01-20 中芯国际集成电路制造(上海)有限公司 芯片、其制备方法、及包括其的图像传感器
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728371A (zh) * 2008-10-21 2010-06-09 台湾积体电路制造股份有限公司 集成电路结构
CN102651350A (zh) * 2011-02-25 2012-08-29 精材科技股份有限公司 晶片封装体
CN104425452A (zh) * 2013-08-30 2015-03-18 精材科技股份有限公司 电子元件封装体及其制造方法
CN104576667A (zh) * 2013-10-28 2015-04-29 全视科技有限公司 堆叠芯片spad图像传感器

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12087708B2 (en) 2016-08-31 2024-09-10 Stmicroelectronics (Crolles 2) Sas Chip protected against back-face attacks
CN109309058A (zh) * 2017-07-27 2019-02-05 意法半导体(克洛尔2)公司 电子芯片
US11387195B2 (en) 2017-07-27 2022-07-12 Stmicroelectronics (Crolles 2) Sas Electronic chip
CN109309058B (zh) * 2017-07-27 2022-12-06 意法半导体(克洛尔2)公司 电子芯片
CN109427746A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 具有内连结构的装置及其制造方法
CN109427746B (zh) * 2017-08-31 2022-05-13 台湾积体电路制造股份有限公司 具有内连结构的装置及其制造方法
CN109755267A (zh) * 2017-11-08 2019-05-14 台湾积体电路制造股份有限公司 半导体结构和相关联的制造方法
US11127725B2 (en) 2017-11-08 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated manufacturing method
CN109860031A (zh) * 2017-11-30 2019-06-07 佳能株式会社 半导体装置和设备
CN109935562A (zh) * 2017-12-15 2019-06-25 西部数据技术公司 包括可选垫互连件的半导体装置
CN109935562B (zh) * 2017-12-15 2022-12-02 西部数据技术公司 包括可选垫互连件的半导体装置
CN111758157A (zh) * 2018-02-22 2020-10-09 赛灵思公司 用于具有减小的电阻的有源区上有源区管芯堆叠的功率分配
CN111373536A (zh) * 2018-04-23 2020-07-03 桑迪士克科技有限责任公司 含有自对准互锁接合结构的三维存储器装置及其制造方法
CN111373536B (zh) * 2018-04-23 2024-01-26 桑迪士克科技有限责任公司 含有自对准互锁接合结构的三维存储器装置及其制造方法
CN111092090A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN111092090B (zh) * 2018-10-23 2022-07-22 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN111490023A (zh) * 2019-01-28 2020-08-04 三星电子株式会社 具有结合焊盘的半导体器件
CN110391147A (zh) * 2019-07-26 2019-10-29 德淮半导体有限公司 衬垫结构及其形成方法
CN112349736A (zh) * 2019-08-06 2021-02-09 台湾积体电路制造股份有限公司 半导体器件结构及其制造方法
CN111244123A (zh) * 2020-02-03 2020-06-05 长江存储科技有限责任公司 半导体结构及其制备方法
CN111244057A (zh) * 2020-02-12 2020-06-05 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN116093022A (zh) * 2023-04-10 2023-05-09 北京华封集芯电子有限公司 一种芯片及芯片的设计方法
CN116093022B (zh) * 2023-04-10 2024-05-10 北京华封集芯电子有限公司 一种芯片及芯片的设计方法

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