KR20170001533A - 하이브리드 본드 패드 구조물 - Google Patents

하이브리드 본드 패드 구조물 Download PDF

Info

Publication number
KR20170001533A
KR20170001533A KR1020150121871A KR20150121871A KR20170001533A KR 20170001533 A KR20170001533 A KR 20170001533A KR 1020150121871 A KR1020150121871 A KR 1020150121871A KR 20150121871 A KR20150121871 A KR 20150121871A KR 20170001533 A KR20170001533 A KR 20170001533A
Authority
KR
South Korea
Prior art keywords
layer
bond pad
integrated chip
metal
semiconductor substrate
Prior art date
Application number
KR1020150121871A
Other languages
English (en)
Other versions
KR101763022B1 (ko
Inventor
신야오 후앙
천치에 추앙
칭천 왕
셩차우 첸
던니안 야웅
펑치 훙
영렁 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170001533A publication Critical patent/KR20170001533A/ko
Application granted granted Critical
Publication of KR101763022B1 publication Critical patent/KR101763022B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는, 배면 본드 패드로부터 측방으로 오프셋된, 집적 칩 다이 사이에 수직으로 연장하는 재배선 층을 갖는 다차원 집적 칩에 관한 것이다. 다차원 집적 칩은, 제1 반도체 기판의 전면 위에 배치된 제1 층간 유전체(ILD) 층 내에 배치된 제1 복수의 금속 상호접속 층들을 갖는 제1 집적 칩 다이를 갖는다. 다차원 집적 칩은 또한, 제1 ILD 층에 인접해 있는 제2 층간 유전체 층 내에 배치된 제2 복수의 금속 상호접속 층들을 갖는 제2 집적 칩 다이를 갖는다. 제2 반도체 기판을 통해 연장하는 리세스 내에 본드 패드가 배치된다. 본드 패드로부터 측방으로 오프셋된 위치에서 제1 복수의 금속 상호접속 층들과 제2 복수의 금속 상호접속 층들 사이에 재배선 층이 수직으로 연장한다.

Description

하이브리드 본드 패드 구조물{HYBRID BOND PAD STRUCTURE}
본 발명은 하이브리드 본드 패드 구조물(hybrid bond pad structure)에 관한 것이다.
다차원(multi-dimensional) 집적 칩은, 수직으로 적층되어 있으며 서로 전기적으로 상호접속되어 있는 복수의 기판 또는 다이를 갖는 집적 회로이다. 적층된 기판 또는 다이를 전기적으로 상호접속시킴으로써, 다차원 집적 칩은 단일 디바이스로서 동작하며, 이는 종래의 집적 칩 이상으로 개선된 성능, 감소된 전력 소모, 및 감소된 점유면적(footprint)을 제공한다. 따라서, 다차원 집적 칩은 부가의 리소그래피 스케일링 없이 차세대 집적 회로의 성능/비용 요구를 계속해서 충족시킬 길을 제공한다.
본 개시는, 배면 본드 패드로부터 측방으로 오프셋된, 집적 칩 다이 사이에 수직으로 연장하는 재배선 층을 갖는 다차원 집적 칩에 관한 것이다. 다차원 집적 칩은, 제1 반도체 기판의 전면 위에 배치된 제1 층간 유전체(ILD) 층 내에 배치된 제1 복수의 금속 상호접속 층들을 갖는 제1 집적 칩 다이를 갖는다. 다차원 집적 칩은 또한, 제1 ILD 층에 인접해 있는 제2 층간 유전체 층 내에 배치된 제2 복수의 금속 상호접속 층들을 갖는 제2 집적 칩 다이를 갖는다. 제2 반도체 기판을 통해 연장하는 리세스 내에 본드 패드가 배치된다. 본드 패드로부터 측방으로 오프셋된 위치에서 제1 복수의 금속 상호접속 층들과 제2 복수의 금속 상호접속 층들 사이에 재배선 층이 수직으로 연장한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 배면(back-side) 본드 패드를 갖는 적층형(stacked) 집적 칩의 일부 실시예를 예시한다.
도 2a 내지 도 6은 배면 본드 패드를 갖는 적층형 집적 칩의 일부 대안의 실시예를 예시한다.
도 7은 배면 조명(BSI; back-side illuminated) 이미지 센서에 대한 배면 본드 패드를 갖는 적층형 집적 칩 이미지 센서의 일부 추가의 실시예를 예시한다.
도 8은 배면 조명(BSI) 이미지 센서의 일부 추가의 실시예를 예시한다.
도 9는 배면 본드 패드를 갖는 적층형 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 10a 내지 도 17은 배면 본드 패드를 갖는 적층형 집적 칩을 형성하는 방법을 도시한 단면도의 일부 실시예를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
3차원 집적 칩(3DIC; three-dimensional integrated chip)은, 복수의 집적 칩 다이를 서로의 상면에 적층함으로써 제조된다. 복수의 집적 칩 다이는, 개별 반도체 기판 위에 있는 ILD 층 내에 하나 이상의 금속화 층을 형성함으로써 개별적으로 생성된다. 그 다음, 하나 이상의 재배선 층이 금속화 층 위의 ILD 층 내에 형성되고, 재배선 층 및 ILD 층을 포함하는 평면 표면을 형성하도록 평탄화 프로세스(예를 들어, 화학 기계적 연마 프로세스)가 수행된다. 그 다음, 개별 집적 칩 다이의 재배선 층들이 인접하도록 개별 집적 칩 다이의 평면 표면들이 접촉하게 된다. 그 후에, 본드 패드와 다차원 집적 칩 사이에 전기적 접속을 제공하도록, 상부 기판을 통해 아래의 금속화 층으로 수직으로 연장하는 리세스 내에 본드 패드가 생성된다.
개별 집적 칩 다이에 대해 평탄화 프로세스가 수행될 때, 재배선 층의 상부 표면은 '디싱(dish)'되어, 주위의 ILD 층 아래로 떨어지는 오목 표면을 형성할 수 있다. 나중에 2개의 집적 칩 다이의 평면 표면들이 접촉하게 될 때, 오목 표면들은 모여서 2개의 집적 칩 다이의 계면에 하나 이상의 버블(bubble)을 형성한다. 버블은 본드 패드 아래의 영역을 구조적으로 약화시키며, 그리하여 본드 패드 위에 본딩 구조물을 형성하는 데 사용되는 힘이 너무 크다면, 본드 패드 아래의 구조물은 균열이 생기며 다차원 집적 칩을 손상시킬 수 있다.
본 개시는, 배면(back-side) 본드 패드로부터 측방으로(laterally) 오프셋된(offset), 집적 칩 다이 사이에 수직으로 연장하는 재배선 층을 갖는 다차원 집적 칩, 및 대응하는 형성 방법에 관한 것이다. 일부 실시예에서, 다차원 집적 칩은, 제1 반도체 기판의 전면(front-side) 위에 배열된 제1 층간 유전체(ILD; inter-level dielectric) 층 내에 배치된 제1 복수의 금속 상호접속 층들을 갖는 제1 집적 칩 다이를 갖는다. 다차원 집적 칩은 또한, 제1 ILD 층과 인접해 있는 제2 ILD 층 내에 배치된 제2 복수의 금속 상호접속 층들을 갖는 제2 집적 칩 다이를 갖는다. 제2 반도체 기판을 통해 연장하는 리세스 내에 본드 패드가 배치된다. 재배선 층은, 본드 패드로부터 측방으로 오프셋된 위치에서 제1 복수의 금속 상호접속 층들과 제2 복수의 금속 상호접속 층들 사이에 수직으로 연장한다. 재배선 층이 본드 패드로부터 측방으로 오프셋되어 있으므로, 본드 패드 아래의 영역은 제1 집적 칩 다이와 제2 집적 칩 다이 사이의 계면을 따라 버블이 없다. 본드 패드 아래에 버블이 없으면, 본드 패드의 구조적 완전성(structural integrity)이 증가되고, 그에 의해 다차원 집적 칩에의 균열 및 손상을 감소시킨다.
도 1은 배면 본드 패드를 갖는 적층형(stacked) 집적 칩(100)의 일부 실시예를 예시한다.
적층형 집적 칩(100)은 제1 집적 칩 다이(102) 및 제2 집적 칩 다이(110)를 포함한다. 제1 집적 칩 다이(102)는 제1 반도체 기판(104)의 전면(104a) 위에 배열된 제1 BEOL(back-end-of-the-line) 금속화 스택(metallization stack)(108)을 포함한다. 제1 BEOL 금속화 스택(108)은, 하나 이상의 ILD 재료(예를 들어, 로우 k(low-k) 유전체 재료, 실리콘 이산화물 등)를 포함하는 제1 층간 유전체(ILD) 층(106) 내에 배열된 하나 이상의 금속 상호접속 층들을 포함한다. 일부 실시예에서, 제1 반도체 기판(104)은 복수의 반도체 디바이스(예를 들어, 트랜지스터 디바이스, 커패시터, 인덕터 등) 및/또는 MEMs 디바이스를 갖는 디바이스 영역(105)을 포함할 수 있다.
제2 집적 칩 다이(102)는 제2 반도체 기판(112)의 전면(112a) 위에 배열된 제2 BEOL 금속화 스택(116)을 포함한다. 제2 BEOL 금속화 스택(116)은, 하나 이상의 ILD 재료를 포함하는 제2 ILD 층(114) 내에 배열된 하나 이상의 금속 상호접속 층들을 갖는다. 일부 실시예에서, 제2 반도체 기판(112)은 예를 들어 집적 칩 디바이스, 이미징 디바이스, 또는 MEMs 디바이스를 포함할 수 있다. 제1 ILD 층(106)이 제2 ILD 층(114)에 인접하도록, F2F(face-to-face) 구성으로 제1 집적 칩 다이(102)가 제2 집적 칩 다이(110) 위에 수직으로 적층된다.
제2 BEOL 금속화 스택(116)과 전기적 접촉하는 본드 패드(120)는, 제2 반도체 기판(112)의 부분을 통해 (예를 들어, 기판의 전면(112a)으로부터 기판의 배면(112b)으로) 연장하는 리세스(122) 내에 배열된다. 본드 패드(120)는 전도성 재료(예를 들어, 알루미늄과 같은 금속)를 포함하고, 리세스(122)에 의해 노출되는 상부 표면을 갖는다. 본드 패드(120)는 적층형 집적 칩(100)과 외부 디바이스 사이의 전기적 접속을 제공하도록 구성된다. 예를 들어, 본드 패드(120)를 집적 칩 패키지의 외부 I/O 핀에 접속시키도록, 솔더 범프(도시되지 않음)가 본드 패드(120) 위에 형성될 수 있다. 일부 실시예에서, 본드 패드(120)는 슬롯형(slotted) 본드 패드를 포함할 수 있다. 슬롯형 본드 패드는, 베이스 영역(120a)의 하부 표면에서 그 밖으로(outward) 제2 BEOL 금속화 스택(116) 내의 아래의 금속 상호접속 층으로 수직으로 연장하는 돌출부(120b)를 포함한다. 일부 실시예에서, 패드 개구(124)가 베이스 영역(120a)의 상부 표면 내에 배열된다. 패드 개구(124)는 돌출부(120b) 안으로 수직으로 연장할 수 있다.
제1 BEOL 금속화 스택(108) 내에 배치된 제1 금속 라우팅 층(109)은 본드 패드(120) 아래의 본드 패드 영역(126)에서 그 밖으로 측방으로 연장한다. 일부 실시예에서, 본드 패드 영역(126) 내에서 제1 BEOL 금속화 스택(108) 및/또는 제2 BEOL 금속화 스택(116)은, 하나 이상의 고체 금속 와이어 층들(예를 들어, 고체 중간 금속 와이어 층 및/또는 고체 상부 금속 와이어 층) 사이에 배열된 금속 비아를 갖는 고체 본드 패드일 수 있다. 다른 실시예에서, 본드 패드 영역(126) 내에서 제1 BEOL 금속화 스택(108) 및/또는 제2 BEOL 금속화 스택(116)은 하나 이상의 슬롯형 금속 와이어 층들(예를 들어, 슬롯형 중간 금속 와이어 층 및/또는 슬롯형 상부 금속 와이어 층) 사이에 배열된 금속 비아를 갖는 슬롯형 본드 패드일 수 있다. 일부 실시예에서, 제1 금속 라우팅 층(109)은 인접한 금속 와이어 층을 넘어 측방으로 연장한다. 마찬가지로, 제2 BEOL 금속화 스택(116) 내에 배치된 제2 금속 라우팅 층(117)은 제1 금속 라우팅 층(109)과 동일한 방향으로 본드 패드 영역(126)에서 그 밖으로 측방으로 연장한다.
제1 금속 라우팅 층(109)은 본드 패드(120)로부터 측방으로 오프셋된 재배선 구조물(118)에 의해 제2 금속 라우팅 층(117)에 전기적으로 접속된다. 재배선 구조물(118)은, 제1 ILD 층(106) 안으로부터 제2 ILD 층(114) 안으로 수직으로 연장하는 전도성 재료를 포함한다. 일부 실시예에서, 재배선 구조물(118)은 예를 들어 구리 및/또는 알루미늄을 포함할 수 있다. 재배선 구조물(118)이 본드 패드(120)로부터 측방으로 오프셋되어 있으므로, 본드 패드 영역(126)은 제1 BEOL 금속화 스택(108)과 제2 BEOL 금속화 스택(116) 사이에 라우팅이 없다.
일부 실시예에서, 재배선 구조물(118)은, 제1 집적 칩 다이(102)와 제2 집적 칩 다이(110) 사이의 계면(128)을 따라 배열된 버블 또는 보이드(void)(119)를 포함할 수 있다. 그러나, 재배선 구조물(118)이 본드 패드 영역(126)으로부터 측방으로 오프셋되어 있으므로, 본드 패드 영역(126)은 제1 집적 칩 다이(102)와 제2 집적 칩 다이(110) 사이의 계면을 따라 보이드가 없다. 본드 패드(120) 아래에 보이드가 없으므로, 본딩 구조물(예를 들어, 와이어본드 볼)은 적층형 집적 칩(100)의 아래의 구조물에 손상을 입히지 않고서 본드 패드(120) 위에 형성될 수 있다.
도 2a는 배면 본드 패드를 갖는 적층형 집적 칩(200)의 일부 추가의 실시예의 단면도를 예시한다.
적층형 집적 칩(200)은 제1 집적 칩 다이(102), 및 F2F 구성으로 제1 집적 칩 다이(102) 위에 수직으로 적층된 제2 집적 칩 다이(201)를 포함한다. 제1 집적 칩 다이(102)는, 제1 반도체 기판(104)의 전면 위에 배열된 제1 ILD 층(202) 내에 배치된 제1 BEOL 금속화 스택(204)을 포함한다. 제1 BEOL 금속화 스택(204)은, 금속 와이어(206a)(측방 접속을 제공하도록 구성됨) 및 금속 비아(208a)(수직 접속을 제공하도록 구성됨)의 교대의 층들을 포함하는 제1 복수의 금속 상호접속 층들을 포함한다. 제1 복수의 금속 상호접속 층들은, 본드 패드 영역(126) 밖의 위치로(예를 들어, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치로) 측방으로 연장하는 제1 상부 금속 와이어 층(210)(예를 들어, 제1 BEOL 금속화 스택(208) 내의 상부 금속 와이어 층)을 더 포함한다.
제2 집적 칩 다이(201)는 제2 반도체 기판(224)의 전면 위에 배열된 제2 ILD 층(212) 내에 배치된 제2 BEOL 금속화 스택(214)을 포함한다. 제2 BEOL 금속화 스택(214)은, 하나 이상의 금속 와이어(206b) 및 금속 비아(208b)에 의해 수직으로 분리된, 본드 패드 층(216) 및 제2 상부 금속 와이어 층(218)(예를 들어, 제2 BEOL 금속화 스택(214) 내의 상부 금속 와이어 층)을 포함하는 제2 복수의 금속 상호접속 층들을 포함한다. 일부 실시예에서, 본드 패드 층(216)은 제1 금속 상호접속 층(예를 들어, 제2 BEOL 금속화 스택(214) 내의 "가장 낮은" 금속 와이어 층)을 포함할 수 있다. 제2 상부 금속 와이어 층(218)은 본드 패드 영역(126) 밖의 위치로(예를 들어, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치로) 측방으로 연장한다.
제1 및 제2 복수의 금속 상호접속 층들은, 위에 있는 슬롯형 본드 패드(226)에 구조적 안정성을 제공하도록, 서로의 위에 수직으로 적층된 금속 와이어(206) 및 금속 비아(208)를 갖는 본드 패드 구성으로 서로 위에 적층된다. 적층된 금속 비아(208)들은 상이한 금속 비아 층들 사이에 측방으로 정렬된다. 일부 실시예에서, 금속 와이어(206) 및 금속 비아(208)는 주기적 패턴으로 배열될 수 있다. 일부 실시예에서, 제1 및/또는 제2 복수의 금속 상호접속 층들은 슬롯형 구조를 가질 수 있다. 이러한 실시예에서, 제2 복수의 금속 상호접속 층들 내의 금속 와이어(206b) 및 금속 비아(208b)는, 서로 측방으로 분리되며 상부 금속 와이어 층(218)과 본드 패드 층(216) 사이에 수직으로 연장하는 복수의 컬럼(column) 구조를 가질 수 있다. 다른 실시예에서, 제1 및/또는 제2 복수의 금속 상호접속 층들은 고체 구조를 갖는 금속 와이어를 가질 수 있다. 이러한 실시예에서, 상부 금속 와이어 층(218)과 본드 패드 층(216) 사이의 금속 와이어(206b)는 동일한 금속 비아 층 상의 복수의 금속 비아(208b) 사이에 측방으로 연장하는 고체 구조를 포함할 수 있다. 일부 실시예에서, 제1 상부 금속 와이어 층(210) 및 제2 상부 금속 와이어 층(218)은 본드 패드 구성으로 다른 복수의 금속 상호접속 층들을 지나 측방으로 연장한다.
일부 실시예에서, 제1 ILD 층(202) 및 제2 ILD 층(212)은 로우 k 유전체(즉, 약 3.9보다 작은 유전 상수를 갖는 유전체), 울트라 로우 k 유전체, 또는 산화물 중의 하나 이상을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 복수의 금속 상호접속 층은 알루미늄, 구리, 텅스텐, 또는 일부 다른 금속을 포함할 수 있다.
제1 BEOL 금속화 스택(204)과 제2 BEOL 금속화 스택(214) 사이에 전기적 접속을 제공하도록 구성된 재배선 구조물(220)은, 본드 패드 영역(126)으로부터 측방으로 오프셋된 위치(예를 들어, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치)에 위치된다. 재배선 구조물(220)은 제1 재배선 층(220a) 및 제2 재배선 층(220b)을 포함한다. 제1 재배선 층(220a)은 측방으로 본드 패드 영역(126) 밖의 위치에서 제1 상부 금속 와이어 층(210)과 인접해 있다. 제2 재배선 층(220b)은 측방으로 본드 패드 영역(126) 밖의 위치에서 제2 상부 금속 와이어 층(218a)과 인접해 있다. 일부 실시예에서, 제1 재배선 층(220a) 및 제2 재배선 층(220b)은 적층형 집적 칩 다이 사이의 계면에서 버블(222)을 형성하도록 만나는 오목 표면을 갖는다.
리세스(232)가 제2 반도체 기판(224)의 배면에 배열된다. 버퍼 층(228)이 리세스(232)의 내부 표면을 따라 배치된다. 일부 실시예에서, 버퍼 층(228)은 리세스(232)로 국한된다(confined). 다른 실시예에서, 버퍼 층(228)은 리세스(232)에서 그 밖으로 연장할 수 있다. 일부 실시예에서, 버퍼 층(228)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물), 및/또는 하이 k 유전체(즉, 약 3.9보다 더 큰 유전 상수를 가짐)를 포함하는 단층 또는 다층 유전체 막을 포함할 수 있다.
버퍼 층(228) 위의 위치에서 리세스(232) 내에 슬롯형 본드 패드(226)가 배치된다. 슬롯형 본드 패드(226)는, 베이스 영역(226a)에서 그 밖으로 버퍼 층(228)을 통해 본드 패드 층(216)으로 수직으로 연장하는 돌출부(226b)를 포함한다. 다양한 실시예에서, 슬롯형 본드 패드(226)는 예를 들어, 구리 및/또는 알루미늄과 같은 전도성 재료를 포함할 수 있다. 유전체 층(230)은 슬롯형 본드 패드(226) 위의 위치에서 리세스(232) 내에 배열된다. 일부 실시예에서, 유전체 층(230)은 실리콘 이산화물과 같은 산화물을 포함할 수 있다. 슬롯형 본드 패드(226)의 상부 표면을 노출시키도록 개구(234)가 유전체 층(230)을 통해 수직으로 연장한다.
도 2b는 도 2a의 라인 A-A'를 따라 도시된 적층형 집적 칩(200)의 일부 실시예의 평면도(236)를 예시한다.
평면도(236)에 도시된 바와 같이, 제2 상부 금속 와이어 층(218)은, 슬롯형 본드 패드(예를 들어, 도 2a의 요소(226)) 아래의 본드 패드 영역(126) 내에 금속 플레이트(218a)를 갖는 고체 본드 패드 구성을 포함할 수 있다. 연장부(218b)는 금속 플레이트(218a)에서 그 밖으로, 복수의 재배선 구조물(220)과 접촉하도록 구성된 재배선 랜딩 영역(218c)으로 돌출한다. 일부 실시예에서, 금속 플레이트(218a) 및 재배선 랜딩 영역(218c)은, 제2 방향(240)을 따라 연장하며 제1 방향(238)으로 서로 분리되어 있는 복수의 연장부(218b)를 따라 제1 방향(238)으로 연속으로 연장한다.
평면도(236)는 고체 본드 패드 구성에 대한 제2 상부 금속 와이어 층(218)의 비한정적인 예임을 알 것이다. 다른 실시예에서, 제2 상부 금속 와이어 층(218)은, 예를 들어 슬롯형 본드 패드 구성에 대한 비고체(non-solid) 구조와 같은 대안의 구조를 가질 수 있다.
도 3은 배면 본드 패드를 갖는 적층형 집적 칩(300)의 일부 대안의 실시예를 예시한다.
적층형 집적 칩(300)은 제1 집적 칩 다이(102), 및 제1 집적 칩 다이(102) 위에 수직으로 적층된 제2 적층 칩 다이(302)를 포함한다. 제1 집적 칩 다이(102)는, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치로 수평으로 연장하는 제1 상부 금속 와이어 층(210)을 갖는 제1 BEOL 금속화 스택(204)을 포함한다. 제2 집적 칩 다이(302)는 본드 패드 층(216)(슬롯형 본드 패드(226)와 인접함)과 제2 상부 금속 와이어 층(218) 사이에 수직으로 배열된 중간 금속 상호접속 층(306)을 포함하는 제2 BEOL 금속화 스택(304)을 포함한다. 중간 금속 상호접속 층(306)은 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치로 수평으로 연장한다.
재배선 구조물(220)은, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치에서 제1 상부 금속 와이어 층(210)과 중간 금속 상호접속 층(306) 사이에 연장하는 전기 접속부를 형성한다. 재배선 구조물(220)은, 제1 상부 금속 와이어 층(210)에 인접한 제1 재배선 층(220a), 및 하나 이상의 접속하는 금속 상호접속 층(308)에 의해 중간 금속 상호접속 층(306)에 접속된 제2 재배선 층(220b)을 포함한다.
도 4는 배면 본드 패드를 갖는 적층형 집적 칩(400)의 일부 대안의 실시예를 예시한다.
적층형 집적 칩(400)은 제1 집적 칩 다이(402), 및 제1 집적 칩 다이(402) 위에 수직으로 적층된 제2 집적 칩 다이(402)를 포함한다. 제1 집적 칩 다이(402)는, 제1 반도체 기판(104)과 제1 상부 금속 층(210) 사이에 수직으로 배열된 제1 중간 금속 상호접속 층(406)을 갖는 제1 BEOL 금속화 스택(404)을 포함한다. 제1 중간 금속 상호접속 층(406)은 슬롯형 본드 패드(226)로부터 측방으로 오프셋되는 위치로 수평으로 연장한다. 제1 집적 칩 다이(302)는, 본드 패드 층(216)과 제2 상부 금속 와이어 층(218) 사이에 수직으로 배열된 제2 중간 금속 상호접속 층(306)을 포함하는 제2 BEOL 금속화 스택(304)을 포함한다. 제2 중간 금속 상호접속 층(306)은 슬롯형 본드 패드(226)로부터 측방으로 오프셋되는 위치로 수평으로 연장한다.
재배선 구조물(220)은, 슬롯형 본드 패드(226)로부터 측방으로 오프셋된 위치에서 제1 중간 금속 상호접속 층(406)과 제2 중간 금속 상호접속 층(306) 사이에 연장하는 전기 접속부를 형성한다. 재배선 구조물(220)은, 하나 이상의 제1 접속하는 금속 상호접속 층(408)에 의해 제1 중간 금속 상호접속 층(406)에 접속된 제1 재배선 층(220a), 및 하나 이상의 제2 접속하는 금속 상호접속 층(308)에 의해 제2 중간 금속 상호접속 층(306)에 접속된 제2 재배선 층(220b)을 포함한다.
도 5는 배면 본드 패드를 갖는 적층형 집적 칩(500)의 일부 대안의 실시예를 예시한다.
적층형 집적 칩(500)은 제1 집적 칩 다이(402), 및 제1 집적 칩 다이(402) 위에 수직으로 적층된 제2 집적 칩 다이(502)를 포함한다. 제2 집적 칩 다이(502)는 슬롯형 구조물을 포함하는 상부 금속 와이어 층(504)을 갖는다. 슬롯형 구조물은 서로 측방으로 분리되어 있는 복수의 세그먼트들(504a-504n)을 포함한다. 복수의 세그먼트들(504a-504n)은, 재배선 구조물(220)에 연결된 제2 중간 금속 상호접속 층(306)에 복수의 세그먼트들(504a-504n) 중의 하나 이상을 연결하는 인접한 금속 비아들(208)에 각자 접속된다.
도 6은 배면 본드 패드를 갖는 적층형 집적 칩(600)의 일부 대안의 실시예의 단면도를 예시한다.
적층형 집적 칩(600)은 제1 집적 칩 다이(602), 및 제1 집적 칩 다이(602) 위에 수직으로 적층된 제2 집적 칩 다이(302)를 포함한다. 제2 집적 칩 다이(302)는, 위의 슬롯형 본드 패드(226)에 대한 구조적 안정성을 제공하도록 서로 수직으로 적층된 금속 와이어 및 금속 비아를 갖는 본드 패드 구성으로(예를 들어, 슬롯형 또는 고체 패드 구성으로), 서로 위에 적층된 제2 복수의 금속 상호접속 층들을 갖는다. 제1 집적 칩 다이(602)는 집적 회로 로직 요소에 대한 라우팅을 제공하도록 구성된 복수의 금속 와이어 층(604) 및 금속 비아 층(606)을 포함한다. 복수의 금속 와이어 층(604) 및 금속 비아 층(606)은 본드 패드 구성으로 배열되지 않는다. 예를 들어, 금속 비아 층(606)(예를 들어, 제1 비아 층 및 위의 제2 비아 층)은 슬롯형 본드 패드(226) 아래의 본드 패드 영역(126) 내에서 측방 방향으로 정렬되지 않는다.
도 7은 배면 본드 패드를 갖는 배면 조명(BSI) 이미지 센서(700)의 일부 추가의 실시예를 예시한다.
BSI 이미지 센서(700)는 제1 집적 칩 다이(102) 및, 제1 집적 칩 다이(102) 위에 수직으로 적층되는 제2 집적 칩 다이(702)를 포함한다. 제2 집적 칩 다이(702)는 제2 반도체 기판(704) 및 격리 영역(716)을 포함한다. 제2 반도체 기판(704) 및 격리 영역(716)은 둘 다 제2 ILD 층(212)의 상부 표면과 인접해 있고, 격리 영역(716)은 그로부터 제2 반도체 기판(704) 안으로 수직으로 연장한다. 일부 실시예에서, 격리 영역(716)은 산화물 또는 주입 격리 영역을 포함할 수 있다.
리세스(714)가 제2 반도체 기판(704) 내에 배열된다. 리세스(714)는 실질적으로 수직인 측벽을 포함한다. 슬롯형 본드 패드(226)가 버퍼 층(706) 위에 있는 위치에서 리세스 내에 배열된다. 유전체 층이 슬롯형 본드 패드(226) 위에 리세스(714) 내에 배열될 수 있고, 패시베이션 층(710)이 유전체 층(708) 위에 배열될 수 있다. 패시베이션 층(710)은 제2 반도체 기판(704) 및 유전체 층(708)의 상부 표면을 따라 연장한다. 다양한 실시예에서, 패시베이션 층(710)은 산화물, 질화물, 및 하이 k 유전체의 하나 이상을 포함하는 단층 또는 다층 유전체 막을 포함할 수 잇다. 금속 접속 층(712)이 패시베이션 층(710) 위에 배열되고, 슬롯형 본드 패드(226)와 접촉하는 위치로 리세스(714) 안으로 연장한다. 다양한 실시예에서, 금속 접속 층(712)은 구리 또는 알루미늄을 포함할 수 있다.
도 8은 배면 조명(BSI) 이미지 센서(800)의 일부 실시예의 단면도를 예시한다.
BSI 이미지 센서(800)는 제1 집적 칩 다이(102) 및 제2 집적 칩 다이(802)를 포함한다. 제2 집적 칩 다이(802)는 감지 영역(804) 및 상호접속 영역(806)을 포함한다. 감지 영역(804)은 입사 방사선(예를 들어, 가시광)을 감지하도록 구성된다. 상호접속 영역(806)은 감지 영역(804)을 측방으로 둘러싸며, BSI 이미지 센서(800)를 외부 디바이스에 접속시키도록 구성되는 본드 패드(120)를 포함한다. 제2 집적 칩 다이(802)는, 제2 ILD 층(212)에 인접한 전면(808a)을 갖는 제2 반도체 기판(808)을 포함한다. 감지 영역(804)에서 제2 반도체 기판(808)의 전면(808a) 내에 픽셀 센서 어레이(818)가 배열된다. 픽셀 센서 어레이(818)는 복수의 픽셀 센서들(820)을 포함한다. 다양한 실시예에서, 복수의 픽셀 센서들(820)은 광검출기 및/또는 광다이오드를 포함할 수 있다.
패시베이션 층(710)이 제2 반도체 기판(808)의 배면(808b)을 따라 배열된다. 일부 실시예에서, 금속 접속 층(712)이 패시베이션 층(710) 위에 배열된다. 복수의 컬러 필터(810-814)를 포함하는 컬러 필터 어레이가 감지 영역(804) 내에서 패시베이션 층(710)에 매립된다. 통상적으로, 복수의 컬러 필터(810-814)는 패시베이션 층(710)의 상부 표면과 대략 공면을 이루는 평면 상부 표면들을 갖는다. 복수의 컬러 필터(810-814)는 대응하는 픽셀 센서(820)에 할당 컬러 또는 파장의 방사선을 전송하도록 구성된다. 일부 실시예에서, 복수의 컬러 필터(810-814)는 청색 컬러 필터(810), 적색 컬러 필터(812) 및 녹색 컬러 필터(814)를 포함한다. 마이크로렌즈(816)가 복수의 컬러 필터(810-814) 위에 배열된다. 마이크로렌즈(816)는 복수의 컬러 필터(810-814)의 중심과 정렬된 중심을 가질 수 있다. 마이크로렌즈(816)는 픽셀 센서 어레이(818) 및/또는 복수의 컬러 필터(810-814)를 향해 입사 방사선을 포커싱하도록 구성된다. 일부 실시예에서, 마이크로렌즈(816)는 볼록한 상부 표면을 갖는다.
도 9는 배면 본드 패드를 갖는 적층형 집적 칩을 형성하는 방법(900)의 일부 실시예의 흐름도를 예시한다.
개시된 방법(900)은 일련의 동작들 또는 이벤트들로서 여기에 예시되고 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안 된다는 것을 알 것이다. 예를 들어, 일부 동작들은 상이한 순서로 그리고/또는 여기에 예시 및/또는 기재된 바와 별개의 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 또한, 모든 예시된 동작들이 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
902에서, 제1 반도체 기판 위의 제1 ILD 층 내에 배열된 제1 BEOL 금속화 스택을 갖는 제1 집적 칩 다이가 형성된다. 일부 실시예에서, 제1 집적 칩 다이는 동작 904 내지 910에 따라 형성될 수 있다.
904에서, 복수의 반도체 디바이스가 제1 반도체 기판 내에 형성된다.
906에서, 제1 반도체 기판 위에 배치된 제1 ILD 층 내에 제1 복수의 금속 상호접속 층들이 형성된다. 제1 복수의 금속 상호접속 층들은, 나중에 본드 패드가 형성되는 본드 패드 영역을 넘어 측방으로 연장하는 제1 금속 라우팅 층을 포함한다.
908에서, 본드 패드 영역으로부터 측방으로 오프셋된 위치에서 제1 금속 라우팅 층과 접촉하는 제1 재배선 층이 형성된다.
910에서, 제1 ILD 층 및 제1 재배선 층을 포함하는 제1 평면 계면을 형성하도록 제1 평탄화 프로세스가 수행된다.
912에서, 제2 반도체 기판 위의 제2 ILD 층 내에 배열된 제2 BEOL 금속화 스택을 갖는 제2 집적 칩 다이가 형성된다. 일부 실시예에서, 제2 집적 칩 다이는 동작 914 내지 920에 따라 형성될 수 있다.
914에서, 격리 영역이 제2 반도체 기판 내에 형성된다.
916에서, 제2 반도체 기판 위에 배치된 제2 ILD 층 내에 제2 복수의 금속 상호접속 층들이 형성된다. 제2 복수의 금속 상호접속 층들은 본드 패드 층 및 본드 패드 영역을 넘어 측방으로 연장하는 제2 금속 라우팅 층을 포함한다.
918에서, 본드 패드 층으로부터 측방으로 오프셋된 위치에서 제2 금속 라우팅 층과 접촉하는 제2 재배선 층이 형성된다.
920에서, 제2 ILD 층 및 제2 재배선 층을 포함하는 제2 평면 계면을 형성하도록 제2 평탄화 프로세스가 수행된다.
922에서, 제1 및 제2 재배선 층이 제1 및 제2 ILD 층을 포함하는 계면에서 서로 인접하도록, F2F 구성으로 제1 집적 칩 다이가 제2 집적 칩 다이에 본딩된다.
924에서, 제2 반도체 기판 내에 리세스가 형성된다. 리세스는 제2 반도체 기판의 부분을 통해 연장한다.
926에서, 리세스 내에 본드 패드가 형성된다. 본드 패드는 제2 BEOL 금속화 스택 내의 본드 패드 접속 층으로 수직으로 연장한다. 일부 실시예에서, 본드 패드는 슬롯형 본드 패드를 포함할 수 있다.
928에서, 슬롯형 본드 패드 위의 위치에서 리세스 내에 유전체 층이 형성된다.
930에서, 유전체 층 위에 패시베이션 층이 형성된다. 패시베이션 층은 패시베이션 층을 통해 아래의 본드 패드로 수직으로 연장하는 개구를 갖는다.
932에서, 패시베이션 층 위에 그리고 개구 내에 금속 접속 층이 형성된다.
도 10a 내지 도 17은 배면 본드 패드를 갖는 적층형 집적 칩을 형성하는 방법을 도시한 단면도의 일부 실시예를 예시한다. 도 10a 내지 도 17은 방법 900에 관련하여 기재되지만, 도 10a 내지 도 17에 개시된 구조물이 이러한 방법에 한정되지 않고, 대신에 방법과 독립적인 구조물로서 단독으로 이루어질 수 있다는 것을 알 것이다.
도 10a 내지 도 10c는 동작 902에 대응하는 집적 칩의 단면도(1000a-1000c)의 일부 실시예를 예시한다.
단면도 1000a에 도시된 바와 같이, 제1 반도체 기판(104)의 디바이스 영역(105) 내에 복수의 반도체 디바이스가 형성된다. 제1 반도체 기판(104)은, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등) 뿐만 아니라, 그 위에 형성되고/형성되거나 그와 달리 연관된 임의의 기타 유형의 반도체 및/또는 에피텍셜 층을 포함할 수 있다. 반도체 디바이스는 능동(예를 들어, MOSFET) 및/또는 수동 소자(예를 들어, 커패시터, 인덕터, 저항 등)를 포함할 수 있다.
단면도 1000b에 도시된 바와 같이, 제1 반도체 기판(104) 위에 배치된 제1 ILD 층(202) 내에 제1 복수의 금속 상호접속 층들(1002)이 형성된다. 제1 복수의 금속 상호접속 층들(1002)은 개구를 형성하도록 제1 ILD 층(202)을 에칭함으로써 형성될 수 있다. 그 다음, 개구는 금속 와이어(206) 및/또는 금속 비아(208)를 형성하도록 전도성 재료(예를 들어, 텅스텐, 구리, 알루미늄 등)로 채워진다. 일부 실시예에서, 제1 복수의 금속 상호접속 층들(1002)은 본드 패드 구성으로 배치될 수 있다.
단면도 1000c에 도시된 바와 같이, 본드 패드가 나중에 형성되는 본드 영역으로부터 측방으로 오프셋된 위치로, 제1 BEOL 금속화 스택(204)에서 그 밖으로 연장하는 제1 금속 라우팅 층(1004)이 형성된다. 제1 금속 라우팅 층(1004)은 개구를 형성하도록 제1 ILD 층(202)을 에칭함으로써 형성될 수 있으며, 개구는 나중에 전도성 재료(예를 들어, 구리, 알루미늄 등)로 채워진다.
제1 금속 라우팅 층(1004) 위에 제1 재배선 층(220)이 형성된다. 제1 재배선 층(220a)은, 나중에 본드 패드가 형성되는 본드 영역으로부터 측방으로 오프셋되는 개구를 형성하도록 제1 ILD 층(202)을 에칭함으로써 형성될 수 있다. 개구는 나중에 전도성 재료(예를 들어, 구리, 알루미늄 등)로 채워진다. 그 다음, 제1 ILD 층(202) 및 제1 재배선 층(220a)을 포함하는 제1 평면 계면(1006)을 형성하도록 제1 평탄화 프로세스가 수행된다. 일부 실시예에서, 제1 평탄화 프로세스는 제1 재배선 층(220a)의 상부 표면을 디싱(dish)시킬 수 있으며, 상부 표면에 오목 곡률을 제공한다.
도 11a 내지 도 11c는 동작 910에 대응하는 집적 칩의 단면도(1100a-1100c)의 일부 실시예를 예시한다.
단면도 1100a에 도시된 바와 같이, 제1 반도체 기판(224) 내에 격리 영역(1102)이 형성된다. 격리 영역(1102)은 제2 반도체 기판(224)의 전면(224a) 내에 배열된다. 일부 실시예에서, 격리 영역(1102)은 열 산화 프로세스에 의해 형성된다. 제2 반도체 기판(224)은, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등) 뿐만 아니라, 그 위에 형성되고/형성되거나 그와 달리 연관된 임의의 기타 유형의 반도체 및/또는 에피텍셜 층을 포함할 수 있다.
단면도 1100b에 도시된 바와 같이, 제1 반도체 기판 위에 배치된 제2 ILD 층(212) 내에 제2 복수의 금속 상호접속 층들(1104)이 형성된다. 제2 복수의 금속 상호접속 층들(1104)은 개구를 형성하도록 제2 ILD 층(212)을 에칭함으로써 형성될 수 있다. 그 다음, 개구는 금속 와이어(206) 및/또는 금속 비아(208)를 형성하도록 전도성 재료(예를 들어, 텅스텐, 구리, 알루미늄 등)로 채워진다. 일부 실시예에서, 제2 복수의 금속 상호접속 층들(1104)은 본드 패드 구성으로 배치될 수 있다.
단면도 1100c에 도시된 바와 같이, 나중에 본드 패드가 형성되는 본딩 영역으로부터 측방으로 오프셋된 위치로, 제2 BEOL 금속화 스택(214)에서 그 밖으로 연장하는 제2 금속 라우팅 층(1106)이 형성된다. 제2 금속 라우팅 층(1106)은 개구를 형성하도록 제2 ILD 층(212)을 에칭함으로써 형성될 수 있다. 그 다음, 개구는 전도성 재료(예를 들어, 구리, 알루미늄 등)로 채워진다.
제2 재배선 층(220b)이 제2 금속 라우팅 층(1106) 위에 형성된다. 제2 재배선 층(220b)은 본드 패드 영역으로부터 측방으로 오프셋된 개구를 형성하도록 제2 ILD 층(212)을 에칭함으로써 형성될 수 있다. 개구는 나중에 전도성 재료(예를 들어, 구리, 알루미늄 등)로 채워진다. 그 다음, 제2 ILD 층(212) 및 제2 재배선 층(220b)을 포함하는 제2 평면 계면(1108)을 형성하도록 제2 평탄화 프로세스가 수행된다. 일부 실시예에서, 제2 평탄화 프로세스는 제2 재배선 층(220b)의 상부 표면을 디싱시킬 수 있으며, 상부 표면에 오목 곡률을 제공한다.
도 12는 동작 922에 대응하는 집적 칩의 단면도(1200)의 일부 실시예를 예시한다.
단면도 1200에 도시된 바와 같이, F2F 구성으로 제1 집적 칩 다이(102)가 제2 집적 칩 다이(201)에 본딩된다. 일부 실시예에서, 본딩은 재배선 층(220a 및 220b)에서 무범프(bump-less) 구리-구리 본딩을 포함할 수 있다. 다른 실시예에서, 본딩은 용융 본딩을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 평탄화 프로세스에 의해 야기된 디싱으로 인해 제1 재배선 층(220a)과 제2 재배선 층(220b) 사이에 버블(222)이 형성될 수 있다. 버블(222)은, 나중에 본드 패드가 형성되는 본드 패드 영역으로부터 측방으로 오프셋되는 위치에 형성된다. 일부 실시예에서, 제2 반도체 기판(224)은 본딩 후에 박형화될 수 있다.
도 13은 동작 924에 대응하는 집적 칩의 단면도(1300)의 일부 실시예를 예시한다.
단면도 1300에 도시된 바와 같이, 제2 반도체 기판(224)의 배면(224b)이 제1 에천트(1302)에 선택적으로 노출된다. 제1 에천트(1302)는 제2 반도체 기판(224)의 부분을 제거하도록 구성된다. 일부 실시예에서, 오버 에칭으로 인해, 격리 영역(102)이 제1 에천트(1302)에 의해 침식될(erode) 수 있다. 제1 에천트(1302)는, 본드 패드 층(216) 위에 있으며 수직으로 격리 영역(1102)으로 연장하는 리세스(232)를 제2 반도체 기판(224)에 형성한다. 일부 실시예에서, 리세스(232)는 픽셀 센서 어레이(도시되지 않음)를 둘러싸며 측방으로 연장한다. 일부 실시예에서, 제2 반도체 기판(224)은 마스킹 층(1304)(예를 들어, 포토레지스트 층)에 의해 제1 에천트(1302)에의 노출 전에 선택적으로 마스킹될 수 있다. 다양한 실시예에서, 제1 에천트(1302)는 불소 종(예를 들어, CF4, CHF3, C4F8 등) 또는 습식 에천트(예를 들어, HF)를 포함하는 에칭 화학물질을 포함할 수 있다.
도 14a 및 도 14b는 동작 926에 대응하는 집적 칩의 단면도(1400a 및 1400b)의 일부 실시예를 예시한다.
단면도 1400a에 도시된 바와 같이, 버퍼 층(1402)이 제2 반도체 기판(224) 위에 형성되고 리세스(232)를 라이닝(lining)한다. 버퍼 층(1402)은 기상 증착(예를 들어, 화학적 기상 증착(CVD; chemical vapor deposition)), 열 산화, 스핀 코팅, 또는 임의의 기타 적합한 성막 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 버퍼 층(1402)은 실리콘 이산화물과 같은 산화물을 포함할 수 있다.
그 후에, 워크피스가 제2 에천트(1404)에 노출된다. 제2 에천트(1404)는 버퍼 층(1402), 격리 영역(716), 및 제2 ILD 층(212)의 부분들을 제거하며, 본드 패드 층(216) 위의 트렌치(1408)가 되게 한다. 일부 실시예에서, 워크피스는, 마스킹 층(1406)(예를 들어, 포토레지스트 층)에 의해 제2 에천트(1404)에의 노출 전에 선택적으로 마스킹될 수 있다. 다양한 실시예에서, 제2 에천트(1404)는 불소 종(예를 들어, CF4, CHF3, C4F8 등) 또는 습식 에천트(예를 들어, HF)를 포함하는 에칭 화학물질을 포함할 수 있다.
단면도 1400b에 도시된 바와 같이, 슬롯형 본드 패드(226)가 버퍼 층(1402) 위에 형성된다. 슬롯형 본드 패드(226)는 아래의 본드 패드 층(216)과 전기적 접촉하는 위치로 트렌치(1408) 내에서 연장하는 돌출부(226b)를 포함한다. 일부 실시예에서, 슬롯형 본드 패드(226)는 버퍼 층(1402) 위에 패드 층을 형성함으로써 형성될 수 있다. 패드 층은, 알루미늄 구리, 구리, 알루미늄, 또는 일부 기타 금속과 같은 금속을 포함할 수 있다. 패드 층은 그 후에 슬롯형 본드 패드(226)를 형성하도록 에칭된다. 에천트는, 돌출부(226b) 위의 위치에서 패드의 상부 표면 안으로 수직으로 연장하는 패드 개구(124)를 더 형성할 수 있다.
도 15는 동작 928에 대응하는 집적 칩의 단면도(1500)의 일부 실시예를 예시한다.
단면도 1500에 도시된 바와 같이, 슬롯형 본드 패드(226)와 버퍼 층(228) 위의 위치에서 리세스(232) 내에 유전체 층(1502)이 형성된다. 다양한 실시예에서, 유전체 층(1502)은 기상 증착, 열 산화, 스핀 코팅, 또는 임의의 기타 적합한 성막 기술을 사용하여 형성될 수 있다. 다양한 실시예에서, 유전체 층(1502)은 실리콘 이산화물과 같은 산화물, 또는 일부 기타 유전체를 포함할 수 있다. 일부 실시예에서, 유전체 층(230)의 성막 후에 화학 기계적 연마(CMP) 프로세스가 수행될 수 있다.
도 16은 동작 930에 대응하는 집적 칩의 단면도(1700)의 일부 실시예를 예시한다.
단면도 1600에 도시된 바와 같이, 제2 반도체 기판(224) 및 유전체 층(230) 위에 패시베이션 층(710)이 형성된다. 패시베이션 층(710)은 산화물, 질화물, 및/또는 하이 k 유전체의 하나 이상의 층을 갖는 단층 또는 다층 유전체 막을 포함할 수 있다. 하나 이상의 층은, 기상 증착, 열 산화, 스핀 코팅, 또는 임의의 기타 적합한 성막 기술을 사용하여 층을 순차적으로 성막함으로써 형성될 수 있다. 성막 후에, 패시베이션 층(710) 및 유전체 층(230)은 아래의 슬롯형 본드 패드(226)로 연장하는 개구(710)를 형성하도록 나중에 에칭될 수 있다.
도 17은 동작 932에 대응하는 집적 칩의 단면도(1700)의 일부 실시예를 예시한다.
단면도 1700에 도시된 바와 같이, 패시베이션 층(710) 위에 그리고 개구(1602) 내에 금속 접속 층(712)이 형성된다. 다양한 실시예에서, 금속 접속 층(712)은 구리 또는 알루미늄 구리와 같은 금속을 포함할 수 있다. 다양한 실시예에서, 금속 접속 층(712)은 예를 들어, 기상 증착, 열 산화, 스핀 코팅, 또는 임의의 기타 적합한 성막 기술을 사용하여 형성될 수 있다.
따라서, 본 개시는, 배면 본드 패드로부터 측방으로 오프셋된, 집적 칩 다이 사이에 수직으로 연장하는 재배선 층을 갖는 다차원 집적 칩에 관한 것이다.
일부 실시예에서, 본 개시는 다차원 집적 칩에 관한 것이다. 다차원 집적 칩은, 제1 반도체 기판의 전면 위에 배치된 제1 층간 유전체(ILD) 층 내에 배열된 제1 복수의 금속 상호접속 층들을 포함하는 제1 집적 칩 다이, 및 제2 반도체 기판의 전면 위에 배치된 제2 ILD 층 내에 배열된 제2 복수의 금속 상호접속 층들을 포함하는 제2 집적 칩 다이를 포함하고, 제1 ILD 층은 제2 ILD 층과 인접해 있다. 다차원 집적 칩은, 제2 반도체 기판을 통해 연장하는 리세스 내에 배치된 본드 패드, 및 본드 패드로부터 측방으로 오프셋된 위치에서 제1 복수의 금속 상호접속 층들 중의 하나와 제2 복수의 금속 상호접속 층들 중의 하나 사이에 수직으로 연장하는 재배선 구조물을 포함한다.
다른 실시예에서, 본 개시는 다차원 집적 칩에 관한 것이다. 다차원 집적 칩은, 제1 반도체 기판의 전면 위에 배치되며, 제1 금속 라우팅 층을 포함한 제1 복수의 금속 상호접속 층들을 둘러싸는, 제1 층간 유전체(ILD) 층을 포함하는 제1 집적 칩 다이를 포함한다. 다차원 집적 칩은, 제2 반도체 기판의 전면 위에 배치되며, 제2 금속 라우팅 층으로부터 하나 이상의 금속 비아 또는 금속 와이어에 의해 수직으로 분리된 본드 패드 층을 포함한 제2 복수의 금속 상호접속 층들을 둘러싸는, 제2 ILD 층을 포함하는 제2 집적 칩 다이를 더 포함한다. 다차원 집적 칩은, 제2 반도체 기판을 통해 연장하는 리세스 내에 배치되며, 본드 패드 층에 접촉하도록 돌출부를 갖는 슬롯형 본드 패드를 더 포함한다. 다차원 집적 칩은, 슬롯형 본드 패드로부터 측방으로 오프셋된 위치에서 제1 금속 라우팅 층과 제2 금속 라우팅 층 사이에 수직으로 연장하는 재배선 구조물을 더 포함하고, 슬롯형 본드 패드 아래에 연장하는 본드 패드 영역은, 제1 금속 라우팅 층과 제2 금속 라우팅 층 사이에 연장하는 재배선 구조물이 없다.
또 다른 실시예에서, 본 개시는 다차원 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 제1 반도체 기판의 전면 상에 배치된 제1 층간 유전체(ILD) 층 내에 배열된 제1 복수의 금속 상호접속 층들을 갖는 제1 집적 칩 다이를 형성하는 단계, 및 제2 반도체 기판의 전면 상에 배치된 제2 ILD 층 내에 배열된 제2 복수의 금속 상호접속 층들을 갖는 제2 집적 칩 다이를 형성하는 단계를 포함한다. 방법은, 제1 복수의 금속 상호접속 층들에 연결된 제1 재배선 층이, 제1 ILD 층과 제2 ILD 층 사이의 계면에서 제2 복수의 금속 상호접속 층들에 연결된 제2 재배선 층과 인접하도록, 제1 집적 칩 다이를 제2 집적 칩 다이에 본딩하는 단계를 더 포함한다. 방법은, 제2 반도체 기판의 배면 내에 리세스를 형성하는 단계, 및 리세스 내에 슬롯형 본드 패드를 형성하는 단계를 더 포함하고, 슬롯형 본드 패드는 제2 복수의 금속 상호접속 층들과 전기적으로 접촉한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 다차원 집적 칩(multi-dimensional integrated chip)에 있어서,
    제1 반도체 기판의 전면(front-side) 위에 배치된 제1 층간 유전체(ILD; inter-level dielectric) 층 내에 배열된 제1 복수의 금속 상호접속 층들을 포함하는 제1 집적 칩 다이;
    제2 반도체 기판의 전면 위에 배치된 제2 ILD 층 내에 배열된 제2 복수의 금속 상호접속 층들을 포함하는 제2 집적 칩 다이로서, 상기 제1 ILD 층이 상기 제2 ILD 층과 인접해 있는 것인, 상기 제2 집적 칩 다이;
    상기 제2 반도체 기판을 통해 연장하는 리세스 내에 배치된 본드 패드; 및
    상기 본드 패드로부터 측방으로(laterally) 오프셋된 위치에서 상기 제1 복수의 금속 상호접속 층들 중의 하나와 상기 제2 복수의 금속 상호접속 층들 중의 하나 사이에 수직으로 연장하는 재배선 구조물(redistribution structure)
    을 포함하는 다차원 집적 칩.
  2. 청구항 1에 있어서,
    상기 제1 복수의 금속 상호접속 층들은 상기 본드 패드 아래에서 그 밖으로(outward) 측방으로 돌출하는 제1 금속 라우팅 층을 포함하고, 상기 제2 복수의 금속 상호접속 층들은 상기 본드 패드 아래에서 그 밖으로 측방으로 돌출하는 제2 금속 라우팅 층을 포함하고,
    상기 재배선 구조물은 상기 제1 금속 라우팅 층과 상기 제2 금속 라우팅 층 사이에 수직으로 연장하는 것인 다차원 집적 칩.
  3. 청구항 1에 있어서, 상기 본드 패드는 베이스 영역의 하부 표면에서 그 밖으로 상기 본드 패드 층과 접촉하는 위치로 연장하는 돌출부를 갖는 슬롯형(slotted) 본드 패드를 포함하는 것인 다차원 집적 칩.
  4. 청구항 1에 있어서,
    상기 제1 ILD 층과 상기 제2 ILD 층 사이의 계면을 따라 상기 재배선 구조물 내에 배열된 보이드(void)를 더 포함하는 다차원 집적 칩.
  5. 청구항 1에 있어서,
    상기 제2 반도체 기판의 배면(back-side) - 상기 배면은 상기 제2 반도체 기판의 전면과 대향됨 - 을 따라 배치된 패시베이션 층; 및
    상기 본드 패드의 상부 표면에 인접해 있으며, 상기 리세스 내로부터 상기 패시베이션 층을 덮는 위치로 연장하는 금속 접속 층을 더 포함하는 다차원 집적 칩.
  6. 청구항 1에 있어서, 상기 재배선 구조물은 구리 또는 알루미늄을 포함하는 것인 다차원 집적 칩.
  7. 청구항 1에 있어서, 상기 본드 패드 아래로 연장하는 본드 패드 영역은, 상기 제1 복수의 금속 상호접속 층들과 상기 제2 복수의 금속 상호접속 층들 사이에 연장하는 재배선 구조물이 없는 것인, 다차원 집적 칩.
  8. 청구항 1에 있어서,
    상기 제2 복수의 금속 상호접속 층들과 상기 본드 패드 사이의 수직으로의 위치에서 상기 제2 ILD 층의 상부 표면에 인접해 있는 격리 영역을 더 포함하는 다차원 집적 칩.
  9. 다차원 집적 칩에 있어서,
    제1 반도체 기판의 전면 위에 배치되며, 제1 금속 라우팅 층을 포함한 제1 복수의 금속 상호접속 층들을 둘러싸는, 제1 층간 유전체(ILD) 층을 포함하는 제1 집적 칩 다이;
    제2 반도체 기판의 전면 위에 배치되며, 제2 금속 라우팅 층으로부터 하나 이상의 금속 비아 또는 금속 와이어에 의해 수직으로 분리된 본드 패드 층을 포함한 제2 복수의 금속 상호접속 층들을 둘러싸는, 제2 ILD 층을 포함하는 제2 집적 칩 다이;
    상기 제2 반도체 기판을 통해 연장하는 리세스 내에 배치되며, 상기 본드 패드 층에 접촉하도록 베이스 영역에서 그 밖으로 수직으로 연장하는 돌출부를 갖는 슬롯형 본드 패드; 및
    상기 슬롯형 본드 패드로부터 측방으로 오프셋된 위치에서 상기 제1 금속 라우팅 층과 상기 제2 금속 라우팅 층 사이에 수직으로 연장하는 재배선 구조물을 포함하고,
    상기 슬롯형 본드 패드 아래에 연장하는 본드 패드 영역은, 상기 제1 금속 라우팅 층과 상기 제2 금속 라우팅 층 사이에 연장하는 재배선 구조물이 없는 것인 다차원 집적 칩.
  10. 다차원 집적 칩을 형성하는 방법에 있어서,
    제1 반도체 기판의 전면 상에 배치된 제1 층간 유전체(ILD) 층 내에 배열된 제1 복수의 금속 상호접속 층들을 갖는 제1 집적 칩 다이를 형성하는 단계;
    제2 반도체 기판의 전면 상에 배치된 제2 ILD 층 내에 배열된 제2 복수의 금속 상호접속 층들을 갖는 제2 집적 칩 다이를 형성하는 단계;
    상기 제1 복수의 금속 상호접속 층들에 연결된 제1 재배선 층이, 상기 제1 ILD 층과 상기 제2 ILD 층 사이의 계면에서 상기 제2 복수의 금속 상호접속 층들에 연결된 제2 재배선 층과 인접하도록, 상기 제1 집적 칩 다이를 상기 제2 집적 칩 다이에 본딩하는 단계;
    상기 제2 반도체 기판의 배면 내에 리세스를 형성하는 단계; 및
    상기 리세스 내에 슬롯형 본드 패드를 형성하는 단계를 포함하고,
    상기 슬롯형 본드 패드는 상기 제2 복수의 금속 상호접속 층들과 전기적으로 접촉하는 것인 다차원 집적 칩의 형성 방법.
KR1020150121871A 2015-06-25 2015-08-28 하이브리드 본드 패드 구조물 KR101763022B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/750,003 2015-06-25
US14/750,003 US9704827B2 (en) 2015-06-25 2015-06-25 Hybrid bond pad structure

Publications (2)

Publication Number Publication Date
KR20170001533A true KR20170001533A (ko) 2017-01-04
KR101763022B1 KR101763022B1 (ko) 2017-07-28

Family

ID=57536984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150121871A KR101763022B1 (ko) 2015-06-25 2015-08-28 하이브리드 본드 패드 구조물

Country Status (5)

Country Link
US (5) US9704827B2 (ko)
KR (1) KR101763022B1 (ko)
CN (1) CN106298715B (ko)
DE (1) DE102015110731B4 (ko)
TW (1) TWI596733B (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704827B2 (en) 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
US10833119B2 (en) 2015-10-26 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for front side illuminated image sensor
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
FR3055471B1 (fr) 2016-08-31 2018-09-14 Stmicroelectronics (Crolles 2) Sas Puce protegee contre les attaques face arriere
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10811334B2 (en) * 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US11676880B2 (en) * 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10115709B1 (en) * 2017-07-07 2018-10-30 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements
FR3069703B1 (fr) * 2017-07-27 2020-01-24 Stmicroelectronics (Crolles 2) Sas Puce electronique
US10157867B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10622342B2 (en) * 2017-11-08 2020-04-14 Taiwan Semiconductor Manufacturing Company Ltd. Stacked LED structure and associated manufacturing method
JP7158846B2 (ja) * 2017-11-30 2022-10-24 キヤノン株式会社 半導体装置および機器
US10249587B1 (en) * 2017-12-15 2019-04-02 Western Digital Technologies, Inc. Semiconductor device including optional pad interconnect
KR102511008B1 (ko) 2018-01-11 2023-03-17 삼성전자주식회사 반도체 패키지
US11041211B2 (en) * 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
US10896888B2 (en) * 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond
US10892290B2 (en) * 2018-03-27 2021-01-12 Omnivision Technologies, Inc. Interconnect layer contact and method for improved packaged integrated circuit reliability
US10381322B1 (en) * 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10727116B2 (en) 2018-07-30 2020-07-28 Texas Instruments Incorporated Programming reactive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11227836B2 (en) * 2018-10-23 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for enhanced bondability
US10991746B2 (en) * 2018-10-29 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. High performance image sensor
KR102626314B1 (ko) * 2019-01-28 2024-01-17 삼성전자주식회사 접합 패드를 갖는 반도체 소자
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN110391147A (zh) * 2019-07-26 2019-10-29 德淮半导体有限公司 衬垫结构及其形成方法
US10991667B2 (en) * 2019-08-06 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for bond pad structure
US11424204B2 (en) * 2019-08-15 2022-08-23 Mediatek Inc. Semiconductor component and manufacturing method thereof
US11217547B2 (en) * 2019-09-03 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure with reduced step height and increased electrical isolation
JP2021048204A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及びその製造方法
TWI710123B (zh) * 2019-11-27 2020-11-11 恆勁科技股份有限公司 感測裝置之封裝結構以及其製造方法
US20210202375A1 (en) * 2019-12-27 2021-07-01 Silicon Laboratories Inc. Top Hat Structure for Isolation Capacitors
CN111244123A (zh) * 2020-02-03 2020-06-05 长江存储科技有限责任公司 半导体结构及其制备方法
CN111244057B (zh) * 2020-02-12 2021-01-22 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122525A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
US11502123B2 (en) * 2020-04-17 2022-11-15 Taiwan Semiconductor Manufacturing Company Limited Methods for forming image sensor devices
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11444068B2 (en) * 2020-07-14 2022-09-13 Qualcomm Incorporated Three-dimensional (3D) integrated circuit device having a backside power delivery network
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220056668A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 집적 회로 반도체 소자
US11869916B2 (en) * 2020-11-13 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for bonding improvement
KR20220070145A (ko) * 2020-11-20 2022-05-30 삼성전자주식회사 반도체 패키지
US12015010B2 (en) * 2021-03-31 2024-06-18 Taiwan Semiconductor Manufacturing Company Limited Vertically stacked semiconductor device including a hybrid bond contact junction circuit and methods of forming the same
US20220367554A1 (en) 2021-05-17 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with high via density
CN117716488A (zh) * 2021-06-30 2024-03-15 美商艾德亚半导体接合科技有限公司 结合层中具有布线结构的元件
TWI775536B (zh) 2021-07-19 2022-08-21 力晶積成電子製造股份有限公司 半導體鍵合結構
US11817420B2 (en) * 2021-07-19 2023-11-14 Micron Technology, Inc. Systems and methods for direct bonding in semiconductor die manufacturing
CN115061304B (zh) * 2022-07-01 2024-02-27 Tcl华星光电技术有限公司 显示面板及其制作方法
CN116093022B (zh) * 2023-04-10 2024-05-10 北京华封集芯电子有限公司 一种芯片及芯片的设计方法
CN118888558A (zh) 2023-05-01 2024-11-01 半导体元件工业有限责任公司 半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3523189B2 (ja) 2000-12-27 2004-04-26 株式会社東芝 半導体装置
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
FR2910707B1 (fr) 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
TWI442535B (zh) 2008-05-23 2014-06-21 Xintec Inc 電子元件封裝體及其製作方法
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
US7943428B2 (en) * 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8952519B2 (en) 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
CN102782862B (zh) 2010-02-26 2015-08-26 精材科技股份有限公司 芯片封装体及其制造方法
CN102651350B (zh) * 2011-02-25 2015-01-28 精材科技股份有限公司 晶片封装体
US8435824B2 (en) 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
TWI662670B (zh) 2013-08-30 2019-06-11 精材科技股份有限公司 電子元件封裝體及其製造方法
US9299732B2 (en) * 2013-10-28 2016-03-29 Omnivision Technologies, Inc. Stacked chip SPAD image sensor
CN105261623A (zh) * 2014-07-16 2016-01-20 中芯国际集成电路制造(上海)有限公司 芯片、其制备方法、及包括其的图像传感器
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure

Also Published As

Publication number Publication date
US20170287878A1 (en) 2017-10-05
TW201701439A (zh) 2017-01-01
US20160379960A1 (en) 2016-12-29
US11804473B2 (en) 2023-10-31
TWI596733B (zh) 2017-08-21
CN106298715A (zh) 2017-01-04
US11024602B2 (en) 2021-06-01
US20210288029A1 (en) 2021-09-16
US9704827B2 (en) 2017-07-11
US10269770B2 (en) 2019-04-23
KR101763022B1 (ko) 2017-07-28
US20190221548A1 (en) 2019-07-18
US20230361085A1 (en) 2023-11-09
DE102015110731A1 (de) 2016-12-29
CN106298715B (zh) 2019-04-05
DE102015110731B4 (de) 2019-11-14

Similar Documents

Publication Publication Date Title
KR101763022B1 (ko) 하이브리드 본드 패드 구조물
US11817470B2 (en) Stacked substrate structure with inter-tier interconnection
US9748304B2 (en) Image sensor devices, methods of manufacture thereof, and semiconductor device manufacturing methods
US10134794B2 (en) Image sensor chip sidewall interconnection
US11322540B2 (en) Pad structure for front side illuminated image sensor
US8168529B2 (en) Forming seal ring in an integrated circuit die
KR101729378B1 (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
KR101430793B1 (ko) Ｂｓｉ 이미지 센서 칩의 패드 구조
TWI602273B (zh) 半導體裝置
TWI512932B (zh) 晶片封裝體及其製造方法
US20150348943A1 (en) Semiconductor devices and methods of manufacture thereof
KR20200052536A (ko) 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
US20240178191A1 (en) Semiconductor chip and semiconductor package including the same
US20220352077A1 (en) Recessed semiconductor devices, and associated systems and methods
KR20150071666A (ko) 이미지 센서 소자, 이미지 센서 소자 제조 방법 및 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant