KR20200052536A - 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자는, 제1 층간 절연막, 패드 패턴 및 관통 실리콘 비아를 포함할 수 있다. 상기 제1 층간 절연막은 기판의 제1 면을 덮을 수 있다. 상기 패드 패턴은 상기 제1 층간 절연막의 하부 표면 상에 배치되고, 제1 구리 패턴을 포함할 수 있다. 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하여 상기 패드 패턴의 제1 구리 패턴과 접촉할 수 있다. 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하는 제1 부분은 제1 폭을 갖고, 상기 패드 패턴의 상부면 아래에 위치하는 제2 부분은 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다. 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.

Description

관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE HAVING A THROUGH SILICON VIA AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 실리콘 기판을 관통하여 패드와 연결되는 관통 실리콘 비아(THROUGH SILICON VIA, TSV)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
멀티-칩 패키지에서, 적층된 반도체 칩들은 예를들어, 도전성 범프를 이용해서 전기적으로 연결될 수 있다. 이 경우, 도전성 범프와 반도체 칩의 패드를 전기적으로 연결하는 관통 실리콘 비아를 반도체 소자 내부에 형성할 수 있다.
상기 관통 실리콘 비아에 관련된 기술들에 따르면, 기판을 관통하여 층간 절연막 내의 패드 패턴을 노출하는 비아홀이 형성될 수 있다. 상기 비아홀을 형성하는 공정에서 패드 패턴에 포함되는 금속의 리스퍼터링에 의해 패드와 인접하는 비아홀의 하부 측벽에 금속 오염물이 부착될 수 있다. 상기 금속 오염물에 의해 반도체 소자의 신뢰성 불량이 발생될 수 있다.
본 발명은 관통 실리콘 비아를 포함하는 반도체 소자를 제공한다.
본 발명은 관통 실리콘 비아를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 층간 절연막, 패드 패턴 및 관통 실리콘 비아를 포함할 수 있다. 상기 제1 층간 절연막은 기판의 제1 면을 덮을 수 있다. 상기 패드 패턴은 상기 제1 층간 절연막의 하부 표면 상에 배치되고, 제1 구리 패턴을 포함할 수 있다. 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하여 상기 패드 패턴의 제1 구리 패턴과 접촉할 수 있다. 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴 부위까지 연장되는 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분의 경계는 절곡된 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판의 제1 면을 덮는 제1 층간 절연막을 형성할 수 있다. 상기 제1 층간 절연막의 하부 표면 상에, 제1 구리 패턴을 포함하는 패드 패턴을 형성할 수 있다. 상기 기판 및 제1 층간 절연막을 관통하고, 상기 패드 패턴의 제1 구리 패턴의 표면 일부를 노출하는 비아홀을 형성할 수 있다. 그리고, 상기 비아홀 내에 상기 패드 패턴의 제1 구리 패턴과 접촉하는 관통 실리콘 비아를 형성할 수 있다. 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴 부위까지 연장되는 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분의 경계는 절곡된 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판의 제1 면을 덮는 제1 층간 절연막을 형성할 수 있다. 상기 제1 층간 절연막의 하부 표면 상에, 제1 구리 패턴 및 상기 제1 구리 패턴의 상부면 및 측벽을 덮는 제1 베리어 패턴을 포함하는 패드 패턴을 형성할 수 있다. 상기 기판, 제1 층간 절연막 및 상기 패드 패턴의 제1 베리어 패턴을노출하는 제1 비아홀을 형성할 수 있다. 상기 제1 비아홀 측벽에 희생막을 형성할 수 있다. 상기 제1 비아홀 저면의 희생막 및 그 하부의 제1 구리 패턴의 표면을 일부 식각하여 상기 제1 비아홀보다 좁은 폭을 갖는 제2 비아홀을 형성할 수 있다. 식각에 의해 발생된 구리 오염물이 부착된 희생막을 제거하여 비아홀을 형성할 수 있다. 그리고, 상기 비아홀 내에 상기 패드 패턴의 제1 구리 패턴과 접촉하는 관통 실리콘 비아를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 관통 실리콘 비아의 하부 측벽과 인접하는 부위에 금속 오염물이 구비되지 않음에 따라, 상기 금속 오염물에 의해 야기되는 신뢰성 불량이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 관통 실리콘 비아를 포함하는 반도체 소자를 나타낸 단면도이다.
도 2는 도 1의 A 부위를 확대 도시한 단면도이다.
도 3 내지 도 12는 예시적인 실시예에 따른 TSV를 포함하는 반도체 소자의 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 13은 도 1에 도시된 반도체 소자를 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 관통 실리콘 비아를 포함하는 반도체 소자를 나타낸 단면도이다. 도 2는 도 1의 A 부위를 확대 도시한 단면도이다.
도 1 및 2를 참조하면, 상기 반도체 소자(190)는 기판(100a), 제1 층간 절연막(110), 패드 패턴(116) 및 관통 실리콘 비아(168)를 포함할 수 있다. 이에 더하여, 절연 라이너(152b), 회로 소자들(102), 제1 및 제2 배선 구조물들(144, 132), 패드 전극(134), 제2 내지 제4 층간 절연막들(118, 140, 142)이 더 포함될 수 있다.
상기 기판(100a)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100a)은 베어 기판의 표면을 그라인드하여 두께를 감소시킴으로써 형성될 수 있다. 일 예로, 상기 기판(100a)은 단결정 실리콘을 포함할 수 있다.
상기 기판(100a)의 제1 면(1) 상에는 트랜지스터를 포함하는 회로 소자들(102)이 형성될 수 있다. 상기 회로 소자들(102)이 형성되는 부위인 기판(100a)의 제1 면(1)은 상기 기판(100a)의 전면(front side)일 수 있고, 상기 기판(100a)의 제1 면(1)과 반대면인 제2 면(2)은 상기 기판의 후면(back side)일 수 있다. 상기 회로 소자들(102)은 메모리 셀, 이미지 센서의 픽셀, 로직 소자 등을 포함할 수 있다.
상기 제1 층간 절연막(110)은 상기 기판(100a)의 제1 면(1)을 덮을 수 있다. 즉, 상기 제1 층간 절연막(100a)은 상기 기판(100a)의 제1 면(1) 상에 형성되고, 상기 회로 소자들(102)을 덮을 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화물을 포함할 수 있다. 그러나, 상기 제1 층간 절연막(110)은 실리콘 산화물로 제한되지 않고 다른 절연성 물질들을 포함할 수도 있다.
상기 제2 층간 절연막(118)은 상기 제1 층간 절연막(110)의 하부 표면을 덮을 수 있다. 상기 제2 층간 절연막(118) 내에는 상기 패드 패턴(116) 및 제1 배선 구조물(144)이 구비될 수 있다.
상기 패드 패턴(116) 및 제1 배선 구조물(144)은 상기 제1 층간 절연막(110)의 하부 표면과 접하면서 상기 제2 층간 절연막(118) 내부에 구비될 수 있다. 따라서, 상기 패드 패턴(116) 및 제1 배선 구조물(144)은 상기 제1 층간 절연막(110)의 저면으로부터 하방으로 향하도록 배치될 수 있다.
상기 패드 패턴(116)은 상기 회로 소자들(102)이 형성되는 영역과 이격되도록 배치될 수 있다. 예시적인 실시예에서, 상기 패드 패턴(116)은 배선들에 의해 상기 회로 소자들(102)과 전기적으로 연결될 수 있다.
상기 패드 패턴(116)은 제1 베리어 패턴(112), 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)을 포함할 수 있다.
상기 제1 베리어 패턴(112)은 상기 제1 층간 절연막(110)의 하부 표면과 접하는 제1 부위 및 상기 제1 부위의 가장자리로부터 하방으로 돌출되는 제2 부위를 포함할 수 있다. 따라서, 상기 제1 베리어 패턴(112)은 하방으로 내부 공간을 갖는 실린더 형상을 가질 수 있다. 상기 제1 베리어 패턴(112)은 예를들어, 탄탈늄, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 시드 구리 패턴(113)은 상기 제1 베리어 패턴(112)의 실린더 내부 표면 상에 컨포멀하게 형성될 수 있다. 또한, 상기 제1 구리 패턴(114)은 상기 제1 시드 구리 패턴(113) 상에 구비되고 상기 실린더 내부 표면을 채우는 형상을 가질 수 있다.
따라서, 상기 패드 패턴(116)에서, 상기 제1 구리 패턴(114)의 측벽과 상부면은 순차적으로 적층된 상기 제1 시드 구리 패턴(113) 및 제1 베리어 패턴(112)에 의해 덮혀있는 형상을 가질 수 있다. 한편, 상기 제1 구리 패턴(114)의 저면에는 상기 제1 베리어 패턴(112)이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제2 층간 절연막(118)의 내부에는 상기 패드 패턴(116)의 저면과 접촉하는 콘택 플러그들(130)이 더 포함될 수 있다.
한편, 상기 제1 배선 구조물(144)은 상기 회로 소자들(102)이 형성되는 영역에 위치하여, 상기 회로 소자들(102)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 제1 배선 구조물(144)은 상기 패드 패턴(116)과 유사하게 제1 베리어 패턴(112), 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)을 포함하는 적층 구조를 가질 수 있다.
상기 제3 층간 절연막(140)은 상기 제2 층간 절연막(118)의 하부 표면을 덮을 수 있다. 상기 제2 배선 구조물(132)은 상기 제3 층간 절연막(140) 내에 구비될 수 있다. 상기 제2 배선 구조물(132)은 상기 패드 패턴(116) 및 제1 배선 구조물(144)과 각각 전기적으로 연결할 수 있다. 예시적인 실시예에서, 상기 제2 배선 구조물(132)은 상기 패드 패턴(116)과 유사하게 베리어 패턴, 시드 구리 패턴 및 구리 패턴을 포함하는 적층 구조를 가질 수 있다.
상기 제4 층간 절연막(142)은 상기 제3 층간 절연막(140)의 하부 표면을 덮을 수 있다. 상기 패드 전극(134)은 상기 제4 층간 절연막(142) 내에 구비되고 상기 패드 패턴(116)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 패드 전극(134)은 상기 콘택 플러그들(130)과 접촉할 수 있다. 예시적인 실시예에서, 상기 패드 전극(134)은 알루미늄을 포함할 수 있다.
예시적인 실시예에서, 상기 제4 층간 절연막(142)의 저면에는 지지 기판(200)이 더 구비될 수 있다.
상기 관통 실리콘 비아(168)는 상기 기판(100a) 및 제1 층간 절연막(110)을 관통하여 상기 패드 패턴(116)의 제1 구리 패턴(114) 부위와 접촉할 수 있다.
상기 관통 실리콘 비아(168)는 제2 베리어 패턴(162a), 제2 시드 구리 패턴(164a) 및 제2 구리 패턴(166a)을 포함할 수 있다. 상기 절연 라이너(152b)는 상기 관통 실리콘 비아(168)의 측벽을 둘러싸도록 구비될 수 있다.
상기 관통 실리콘 비아(168)는 상기 기판(100a) 및 제1 층간 절연막(110)을 관통하고 상기 제1 구리 패턴(114)을 노출하는 비아홀(160) 내에 구비될 수 있다.
상기 비아홀(160)은 상기 기판(100a) 및 제1 층간 절연막(110)을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴(114) 부위까지 연장되는 제2 부분을 포함할 수 있다. 상기 비아홀(160)의 제1 부분은 상기 패드 패턴(116)의 상부면 보다 아래에 위치할 수 있다. 상기 비아홀(160)의 제1 및 제2 부분은 서로 연통될 수 있다. 또한, 상기 비아홀(160)은 제1 부분과 제2 부분의 경계 부위가 절곡되는 형상을 가질 수 있다. 이 때, 상기 비아홀(160)의 제1 부분의 폭(W1)은 상기 비아홀(160)의 제2 부분의 폭(W2)보다 더 넓을 수 있다.
예시적인 실시예에서, 상기 제1 부분의 폭이 상기 기판(100a)의 제1 면(1)으로부터 제2 면(2)으로 갈수록 점진적으로 감소되도록, 상기 비아홀(160)의 제1 부분의 측벽은 경사를 가질 수 있다.
상기 비아홀(160)의 제1 부분의 하부면은 상기 패드 패턴(116)의 제1 베리어 패턴(112)의 상부 표면의 일부를 노출할 수 있다. 상기 비아홀(160)의 제2 부분의 하부면은 상기 패드 패턴(116)의 제1 구리 패턴(114)의 일부를 노출할 수 있다. 예시적인 실시예에서, 상기 비아홀(160)의 제2 부분의 측벽에는 상기 패드 패턴(116)의 제1 베리어 패턴(112), 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)이 노출될 수 있다.
상기 관통 실리콘 비아(168)는 상기 비아홀(160) 내에 형성되므로, 상기 비아홀의 측벽 프로파일과 동일한 측벽 프로파일을 가질 수 있다.
상기 관통 실리콘 비아(168)는 상기 기판(100a) 및 제1 층간 절연막을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴 부위까지 연장되는 제2 부분을 포함할 수 있다. 상기 관통 실리콘 비아(168)의 제1 및 제2 부분의 경계는 절곡되는 형상을 가질 수 있다. 또한, 상기 관통 실리콘 비아(168) 의 제1 부분의 폭은 상기 관통 실리콘 비아(168)의 제2 부분의 폭보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 기판과 상기 제1 층간 절연막 계면에서의 제1 부분의 관통 실리콘 비아(168)의 폭은 상기 패드 패턴 상부면에서의 제2 부분의 관통 실리콘 비아(168)의 폭보다 클 수 있다.
또한, 상기 관통 실리콘 비아(168)에 포함되는 제2 베리어 패턴(162a)은 패드 패턴(116)에 포함되는 제1 베리어 패턴(112)의 상부면의 적어도 일부와 접촉할 수 있다.
상기 관통 실리콘 비아(168)의 제2 베리어 패턴(162a)은 상기 비아홀(160)의 내부 표면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 관통 실리콘 비아(168)의 제2 베리어 패턴(162a)은 상기 제1 베리어 패턴(112)의 상부면의 적어도 일부와 접촉할 수 있다. 또한, 상기 제2 베리어 패턴(162a)은 상기 제1 부분 및 제2 부분의 사이에서 제1 절곡부를 가질 수 있다. 상기 제2 시드 구리 패턴(164a)은 상기 제2 베리어 패턴(162a) 표면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 제2 시드 구리 패턴(164a)에도 제2 절곡부가 포함될 수 있다.
상기 제2 구리 패턴(166a)은 상기 제2 시드 구리 패턴(164a) 상에 구비되고, 상기 비아홀(160)의 내부를 채우는 형상을 가질 수 있다. 따라서, 상기 제2 구리 패턴(166a)에도 제3 절곡부가 포함될 수 있다. 상기 제2 구리 패턴(166a)은 상기 제3 절곡부의 상부에 비해 상기 제3 절곡부 하부에서 더 좁은 폭을 가질 수 있다. 또한, 상기 제3 절곡부는 상기 제1 패드 패턴의 상부 표면보다 위에 위치할 수 있다.
상기 절연 라이너(152b)는 상기 기판(100a)과 관통 실리콘 비아(168)를 서로 절연하는 역할을 할 수 있다. 상기 절연 라이너(152b)는 실리콘 산화물을 포함할 수 있다. 상기 절연 라이너(152b)의 저면은 상기 제1 층간 절연막(110)의 상부 표면과 상기 패드 패턴(116)의 상부면 사이에 위치할 수 있다. 따라서, 상기 절연 라이너(152b)의 저면은 상기 패드 패턴(116)의 상부면과 이격될 수 있다.
상기 절연 라이너(152b)의 표면에는 금속 오염물, 예를들어 구리 오염물이 부착되지 않을 수 있다. 따라서, 상기 절연 라이너는 우수한 절연 특성을 가질 수 있다. 또한, 상기 금속 오염물에 의하여 발생되는 반도체 소자의 신뢰성 불량이 감소될 수 있다.
도 3 내지 도 12는 예시적인 실시예에 따른 TSV를 포함하는 반도체 소자의 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 베어 기판(100)의 제1 면 상에 트랜지스터를 포함하는 회로 소자들(102)을 형성할 수 있다.
상기 베어 기판(100)의 제1 면 상에 상기 회로 소자들(102)을 덮는 제1 층간 절연막(110)을 형성한다. 상기 제1 층간 절연막(110)은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(110)을 형성한 다음, 상기 회로 소자들(102)과 전기적으로 연결되는 하부 콘택 플러그들을 더 형성할 수 있다. 이 후, 상기 제1 층간 절연막(110)의 상부면이 평탄해지도록 평탄화 공정을 수행할 수 있다. 따라서, 반도체 소자의 FEOL(front end of line) 공정이 완료될 수 있다.
이 후에 수행하는 공정들을 통해 상기 회로 소자들(102)이 열화되지 않아야 한다. 때문에, 이 후 공정들은 예를들어 약 500℃ 이하의 온도에서 수행되는 것이 바람직하다.
상기 제1 층간 절연막(110) 상에 하부 제2 층간 절연막(118a)을 형성한다. 상기 하부 제2 층간 절연막(118a)의 일부분을 식각함으로써 제1 개구부들을 형성하고, 상기 제1 개구부들 내부에 패드 패턴(116) 및 제1 배선 구조물(144)을 형성한다. 상기 제1 개구부들은 상기 제1 층간 절연막(110)의 상부면을 노출할 수 있다.
구체적으로, 상기 제1 개구부 내부 표면 및 상기 하부 제2 층간 절연막(118a) 상에 컨포멀하게 제1 베리어막을 형성한다. 상기 제1 베리어막은 예를들어, 탄탈늄, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 베리어막 상에 컨포멀하게 제1 시드 구리막을 형성한다. 상기 제1 베리어막 및 제1 시드 구리막은 예를들어, 스퍼터링와 같은 물리 기상 증착 공정을 통해 형성될 수 있다. 상기 제1 시드 구리막 상에 제1 구리막을 형성한다. 상기 제1 구리막은 예를들어, 전기 도금법을 통해 형성할 수 있다. 이 후, 상기 하부 제2 층간 절연막(118a)의 상부면이 노출되도록 상기 제1 구리막, 제1 시드 구리막 및 제1 베리어막을 연마하여 상기 제1 개구부 내부에 패드 패턴(116) 및 제1 배선 구조물(144)을 각각 형성할 수 있다. 상기 패드 패턴(116) 및 제1 배선 구조물(144)은 제1 베리어 패턴(112), 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 배선 구조물(144)은 상기 하부 콘택 플러그와 접촉함으로써, 상기 회로 소자들(102)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 패드 패턴(116)은 후속 공정에서 형성되는 관통 실리콘 비아와 대향하도록 위치할 수 있다.
도 4를 참조하면, 상기 하부 제2 층간 절연막(118a), 패드 패턴(116) 및 제1 배선 구조물(144)을 덮는 상부 제2 층간 절연막(118b)을 형성한다. 상기 상부 제2 층간 절연막(118b)을 관통하여 상기 패드 패턴(116)과 전기적으로 연결되는 콘택 플러그(130)를 형성한다. 상기 하부 제2 층간 절연막(118a) 및 상부 제2 층간 절연막(118b)은 동일한 물질로 형성되므로, 병합되어 하나의 제2 층간 절연막(118)으로 제공될 수 있다. 따라서, 이하에서는 하나의 제2 층간 절연막(118)으로 설명한다.
상기 제2 층간 절연막(118) 상에 추가적으로 상부 배선들을 형성할 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(118) 상에 제3 층간 절연막(140)을 형성한다. 상기 제3 층간 절연막(140) 내에 제2 배선 구조물(132)을 형성한다.
상기 제3 층간 절연막(140) 및 제2 배선 구조물(132) 상에 제4 층간 절연막(142)을 형성하고, 상기 제4 층간 절연막(142) 내에 패드 전극(134)을 형성한다. 예시적인 실시예에서, 상기 제2 배선 구조물(132) 및 패드 전극(134)은 상기 패드 패턴(116)과 전기적으로 서로 연결될 수 있다. 또한, 상기 패드 패턴(134)은 배선들을 통해 상기 회로 소자들(102)과 전기적으로 연결될 수 있다. 따라서, 반도체 소자의 BEOL(back end of line)의 배선 공정이 완료될 수 있다.
도 5를 참조하면, 상기 제4 층간 절연막(142) 상에 지지 기판(200)을 부착할 수 있다. 이 후, 상기 베어 기판(100)의 제2 면이 상부에 위치하도록 상기 베어 기판(100)을 뒤집는다. 상기 베어 기판(100)의 제2 면을 그라인딩하여 상기 베어 기판(100)에 비해 얇은 두께를 갖는 기판(100a)을 형성한다. 다음에, 도시하지는 않았지만, 상기 기판(100a)의 제2 면(2) 상에 보호막을 더 형성할 수도 있다.
상기 기판(100a)의 제2 면(2)이 상부로 향해 있으므로, 상기 패드 패턴(116)의 최상부에 상기 제1 베리어 패턴(112)이 위치할 수 있다. 즉, 상기 패드 패턴(116)에서, 상기 제1 구리 패턴(114)의 측벽과 상부면은 순차적으로 적층되는 상기 제1 시드 구리 패턴(113) 및 제1 베리어 패턴(112)에 의해 덮혀있는 형상을 가질 수 있다. 또한, 상기 제1 베리어 패턴(112)은 상기 제1 층간 절연막(110)의 하부 표면과 접촉할 수 있다.
상기 기판(100a)을 관통하도록 상기 기판(100a)의 제2 면(2)으로부터 제1 면(1)까지 식각하고, 계속하여 그 하부의 제1 층간 절연막(110)의 일부를 식각하여 예비 비아홀(150)을 형성한다. 상기 예비 비아홀(150)은 상기 패드 패턴(116)과 대향하는 기판(100a) 부위에 형성할 수 있다. 예시적인 실시예에서, 상기 예비 비아홀(150)의 종횡비(aspect ration)는 10: 1 내지 100:1 일 수 있다.
상기 예비 비아홀(150)의 저면은 상기 제1 층간 절연막(110)의 상부 표면과 상기 패드 패턴(116)의 상부면 사이에 위치할 수 있다. 따라서, 상기 예비 비아홀(150)의 저면에는 상기 제1 층간 절연막(110)이 노출될 수 있다. 일 예로, 상기 예비 비아홀(150)의 저면은 상기 제1 베리어 패턴(112)과 인접하게 위치하면서 상기 제1 베리어 패턴(112)과 이격될 수 있다.
상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 예를들어, 상기 식각 공정은 반응성 이온 에칭 공정(RIE)을 포함할 수 있다. 예시적인 실시예에서, 상기 예비 비아홀(150)은 상기 기판(100a)의 제2 면(2)으로부터 제1 면(1)으로 갈수록 폭이 점진적으로 감소되는 측벽 경사를 가질 수 있다.
도 6을 참조하면, 상기 예비 비아홀(150)에 의해 노출되는 기판(100a) 및 제1 층간 절연막(110)과 상기 기판(100a)의 제2 면(2) 상에 컨포멀하게 제1 절연 라이너막(152)을 형성한다.
예시적인 실시예에서, 상기 제1 절연 라이너막(152)은 상기 예비 비아홀(150)의 표면 상에서는 상기 제1 두께를 가지고, 상기 기판(100a)의 제2 면(2) 상에서는 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
도 7을 참조하면, 상기 제1 절연 라이너막(152)을 이방성 식각하고, 계속하여 상기 예비 비아홀(150) 저면에 노출되는 제1 층간 절연막(110)을 식각함으로써 상기 제1 베리어 패턴(112)의 표면을 노출하는 제1 비아홀(150a)을 형성한다.
상기 식각 공정에서 상기 기판(100a)의 제2 면(2) 상에 형성되는 제1 절연 라이너막(152)은 일부 식각될 수 있다. 일부 실시예에서, 상기 기판(100a)의 제2 면(2) 상에 형성되는 제1 절연 라이너막(152)이 모두 제거될 수도 있다.
따라서, 상기 제1 비아홀(150a)의 측벽 및 상기 기판(100a)의 제2 면(2) 상에는 제2 절연 라이너막(152a)이 형성될 수 있다. 상기 제1 비아홀(150a) 내부에 위치하는 제2 절연 라이너막(152a)의 저면은 상기 제1 베리어 패턴(112)의 상부면과 이격될 수 있다.
상기 식각 공정에서, 상기 제1 베리어 패턴(112)의 표면 상에서 식각이 정지되도록 함으로써, 제1 비아홀(150a)의 저면에는 상기 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)은 노출되지 않을 수 있다.
도 8을 참조하면, 상기 제2 절연 라이너막(152a)의 표면과 상기 제1 비아홀(150a)에 의해 노출되는 제1 층간 절연막(110) 및 제1 베리어 패턴(112) 상에 컨포멀하게 희생막(154)을 형성한다. 상기 희생막(154)은 상기 제1 비아홀(150a) 내부 표면에서 예를들어, 제3 두께로 형성될 수 있다.
예시적인 실시예에서, 상기 희생막(154)은 높은 종횡비를 갖는 상기 제1 비아홀(150a) 내에 컨포멀하게 형성될 수 있고, 습식 식각에 의해 용이하게 제거될 수 있는 물질을 포함할 수 있다. 상기 희생막(154)을 제거할 때, 실리콘 산화물을 포함하는 상기 제2 절연 라이너막(152a) 및 제1 층간 절연막(110)은 제거되지 않아야 한다. 따라서, 상기 희생막(154)은 상기 실리콘 산화물과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 희생막(154)은 예를들어, 500℃ 이하의 온도에서 형성될 수 있는 물질로 형성될 수 있다. 예시적인 실시예에서, 상기 희생막(154)은 스퍼터링 공정과 같은 물리 기상 증착 공정을 통해 형성될 수 있다.
예시적인 실시예에서, 상기 희생막(154)은 티타늄, 티타늄 질화물로 형성할 수 있다. 일 예로, 상기 희생막은 티타늄막으로 형성할 수 있다.
도 9를 참조하면, 상기 희생막(154)을 이방성 식각하고, 계속하여 상기 제1 비아홀(150a) 저면의 제1 베리어 패턴(112), 제1 시드 구리 패턴(113)과, 상기 제1 구리 패턴(114)의 상부 표면을 일부 식각할 수 있다. 따라서, 상기 제1 비아홀(150a) 하부에 상기 제1 비아홀(150a)과 연통하는 제2 비아홀(150b)을 형성할 수 있다. 상기 제2 비아홀(150b)은 상기 제1 비아홀(150a)보다 좁은 폭을 가질 수 있다.
상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 예를들어, 상기 식각 공정은 반응성 이온 에칭 공정(RIE)을 포함할 수 있다.
상기 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)을 식각할 때, 상기 식각된 구리가 상기 제2 비아홀(150b)의 하부 측벽에 리스퍼터링(resputtering)될 수 있다. 따라서, 상기 제2 비아홀(150b)의 하부 측벽에 해당되는 상기 희생막(154)의 표면에 구리 오염물(156)이 부착될 수 있다.
도 10을 참조하면, 상기 희생막(154)을 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정은 예를들어, 습식 식각 공정을 포함할 수 있다. 상기 희생막(154)을 제거함으로써, 상기 제1 및 제2 비아홀(150a, 150b)을 포함하는 비아홀(160)을 형성할 수 있다.
상기 희생막(154)을 제거함으로써, 상기 희생막(154)에 부착된 구리 오염물(156)이 함께 제거될 수 있다. 따라서, 상기 비아홀(160)의 하부에 노출되는 상기 제2 절연 라이너막(152a) 및 제1 층간 절연막(110)에는 상기 구리 오염물(156)이 남아있지 않을 수 있다. 또한, 상기 습식 식각 공정을 수행하는 경우, 상기 제2 절연 라이너막(152a)을 손상시키지 않으면서 상기 희생막(154)만을 제거할 수 있다.
예시적인 실시예에서, 상기 희생막(154)이 티타늄으로 형성되는 경우, 습식 식각 공정을 통해 상기 희생막을 제거할 수 있다. 이 때, 식각액은 예를들어, 희석된 불산(DHF, Dilute HF) 또는 KOH 및 H2O2의 혼합액 등을 포함할 수 있다.
상기 비아홀(160)은 상기 기판(101a) 및 제1 층간 절연막(110)을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴(114) 부위까지 연장되는 제2 부분을 포함할 수 있다. 상기 비아홀(160)의 제1 부분은 상기 패드 패턴(116)의 상부면보다 위에 위치할 수 있다.
상기 비아홀(160)의 제1 부분의 폭(W1)은 상기 제2 부분의 폭(W2)보다 넓을 수 있다. 상기 비아홀(160)의 제1 및 제2 부분은 서로 연통될 수 있다. 또한, 상기 비아홀(160)은 제1 부분과 제2 부분의 경계 부위가 절곡되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 비아홀(160)의 제1 부분의 저면에는 상기 제1 베리어 패턴(112)의 상부면의 일부분이 노출될 수 있다. 예시적인 실시예에서, 상기 비아홀(160)의 제2 부분은 상기 희생막(154)의 두께로 인해 절곡될 수 있다. 예시적인 실시예에서, 상기 비아홀(160)의 제2 부분의 하부면은 상기 제1 구리 패턴(114)의 상부 표면을 노출할 수 있다.
도 11을 참조하면, 상기 제2 절연 라이너막(152a)의 표면 및 상기 비아홀(160)에 의해 노출되는 제1 층간 절연막(110), 제1 베리어 패턴(112), 제1 시드 구리 패턴(113) 및 제1 구리 패턴(114)의 표면 상에 컨포멀하게 제2 베리어막(162)을 형성한다. 또한, 상기 제2 베리어막(162) 상에 제2 시드 구리막(164)을 형성한다.
상기 제2 베리어막(162) 및 상기 제2 시드 구리막(164)은 각각 상기 비아홀(160)의 제1 및 제2 부분의 경계부의 절곡부를 따라 형성될 수 있다. 상기 제2 베리어막(162)은 상기 제1 베리어 패턴(112)의 상부면 일부와 접촉할 수 있다. 상기 제2 베리어막(162)은 예를들어, 탄탈늄, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제2 베리어막(162) 및 제2 시드 구리막(164)은 예를들어, 스퍼터링와 같은 물리 기상 증착 공정을 통해 형성될 수 있다.
도 12를 참조하면, 상기 제2 시드 구리막(164) 상에 상기 비아홀(160) 내부를 완전하게 채우는 제2 구리막(166)을 형성한다. 상기 제2 구리막(166)은 예를들어, 전기 도금법을 통해 형성할 수 있다.
이 후, 다시 도 1을 참조하면, 상기 기판(100a)의 제2 면(2)의 표면이 노출되도록 상기 제2 구리막(166), 제2 시드 구리막(164), 제2 베리어막(162) 및 제2 절연 라이너막(152a)을 연마하여 상기 비아홀(160) 내부에 관통 실리콘 비아(168)를 형성한다. 상기 관통 실리콘 비아(168)는 제2 베리어 패턴(162a), 제2 시드 구리 패턴(164a) 및 제2 구리 패턴(166a)을 포함할 수 있다.
또한, 상기 관통 실리콘 비아(168)의 측벽을 둘러싸는 절연 라이너(152b)가 형성될 수 있다. 상기 절연 라이너(152b)의 저면은 상기 제1 층간 절연막(110)의 상부 표면과 상기 패드 패턴(116)의 상부면 사이에 위치할 수 있다. 따라서, 상기 절연 라이너(152b)의 저면은 상기 패드 패턴(116)의 상부면과 이격될 수 있다.
설명한 것과 같이, 식각 공정에서 발생되는 구리 오염물은 상기 희생막의 측벽 상에 부착되고, 상기 희생막을 제거함으로써 구리 오염물을 제거할 수 있다.
상기 공정에 의해 형성되는 관통 실리콘 비아(168)는 상기 기판(101a) 및 제1 층간 절연막(110)을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴(116)의 제1 구리 패턴(114) 부위까지 연장되는 제2 부분을 포함할 수 있다. 또한, 상기 관통 실리콘 비아(168)의 제1 및 제2 부분의 경계는 절곡되는 형상을 가질 수 있다. 또한, 상기 관통 실리콘 비아(168)에 포함되는 제2 베리어 패턴(162a)은 패드 패턴(116)에 포함되는 제1 베리어 패턴(112)의 상부면의 적어도 일부와 접촉할 수 있다.
도 13은 도 1에 도시된 반도체 소자를 포함하는 멀티-칩 패키지를 나타낸 단면도이다.
도 13을 참조하면, 본 실시예에 따른 멀티-칩 패키지는 패키지 기판(300), 제 1 반도체 소자(190), 제 2 반도체 소자(200), 제 1 및 제 2 도전성 범프(400, 410)들, 몰딩 부재(500) 및 외부 접속 단자(600)들을 포함할 수 있다.
상기 패키지 기판(300)은 절연 기판 및 도전 패턴들을 포함할 수 있다. 상기 도전 패턴들은 절연 기판 내에 형성될 수 있다. 상기 도전 패턴들 각각은 상기 절연 기판의 상부면을 통해 노출된 상단, 및 상기 절연 기판의 하부면을 통해 노출된 하단을 가질 수 있다.
상기 제 1 반도체 소자(190)은 상기 패키지 기판(300)의 상부면에 배치될 수 있다. 본 실시예에서, 상기 제 1 반도체 소자(190)은 도 1에 도시된 반도체 소자의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
상기 제1 반도체 소자(190)에서, 상기 관통 실리콘 비아(168)의 상부면과 접촉하는 상부 패드(180)가 더 구비될 수 있다. 또한, 상기 상부 패드(180) 양 측에는 상부 절연막(182)이 더 구비될 수 있다.
상기 제 1 도전성 범프(400)는 상기 패키지 기판(300)과 제 1 반도체 소자(190) 사이에 개재될 수 있다. 예시적인 실시예에서, 상기 제 1 도전성 범프(400)는 상기 패키지 기판(300)의 도전 패턴의 상단과 상기 제 1 반도체 소자(190)의 패드 전극과 각각 접촉할 수 있다. 따라서, 상기 패키지 기판(300) 및 제1 반도체 소자(190)는 상기 제1 도전성 범프(400)에 의해 전기적으로 연결될 수 있다.
상기 제 2 반도체 소자(200)은 상기 제 1 반도체 소자(190) 상에 적층될 수 있다. 상기 제 2 반도체 소자(200)은 패드(210)를 포함할 수 있다. 패드(210)는 제 2 반도체 소자(200)의 하부면에 배치될 수 있다.
상기 제 2 도전성 범프(410)는 제 1 반도체 소자(190)과 제 2 반도체 소자(200) 사이에 개재될 수 있다. 예시적인 실시예에서, 상기 제 2 도전성 범프(410)는 제 1 반도체 소자(190)의 상부 패드(180) 와 제 2 반도체 소자(200)의 패드(210)와 각각 접촉할 수 있다. 따라서, 상기 제1 반도체 소자(190)의 관통 실리콘 비아(168)와 제2 반도체 소자(200)를전기적으로 연결시킬 수 있다.
상기 몰딩 부재(500)는 상기 패키지 기판(300)의 상부면에 형성되어, 제 1 반도체 소자(190)과 제 2 반도체 소자(200)을 덮을 수 있다. 몰딩 부재(500)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기 외부 접속 단자(600)들은 패키지 기판(300)의 하부면에 실장될 수 있다. 외부 접속 단자(600)들은 패키지 기판(300)의 도전 패턴과 전기적으로 연결될 수 있다. 상기 외부 접속 단자(600)들은 솔더 볼을 포함할 수 있다.
본 실시예에서는, 멀티-칩 패키지가 2개의 적층된 반도체 소자(190, 200)들을 포함하는 것으로 예시하였다. 다른 실시예로서, 멀티-칩 패키지는 3개 이상의 반도체 소자들을 포함할 수도 있다. 이러한 경우, 최상부에 배치된 반도체 소자를 제외한 나머지 반도체 소자들은 도 1에 도시된 반도체 소자(190)의 관통 실리콘 비아를 포함할 수 있다.
상기된 본 실시예들에 따르면, 상기 관통 실리콘 비아는 구리 오염물이 포함되지 않을 수 있다. 따라서, 상기 구리 오염물에 의해 발생되는 신뢰성 불량이 감소될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100a : 기판 110 : 제1 층간 절연막
116 : 패드 패턴 112 : 제1 베리어 패턴
113 : 제1 시드 구리 패턴 114 : 제1 구리 패턴
118 : 제2 층간 절연막 152b : 절연 라이너
154 : 희생막 160 : 비아홀
162a : 제2 베리어 패턴 164a : 제2 시드 구리 패턴
166a : 제2 구리 패턴 168 : 관통 실리콘 비아

Claims (10)

  1. 기판의 제1 면을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막의 하부 표면 상에 배치되고, 제1 구리 패턴을 포함하는 패드 패턴; 및
    상기 기판 및 제1 층간 절연막을 관통하여 상기 패드 패턴의 제1 구리 패턴과 접촉하는 관통 실리콘 비아를 포함하고,
    상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하는 제1 부분 과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴 부위까지 연장되는 제2 부분을 포함하고,
    상기 제1 부분과 상기 제2 부분의 경계는 절곡된 형상을 갖는 반도체 소자.
  2. 제 1 항에 있어서, 상기 기판과 상기 제1 층간 절연막 계면에서의 제1 부분의 폭은 상기 패드 패턴 상부면에서의 제2 부분의 폭보다 큰 반도체 소자.
  3. 제 1 항에 있어서, 상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하고 상기 패드 패턴의 표면의 일부를 노출하는 비아홀 내에 구비되는 반도체 소자.
  4. 제 3 항에 있어서, 상기 관통 실리콘 비아는 제2 베리어 패턴, 제2 시드 구리 패턴 및 제2 구리 패턴을 포함하고, 상기 제2 베리어 패턴 및 제2 시드 구리 패턴의 적층 구조는 상기 비아홀의 표면 프로파일을 따라 구비되고, 상기 제2 구리 패턴은 상기 제2 시드 구리 패턴 상에 구비되는 반도체 소자.
  5. 제 1 항에 있어서, 상기 패드 패턴은 상기 제1 구리 패턴, 제1 시드 구리 패턴 및 제1 베리어 패턴을 포함하고, 상기 제1 시드 구리 패턴 및 제1 베리어 패턴의 적층 구조는 상기 제1 구리 패턴의 상부면 및 측벽을 덮는 반도체 소자.
  6. 제 1 항에 있어서, 상기 관통 실리콘 비아의 측벽을 둘러싸고, 그 저면이 상기 제1 층간 절연막의 상부 표면과 상기 패드 패턴의 상부면 사이에 위치하는 반도체 소자.
  7. 기판의 제1 면을 덮는 제1 층간 절연막을 형성하고;
    상기 제1 층간 절연막의 하부 표면 상에, 제1 구리 패턴 및 상기 제1 구리패턴의 상부면 및 측벽을 덮는 제1 베리어 패턴을 포함하는 패드 패턴을 형성하고;
    상기 기판 및 제1 층간 절연막을 관통하고, 상기 패드 패턴의 제1 구리 패턴의 표면 일부를 노출하는 비아홀을 형성하고; 그리고,
    상기 비아홀 내에 상기 패드 패턴의 제1 구리 패턴과 접촉하는 관통 실리콘 비아를 형성하고,
    상기 관통 실리콘 비아는 상기 기판 및 제1 층간 절연막을 관통하는 제1 부분과, 상기 제1 부분 아래로부터 상기 패드 패턴의 제1 구리 패턴 부위까지 연장되는 제2 부분을 포함하고,
    상기 제1 부분과 상기 제2 부분의 경계는 절곡된 형상을 갖는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 비아홀을 형성하는 것은,
    상기 기판 및 제1 층간 절연막을 관통하여 상기 제1 구리 패턴은 노출되지 않으면서 상기 패드 패턴의 상부면을 노출하는 제1 비아홀을 형성하고;
    상기 기판의 제1 면과 반대면인 제2 면과 상기 제1 비아홀의 측벽 및 저면 상에 컨포멀하게 희생막을 형성하고;
    상기 제1 비아홀 저면의 희생막 및 그 하부의 상기 패드 패턴의 제1 구리 패턴의 표면을 식각하여 상기 제1 비아홀보다 좁은 폭을 갖는 제2 비아홀을 형성하고; 그리고
    식각에 의해 발생된 구리 오염물이 부착된 희생막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서, 상기 희생막을 제거하는 것은 등방성 식각 공정으로 수행하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서, 상기 희생막은 티타늄 또는 티타늄 질화물을 스퍼터링 방식으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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