DE102015110731A1 - Hybride bondinselstruktur - Google Patents

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Abstract

Die vorliegende Erfindung betrifft einen mehrdimensionalen integrierten Chip, der eine Umverdrahtungsschicht aufweist, die sich vertikal zwischen integrierten Chip-Dies erstreckt, die seitlich von einer rückwärtigen Bondinsel versetzt sind. Der mehrdimensionale integrierte Chip weist einen ersten integrierten Chip-Die mit ersten mehreren Metallverbindungsschichten auf, die innerhalb einer ersten dielektrischen Zwischenschicht angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist. Der mehrdimensionale integrierte Chip weist auch einen zweiten integrierten Chip-Die mit zweiten mehreren Metallverbindungsschichten auf, die innerhalb einer zweiten dielektrischen Zwischenschicht angeordnet sind, die an die erste ILD-Schicht anstößt. Eine Bondinsel ist innerhalb einer Aussparung angeordnet, die sich durch das zweite Halbleitersubstrat erstreckt. Eine Umverdrahtungsschicht erstreckt sich vertikal zwischen den ersten mehreren Metallverbindungsschichten und den zweiten mehreren Metallverbindungsschichten an einer Position, die seitlich von der Bondinsel versetzt ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Ein mehrdimensionaler integrierter Chip ist eine integrierte Schaltung, die mehrere Substrate oder Dies aufweist, die vertikal aufeinander gestapelt und elektrisch untereinander verbunden sind. Dadurch, dass die gestapelten Substrate oder Dies elektrisch untereinander verbunden sind, wirkt der mehrdimensionale integrierte Chip als ein einziges Bauelement, was gegenüber herkömmlichen integrierten Chips eine verbesserte Leistung, einen verringerten Stromverbrauch und einen verringerten Platzbedarf bietet. Aus diesem Grund bieten mehrdimensionale integrierte Chips eine Möglichkeit bereit, die Leistungs/Kostenanforderungen der integrierten Schaltungen der nächsten Generation ohne weitere lithographische Skalierung auch weiterhin zu erfüllen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein besseres Verständnis der Gesichtspunkte der vorliegenden Offenbarung ergibt sich aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren. Es sei erwähnt, dass gemäß der Standardpraxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Deutlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden. Es zeigen:
  • 1 eine Veranschaulichung einiger Ausführungsformen eines gestapelten integrierten Chips, der eine rückwärtige Bondinsel aufweist;
  • 2A bis 6 Veranschaulichungen einiger alternativer Ausführungsformen eines gestapelten integrierten Chips, der eine rückwärtige Bondinsel aufweist;
  • 7 eine Veranschaulichung einiger zusätzlicher Ausführungsformen eines Bildsensors mit gestapeltem integriertem Chip, der eine rückwärtige Bondinsel für einen rückwärtig belichteten (engl. Backside Illuminated – BSI) Bildsensor aufweist;
  • 8 eine Veranschaulichung einiger zusätzlicher Ausführungsformen eines rückwärtig belichteten (engl. Backside Illuminated – BSI) Bildsensors;
  • 9 eine Veranschaulichung eines Ablaufdiagramms einiger Ausführungsformen eines Verfahrens zum Bilden eines gestapelten integrierten Chips, der eine rückwärtige Bondinsel aufweist;
  • 10A bis 17 Veranschaulichungen einiger Ausführungsformen von Querschnittsansichten, die ein Verfahren zum Bilden eines gestapelten integrierten Chips zeigen, der eine rückwärtige Bondinsel aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Ausführung verschiedener Merkmale des bereitgestellten Erfindungsgegenstandes bereit. Spezifische Beispiele von Bauelementen und Anordnungen werden in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Bei diesen handelt es sich selbstverständlich lediglich um Beispiele und mit ihnen wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und können auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart, dass das erste und das zweite Merkmal sich nicht in direktem Kontakt befinden. Ferner kann es sein, dass in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Deutlichkeit und schreibt nicht an sich eine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können hier zur Vereinfachung der Beschreibung und zur Beschreibung einer Beziehung eines Elements oder eines Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, Begriffe verwendet werden, die räumliche Beziehungen ausdrücken, wie beispielsweise „darunter”, „unter”, „tiefer”, „über”, „höher” und dergleichen. Mit den Begriffen, die räumliche Beziehungen angeben, wird beabsichtigt, dass diese zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung unterschiedliche Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen räumlicher Beziehungen, die hier verwendet werden, können auf ähnliche Weise dementsprechend ausgelegt werden.
  • Dreidimensionale integrierte Chips (3DIC) werden durch Stapeln mehrerer integrierter Chip-Dies aufeinander hergestellt. Die mehreren integrierten Chip-Dies werden getrennt durch Bilden einer oder mehrerer Metallisierungsschichten innerhalb von ILD-Schichten gebildet, die über separaten Halbleitersubstraten liegen. Eine oder mehrere Umverdrahtungsschichten werden dann innerhalb der ILD-Schichten über den Metallisierungsschichten gebildet und ein Planarisierungsverfahren (z. B. ein chemisch mechanisches Polierverfahren) wird durchgeführt, um eine ebene Fläche zu bilden, die die Umverdrahtungsschichten und die ILD-Schicht umfasst. Die ebenen Flächen des separaten integrierten Chip-Dies werden dann derart zusammengebracht, dass die Umverdrahtungsschichten des separaten integrierten Chip-Dies aneinanderstoßen. Eine Bondinsel wird anschließend innerhalb einer Aussparung gebildet, die sich vertikal durch ein oberes Substrat zu einer darunterliegenden Metallisierungsschicht erstreckt, derart, dass eine elektrische Verbindung zwischen der Bondinsel und dem mehrdimensionalen integrierten Chip bereitgestellt wird.
  • Wenn das Planarisierungsverfahren auf dem separaten integrierten Chip-Die durchgeführt wird, kann eine obere Fläche der Umverdrahtungsschicht sich „vertiefen”, um eine konkave Fläche zu bilden, die unter die umgebende ILD-Schicht fällt. Wenn die ebenen Flächen von zwei integrierten Chip-Dies anschließend zusammengebracht werden, kommen die konkaven Flächen zusammen, um eine oder mehrere Blasen an der Grenzfläche zwischen den zwei integrierten Chip-Dies zu bilden. Die Blasen (ihren zu einer strukturellen Schwächung eines Gebiets unter der Bondinsel, derart, dass, wenn eine Kraft, die verwendet wird, um eine Bonding-Struktur auf der Bondinsel zu bilden, zu groß ist, die Struktur, die unter der Bondinsel liegt, sich spalten kann und der mehrdimensionale integrierte Chip beschädigt werden kann.
  • Die vorliegende Offenbarung betrifft einen mehrdimensionalen integrierten Chip, der eine Umverdrahtungsschicht oder Umverteilungsschicht (RDL) aufweist, die sich vertikal zwischen integrierten Chip-Dies erstreckt, die seitlich von einer rückwärtigen Bondinsel versetzt sind, und ein entsprechendes Verfahren zu dessen Bildung. In einigen Ausführungsformen weist der mehrdimensionale integrierte Chip ein erstes integriertes Chip-Die mit ersten mehreren Metallverbindungsschichten auf, die innerhalb einer ersten dielektrischen Zwischenschicht (engl. „Inter-Level Dielectric” – ILD) angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist. Der mehrdimensionale integrierte Chip weist auch ein zweites integriertes Chip-Die mit zweiten mehreren Metallverbindungsschichten auf, die innerhalb einer zweiten ILD-Schicht angeordnet sind, die mit der ersten ILD-Schicht aneinanderstößt. Eine Bondinsel ist innerhalb einer Aussparung angeordnet, die sich durch das zweite Halbleitersubstrat erstreckt. Eine Umverdrahtungsschicht erstreckt sich vertikal zwischen den ersten mehreren Metallverbindungsschichten und den zweiten mehreren Metallverbindungsschichten an einer Position, die seitlich von der Bondinsel versetzt ist. Da die Umverdrahtungsschicht seitlich von der Bondinsel versetzt ist, ist ein Gebiet, das unter der Bondinsel liegt, frei von Blasen entlang der Grenzfläche zwischen dem ersten integrierten Chip-Die und dem zweiten integrierten Chip-Die. Ohne Blasen, die unter der Bondinsel liegen, wird die strukturelle Unversehrtheit der Bondinsel erhöht, wodurch ein Reißen und eine Beschädigung des mehrdimensionalen integrierten Chips verringert werden.
  • 1 veranschaulicht einige Ausführungsformen eines gestapelten integrierten Chips 100, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 100 umfasst einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 110. Der erste integrierte Chip-Die 102 umfasst einen ersten Back-End-Of-The-Line (BEOL) Metallisierungsstapel 108, der auf einer Vorderseite 104a eines ersten Halbleitersubstrats 104 angeordnet ist. Der erste BEOL-Metallisierungsstapel 108 umfasst eine oder mehrere Metallverbindungsschichten, die innerhalb einer ersten dielektrischen Zwischenschicht (engl. Inter-Layer Dielectric – ILD) 106 angeordnet ist oder sind, die ein oder mehrere ILD-Materialien umfasst (z. B. ein Low-k-Dielektrikum, Siliziumdioxid usw.). In einigen Ausführungsformen kann das erste Halbleitersubstrat 104 ein Bauelementgebiet 105 umfassen, das mehrere Halbleiter-Bauelemente (z. B. Transistorbauelemente, Kondensatoren, Induktoren usw.) und/oder MEMS-Bauelemente aufweist.
  • Der zweite integrierte Chip-Die 102 umfasst einen zweiten Back-End-Of-The-Line (BEOL) Metallisierungsstapel 116, der auf einer Vorderseite 112a eines zweiten Halbleitersubstrats 112 angeordnet ist. Der zweite BEOL-Metallisierungsstapel 116 weist eine oder mehrere Metallverbindungsschichten auf, die innerhalb einer zweiten ILD-Schicht 114 angeordnet sind, die ein oder mehrere ILD-Materialien umfasst. In einigen Ausführungsformen kann das zweite Halbleitersubstrat 112 zum Beispiel integrierte Chipbauelemente, Bilderzeugungsbauelemente oder MEMs-Bauelemente umfassen. Der erste integrierte Chip-Die 102 ist vertikal auf dem zweiten integrierten Chip-Die 110 in einer Face-to-Face (F2F) Ausgestaltung gestapelt, derart, dass die erste ILD-Schicht 106 mit der zweiten ILD-Schicht 114 aneinanderstößt.
  • Eine Bondinsel 120, die in elektrischem Kontakt mit dem zweiten BEOL-Metallisierungsstapel 116 steht, ist innerhalb einer Aussparung 122 angeordnet, die sich durch einen Abschnitt des zweiten Halbleitersubstrats 112 erstreckt (z. B. von der Vorderseite 112a des Substrats zu einer Rückseite 112b des Substrats). Die Bondinsel 120 umfasst ein leitfähiges Material (z. B. ein Metall, wie beispielsweise Aluminium) und weist eine obere Fläche auf, die durch die Aussparung 122 freiliegt. Die Bondinsel 120 ist ausgestaltet, um eine elektrische Verbindung zwischen dem gestapelten integrierten Chip 100 und einem externen Bauelement bereitzustellen. Zum Beispiel kann ein Lötkontakthügel (nicht gezeigt) auf der Bondinsel 120 gebildet sein, um die Bondinsel 120 mit einem externen E/A-Anschluss eines integrierten Chip-Packages zu verbinden. In einigen Ausführungsformen kann die Bondinsel 120 eine geschlitzte Bondinsel umfassen. Die geschlitzte Bondinsel umfasst Vorsprünge 120b, die sich von einer unteren Fläche eines Basisgebiets 120a vertikal nach außen zu einer darunterliegenden Metallverbindungsschicht innerhalb des zweiten BEOL-Metallisierungsstapels 116 erstrecken. In einigen Ausführungsformen sind Inselöffnungen 124 innerhalb einer oberen Fläche des Basisgebiets 120a angeordnet. Die Inselöffnungen 124 können sich vertikal bis in die Vorsprünge 120b erstrecken.
  • Eine erste Metallleitschicht 109, die innerhalb des ersten BEOL-Metallisierungsstapels 108 angeordnet ist, erstreckt sich seitlich von einem Bondinselbereich 126 nach außen, der unter der Bondinsel 120 liegt. In einigen Ausführungsformen können innerhalb des Bondinselbereichs 126 der erste BEOL-Metallisierungsstapel 108 und/oder der zweite BEOL-Metallisierungsstapel 116 eine massive Bondinsel sein, die Metalldurchkontaktierungen aufweist, die zwischen einer oder mehreren massiven Metalldrahtschichten angeordnet sind (z. B. eine massive Metalldrahtzwischenschicht und/oder eine massive obere Metalldrahtschicht). In anderen Ausführungsformen können innerhalb des ersten Bondinselbereichs 126 der erste BEOL-Metallisierungsstapel 108 und/oder der zweite BEOL-Metallisierungsstapel 116 eine geschlitzte Bondinsel sein, die Metalldurchkontaktierungen aufweist, die zwischen einer oder mehreren geschlitzten Metalldrahtschichten angeordnet sind (z. B. eine geschlitzte Metalldrahtzwischenschicht und/oder eine geschlitzte obere Metalldrahtschicht). In einigen Ausführungsformen erstreckt sich die erste Metallleitschicht 109 seitlich über eine benachbarte Metalldrahtschicht hinaus. Auf ähnliche Weise erstreckt sich eine zweite Metallleitschicht 117, die innerhalb des zweiten BEOL-Metallisierungsstapels 116 angeordnet ist, seitlich von dem Bondinselbereich 126 in eine gleiche Richtung wie die erste Metallleitschicht 109 nach außen.
  • Die erste Metallleitschicht 109 ist elektrisch über eine Umverdrahtungsstruktur 118, die seitlich von der Bondinsel 120 versetzt ist, mit der zweiten Metallleitschicht 117 verbunden. Die Umverdrahtungsstruktur 118 umfasst ein leitfähiges Material, das sich vertikal von innerhalb der ersten ILD-Schicht 106 bis in die zweite ILD-Schicht 114 erstreckt. In einigen Ausführungsformen kann die Umverdrahtungsstruktur 118 zum Beispiel Kupfer und/oder Aluminium umfassen. Da die Umverdrahtungsstruktur 118 seitlich von der Bondinsel 120 versetzt ist, ist der Bondinselbereich 126 frei von einer Leitung zwischen dem ersten BEOL-Metallisierungsstapel 108 und dem zweiten BEOL-Metallisierungsstapel 116.
  • In einigen Ausführungsformen kann die Umverdrahtungsstruktur 118 eine Blase oder einen Hohlraum 119 umfassen, die/der entlang einer Grenzfläche 128 zwischen dem ersten integrierten Chip-Die 102 und dem zweiten integrierten Chip-Die 110 angeordnet ist. Da die Umverdrahtungsstruktur 118 indes seitlich von dem Bondinselbereich 126 versetzt ist, ist der Bondinselbereich 126 frei von Hohlräumen entlang der Grenzfläche zwischen dem ersten integrierten Chip-Die 102 und dem zweiten integrierten Chip-Die 110. Ohne Hohlräume, die unter der Bondinsel 120 liegen, kann eine Bonding-Struktur (z. B. eine Drahtbondkugel) auf der Bondinsel 120 gebildet werden, ohne die darunterliegende Struktur des gestapelten integrierten Chips 100 zu beschädigen.
  • 2A veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines gestapelten integrierten Chips 200, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 200 weist einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 201 auf, der vertikal auf dem ersten integrierten Chip-Die 102 in einer F2F-Ausgestaltung gestapelt ist. Der erste integrierte Chip-Die 102 umfasst einen ersten BEOL-Metallisierungsstapel 204, der innerhalb einer ersten ILD-Schicht 202 angeordnet ist, die auf einer Vorderseite eines ersten Halbleitersubstrats 104 angeordnet ist. Der erste BEOL-Metallisierungsstapel 204 umfasst erste mehrere Metallverbindungsschichten, die abwechselnde Schichten aus Metalldrähten 206a umfassen (die ausgestaltet sind, um seitliche Verbindungen bereitzustellen) und Metalldurchkontaktierungen 208a (die ausgestaltet sind, um vertikale Verbindungen bereitzustellen). Die ersten mehreren Metallverbindungsschichten umfassen ferner eine erste obere Metalldrahtschicht 210 (z. B. eine obere Metalldrahtschicht innerhalb des ersten BEOL-Metallisierungsstapels 208), die sich seitlich zu einer Position außerhalb eines Bondinselbereichs 126 erstreckt (z. B. zu einer Position, die seitlich von der geschlitzten Bondinsel 226 versetzt ist).
  • Der zweite integrierte Chip-Die 201 umfasst einen zweiten BEOL-Metallisierungsstapel 214, der innerhalb einer zweiten ILD-Schicht 212 angeordnet ist, die auf einer Vorderseite eines zweiten Halbleitersubstrats 224 angeordnet ist. Der zweite BEOL-Metallisierungsstapel 214 umfasst zweite mehrere Metallverbindungsschichten, die eine Bondinselschicht 216 und eine zweite obere Metalldrahtschicht 218 umfassen (z. B. eine obere Metalldrahtschicht innerhalb des zweiten BEOL-Metallisierungsstapels 214), die vertikal durch ein/e oder mehrere Metalldrähte 206b und Metalldurchkontaktierungen 208b getrennt sind. In einigen Ausführungsformen kann die Bondinselschicht 216 eine erste Metallverbindungsschicht (z. B. eine „unterste” Metalldrahtschicht innerhalb des zweiten BEOL-Metallisierungsstapels 214) umfassen. Die zweite obere Metalldrahtschicht 218 erstreckt sich seitlich zu einer Position außerhalb eines Bondinselbereichs 126 (z. B. zu einer Position, die seitlich von einer geschlitzten Bondinsel 226 versetzt ist).
  • Die ersten und zweiten mehreren Metallverbindungsschichten sind in einer Bondinselausgestaltung aufeinander gestapelt, die die vertikal aufeinander gestapelten Metalldrähte 206 und Metalldurchkontaktierungen 208 aufweist, um der darüberliegenden geschlitzten Bondinsel 226 eine strukturelle Stabilität bereitzustellen. Die gestapelten Metalldurchkontaktierungen 208 sind seitlich zwischen unterschiedlichen Metalldurchkontaktierungsschichten ausgerichtet. In einigen Ausführungsformen können die Metalldrähte 206 und Metalldurchkontaktierungen 208 in einer periodischen Struktur angeordnet sein. In einigen Ausführungsformen können die ersten und/oder zweiten mehreren Metallverbindungsschichten eine geschlitzte Struktur aufweisen. In solchen Ausführungsformen können die Metalldrähte 206b und Metalldurchkontaktierungen 208b innerhalb der zweiten mehreren Metallverbindungsschichten mehrere Säulenstrukturen aufweisen, die seitlich voneinander getrennt sind und sich vertikal zwischen der oberen Metalldrahtschicht 218 und der Bondinselschicht 216 erstrecken. In anderen Ausführungsformen können die ersten und/oder zweiten mehreren Metallverbindungsschichten Metalldrähte mit einer massiven Struktur aufweisen. In solchen Ausführungsformen können die Metalldrähte 206b zwischen der oberen Metalldrahtschicht 218 und der Bondinselsicht 216 eine massive Struktur aufweisen, die sich seitlich zwischen mehreren Metalldurchkontaktierungen 208b auf einer gleichen Metalldurchkontaktierungsschicht erstreckt. In einigen Ausführungsformen erstrecken sich die erste obere Metalldrahtschicht 210 und die zweite obere Metalldrahtschicht 218 seitlich an den mehreren Metallverbindungsschichten in der Bondinselausgestaltung vorbei.
  • In einigen Ausführungsformen können die erste ILD-Schicht 202 und die zweite ILD-Schicht 212 ein oder mehrere Low-k-Dielektrika (d. h. ein Dielektrikum mit einer Dielektrizitätskonstante von unter etwa 3.9), ein Ultra-Low-k-Dielektrikum oder ein Oxid umfassen. In einigen Ausführungsformen können die ersten und zweiten mehreren Metallverbindungsschichten Aluminium, Kupfer, Wolfram oder irgendein anderes Metall umfassen.
  • Eine Umverdrahtungsstruktur 220, die ausgestaltet ist, um eine elektrische Verbindung zwischen dem ersten BEOL-Metallisierungsstapel 204 und dem zweiten BEOL-Metallisierungsstapel 214 bereitzustellen, befindet sich an einer Position, die seitlich von dem Bondinselbereich 126 versetzt ist (z. B. an einer Position, die seitlich von der geschlitzten Bondinsel 226 versetzt ist). Die Umverdrahtungsstruktur 220 umfasst eine erste Umverdrahtungsschicht 220a und eine zweite Umverdrahtungsschicht 220b. Die erste Umverdrahtungsschicht 220a stößt mit der ersten oberen Metalldrahtschicht 210 an einer Position aneinander, die seitlich außerhalb eines Bondinselbereichs 126 liegt. Die zweite Umverdrahtungsschicht 220b stößt mit der zweiten oberen Metalldrahtschicht 218 an einer Position aneinander, die seitlich außerhalb eines Bondinselbereichs 126 liegt. In einigen Ausführungsformen weisen die erste Umverdrahtungsschicht 220a und die zweite Umverdrahtungsschicht 220b konkave Flächen auf, die aufeinandertreffen, um eine Blase 222 an einer Grenzfläche zwischen dem gestapelten integrierten Chip-Die zu bilden.
  • Eine Aussparung 232 ist in einer Rückseite des zweiten Halbleitersubstrats 224 angeordnet. Eine Pufferschicht 228 ist entlang von Innenflächen der Aussparung 232 angeordnet. In einigen Ausführungsformen ist die Pufferschicht 228 auf die Aussparung 232 begrenzt. In anderen Ausführungsformen kann sich die Pufferschicht 228 von der Aussparung 232 nach außen erstrecken. In einigen Ausführungsformen kann die Pufferschicht 228 eine dünne ein- oder mehrschichtige dielektrische Schicht umfassen, die ein Oxid (z. B. Siliziumdioxid), ein Nitrid (z. B. Siliziumnitrid) und/oder ein High-k-Dielektrikum (d. h. das eine Dielektrizitätskonstante aufweist, die höher als etwa 3.9 ist) umfasst.
  • Eine geschlitzte Bondinsel 226 ist innerhalb der Aussparung 232 an einer Position angeordnet, die über der Pufferschicht 228 liegt. Die geschlitzte Bondinsel 226 umfasst Vorsprünge 226b, die sich vertikal von einem Basisgebiet 226a durch die Pufferschicht 228 zu der Bondinselschicht 216 erstrecken. In verschiedenen Ausführungsformen kann die geschlitzte Bondinsel 226 ein leitfähiges Material aufweisen, wie zum Beispiel Kupfer und/oder Aluminium. Eine dielektrische Schicht 230 ist innerhalb der Aussparung 232 an einer Stelle über der geschlitzten Bondinsel 226 angeordnet. In einigen Ausführungsformen kann die dielektrische Schicht 230 ein Oxid, wie beispielsweise Siliziumdioxid, umfassen. Eine Öffnung 234 erstreckt sich vertikal durch die dielektrische Schicht 230, um eine obere Fläche der geschlitzten Bondinsel 226 freizulegen.
  • 2B veranschaulicht eine Draufsicht 236 einiger Ausführungsformen des gestapelten integrierten Chips 200, der entlang einer Linie A-A' von 2A gezeigt ist.
  • Wie in der Draufsicht 236 gezeigt, kann die zweite obere Metalldrahtschicht 218 eine massive Bondinselausgestaltung umfassen, die eine Metallplatte 218a innerhalb des Bondinselbereichs 126 aufweist, der unter der geschlitzten Bondinsel liegt (z. B. das Element 226 von 2A). Erweiterungen 218b stehen von der Metallplatte 218a nach außen zu einem Umverdrahtungsanschlussflächenbereich 218c hervor, der ausgestaltet ist, um Kontakt mit mehreren Umverdrahtungsstrukturen 220 herzustellen. In einigen Ausführungsformen erstrecken sich die Metallplatte 218a und der Umverdrahtungsanschlussflächenbereich 218c ununterbrochen in eine erste Richtung 238 entlang mehrerer Erweiterungen 218b, die sich entlang einer zweiten Richtung 240 erstrecken und in der ersten Richtung 238 voneinander getrennt sind.
  • Man wird verstehen, dass die Draufsicht 236 ein nicht einschränkendes Beispiel der zweiten oberen Metalldrahtschicht 218 für eine massive Bondinselausgestaltung ist. In anderen Ausführungsformen kann die zweite obere Metalldrahtschicht 218 eine alternative Struktur aufweisen, wie beispielsweise eine nicht massive Struktur für eine geschlitzte Bondinselausgestaltung.
  • 3 veranschaulicht einige alternative Ausführungsformen eines gestapelten integrierten Chips 300, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 300 umfasst einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 302, der vertikal auf dem ersten integrierten Chip-Die 102 gestapelt ist. Der erste integrierte Chip-Die 102 umfasst einen ersten BEOL-Metallisierungsstapel 204, der eine erste obere Metalldrahtschicht 210 aufweist, die sich horizontal zu einer Position erstreckt, die seitlich von einer geschlitzten Bondinsel 226 versetzt ist. Der zweite integrierte Chip-Die 302 umfasst einen zweiten BEOL-Metallisierungsstapel 304, der eine Metallzwischenverbindungsschicht 306 umfasst, die vertikal zwischen einer Bondinselschicht 216 (die mit der geschlitzten Bondinsel 226 aneinanderstößt) und einer zweiten oberen Metalldrahtschicht 218 angeordnet ist. Die Metallzwischenverbindungsschicht 306 erstreckt sich horizontal zu einer Position, die seitlich von der geschlitzten Bondinsel 226 versetzt ist.
  • Eine Umverdrahtungsstruktur 220 bildet eine elektrische Verbindung, die sich zwischen der ersten oberen Metalldrahtschicht 210 und der Metallzwischenverbindungsschicht 306 an einer Position erstreckt, die seitlich von der geschlitzten Bondinsel 226 versetzt ist. Die Umverdrahtungsstruktur 220 umfasst eine erste Umverdrahtungsschicht 220a, die mit der ersten oberen Metalldrahtschicht 210 aneinanderstößt, und eine zweite Umverdrahtungsschicht 220b, die über eine oder mehrere verbindende Metallverbindungsschichten 308 mit der Metallzwischenverbindungsschicht 306 verbunden ist
  • 4 veranschaulicht einige alternative Ausführungsformen eines gestapelten integrierten Chips 400, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 400 umfasst einen ersten integrierten Chip-Die 402 und einen zweiten integrierten Chip-Die 302, der vertikal auf dem ersten integrierten Chip-Die 402 gestapelt ist. Der erste integrierte Chip-Die 402 umfasst einen ersten BEOL-Metallisierungsstapel 404, der eine erste Metallzwischenverbindungsschicht 406 aufweist, die vertikal zwischen einem ersten Halbleitersubstrat 104 und einer ersten oberen Metallschicht 210 angeordnet ist. Die erste Metallzwischenverbindungsschicht 406 erstreckt sich horizontal zu einer Position, die seitlich von der geschlitzten Bondinsel 226 versetzt ist. Der zweite integrierte Chip-Die 302 umfasst einen zweiten BEOL-Metallisierungsstapel 304, der eine zweite Metallzwischenverbindungsschicht 306 umfasst, die vertikal zwischen einer Bondinselschicht 216 und einer zweiten oberen Metalldrahtschicht 218 angeordnet ist. Die zweite Metallzwischenverbindungsschicht 306 erstreckt sich horizontal zu einer Position, die seitlich von der geschlitzten Bondinsel 226 versetzt ist.
  • Eine Umverdrahtungsstruktur 220 bildet eine elektrische Verbindung, die sich zwischen der ersten Metallzwischenverbindungsschicht 406 und der zweiten Metallzwischenverbindungsschicht 306 an einer Position erstreckt, die seitlich von der geschlitzten Bondinsel 226 versetzt ist. Die Umverdrahtungsstruktur 220 umfasst eine erste Umverdrahtungsschicht 220a, die mittels einer oder mehrerer erster verbindender Metallverbindungsschichten 408 mit der ersten Metallzwischenverbindungsschicht 406 verbunden ist, und eine zweite Umverdrahtungsschicht 220b, die mittels einer oder mehrerer zweiter verbindender Metallverbindungsschichten 308 mit der zweiten Metallzwischenverbindungsschicht 306 verbunden ist.
  • 5 veranschaulicht einige alternative Ausführungsformen eines gestapelten integrierten Chips 500, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 500 umfasst einen ersten integrierten Chip-Die 402 und einen zweiten integrierten Chip-Die 502, der vertikal auf dem ersten integrierten Chip-Die 402 gestapelt ist. Der zweite integrierte Chip-Die 502 weist eine obere Metalldrahtschicht 504 auf, die eine geschlitzte Struktur umfasst. Die geschlitzte Struktur umfasst mehrere Segmente 504a bis 504n, die seitlich voneinander getrennt sind. Die mehreren Segmente 504a bis 504n sind jeweils mit benachbarten Metalldurchkontaktierungen 208 verbunden, die eines oder mehrere von den mehreren Segmenten 504a bis 504n an eine zweite Metallzwischenverbindungsschicht 306 koppeln, die an eine Umverdrahtungsstruktur 220 gekoppelt ist.
  • 6 veranschaulicht eine Querschnittsansicht von einigen alternativen Ausführungsformen eines gestapelten integrierten Chips 600, der eine rückwärtige Bondinsel aufweist.
  • Der gestapelte integrierte Chip 600 umfasst einen ersten integrierten Chip-Die 602 und einen zweiten integrierten Chip-Die 302, der vertikal auf dem ersten integrierten Chip-Die 602 gestapelt ist. Der zweite integrierte Chip-Die 302 weist zweite mehrere Metallverbindungsschichten auf, die in einer Bondinselausgestaltung aufeinander gestapelt sind (z. B. in einer geschlitzten oder massiven Inselausgestaltung), die Metalldrähte und Metalldurchkontaktierungen aufweist, die vertikal aufeinander gestapelt sind, um strukturelle Stabilität für eine darüberliegende geschlitzte Bondinsel 226 bereitzustellen. Das erste integrierte Chip-Die 602 umfasst mehrere Metalldrahtschichten 604 und Metalldurchkontaktierungsschichten 606, die ausgestaltet sind, um Leitung für logische integrierte Schaltungselemente bereitzustellen. Die mehreren Metalldrahtschichten 604 und Metalldurchkontaktierungsschichten 606 sind nicht in einer Bondinselausgestaltung angeordnet. Zum Beispiel sind die Metalldurchkontaktierungsschichten 606 (z. B. eine erste Durchkontaktierungsschicht und eine darüberliegende zweite Durchkontaktierungsschicht) nicht in einer seitlichen Richtung innerhalb eines Bondinselbereichs 126 ausgerichtet, der unter der geschlitzten Bondinsel 226 liegt.
  • 7 veranschaulicht einige zusätzliche Ausführungsformen eines rückwärtig belichteten Bildsensors (BSI) 700, der eine rückwärtige Bondinsel aufweist.
  • Der BSI-Bildsensor 700 umfasst einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 702, der vertikal auf dem ersten integrierten Chip-Die 102 gestapelt ist. Der zweite integrierte Chip-Die 702 umfasst ein zweites Halbleitersubstrat 704 und ein Isolationsgebiet 716. Das zweite Halbleitersubstrat 704 und das Isolationsgebiet 716 stoßen beide an einer oberen Fläche der zweiten ILD-Schicht 212 an und das Isolationsgebiet 716 erstreckt sich vertikal davon in das zweite Halbleitersubstrat 704. In einigen Ausführungsformen kann das Isolationsgebiet 716 ein Oxid oder ein Implantatisolationsgebiet umfassen.
  • Eine Aussparung 714 ist innerhalb des zweiten Halbleitersubstrats 704 angeordnet. Die Aussparung 714 umfasst im Wesentlichen vertikale Seitenwände. Eine geschlitzte Bondinsel 226 ist innerhalb der Aussparung an einer Stelle angeordnet, die über einer Pufferschicht 706 liegt. Eine dielektrische Schicht kann innerhalb der Aussparung 714 über der geschlitzten Bondinsel 226 angeordnet sein und eine Passivierungsschicht 710 kann über der dielektrischen Schicht 708 angeordnet sein. Die Passivierungsschicht 710 erstreckt sich entlang einer oberen Fläche des zweiten Halbleitersubstrats 704 und der dielektrischen Schicht 708. In verschiedenen Ausführungsformen kann die Passivierungsschicht 710 eine ein- oder mehrschichtige dünne dielektrische Schicht umfassen, die eine oder mehrere Schichten aus Oxid, Nitrid und einem High-k-Dielektrikum umfasst. Eine Metallverbindungsschicht 712 ist über der Passivierungsschicht 710 angeordnet und erstreckt sich in die Aussparung 714 zu einer Position, die mit einer geschlitzten Bondinsel 226 in Kontakt steht. In verschiedenen Ausführungsformen kann die Metallverbindungsschicht 712 Kupfer oder Aluminium umfassen.
  • 8 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines rückwärtig belichteten Bildsensors (BSI) 800.
  • Der BSI-Bildsensor 800 umfasst einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 802. Der zweite integrierte Chip-Die 802 umfasst ein Abtastgebiet 804 und ein Verbindungsgebiet 806. Das Abtastgebiet 804 ist ausgestaltet, um einfallende Strahlung (z. B. sichtbares Licht) abzutasten. Das Verbindungsgebiet 806 umgibt das Abtastgebiet 804 seitlich und umfasst Bondinseln 120, die ausgestaltet sind, um den BSI-Bildsensor 800 mit externen Bauelementen zu verbinden. Der zweite integrierte Chip-Die 802 umfasst ein zweites Halbleitersubstrat 808, das eine Vorderseite 808a aufweist, die mit der zweiten ILD-Schicht 212 aneinanderstößt. Ein Array von Pixelsensoren 818 ist innerhalb der Vorderseite 808a des zweiten Halbleitersubstrats 808 in dem Abtastgebiet 804 angeordnet. Das Array von Pixelsensoren 818 umfasst mehrere Pixelsensoren 820. In verschiedenen Ausführungsformen können die mehreren Pixelsensoren 820 Fotodetektoren und/oder Fotodioden umfassen.
  • Eine Passivierungsschicht 710 ist entlang einer Rückseite 808b des zweiten Halbleitersubstrats 808 angeordnet. In einigen Ausführungsformen ist eine Metallverbindungsschicht 712 über der Passivierungsschicht 710 angeordnet. Ein Array von Farbfiltern, das mehrere Farbfilter 810 bis 814 umfasst, ist in der Passivierungsschicht 710 innerhalb des Abtastgebietes 804 vergraben. Typischerweise weisen die mehreren Farbfilter 810 bis 814 ebene obere Flächen auf, die ungefähr mit einer oberen Fläche der Passivierungsschicht 710 in derselben Ebene liegen. Die mehreren Farbfilter 810 bis 814 sind ausgestaltet, um zugewiesene Farben oder Wellenlängen von Strahlung an die entsprechenden Pixelsensoren 820 zu übertragen. In einigen Ausführungsformen umfassen die mehreren Farbfilter 810 bis 814 blaue Farbfilter 810, rote Farbfilter 812 und grüne Farbfilter 814. Mikrolinsen 816 sind über den mehreren Farbfiltern 810 bis 814 angeordnet. Die Mikrolinsen 816 können Mittelpunkte aufweisen, die auf Mittelpunkte der mehreren Farbfilter 810 bis 814 ausgerichtet sind. Die Mikrolinsen 816 sind ausgestaltet, um einfallende Strahlung in Richtung des Arrays von Pixelsensoren 818 und/oder der mehreren Farbfilter 810 bis 814 zu fokussieren. In einigen Ausführungsformen weisen die Mikrolinsen 816 konvexe obere Flächen auf.
  • 9 veranschaulicht ein Ablaufdiagramm von einigen Ausführungsformen eines Verfahrens 900 zum Bilden eines gestapelten integrierten Chips, der eine rückwärtige Bondinsel aufweist.
  • Obgleich das offenbarte Verfahren 900 hier als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, versteht sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Zum Beispiel können einige Handlungen in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen getrennt von den hier veranschaulichten und/oder beschriebenen erfolgen. Ferner müssen nicht alle veranschaulichten Handlungen erforderlich sein, um eine/n oder mehrere Gesichtspunkte oder Ausführungsformen dieser Beschreibung auszuführen. Ferner können eine oder mehrere der hier bildlich dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen durchgeführt werden.
  • Bei 902 wird ein erster integrierter Chip-Die gebildet, der einen ersten Back-End-Of-The-Line (BEOL) Metallisierungsstapel aufweist, der innerhalb einer ersten ILD-Schicht angeordnet ist, die über einem ersten Halbleitersubstrat liegt. In einigen Ausführungsformen kann der erste integrierte Chip-Die gemäß den Handlungen 904 bis 910 gebildet werden.
  • Bei 904 werden mehrere Halbleiter-Bauelemente innerhalb des ersten Halbleitersubstrates gebildet.
  • Bei 906 werden erste mehrere Metallverbindungsschichten innerhalb der ersten ILD-Schicht gebildet, die über dem ersten Halbleitersubstrat angeordnet ist. Die ersten mehreren Metallverbindungsschichten umfassen eine erste Metallleitschicht, die sich seitlich über einen Bondinselbereich hinaus erstreckt, in dem anschließend eine Bondinsel gebildet wird.
  • Bei 908 wird eine erste Umverdrahtungsschicht in Kontakt mit der ersten Metallleitschicht an einer Position gebildet, die seitlich von dem Bondinselbereich versetzt ist.
  • Bei 910 wird ein erstes Planarisierungsverfahren durchgeführt, um eine erste ebene Grenzfläche zu bilden, die die erste ILD-Schicht und die erste Umverdrahtungsschicht umfasst.
  • Bei 912 wird ein zweiter integrierter Chip-Die gebildet, das einen zweiten BEOL-Metallisierungsstapel aufweist, der innerhalb einer zweiten ILD-Schicht angeordnet ist, die über einem zweiten Halbleitersubtrat liegt. In einigen Ausführungsformen kann der zweite integrierte Chip-Die gemäß den Handlungen 914 bis 920 gebildet werden.
  • Bei 914 wird ein Isolationsgebiet innerhalb des zweiten Halbleitersubstrats gebildet.
  • Bei 916 werden zweite erste mehrere Metallverbindungsschichten innerhalb der zweiten ILD-Schicht gebildet, die über dem zweiten Halbleitersubstrat angeordnet ist. Die zweiten ersten mehreren Metallverbindungsschichten umfassen eine Bondinselschicht und eine zweite Metallleitschicht, die sich seitlich über den Bondinselbereich hinaus erstreckt.
  • Bei 918 wird eine zweite Umverdrahtungsschicht in Kontakt mit der zweiten Metallleitschicht an einer Position gebildet, die seitlich von der Bondinselschicht versetzt ist.
  • Bei 920 wird ein zweites Planarisierungsverfahren durchgeführt, um eine zweite ebene Grenzfläche zu bilden, die die zweite ILD-Schicht und die zweite Umverdrahtungsschicht umfasst.
  • Bei 922 wird das erste integrierte Chip-Die an das zweite integrierte Chip-Die in einer Face-to-Face-Ausgestaltung (F2F) gebondet, derart, dass die erste und die zweite Umverdrahtungsschicht an einer Grenzfläche aneinanderstoßen, die die erste und die zweite ILD-Schicht umfasst.
  • Bei 924 wird eine Aussparung innerhalb des zweiten Halbleitersubstrats gebildet. Die Aussparung erstreckt sich durch einen Abschnitt des zweiten Halbleitersubstrats.
  • Bei 926 wird eine Bondinsel innerhalb der Aussparung gebildet. Die Bondinsel erstreckt sich vertikal zur Bondinselverbindungsschicht innerhalb des zweiten BEOL-Metallisierungsstapels. In einigen Ausführungsformen kann die Bondinsel eine geschlitzte Bondinsel umfassen.
  • Bei 928 wird eine dielektrische Schicht innerhalb der Aussparung an einer Position gebildet, die über der geschlitzten Bondinsel liegt.
  • Bei 930 wird eine Passivierungsschicht über der dielektrischen Schicht gebildet. Die Passivierungsschicht weist eine Öffnung auf, die sich vertikal durch die Passivierungsschicht zur darunter liegenden Bondinsel erstreckt.
  • Bei 932 wird eine Metallverbindungsschicht auf der Passivierungsschicht und innerhalb der Öffnung gebildet.
  • 10A bis 17 veranschaulichen einige Ausführungsformen von Querschnittsansichten, die ein Verfahren zum Bilden eines gestapelten integrierten Chips zeigen, der eine rückwärtige Bondinsel aufweist. Obgleich 10A bis 17 unter Bezugnahme auf das Verfahren 900 beschrieben sind, versteht sich, dass die in 10A bis 17 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als Strukturen eigenständig sein können, die unabhängig von dem Verfahren sind.
  • 10A bis 10C veranschaulichen einige Ausführungsformen von Querschnittsansichten 1000a bis 1000c eines integrierten Chips, der der Handlung 902 entsprechen.
  • Wie in der Querschnittsansicht 1000a gezeigt, sind mehrere Halbleitervorrichtungen innerhalb eines Bauelementgebiets 105 eines ersten Halbleitersubstrats 104 gebildet. Das erste Halbleitersubstrat 104 kann irgendeinen Typ von Halbleiterkörper umfassen (z. B. Silizium/CMOS-Masse, SiGe, SOI usw.), wie beispielsweise einen Halbleiterwafer oder ein oder mehrere Dies auf einem Wafer, sowie irgendeinen anderen Typ von Halbleiter- und/oder Epitaxieschichten, die darauf gebildet und/oder auf eine andere Art und Weise damit verbunden sind. Die Halbleiter-Bauelemente können aktive (z. B. MOSFETs) und/oder passive Bauelemente (z. B. Kondensator, Induktor, Widerstand usw.) umfassen.
  • Wie in der Querschnittsansicht 1000b gezeigt, werden erste mehrere Metallverbindungsschichten 1002 innerhalb einer ersten ILD-Schicht 202 gebildet, die über dem ersten Halbleitersubstrat 104 angeordnet ist. Die ersten mehreren Metallverbindungsschichten 1002 können durch Ätzen der ersten ILD-Schicht 202 zum Bilden von Öffnungen gebildet werden. Die Öffnungen werden dann mit einem leitfähigen Material (z. B. Wolfram, Kupfer, Aluminium usw.) gefüllt, um einen Metalldraht 206 und/oder eine Metalldurchkontaktierung 208 zu bilden. In einigen Ausführungsformen können die ersten mehreren Metallverbindungsschichten 1002 in einer Bondinselausgestaltung angeordnet werden.
  • Wie in der Querschnittsansicht 1000c gezeigt, wird eine erste Metallleitschicht 1004 gebildet, die sich von einem ersten BEOL-Metallisierungsstapel 204 zu einer Position nach außen erstreckt, die seitlich von einem Bondbereich versetzt ist, in dem anschließend eine Bondinsel gebildet wird. Die erste Metallleitschicht 1004 kann durch Ätzen der ersten ILD-Schicht 202 zum Bilden einer Öffnung gebildet werden, die anschließend mit einem leitfähigen Material (z. B. Kupfer, Aluminium usw.) gefüllt wird.
  • Eine erste Umverdrahtungsschicht 220a wird über der ersten Metallleitschicht 1004 gebildet. Die erste Umverdrahtungsschicht 220a kann durch Ätzen der ersten ILD-Schicht 202 zum Bilden einer Öffnung gebildet werden, die seitlich von einem Bondinselbereich versetzt ist, in dem anschließend eine Bondinsel gebildet wird. Die Öffnung wird anschließend mit einem leitfähigen Material gefüllt (z. B. Kupfer, Aluminium usw.). Dann wird ein erstes Planarisierungsverfahren durchgeführt, um eine erste ebene Grenzfläche 1006 zu bilden, die die erste ILD-Schicht 202 und die erste Umverdrahtungsschicht 220a umfasst. In einigen Ausführungsformen kann das erste Planarisierungsverfahren bewirken, dass eine obere Fläche der ersten Umverdrahtungsschicht 220a vertieft wird, wodurch die obere Fläche einer konkaven Krümmung entsteht.
  • 11A bis 11C veranschaulichen einige Ausführungsformen von Querschnittsansichten 1100a bis 1100c eines integrierten Chips, der der Handlung 910 entspricht.
  • Wie in der Querschnittsansicht 1100a gezeigt, wird ein Isolationsgebiet 1102 innerhalb eines zweiten Halbleitersubstrats 224 gebildet. Das Isolationsgebiet 1102 ist innerhalb einer Vorderseite 224a des zweiten Halbleitersubstrats 224 angeordnet. In einigen Ausführungsformen wird das Isolationsgebiet 1102 mittels eines thermischen Oxidationsverfahrens gebildet. Das zweite Halbleitersubstrat 224 kann irgendeinen Typ von Halbleiterkörper (z. B. Silizium/CMOS-Masse, SiGe, SOI usw.) umfassen, wie beispielsweise einen Halbleiter-Wafer oder ein oder mehrere Dies auf einem Waver, sowie irgendeinen anderen Typ von Halbleiter- und/oder Epitaxieschichten, die darauf gebildet und/oder auf eine andere Weise damit verbunden werden.
  • Wie in der Querschnittsansicht 1100b gezeigt, sind zweite mehrere Metallverbindungsschichten 1104 innerhalb einer zweiten ILD-Schicht 212 gebildet, die über dem ersten Halbleitersubstrat angeordnet sind. Die zweiten mehreren Metallverbindungsschichten 1104 können durch Ätzen der zweiten ILD-Schicht 212 zum Bilden von Öffnungen gebildet werden. Die Öffnungen werden dann mit einem leitfähigen Material (z. B. Wolfram, Kupfer, Aluminium usw.) gefüllt, um einen Metalldraht 206 und/oder eine Metalldurchkontaktierung 208 zu bilden. In einigen Ausführungsformen können die zweiten mehreren Metallverbindungsschichten 1104 in einer Bondinselausgestaltung angeordnet werden.
  • Wie in der Querschnittsansicht 1100c gezeigt, wird eine zweite Metallleitschicht 1106 gebildet, die sich von dem zweiten BEOL-Metallisierungsstapel 214 nach außen zu einer Position erstreckt, die seitlich von dem Bondbereich versetzt ist, in dem anschließend eine Bondinsel gebildet wird. Die zweite Metallleitschicht 1106 kann durch Ätzen der zweiten ILD-Schicht 212 gebildet werden, um eine Öffnung zu bilden. Die Öffnung wird dann mit einem leitfähigen Material (z. B. Kupfer, Aluminium usw.) gefüllt.
  • Eine zweite Umverdrahtungsschicht 220b wird über der zweiten Metallleitschicht 1106 gebildet. Die zweite Umverdrahtungsschicht 220b kann durch Ätzen der zweiten ILD-Schicht 212 gebildet werden, um eine Öffnung zu bilden, die seitlich von dem Bondinselbereich versetzt ist. Die Öffnung wird anschließend mit einem leitfähigen Material (z. B. Kupfer, Aluminium usw.) gefüllt. Dann wird ein zweites Planarisierungsverfahren durchgeführt, um eine zweite ebene Grenzfläche 1108 zu bilden, die die zweite ILD-Schicht 212 und die zweite Umverdrahtungsschicht 220b umfasst. In einigen Ausführungsformen kann das zweite Planarisierungsverfahren bewirken, dass sich eine obere Fläche der zweiten Umverdrahtungsschicht 220b vertieft, wodurch der oberen Fläche eine konkave Krümmung verliehen wird.
  • 12 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1200 eines integrierten Chips, der der Handlung 922 entspricht.
  • Wie in der Querschnittsansicht 1200 gezeigt, wird der erste integrierte Chip-Die 102 in einer Face-to-Face-Ausgestaltung (F2F) an der zweite integrierte Chip-Die 201 gebondet. In einigen Ausführungsformen kann das Bonden Bumpless-Kupfer-an-Kupfer-Bonden an den Umverdrahtungsschichten 220a und 220b umfassen. In anderen Ausführungsformen kann das Bonden Schmelzbonden umfassen. In einigen Ausführungsformen kann sich aufgrund der Vertiefung, die durch das erste und das zweite Planarisierungsverfahren bewirkt wird, eine Blase 222 zwischen der ersten Umverdrahtungsschicht 220a und der zweiten Umverdrahtungsschicht 220b bilden. Die Blase 222 bildet sich an einer Stelle, die seitlich von einem Bondinselbereich versetzt ist, in dem anschließend eine Bondinsel gebildet wird. In einigen Ausführungsformen kann das zweite Halbleitersubstrat 224 nach dem Bonden verdünnt werden.
  • 13 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1300 eines integrierten Chips, der der Handlung 924 entspricht.
  • Wie in der Querschnittsansicht 1300 gezeigt, wird eine Rückseite 224b des zweiten Hableitersubstrats 224 selektiv einem ersten Ätzmittel 1302 ausgesetzt. Das erste Ätzmittel 1302 ist ausgestaltet, um einen Abschnitt des zweiten Halbleitersubstrats 224 zu entfernen. In einigen Ausführungsformen kann das Isolationsgebiet 1102 aufgrund eines Überätzens durch das erste Ätzmittel 1302 erodiert werden. Das erste Ätzmittel 1302 bildet eine Aussparung 232 in dem zweiten Halbleitersubstrat 224, das über der Bondinselschicht 216 liegt und sich vertikal in das Isolationsgebiet 1102 erstreckt. In einigen Ausführungsformen erstreckt sich die Aussparung 232 seitlich um ein Array von Pixelsensoren (nicht gezeigt). In einigen Ausführungsformen kann das zweite Halbleitersubstrat 224 selektiv durch eine Maskierungsschicht 1304 (z. B. eine Fotoresist-Schicht) maskiert werden, bevor es dem ersten Ätzmittel 1302 ausgesetzt wird. In verschiedenen Ausführungsformen kann das erste Ätzmittel 1302 ein Trockenätzmittel, das eine Ätzchemie aufweist, die eine Fluorart (z. B. CF4, CHF3, C4F8 usw.) umfasst, oder ein Nassätzmittel (z. B. Fluorwasserstoffsäure (HF)) umfassen.
  • 14A bis 14B veranschaulichen einige Ausführungsformen von Querschnittsansichten 1400a und 1400b eines integrierten Chips, der der Handlung 926 entspricht.
  • Wie in der Querschnittsansicht 1400a gezeigt, wird eine Pufferschicht 1402 über dem zweiten Halbleitersubstrat 224 gebildet, die die Vertiefung 232 auskleidet. Die Pufferschicht 1402 kann unter Verwendung von Gasphasenabscheidung (z. B. chemische Gasphasenabscheidung (engl. Chemical Vapor Deposition – CVD)), thermischer Oxidation, Aufschleudern oder irgendeiner anderen zweckmäßigen Abscheidungstechnik gebildet werden. In einigen Ausführungsformen kann die Pufferschicht 1402 ein Oxid, wie beispielsweise Siliziumdioxid, umfassen.
  • Das Werkstück wird anschließend einem zweiten Ätzmittel 1404 ausgesetzt. Das zweite Ätzmittel 1404 entfernt Abschnitte der Pufferschicht 1402, des Isolationsgebiets 716 und der zweiten ILD-Schicht 212, was Gräben 1408 ergibt, die über der Bondinselschicht 216 liegen. In einigen Ausführungsformen kann das Werkstück durch eine Maskierungsschicht 1406 (z. B. eine Fotoresist-Schicht) selektiv maskiert werden, bevor es dem zweiten Ätzmittel 1404 ausgesetzt wird. In verschiedenen Ausführungsformen kann das zweite Ätzmittel 1404 ein Trockenätzmittel, das eine Ätzchemie aufweist, die eine Fluorart (z. B. CF4, CHF3, C4F8 usw.) umfasst, oder ein Nassätzmittel (z. B. Fluorwasserstoffsäure (HF)) umfassen.
  • Wie in der Querschnittsansicht 1400b gezeigt, wird eine geschlitzte Bondinsel 226 über der Pufferschicht 1402 gebildet. Die geschlitzte Bondinsel 226 umfasst Vorsprünge 226b, die sich innerhalb der Gräben 1408 zu einer Position erstrecken, die sich in elektrischem Kontakt mit der darunterliegenden Bondinselschicht 216 befindet. In einigen Ausführungsformen kann die geschlitzte Bondinsel 226 durch Bilden einer Inselschicht über der Pufferschicht 1402 gebildet werden. Die Inselschicht kann ein Metall, wie beispielsweise Aluminiumkupfer, Kupfer, Aluminium oder irgendein anderes Metall, umfassen. Die Inselschicht wird anschließend geätzt, um die geschlitzte Bondinsel 226 zu bilden. Das Ätzmittel kann ferner Inselöffnungen 124 bilden, die sich vertikal in eine obere Fläche der Insel und an einem Ort erstrecken, der über den Vorsprüngen 226b liegt.
  • 15 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500 eines integrierten Chips, der der Handlung 928 entspricht.
  • Wie in der Querschnittsansicht 1500 gezeigt, wird eine dielektrische Schicht 1502 innerhalb der Aussparung 232 an einer Position gebildet, die über der geschlitzten Bondinsel 226 und der Pufferschicht 228 liegt. In verschiedenen Ausführungsformen kann die dielektrische Schicht 1502 unter Verwendung von Gasphasenabscheidung, thermischer Oxidation, Aufschleudern oder irgendeiner anderen zweckmäßigen Abscheidungstechnik gebildet werden. In verschiedenen Ausführungsformen kann die dielektrische Schicht 1502 ein Oxid, wie beispielsweise Siliziumdioxid, oder irgendein anderes Dielektrikum umfassen. In einigen Ausführungsformen kann ein chemisch mechanisches Polierverfahren (CMP) nach dem Abscheiden der dielektrischen Schicht 230 durchgeführt werden.
  • 16 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1700 eines integrierten Chips, der der Handlung 930 entspricht.
  • Wie in der Querschnittsansicht 1600 gezeigt, wird eine Passivierungsschicht 710 über dem zweiten Halbleitersubstrat 224 und der dielektrischen Schicht 230 gebildet. Die Passivierungsschicht 710 kann eine ein- oder mehrschichtige dünne dielektrische Schicht umfassen, die eine oder mehrere Schichten aus Oxid, Nitrid und/oder einem High-k-Dielektrikum aufweist. Die eine oder die mehreren Schichten können durch aufeinanderfolgendes Abscheiden der Schichten unter Verwendung von Gasphasenabscheidung, thermischer Oxidation, Aufschleudern oder irgendeiner anderen zweckmäßigen Abscheidungstechnik gebildet werden. Nach der Abscheidung können die Passivierungsschicht 710 und die dielektrische Schicht 230 anschließend geätzt werden, um eine Öffnung 1602 zu bilden, die sich zur darunterliegenden geschlitzten Bondinsel 226 erstreckt.
  • 17 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1700 eines integrierten Chips, der der Handlung 932 entspricht.
  • Wie in der Querschnittsansicht 1700 gezeigt, wird eine Metallverbindungsschicht 712 über der Passivierungsschicht 710 und innerhalb der Öffnung 1602 gebildet. In verschiedenen Ausführungsformen kann die Metallverbindungsschicht 712 ein Metall, wie beispielsweise Kupfer oder Aluminiumkupfer, umfassen. In verschiedenen Ausführungsformen kann die Metallverbindungsschicht 712 unter Verwendung von zum Beispiel Gasphasenabscheidung, thermischer Oxidation, Aufschleudern oder irgendeiner anderen zweckmäßigen Abscheidungstechnik gebildet werden.
  • Aus diesem Grund betrifft die vorliegende Offenbarung einen mehrdimensionalen integrierten Chip, der eine Umverdrahtungsschicht aufweist, die sich vertikal zwischen dem integrierten Chip-Die erstreckt, das seitlich von einer rückwärtigen Bondinsel versetzt ist.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen mehrdimensionalen integrierten Chip. Der mehrdimensionale integrierte Chip umfasst einen ersten integrierten Chip-Die, der erste mehrere Metallverbindungsschichten umfasst, die innerhalb einer ersten dielektrischen Zwischenschicht (engl. Inter-Level Dielectric – ILD) angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist, und ein zweiter integrierter Chip-Die, der zweite mehrere Metallverbindungsschichten umfasst, die innerhalb einer zweiten ILD-Schicht angeordnet sind, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist, wobei die erste ILD-Schicht mit der zweiten ILD-Schicht aneinanderstößt. Der mehrdimensionale integrierte Chip umfasst ferner eine Bondinsel, die innerhalb einer Aussparung angeordnet ist, die sich durch das zweite Halbleitersubstrat erstreckt, und eine Umverdrahtungsstruktur, die sich vertikal zwischen einer von den ersten mehreren Metallverbindungsschichten und einer von den zweiten mehreren Metallverbindungsschichten an einer Position erstreckt, die seitlich von der Bondinsel versetzt ist.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung einen mehrdimensionalen integrierten Chip. Der mehrdimensionale integrierte Chip umfasst einen ersten integrierten Chip-Die, der eine erste dielektrische Zwischenschicht (engl. Inter-Level Dielectric – ILD) umfasst, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist und erste mehrere Metallverbindungsschichten umgibt, die eine erste Metallleitschicht umfassen. Der mehrdimensionale integrierte Chip umfasst ferner einen zweiten integrierten Chip-Die, der eine zweite ILD-Schicht umfasst, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist und zweite mehrere Metallverbindungsschichten umgibt, die eine Bondinselschicht umfassen, die vertikal durch eine oder mehrere Metalldurchkontaktierungen oder Metalldrähte von einer zweiten Metallleitschicht getrennt ist. Der mehrdimensionale integrierte Chip umfasst ferner eine geschlitzte Bondinsel, die innerhalb einer Aussparung angeordnet ist, die sich durch das zweite Halbleitersubstrat erstreckt und Vorsprünge aufweist, die mit der Bondinselschicht in Kontakt stehen. Der mehrdimensionale integrierte Chip umfasst ferner eine Umverdrahtungsstruktur, die sich vertikal zwischen der ersten Metallleitschicht und der zweiten Metallleitschicht an einer Position erstreckt, die seitlich von der geschlitzten Bondinsel versetzt ist, wobei ein Bondinselbereich, der sich unter der geschlitzten Bondinsel erstreckt, frei von Umverdrahtungsstrukturen ist, die sich zwischen der ersten Metallleitschicht und der zweiten Metallleitschicht erstrecken.
  • In noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines mehrdimensionalen integrierten Chips. Das Verfahren umfasst das Bilden eines ersten integrierten Chip-Dies, der erste mehrere Metallverbindungsschichten aufweist, die innerhalb einer ersten dielektrischen Zwischenschicht (engl. Inter-Level Dielectric – ILD) angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats gebildet ist, und das Bilden eines zweiten integrierten Chip-Dies, der zweite mehrere Metallverbindungsschichten aufweist, die innerhalb einer zweiten ILD-Schicht angeordnet sind, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist. Das Verfahren umfasst ferner das Bonden des ersten integrierten Chip-Dies an den zweiten integrierten Chip-Die, derart, dass eine erste Umverdrahtungsschicht, die an die ersten mehreren Metallverbindungsschichten gekoppelt ist, an eine zweite Umverdrahtungsschicht, die an die zweiten mehreren Metallverbindungsschichten gekoppelt ist, an einer Grenzfläche zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht aneinanderstößt. Das Verfahren umfasst ferner das Bilden einer Aussparung innerhalb einer Rückseite des zweiten Halbleitersubstrats und das Bilden einer geschlitzten Bondinsel innerhalb der Aussparung, wobei die geschlitzte Bondinsel die zweiten mehreren Metallverbindungsschichten elektrisch kontaktiert.
  • Vorhergehend wurden Merkmale von verschiedenen Ausführungsformen umrissen, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird verstehen, dass die vorliegende Offenbarung ohne Weiteres als eine Grundlage für das Auslegen oder Abwandeln anderer Verfahren und Strukturen zum Durchführen derselben Zwecke und/oder Erreichen derselben Vorteile wie der hier vorgestellten Ausführungsformen verwendet werden können. Der Fachmann wird auch verstehen, dass solche äquivalente Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen können, ohne den Gedanken und den Schutzbereich der vorliegenden Offenbarung zu verlassen.

Claims (20)

  1. Mehrdimensionaler integrierter Chip, der Folgendes umfasst: ein erster integrierter Chip-Die, der erste mehrere Metallverbindungsschichten umfasst, die innerhalb einer ersten dielektrischen Zwischenschicht (Inter-Level Dielectric – ILD) angeordnet sind, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist; ein zweiter integrierter Chip-Die, der zweite mehrere Metallverbindungsschichten umfasst, die innerhalb einer zweiten ILD-Schicht angeordnet sind, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist, wobei die erste ILD-Schicht mit der zweiten ILD-Schicht aneinanderstößt; eine Bondinsel, die innerhalb einer Aussparung angeordnet ist, die sich durch das zweite Halbleitersubstrat erstreckt; und eine Umverdrahtungsstruktur, die sich vertikal zwischen einer von den ersten mehreren Metallverbindungsschichten und einer von den zweiten mehreren Metallverbindungsschichten an einer Position erstreckt, die seitlich von der Bondinsel versetzt ist.
  2. Integrierter Chip nach Anspruch 1, wobei die ersten mehreren Metallverbindungsschichten eine erste Metallleitschicht umfassen, die seitlich von unter der Bondinsel nach außen hervorsteht, und die zweiten mehreren Metallverbindungsschichten eine zweite Metallleitschicht umfassen, die von unter der Bondinsel seitlich nach außen hervorsteht; und wobei die Umverdrahtungsstruktur sich vertikal zwischen der ersten Metallleitschicht und der zweiten Metallleitschicht erstreckt.
  3. Integrierter Chip nach Anspruch 2, wobei die zweiten mehreren Metallverbindungsschichten eine Bondinselschicht umfassen, die vertikal durch eine oder mehrere Metalldurchkontaktierungs- oder Metalldrahtschichten von einer zweiten oberen Metalldrahtschicht getrennt ist.
  4. Integrierter Chip nach Anspruch 3, wobei die zweite Metallleitschicht vertikal zwischen der Bondinselschicht und der oberen Metalldrahtschicht angeordnet ist.
  5. Integrierter Chip nach Anspruch 3 oder 4, wobei die zweiten mehreren Metallverbindungsschichten mehrere Säulenstrukturen umfassen, die seitlich voneinander getrennt sind und sich vertikal zwischen der oberen Metalldrahtschicht und der Bondinselschicht erstrecken.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Bondinsel eine geschlitzte Bondinsel umfasst, die Vorsprünge aufweist, die sich von einer unteren Fläche eines Basisgebiets nach außen zu einer Position erstrecken, die mit der Bondinselschicht in Kontakt ist.
  7. Integrierter Chip nach einem der vorhergehenden Ansprüche, der ferner Folgendes umfasst: einen Hohlraum, der innerhalb der Umverdrahtungsstruktur entlang einer Grenzfläche zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht angeordnet ist.
  8. Integrierter Chip nach einem der vorhergehenden Ansprüche, der ferner Folgendes umfasst: eine Passivierungsschicht, die entlang einer Rückseite des zweiten Halbleitersubstrats angeordnet ist, wobei die Rückseite der Vorderseite des zweiten Halbleitersubstrats entgegengesetzt ist; und eine Metallverbindungsschicht, die an eine obere Fläche der Bondinsel anstößt und sich von innerhalb der Aussparung zu einer Position erstreckt, die über der Passivierungsschicht liegt.
  9. Integrierter Chip nach Anspruch 8, der ferner Folgendes umfasst: mehrere Pixelsensoren, die innerhalb der Vorderseite des zweiten Halbleitersubstrats angeordnet sind; und mehrere Mikrolinsen, die über der Passivierungsschicht an einer Stelle angeordnet sind, die über den mehreren Pixelsensoren liegt.
  10. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Umverdrahtungsstruktur Kupfer oder Aluminium umfasst.
  11. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei ein Bondinselbereich, der sich unter der Bondinsel erstreckt, frei von Umverdrahtungsstrukturen ist, die sich zwischen den ersten mehreren Metallverbindungsschichten und den zweiten mehreren Metallverbindungsschichten erstrecken.
  12. Integrierter Chip nach einem der vorhergehenden Ansprüche, der ferner Folgendes umfasst: ein Isolationsgebiet, das an eine obere Fläche der zweiten ILD-Schicht an einer Position vertikal zwischen den zweiten mehreren Metallverbindungsschichten und der Bondinsel anstößt.
  13. Mehrdimensionaler integrierter Chip, der Folgendes umfasst: ein erster integrierter Chip-Die, der eine erste dielektrische Zwischenschicht (ILD) umfasst, die auf einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist und erste mehrere Metallverbindungsschichten umgibt, die eine erste Metallleitschicht umfassen; ein zweiter integrierter Chip-Die, der eine zweite ILD-Schicht umfasst, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist und zweite mehrere Metallverbindungsschichten umgibt, die eine Bondinselschicht umfassen, die vertikal durch eine/n oder mehrere Metalldurchkontaktierungen oder Metalldrähte von einer zweiten Metallleitschicht getrennt ist; eine geschlitzte Bondinsel, die innerhalb einer Aussparung angeordnet ist, die sich durch das zweite Halbleitersubstrat erstreckt und Vorsprünge aufweist, die sich von einem Basisgebiet vertikal nach außen erstrecken, um die Bondinselschicht zu kontaktieren; und eine Umverdrahtungsstruktur, die sich vertikal zwischen der ersten Metallleitschicht und der zweiten Metallleitschicht an einer Position erstreckt, die seitlich von der geschlitzten Bondinsel versetzt ist, wobei ein Bondinselbereich, der sich unter der geschlitzten Bondinsel erstreckt, frei von Umverdrahtungsstrukturen ist, die sich zwischen der ersten Metallleitschicht und der zweiten Metallleitschicht erstrecken.
  14. Integrierter Chip nach Anspruch 13, wobei die zweiten mehreren Metallverbindungsschichten mehrere Metalldrähte und Metalldurchkontaktierungen umfassen, die in Säulenstrukturen angeordnet sind, die seitlich voneinander getrennt sind und sich vertikal zwischen der zweiten Metallleitschicht und der Bondinselschicht erstrecken.
  15. Integrierter Chip nach Anspruch 13 oder 14, der ferner Folgendes umfasst: einen Hohlraum, der innerhalb der Umverdrahtungsstruktur an einer Grenzfläche zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht angeordnet ist.
  16. Integrierter Chip nach einem der Ansprüche 13 bis 15, der ferner Folgendes umfasst: eine oder mehrere Transistorvorrichtungen, die innerhalb der Vorderseite des ersten Halbleitersubstrats angeordnet sind.
  17. Integrierter Chip nach einem der Ansprüche 13 bis 16, der ferner Folgendes umfasst: eine Passivierungsschicht, die entlang einer Rückseite des zweiten Halbleitersubstrats angeordnet ist, die der Vorderseite des zweiten Halbleitersubstrats entgegengesetzt ist; und eine Metallverbindungsschicht, die an eine obere Fläche der Bondinsel anstößt und sich von innerhalb der Aussparung zu einer Position erstreckt, die über der Passivierungsschicht liegt.
  18. Verfahren zum Bilden eines mehrdimensionalen integrierten Chips, das Folgendes umfasst: Bilden eines ersten integrierten Chip-Dies, der erste mehrere Metallverbindungsschichten aufweist, die innerhalb einer ersten dielektrischen Zwischenschicht (ILD) angeordnet sind, die an einer Vorderseite eines ersten Halbleitersubstrats angeordnet ist; Bilden eines zweiten integrierten Chip-Dies, der zweite mehrere Metallverbindungsschichten aufweist, die innerhalb einer zweiten ILD-Schicht angeordnet sind, die auf einer Vorderseite eines zweiten Halbleitersubstrats angeordnet ist; Bonden des ersten integrierten Chip-Dies an den zweiten integrierten Chip-Die, derart, dass eine erste Umverdrahtungsschicht, die an die ersten mehreren Metallverbindungsschichten gekoppelt ist, an eine zweite Umverdrahtungsschicht anstößt, die an einer Grenzfläche zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht an die zweiten mehreren Metallverbindungsschichten gekoppelt ist; Bilden einer Aussparung innerhalb einer Rückseite des zweiten Halbleitersubstrats; und Bilden einer geschlitzten Bondinsel innerhalb der Aussparung, wobei die geschlitzte Bondinsel die zweiten mehreren Metallverbindungsschichten elektrisch kontaktiert.
  19. Verfahren nach Anspruch 18, wobei ein Hohlraum zwischen der ersten Umverdrahtungsschicht und der zweiten Umverdrahtungsschicht an einer Grenzfläche zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht angeordnet wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei ein Bondinselbereich, der sich unter der geschlitzten Bondinsel erstreckt, frei von Umverdrahtungsstrukturen ist, die sich zwischen der ersten ILD-Schicht und der zweiten ILD-Schicht erstrecken.
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