DE102015114903A1 - Dreidimensionale integrierte Schaltungsstruktur und gebondete Struktur - Google Patents

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Abstract

Es werden dreidimensionale integrierte Schaltungs-(3D-IC)Strukturen offenbart. Eine 3D-IC-Struktur umfasst einen ersten Chip, einen zweiten Chip und zumindest eine Trägerschichtdurchkontaktierung (Through Substrate Via, TSV). Der erste Chip ist elektrisch mit dem zweiten Chip mit einem ersten Bonding-Pad des ersten Chips und einem zweiten Bonding-Pad des zweiten Chips verbunden. Die TSV erstreckt sich von einer ersten Rückseite des ersten Chips zu einem Metallisierungselement des ersten Chips. Zumindest eine leitende Durchkontaktierung ist elektrisch zwischen der TSV und dem ersten Bonding-Pad verbunden und zumindest ein länglicher Schlitz oder geschlossener Raum befindet sich innerhalb der zumindest einen leitenden Durchkontaktierung.

Description

  • HINTERGRUND
  • In den letzten Jahren hat die Halbleiterindustrie ein rasches Wachstum aufgrund anhaltender Verbesserungen in der Integrationsdichte verschiedener elektronischer Komponenten, z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw., erfahren. Großteils hat sich diese Verbesserung in der Integrationsdichte aus aufeinanderfolgenden Verringerungen in der minimalen Merkmalgröße ergeben, die eine Integration mehrerer Komponenten in eine bestimmte Fläche ermöglichen.
  • Diese kleineren elektronischen Komponenten erfordern auch kleiner Packages, die weniger Fläche einnehmen als frühere Packages. Beispiele für Packages für Halbleiter umfassen Quad Flat Pack (QFP), Pin Grid Array (PGA), Ball Grid Array (GBGA), Flip Chips (FC), dreidimensionale integrierte Schaltungen (3D-ICs), Wafer Level Packages (WLPs) und Package-on-Package (PoP) Vorrichtungen. Einige 3D-ICs werden durch Anordnen von Chips auf Chips auf einer Halbleiterwaferebene hergestellt. Die 3D-ICs bieten eine verbesserte Integrationsdichte und andere Vorteile, wie höhere Geschwindigkeiten und höhere Bandbreite, aufgrund der verringerten Länge von Zwischenverbindungen zwischen den gestapelten Chips. Bezüglich 3D-ICs gibt es jedoch viele Herausforderungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1F sind Querschnittsansichten eines Verfahrens zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen.
  • 2 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen zeigt.
  • 3A bis 3F sind Querschnittsansichten eines Verfahrens zum Bilden einer 3D-IC-Struktur gemäß alternativen Ausführungsformen.
  • 4 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer 3D-IC-Struktur gemäß alternativen Ausführungsformen zeigt.
  • 5 bis 10 sind örtliche Draufsichten auf leitende Durchkontaktierungen und die benachbarten leitenden Schichten einer 3D-IC-Struktur gemäß einigen Ausführungsformen.
  • 11 bis 14 sind Querschnittsansichten von 3D-IC-Strukturen gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstandes vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Darstellung der vorliegenden Offenbarung in einer vereinfachten Weise beschrieben. Diese sind natürlich nur Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines zweiten Merkmals über oder auf einem ersten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das zweite und erste Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den zweiten und ersten Merkmalen gebildet sein können, so dass die zweiten und ersten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich können dieselben Bezugsnummern und/oder -buchstaben zur Bezeichnung derselben oder ähnlicher Teile in den verschiedenen Beispielen der vorliegenden Offenbarung verwendet werden. Diese Wiederholung der Bezugszeichen dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”niedriger”, ”auf”, ”über”, ”aufliegend”, ”oberhalb”, ”oberer” und dergleichen hier verwendet werden, um eine Beschreibung eines Verhältnisses eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu erleichtern, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • 1A bis 1F sind Querschnittsansichten eines Verfahrens zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen.
  • Unter Bezugnahme auf 1A sind mehrere erste Chips 10 vorgesehen. In einigen Ausführungsformen umfasst jeder erste Chip 10 Isolationsstrukturen 101, die zumindest eine aktive Fläche definieren, eine dielektrische Gate-Schicht 102, ein Gate 104 über einer ersten Trägerschicht (Substrat) 100 in der aktiven Fläche, Source/Drain-Gebiete 105 in der ersten Trägerschicht 100 neben dem Gate 104 und eine dielektrische Schicht 107, die über dem Gate 104 liegt. In einigen Ausführungsformen umfasst die erste Trägerschicht 100 einen elementaren Halbleiter, wie Silizium oder Germanium, und/oder einen Verbindungshalbleiter, wie Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Galliumnitrid oder Indiumphosphid. In einigen Ausführungsformen ist die erste Trägerschicht 100 eine Halbleiter-auf-Isolator(Semiconductor-on-Isolator, SOI)-Trägerschicht. In verschiedenen Ausführungsformen kann die erste Trägerschicht 100 die Form einer ebenen Trägerschicht, einer Trägerschicht mit mehreren Graten, Nanodrähten oder andere Formen annehmen, die Durchschnittsfachleuten in der Technik bekannt sind. Die Isolationsstrukturen 101 sind Flachgrabenisolations-(Shallow Trench Isolation, STI)Strukturen. Die dielektrische Gate-Schicht 102 besteht aus einem Siliziumoxid, einem Material mit hoher Dielektrizitätszahl (high-k) oder einer Kombination davon. In einigen Ausführungsformen hat das Material mit hoher Dielektrizitätszahl eine Dielektrizitätszahl größer als etwa 4 oder noch größer als etwa 10. In einigen Ausführungsformen umfasst das Material mit hoher Dielektrizitätszahl Metalloxid, wie Titanoxid (TiO2), Zirkoniumoxid (ZrO2), Hafniumoxid (HfO2), Tantaloxid (TasO5) und Barium- und Strontiumtitanoxid ((Ba, Sr)TiO3) oder eine Kombination davon. In einigen Ausführungsformen ist das Gate 104 ein Metall-Gate, das Metall, eine Metalllegierung, Metallsilicid oder eine Kombination davon umfasst. In alternativen Ausführungsformen ist das Gate 104 ein Polysilizium-Gate. Die Source/Drain-Gebiete 105 umfassen Epitaxialschichten (z. B. SiGe oder SiC) und/oder dotierte Gebiete darin.
  • In einigen Ausführungsformen ist zumindest ein Stecker 106 in der dielektrischen Schicht 107 gebildet und elektrisch mit den Source/Drain-Gebieten 105 verbunden. Zumindest ein Stecker 108 ist in der dielektrischen Schicht 107 gebildet und elektrisch mit dem Gate 104 verbunden. In einigen Ausführungsformen umfasst jeder der Stecker 106 und 108 ein Metallmaterial (z. B. W, Cu, Al oder eine Legierung davon) und ein Diffusionssperrschichtmaterial (z. B. TiW, Ti, TiN, Ta, TaN oder eine Kombination davon) neben und unter dem Metallmaterial und wird durch geeignete Prozesse wie Fotolithografie-Ätzschritte, gefolgt von Plattieren, chemischer Dampfphasenabscheidung (Chemical Vapor Deposition, CVD), physikalischer Dampfphasenabscheidung (Physical Vapor Deposition, PVD) und/oder dergleichen gebildet.
  • In einigen Ausführungsformen ist zumindest eine Trägerschichtdurchkontaktierung (Through Substrate Via, TSV) 118 durch die dielektrische Schicht 107 gebildet und erstreckt sich zu einem Abschnitt der ersten Trägerschicht 100. In einigen Ausführungsformen umfasst jede TSV 118 eine Auskleidung 112, die an der Seitenwand und am Boden einer Öffnung 110 gebildet ist, eine Diffusionssperrschicht 114, die auf der Auskleidung 112 gebildet ist, und eine Metallschicht 116, die in die Öffnung 110 gefüllt ist. Die Auskleidung 112 besteht aus einem Isoliermaterial, wie Siliziumoxid oder Siliziumnitrid und wird durch einen geeigneten Prozess wie CVD gebildet. Die Diffusionssperrschicht 114 besteht aus Ta, TaN, Ti, TiN oder einer Kombination davon und wird durch einen geeigneten Prozess wie CVD oder PVD gebildet. Die Metallschicht 116 besteht aus Cu, Al, Ni, Sn oder einer Legierung davon und wird durch einen geeigneten Prozess wie Plattieren oder CVD gebildet. In einigen Ausführungsformen ist jede Öffnung 110 oben breit und unten schmal. Insbesondere wird jede Öffnung 110 mit einer schrägen Seitenwand gebildet und die Querschnittsfläche der Öffnung 110 nimmt zur ersten Rückseite 10b des ersten Chips 10 hin ab. In alternativen Ausführungsformen hat eine bzw. haben mehrere Öffnung(en) 110 im Wesentlichen vertikale Seitenwände. Obwohl 1A eine TSV 118 in jedem ersten Chip 10 zeigt, kann außerdem die Anzahl der TSV 118 der tatsächlichen Anwendung entsprechend angepasst werden.
  • Jeder erste Chip 10 umfasst ferner mehrere leitende Schichten (z. B. Metallleitungen) und mehrere leitende Durchkontaktierungen (z. B. Metalldurchkontaktierungen) zwischen zwei benachbarten leitenden Schichten und eingebettet von einer dielektrischen Schicht. In einigen Ausführungsformen ist eine Metallleitung 120 über der dielektrischen Schicht 107 gebildet und elektrisch mit der TSV 118 und den Steckern 106 und 108 verbunden. Eine Metallleitung 124 ist elektrisch mit der Metallleitung 120 verbunden, wobei mehrere leitende Durchkontaktierungen 123 durch eine dielektrische Schicht 122 eingebettet sind. Eine Metallleitung 128 ist elektrisch mit der Metallleitung 124 verbunden, wobei mehrere leitende Durchkontaktierungen 125 durch eine dielektrische Schicht 126 eingebettet sind. Eine Metallleitung 132 ist elektrisch mit der Metallleitung 128 verbunden, wobei mehrere leitende Durchkontaktierungen 131 durch eine dielektrische Schicht 130 eingebettet sind.
  • Wenn hier Elemente als ”im Wesentlichen auf derselben Ebene” beschrieben sind, sind die Elemente im Wesentlichen auf derselben Höhe in derselben Schicht gebildet oder haben dieselben Positionen, eingebettet durch dieselbe Schicht. In einigen Ausführungsformen sind die Elemente, die im Wesentlichen auf derselben Ebene sind, aus demselben (denselben) Material(ien) mit demselben (denselben) Verfahrensschritt(en) gebildet. In einigen Ausführungsformen sind die Oberseiten der Elemente, die im Wesentlichen auf derselben Ebene liegen, im Wesentlichen in einer Ebene. Zum Beispiel sind in 1A leitende Durchkontaktierungen 123, die im Wesentlichen auf derselben Höhe in derselben dielektrischen Schicht 122 gebildet sind, als ”im Wesentlichen auf derselben Ebene” beschrieben. Ebenso sind leitende Durchkontaktierungen 125, die im Wesentlichen auf derselben Höhe in derselben dielektrischen Schicht 126 gebildet sind, als ”im Wesentlichen auf derselben Ebene” beschrieben und leitende Durchkontaktierungen 131, die im Wesentlichen auf derselben Höhe in derselben dielektrischen Schicht 130 gebildet sind, sind als ”im Wesentlichen auf derselben Ebene” beschrieben.
  • Wie in 1A dargestellt, sind die leitenden Durchkontaktierungen 123 im Wesentlichen auf derselben Ebene für eine elektrische Verbindung der Metallleitungen 120 und 124 gebildet, die leitenden Durchkontaktierungen 125 sind im Wesentlichen auf derselben Ebene für eine elektrische Verbindung der Metallleitungen 124 und 128 gebildet und die leitenden Durchkontaktierungen 131 sind im Wesentlichen auf derselben Ebene für eine elektrische Verbindung der Metallleitungen 128 und 132 gebildet.
  • In einigen Ausführungsformen umfasst jede der leitenden Schichten (z. B. Metallleitungen) ein Metallmaterial (z. B. Cu, Al oder eine Legierung davon) und ein darunter liegendes Sperrschichtmaterial (z. B. TiCu, Ti, TiN, Ta, TaN oder eine Kombination davon) und wird durch einen geeigneten Prozess wie Plattieren oder CVD gebildet. In einigen Ausführungsformen umfasst jede der leitenden Durchkontaktierungen ein Metallmaterial (z. B. Cu, Al oder eine Legierung davon) und ein Sperrschichtmaterial (z. B. TiCu, Ti, TiN, Ta, TaN oder eine Kombination davon) neben und unter dem Metallmaterial und wird durch einen geeigneten Prozess wie Fotolithographie-Ätzschritte, gefolgt von Plattieren, CVD, PVD und/oder dergleichen gebildet. Außerdem sind die Anzahlen der leitenden Schichten und leitenden Durchkontaktierungen in 1A zu Veranschaulichungszwecken angegeben und nicht als Einschränkung der vorliegenden Offenbarung auszulegen.
  • In einigen Ausführungsformen umfassen die dielektrischen Schichten ein Material mit niedriger Dielektrizitätszahl (low-k), ein Nitrid wie Siliziumnitrid, ein Oxid wie Siliziumoxid, undotiertes Silikatglas (USG), Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder eine Kombination davon. In einigen Ausführungsformen hat das Material mit niedrigerer Dielektrizitätszahl eine Dielektrizitätszahl von weniger als etwa 4 oder sogar weniger als etwa 3. In einigen Ausführungsformen umfasst das Material mit niedrigerer Dielektrizitätszahl ein Material auf Polymerbasis, wie Benzocyclobuten (BCB), FLARE® oder SILK®; oder ein Material aus Siliziumdioxid, wie Wasserstoffsilsesquioxan (HSQ) oder SiOF. In einigen Ausführungsformen umfassen eine oder mehrere der dielektrischen Schicht(en) mehrere dielektrische Materialien. Jede der dielektrischen Schichten wird durch einen geeigneten Prozess wie Spin-Beschichtung, CVD und/oder dergleichen gebildet.
  • In einigen Ausführungsformen ist eine erste Bondingstruktur 140 über der oberen Metallleitung 132 gebildet. In einigen Ausführungsformen umfasst die erste Bondingstruktur 140 zumindest ein erstes Bonding-Pad 138 und eine dielektrische Schicht 138 neben dem ersten Bonding-Pad 138. In einigen Ausführungsformen ist das erste Bonding-Pad 138 in der dielektrischen Schicht 136 eingebettet. Insbesondere umgibt die dielektrische Schicht 126 die Seitenwand des ersten Bonding-Pads 138. Das erste Bonding-Pad 138 ist elektrisch mit der Metallleitung 132 mit mehreren leitenden Durchkontaktierungen 133 verbunden. Insbesondere sind die leitenden Durchkontaktierungen 133 im Wesentlichen auf derselben Ebene gebildet, um die Metallleitung 132 und das erste Bonding-Pad 138 elektrisch zu verbinden. In einigen Ausführungsformen umfasst das erste Bonding-Pad 138 ein Metallmaterial (z. B. Cu, Al oder eine Legierung davon) und ein Diffusionssperrschichtmaterial (z. B. TiCu, Ti, TiN, Ta, TaN oder eine Kombination davon) neben und unter dem Metallmaterial. Das erste Bonding-Pad 138 wird durch geeignete Prozesse gebildet, wie Plattieren oder CVD, kombiniert mit Fotolithografie-Ätzschritten. Die dielektrische Schicht 136 enthält Siliziumoxid, Benzocyclobuten-(BCB)Polymer, Polyimid (PI), Polybenzoxazol (PBO) oder eine Kombination davon und wird durch einen geeigneten Prozess wie Spin-Beschichtung, CVD oder dergleichen gebildet.
  • Unter weiterer Bezugnahme auf 1A ist ein Wafer 20 mit mehreren zweiten Chipgebieten 201 bereitgestellt, die in einer Gruppe angeordnet sind. In einigen Ausführungsformen umfasst der Wafer 20 in jedem zweiten Chipgebiet 201 eine zweite Trägerschicht 200, eine Vorrichtungsschicht 202 und eine Zwischenverbindung 206. In einigen Ausführungsformen weist die zweite Trägerschicht 200 ein ähnliches Material wie die erste Trägerschicht 100 auf. In alternativen Ausführungsformen hat die zweite Trägerschicht 200 ein anderes Material als die erste Trägerschicht 100. In einigen Ausführungsformen umfasst die Vorrichtungsschicht 202 zumindest eine Gate-Struktur über und/oder in der zweiten Trägerschicht 200 in einer aktiven Fläche. Die Gate-Struktur umfasst eine dielektrische Gate-Schicht, ein Gate, Source/Drains und möglicherweise Abstandhalter. Die Zwischenverbindung 206, die leitende Schichten und leitende Durchkontaktierungen dazwischen umfasst, ist über der Vorrichtungsschicht 202 gebildet und durch eine dielektrische Schicht 204 eingebettet.
  • In einigen Ausführungsformen ist eine zweite Bondingstruktur 323 über der Zwischenverbindung 206 gebildet. In einigen Ausführungsformen umfasst die zweite Bondingstruktur 212 zumindest ein zweites Bonding-Pad 210 und eine dielektrische Schicht 108 neben dem zweiten Bonding-Pad 210. In einigen Ausführungsformen ist das zweite Bonding-Pad 210 in der dielektrischen Schicht 208 eingebettet. Insbesondere umgibt die dielektrische Schicht 208 die Seitenwand des zweiten Bonding-Pads 210. Das zweite Bonding-Pad 210 ist elektrisch mit der Zwischenverbindung 206 verbunden. Das zweite Bonding-Pad 210 wird durch geeignete Prozesse wie Plattieren oder CVD, kombiniert mit Fotolithografie-Ätzschritten gebildet. Die dielektrische Schicht 208 enthält Siliziumoxid, Benzocyclobuten-(BCB)Polymer, Polyimid (PI), Polybenzoxazol (PBO) oder eine Kombination davon und wird durch einen geeigneten Prozess wie Spin-Beschichtung, CVD oder dergleichen gebildet. In einigen Ausführungsformen hat das zweite Bonding-Pad 210 ein ähnliches Material wie das erste Bonding-Pad 138 und die dielektrische Schicht 208 hat ein ähnliches Material wie die dielektrische Schicht 136. In alternativen Ausführungsformen umfassen das erste und zweite Bonding-Pad 138 und 210 unterschiedliche Materialien und die dielektrischen Schichten 136 und 208 umfassen verschiedene Materialien.
  • Unter Bezugnahme auf 1B werden die ersten Chips 10 umgedreht und dann an die zweiten Chipgebiete 201 gebondet. In einigen Ausführungsformen werden die ersten Chips 10 und die zweiten Chipgebiete 201 in einer einander zugewandten Ausrichtung gebondet, wobei die ersten Vorderseiten 10a der ersten Chips 10 den zweiten Vorderseiten 20a des Wafers 20 zugewandt sind. Die ersten Chips 10 sind jeweils an die zweiten Chipgebiete 201 gebondet. Insbesondere ist das erste Bonding-Pad 138 eines ersten Chips 10 mit dem entsprechenden zweiten Bonding-Pad 210 des Wafers 20 ausgerichtet und in physischem Kontakt und die dargestellte Schicht 136 desselben ersten Chips 10 ist mit der entsprechenden dielektrischen Schicht 208 des Wafers ausgerichtet und in physischem Kontakt. In einigen Ausführungsformen ist die Dimension der ersten Bonding-Pads 138 kleiner als jene der zweiten Bonding-Pads 210. In alternativen Ausführungsformen ist die Dimension eines oder mehrerer der ersten Bonding-Pads 138 gleich oder größer als jene der zweiten Bonding-Pads 210. Die ersten Chips 10 und der Wafer 20 werden erwärmt und/oder gepresst, um ein Bonding von Metall zu Metall (z. B. Bonding von Kupfer an Kupfer) und ein Bonding von Dielektrikum zu Dielektrikum (z. B. Bonding von Oxid zu Oxid) zu ermöglichen. Ein solches Bonding wird ”Hybridbonding” genannt. In einigen Ausführungsformen werden die ersten Chips 10 vor dem Bonden an die zweiten Chipgebiete 201 getestet, so dass betriebsbreite Chips für den Bondingschritt identifiziert werden können.
  • In einigen Ausführungsformen werden die ersten Chips 10 und die zweiten Chipgebiete 201 in einer einander zugewandten Ausrichtung mit Hybridbonding gebondet, wie in 1B dargestellt ist, aber die Offenbarung ist nicht darauf beschränkt. In alternativen Ausführungsformen werden die ersten Chips 10 und die zweiten Chipgebiete 201 in einer Rückseite-an-Vorderseite Ausrichtung oder Rückseite-an-Rückseite Ausrichtung mit Hybridbonding, Fusionsbonding, einem eutektischen Bonding oder einem Klebebonding, ja nach den tatsächlichen Anforderungen, gebondet.
  • Unter Bezugnahme auf 3C werden die ersten Chips 10 ausgedünnt, um obere Teil der TSVs 118 der ersten Chips 10 freizulegen. In einigen Ausführungsformen werden die ersten Trägerschichten 100 von den ersten Rückseiten 10b ausgedünnt und Abschnitte der ersten Trägerschichten 100 werden durch einen geeigneten Schleifprozess und/oder einen Polierprozess entfernt, wie ein chemisch-mechanisches Polieren (CMP) oder dergleichen, um obere Abschnitt der TSVs 118 freizulegen. In einigen Ausführungsformen werden gleichzeitig Abschnitte der Auskleidungen 112 und der Diffusionssperrschichten 114 der TSVs 118 entfernt, bis Abschnitte der Materialschichten 116 der TSVs 118 von den ersten Rückseiten 10b freiliegen.
  • Danach wird eine Isolationsschicht 142 über den ersten Chips 10 gebildet, die die Rückseiten 10b und Seitenwände der ersten Chips 10 bedeckt und die freiliegenden Abschnitte der TSVs 118 bedeckt. Die Isolationsschicht 142 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon und wird durch einen geeigneten Prozess wie CVD gebildet. Eine dielektrische Schicht 144 wird dann über der Isolationsschicht 142 gebildet und füllt die Spalten zwischen den ersten Chips 10. Die dielektrische Schicht 133 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, undotiertes Silikatglas (USG), Phosphosilikatglas (PSG), Bosilikatglas (BSG) bordotiertes Phosphosilikatglas (BPSG) oder eine Kombination davon und wird durch einen geeigneten Prozess wie Spin-Beschichtung oder CVD gebildet. In einigen Ausführungsformen haben die Isolationsschicht 142 und die dielektrische Schicht 144 dieselben oder unterschiedliche Materialien.
  • Unter Bezugnahme auf 1D werden die TSVs der ersten Chips 10 freigelegt. In einigen Ausführungsformen werden Abschnitte der Isolationsschicht 142 und der dielektrischen Schicht 144 durch einen geeigneten Prozess wie CMP freigelegt, um die Metallleitungen 116 der TSVs 118 zum Vorschein zu bringen. In einigen Ausführungsformen wird ein Nassätzprozess durchgeführt, um Defekte zu entfernen, die auf den ersten Rückseiten 10b der ersten Chips 10 gebildet sind.
  • Unter Bezugnahme auf 1E werden Rückseiten-Metallmerkmale 146 über den TSVs 118 gebildet und mit diesen elektrisch verbunden. Die Rückseiten-Metallmerkmale 146 umfassen Umverteilungsschicht-(Redistribution Layer, RDL)Strukturen und/oder Pads, die in einer Passivierungsschicht 148 eingebettet sind. Lötfähige Metallisierungs-(Under Bump Metallization, UBM)Schichten 150 werden über den Rückseiten-Metallmerkmalen 146 gebildet und Bumps 152 (wie Lötmittelkugeln) werden über den UBM-Schichten 150 gebildet oder montiert. Die Bumps 152 sind durch die Rückseiten-Metallmerkmale 146 elektrisch mit den TSVs 118 verbunden. In einigen Ausführungsformen bestehen die UBM-Schichten 150 aus Ti, TiN, Ta, TaN oder dergleichen und werden durch einen geeigneten Prozess wie CVD gebildet. In einigen Ausführungsformen bestehen die Bumps 152 aus einem leitenden Material mit geringer Widerstandsfähigkeit, wie Sn, Pb, Ag, Cu, Ni, Bi oder einer Legierung davon, und werden durch einen geeigneten Prozess wie Verdampfung, Plattieren, Kugelauftropfen oder Siebdruck gebildet.
  • Unter Bezugnahme auf 1F wird ein Vereinzelungs- oder Singulierungsprozess entlang den Ritzbereichen ausgeführt, um mehrere separate Stapel 25 zu bilden, die jeweils einen ersten Chip 12 und einen zweiten Chip 201a umfassen. Eine Schneidemaschine, die für den Vereinzelungsprozess verwendet wird, beinhaltet typischerweise ein Vereinzeln mit einer Drehklinge oder einem Laserstrahl. Mit anderen Worten, der Vereinzelungs- oder Singulierungsprozess ist zum Beispiel ein Laserschneideprozess oder ein mechanischer Schneideprozess.
  • Die Verfahrensschritte von 1A bis 1F können kurz und klar unter Bezugnahme auf das Ablaufdiagramm von 2 veranschaulicht werden.
  • In Schritt 400 sind mehrere erste Chips 10, in welchen jeweils zumindest eine TSV 118 gebildet ist, und ein Wafer 20 mit mehreren zweiten Chipbereichen 201 bereitgestellt, wie in 1A dargestellt ist. In Schritt 402 werden die ersten Chips 10 jeweils an die zweiten Chipbereiche 201 gebondet, wie in 1B dargestellt ist. In Schritt 404 werden die ersten Chips 10 ausgedünnt und Spalten zwischen den ersten Chips 10 werden gefüllt, wie in 1C dargestellt ist. In Schritt 405 werden die TSVs 118 der ersten Chips 10 freigelegt, wie in 1D dargestellt ist. In Schritt 208 werden Rückseiten-Metallmerkmale 146 und Bumps 152 gebildet, die elektrisch mit den TSVs 118 der ersten Chips 10 verbunden sind, wie in 1E dargestellt. In Schritt 410 wird ein Vereinzelungsprozess zur Bildung separater Stapel 25 durchgeführt, wie in 1F dargestellt ist. Somit ist eine 3D-IC-Struktur der Offenbarung fertig.
  • Es wird festgehalten, dass in der Offenbarung die ersten Chips 10 nach dem Schritt zum Bonden der ersten Chips 10 an die zweiten Chipbereiche 201 (Schritt 402) ausgedünnt werden (Schritt 404) und eine solche Abfolge ermöglicht, dass die Chips stärker ausgedünnt werden, während weder der Chip noch der Wafer für eine Beschädigung oder einen Bruch während des Ausdünnungsschrittes anfällig ist.
  • In einigen Ausführungsformen ist die 3D-IC-Struktur wie in 1F dargestellt, wobei ein erster Chip 10 durch ein erstes Bonding-Pad 138 des ersten Chips 10 und ein zweites Bonding-Pad 206 des zweiten Chips 201a elektrisch mit einem zweiten Chip 201a verbunden ist. Zumindest eine TSV 118 erstreckt sich von der ersten Rückseite 10b des ersten Chips 10 zu einem Metallisierungselement (z. B. Metallleitung 120) des ersten Chips 10. Außerdem ist die TSV 118 elektrisch mit dem ersten Bonding-Pad 138 durch mehrere leitende Durchkontaktierungen (z. B. leitende Durchkontaktierung 123, 125, 131 oder 133) auf im Wesentlichen auf derselben Ebene verbunden. In einigen Ausführungsformen wird der Strom, der durch die TSV 118 fließt, anschließend auf mehrere leitende Durchkontaktierungen 123, 125, 131 und 133 auf verschiedenen Ebenen verteilt oder verbreitet, von welchen alle mit dem ersten Bonding-Pad 138 elektrisch verbunden sind. Eine solche Konfiguration ist für eine gleichförmige Verteilung oder Ausbreitung des Stroms von der TSV 118 zu mehreren leitenden Durchkontaktierungen daher zum ersten Bonding-Pad 138 günstig, so dass die Zuverlässigkeit der Vorrichtung deutlich verbessert ist.
  • 5 bis 10 sind örtliche Draufsichten auf leitenden Durchkontaktierungen und die benachbarten leitenden Schichten einer 3D-IC-Struktur gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen werden aus einer Draufsicht von 5 die leitenden Durchkontaktierungen 123, 125, 131 oder 133 im Wesentlichen auf derselben Ebene in einer Punkt- oder Säulenform bereitgestellt und in einer Gruppe so angeordnet, dass sie den Strom von der entsprechenden TSV 118 gleichförmig zum entsprechenden zweiten Chip 201a verteilen. In einigen Ausführungsformen werden die säulenförmigen leitenden Durchkontaktierungen 123, 125, 131 oder 133 im Wesentlichen auf derselben Ebene voneinander getrennt. In einigen Ausführungsformen haben die leitenden Durchkontaktierungen 123, 125, 131 oder 133 im Wesentlichen dieselbe Größe oder obere Fläche, wie in 5 dargestellt. In alternativen Ausführungsformen haben die leitenden Durchkontaktierungen 123, 125, 131 oder 133 unterschiedliche Größen oder obere Flächen, abhängig von den Verfahrensanforderungen.
  • In einigen Ausführungsformen werden die leitenden Durchkontaktierungen 123, 125, 131 oder 133 im Wesentlichen auf derselben Ebene in einer Schlitz- oder Streifenform bereitgestellt, um den Strom von der entsprechenden TSV 118 zum entsprechenden zweiten Chip 201a stabiler und gleichförmiger zu verteilen, wie in Draufsichten von 6 bis 9 dargestellt. In einigen Ausführungsformen sind die streifenförmigen leitenden Durchkontaktierungen 123, 125, 131 oder 133 voneinander getrennt. Zum Beispiel sind die leitenden Durchkontaktierungen 123, 125, 131 oder 133 als Wände gebildet, die im Wesentlichen parallel zueinander liegen, wie in 6 dargestellt ist. In alternativen Ausführungsformen sind zumindest Abschnitte der streifenförmigen leitenden Durchkontaktierungen 123, 125, 131 oder 133 verbunden, wie in 7 bis 9 dargestellt ist. In einigen Ausführungsformen sind die leitenden Durchkontaktierungen 123, 125, 131 oder 133 zur Bildung einer zaunartigen Struktur, eine schachbrettförmigen Struktur oder einer netzartigen Struktur verbunden, wie in 7 dargestellt ist. In einigen Ausführungsformen sind die leitenden Durchkontaktierungen 123, 125, 131 oder 133 als konzentrische Ringe gebildet, wie konzentrische kreisförmige Ringe, wie in 8 dargestellt ist, oder als konzentrische quadratische Ringe, wie in 9 dargestellt ist.
  • Von einem anderen Gesichtspunkt betrachtet, sind die leitenden Durchkontaktierungen 123, 125, 131 oder 133 elektrischen zwischen der TSV 118 und dem ersten Bonding-Pad 138 verbunden und ein länglicher Schlitz oder ein geschlossener Raum ist zwischen zumindest zwei der leitenden Durchkontaktierungen 123, 125, 131 und/oder 133 gebildet. In einigen Ausführungsformen befindet sich zumindest ein länglicher Schlitz zwischen den leitenden Durchkontaktierungen 123, 125, 131 und/oder oder 133, wie in 6 dargestellt ist. In einigen Ausführungsformen befindet sich zumindest ein geschlossener Raum zwischen den leitenden Durchkontaktierungen 123, 125, 131 und/oder 133, wie in 7 bis 10 dargestellt ist. Insbesondere liegt zumindest ein geschlossener rechteckiger Raum oder länglicher Schlitz innerhalb der leitenden Durchkontaktierungen 123, 125, 131 und/oder 133, wie in 7 und 10 dargestellt ist. In einigen Ausführungsformen können die leitenden Durchkontaktierungen 123, 125, 131 und/oder 133, wie in 7 dargestellt, als eine nicht massive, leitende Durchkontaktierung in der Form eines Zauns, eines Schachbretts oder eines Netzes beschrieben werden. Zumindest ein geschlossener Ringraum liegt zwischen den leitenden Durchkontaktierungen 123, 125, 131 und/oder 133, wie in 8 und 9 dargestellt ist. In einigen Ausführungsformen füllt ein dielektrisches Material der dielektrischen Schichten 122, 125, 130 und/oder 134 den länglichen Schlitz oder den geschlossenen Raum zwischen den zumindest zwei der leitenden Durchkontaktierungen 123, 125, 131 und/oder 133. In einigen Ausführungsformen füllt ein dielektrisches Material der dielektrischen Schichten 122, 125, 130 und/oder 134 zumindest einen länglichen Schlitz oder geschlossenen Raum innerhalb zumindest einer leitenden Durchkontaktierung 123, 125, 131 und/oder 133.
  • Die Ausführungsformen, in welchen die leitenden Durchkontaktierungen Säulen, Wände, Zäune oder Ringe sind, sind nur zur Veranschaulichung bereitgestellt und sind nicht als Einschränkung des Umfangs der vorliegenden Offenbarung auszulegen. In alternativen Ausführungsformen sind anders geformte leitende Durchkontaktierungen oder eine Kombination aus zumindest zwei der Säulen, Wände, Zäune und Ringe bei der vorliegenden Offenbarung anwendbar. In einigen Ausführungsformen umfassen die leitenden Durchkontaktierungen zumindest einen Ring und mehrere Säulen, wie in 10 dargestellt ist, in der die säulenförmigen leitenden Durchkontaktierungen neben oder um die ringförmige leitende Durchkontaktierung gebildet sind.
  • Durchschnittsfachleute auf dem Gebiet wissen zu schätzen, dass andere Kombinationen und Konfigurationen der leitenden Durchkontaktierungen möglich sind. In einigen Ausführungsformen sind die leitenden Durchkontaktierungen regelmäßig in dem Gebiet bereitgestellt, das der TSV entspricht. In alternativen Ausführungsformen sind die leitenden Durchkontaktierungen regellos und ungleichförmig in dem Gebiet bereitgestellt, das der TSV entspricht. Mit anderen Worten, die Formen, Größen, Variationen, Konfigurationen und Verteilungen der leitenden Durchkontaktierungen sind durch die vorliegende Offenbarung nicht beschränkt.
  • Die leitenden Durchkontaktierungen werden als im Wesen und Umfang der vorliegenden Offenbarung liegend erachtet, solange die leitenden Durchkontaktierungen im Wesentlichen auf derselben Ebene oder Höhe gebildet sind und dazu beitragen, den Strom von einem leitenden Element zu einem anderen leitenden Element oder von einem Chip zu einem anderen Chip gleichförmig zu verteilen. Durch eine solche Anordnung ist die Stromverteilung gleichförmig und stabil und die Zuverlässigkeit der Vorrichtung ist dementsprechend verbessert.
  • 3A bis 3F sind Querschnittsansichten eines Verfahrens zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen. 4 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen zeigt. Der Unterschied zwischen dem Verfahren von 3A bis 3F und dem Verfahren von 1A bis 1F liegt in der Zeitsteuerung zur Bildung der TSVs. Insbesondere wird in dem Verfahren von 1A bis 1F zumindest eine TSV 118 in jedem ersten Chip 10 (Schritt 400, 1A) vor dem Schritt zum Bonden der ersten Chips 10 an die zweiten Chipgebiete 201 des Wafers 20 (Schritt 402, 1B) gebildet, während in dem Verfahren von 3A bis 3F zumindest eine TSV 308 in jedem ersten Chip 30 (Schritt 506, 3D) nach dem Schritt zum Bonden der ersten Chips 30 an die zweiten Chipgebiete 201 (Schritt 502, 3B) gebildet wird. In einigen Ausführungsformen wird das Verfahren von 1A bis 1F als ”TSV zuerst”-Prozess bezeichnet, während das Verfahren von 3A bis 3F als ”TSV zuletzt”-Prozess bezeichnet wird. Der Unterschied ist in der Folge ausführlich dargestellt und die Ähnlichkeit wird hier nicht wiederholt.
  • Unter Bezugnahme auf 3A und 4 werden mehrere erste Chips 30 und ein Wafer 20 mit mehreren zweiten Chipgebieten 201 bereitgestellt (Schritt 500). Die ersten Chips 30 sind den ersten Chips 10 ähnlich, aber in den ersten Chips 30 ist keine TSV gebildet.
  • Unter Bezugnahme auf 3B und 4 werden die ersten Chips 30 jeweils an die zweiten Chipgebiete 201 gebondet (Schritt 502). Der Bondingschritt 502 ist ähnlich dem Bondingschritt 402, so dass Einzelheiten hier nicht wiederholt werden. In einigen Ausführungsformen sind die ersten Chips 30 und die zweiten Chipgebiete 201 in einer einander zugewandten Ausrichtung gebondet, aber die Offenbarung ist nicht darauf beschränkt.
  • Unter Bezugnahme auf 3C und 4 werden die ersten Chips 30 ausgedünnt und Spalten zwischen den ersten Chips 30 werden gefüllt (Schritt 504). In einigen Ausführungsformen werden die ersten Chips 30 von den ersten Rückseiten 30b ausgedünnt und Abschnitte der ersten Trägerschichten 100 werden durch einen geeigneten Schleifprozess und/oder Polierprozess wie CMP oder dergleichen entfernt. Danach wird eine dielektrische Schicht 144 über den ersten Rückseiten 30b der ersten Chips 30 gebildet und füllt die Spalten zwischen den ersten Chips 30. Die dielektrische Schicht 144 enthält Siliziumnitrid, Siliziumoxinitrid, undotiertes Silikatglas (USG), Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder eine Kombination davon und wird durch einen geeigneten Prozess wie Spin-Beschichtung oder CVD gebildet.
  • Anschließend wird ein Abschnitt der dielektrischen Schicht 144 durch einen geeigneten Prozess wie CMP entfernt, bis die ersten Rückseiten 30b der ersten Chips 30 freigelegt sind, wie in 3D dargestellt. In einigen Ausführungsformen wird eine Isolationsschicht 145 über der dielektrischen Schicht 144 gebildet und bedeckt die Rückseiten 30b der ersten Chips 30. Die Isolationsschicht 145 enthält Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon und wird durch einen geeigneten Prozess wie CMD gebildet. In einigen Ausführungsformen haben die Isolationsschicht 145 und die dielektrische Schicht 133 unterschiedliche Polier- oder Schleifselektivitäten.
  • Unter Bezugnahme auf 3D und 4 wird zumindest eine TSV 308 in jedem ersten Chip 30 gebildet (Schritt 506). In einigen Ausführungsformen wird zumindest eine TSV 308 durch die erste Trägerschicht 100 und die dielektrische Schicht 107 gebildet und ist auf der Metallleitung 120 angelegt. In einigen Ausführungsformen wird ein Ätzprozess zum Definieren einer Öffnung 300 unter Verwendung der Metallleitung 120 als Ätzstoppschicht durchgeführt und die TSV 308 wird dann in der Öffnung 300 gebildet. In einigen Ausführungsformen umfasst jede TSV 308 eine Auskleidung 302, die an der Seitenwand einer Öffnung 300 gebildet ist, eine Diffusionssperrschicht 304, die über der Auskleidung 302 gebildet ist, und eine Materialschicht 306, die in die Öffnung 300 gefüllt ist. Insbesondere ist die Diffusionssperrschicht 304 neben oder um die Seitenwand der Materialschicht 306 und zwischen der Materialschicht 306 und der Metallleitung 120 gebildet. Die Auskleidung 302 besteht aus einem Isoliermaterial, wie Siliziumoxid oder Siliziumnitrid, und wird durch einen geeigneten Prozess wie CVD gebildet. Die Diffusionssperrschicht 204 besteht aus Ta, TaN, Ti, TiN oder eine Kombination davon und wird durch einen geeigneten Prozess wie CVD oder PVD gebildet. Die Materialschicht 306 besteht aus Cu, Al, Ni, Sn oder einer Legierung davon und wird durch einen geeigneten Prozess wie Plattieren oder CVD gebildet. In einigen Ausführungsformen ist jede Öffnung 300 oben breit und unten schmal. Insbesondere wird jede Öffnung 300 mit einer schrägen Seitenwand gebildet und die Querschnittsfläche der der Öffnung 300 nimmt zur ersten Rückseite 30b des ersten Chips 39 hin zu. In alternativen Ausführungsformen haben eine oder mehrere Öffnungen 300 im Wesentlichen vertikale Seitenwände. Obwohl 3D eine TSV 308 in jedem ersten Chip 30 zeigt, kann die Anzahl der TSV 308 gemäß der tatsächlichen Anwendung eingestellt werden.
  • Unter Bezugnahme auf 3E und 4 werden Rückseiten-Metallmerkmale 146 und Bumps 152 zur elektrischen Verbindung mit den TSVs 308 der ersten Chips 30 gebildet (Schritt 508).
  • Unter Bezugnahme auf 3F und 4 wird ein Vereinzelungsprozess zur Bildung mehrerer separater Stapel 35 durchgeführt, die jeweils einen ersten Chip 30 und einen zweiten Chip 201A umfassen (Schritt 510). Somit ist eine 3D-IC-Struktur der Offenbarung fertig.
  • Die 3D-IC-Struktur von 3F ist jener von 1F ähnlich und der Unterschied zwischen ihnen liegt in den Formen der TSVs und den Anordnungen der Diffusionssperrschichten. Insbesondere ist in der 3D-IC-Struktur von 1F die Fläche der TSV 118, die durch die erste Rückseite 10b freigelegt wird, kleiner als die Fläche der TSV 118, die mit dem Metallisierungselement (z. B. der Metallleitung 120) des ersten Chips 10 in Kontakt steht, während in der 3D-IC-Struktur von 3F die Fläche der TSV 308, die durch die erste Rückseite 30b freigelegt wird, größer ist als die Fläche der TSV 308, die mit dem Metallisierungselement (z. B. der Metallleitung 120) des ersten Chips 30 in Kontakt steht. Außerdem ist die Diffusionssperrschicht 114 von 1F nur zwischen der Metallschicht 116 und der Auskleidung 112 angeordnet, während die Diffusionssperrschicht 304 von 3F neben der Metallschicht 306 und zwischen der Metallschicht 306 und dem Metallisierungselement (z. B. Metallleitung 120) des ersten Chips 10 angeordnet ist.
  • Es wird festgehalten, dass in den Ausführungsformen, obwohl die ersten und zweiten Chips gestapelt und gebondet sind, um eine Chip-on-Wafer (COW) Konfiguration zu bilden, eine solche Konfiguration die Ausführungsformen der vorliegenden Offenbarung in keiner Weise einschränken soll. In einigen Ausführungsformen können die Stapel eine Chip-zu-Chip oder Die-to-Die Bondingkonfiguration oder eine Wafer-zu-Wafer Bondingkonfiguration haben.
  • 11 bis 14 sind Querschnittsansichten von 3D-IC-Strukturen gemäß einigen Ausführungsformen.
  • Die 3D-IC-Struktur von 11 ist ähnlich jener von 1F und der Unterschied zwischen ihnen liegt darin, dass die 3D-IC-Struktur von 11 eine Gate-Konfiguration hat, die sich von jener der 3D-IC-Struktur von 1F unterscheidet. Insbesondere ist das Gate 104 jedes Chips 10 in 1F ein Metall-Gate oder ein Polysilizium-Gate, während das Gate jedes Chips 40 in 11 ein Verbund-Gate ist, das ein erstes Gate 604 umfasst, das eine dielektrische Gate-Schicht 602 kontaktiert, und zumindest ein zweites Gate 606, das das erste Gate 604 kontaktiert. In einigen Ausführungsformen ist das erste Gate 604 von einer dielektrischen Schicht 610 eingebettet, das zweite Gate 606 ist von einer dielektrischen Schicht 612 eingebettet und eine dielektrische Schicht 614 ist gebildet, die das zweite Gate 606 bedeckt.
  • [00053] Das erste Gate 604 und das zweite Gate 606 bestehen aus verschiedenen Materialien. In einigen Ausführungsformen ist das erste Gate 604 ein Metall-Gate und das zweite Gate 606 ist ein Polysilizium-Gate. In alternativen Ausführungsformen ist das erste Gate 604 ein Polysilizium-Gate und das zweite Gate 606 ist ein Metall-Gate. In einigen Ausführungsformen haben das erste Gate 604 und das zweite Gate 606 im Wesentlichen dieselbe Dimension und die Grenzlinie des ersten Gates 604 ist mit jener des zweiten Gates 606 ausgerichtet. In alternativen Ausführungsformen hat das erste Gate 604 eine größere Dimension als jene von mehreren zweiten Gates 606 und die zweiten Gates 606 sind als separate Inseln über dem ersten Gate 604 gebildet.
  • Außerdem ist zumindest eine leitende Durchkontaktierung 608 in der dielektrischen Schicht 614 gebildet und elektrisch mit dem zweiten Gate 606 verbunden. das Material und Bildungsverfahren der leitenden Durchkontaktierung 608 sind ähnlich jenen des Steckers 108 und die Einzelheiten werden hier nicht wiederholt. In einigen Ausführungsformen können mehrere leitende Durchkontaktierungen 608 in jedem ersten Chip 40 enthalten sein und sie können mit einem der in 5 bis 10 dargestellten Designs versehen sein, um den Strom besser von einem leitenden Element zu einem anderen leitenden Element zu verteilen, wie von der Metallleitung 120 zum zweiten Gate 606. Die TSV 118 ist durch die erste Trägerschicht 100 und die dielektrischen Schichten 610, 612 und 614 gebildet und ist an die Metallleitung 120 angelegt.
  • Die 3D-IC-Struktur von 12 ist ähnlich jener von 11 und der Unterschied zwischen ihnen liegt darin, dass die Struktur von 12 durch einen ”TSV-zuletzt”-Prozess gebildet wird, während die Struktur von 11 durch einen ”TSV-zuerst”-Prozess gebildet wird. Daher sind ihre TSV-Formen unterschiedlich. Die dielektrische Gate-Schicht 702, das erste Gate 704, zweite Gate 706, zumindest eine leitende Durchkontaktierung 708 und die dielektrischen Schichten 710 bis 714, die in jedem ersten Chip 50 enthalten sind, sind der dielektrischen Gate-Schicht 602, dem ersten Gate 604, zweiten Gate 506, der zumindest einen leitenden Durchkontaktierung 608 und den dielektrischen Schichten 610 bis 614 ähnlich, die in jedem ersten Chip 40 enthalten sind, und die Einzelheiten werden hier nicht wiederholt.
  • Die 3D-IC-Struktur von 13 ist ähnlich jener von 11 und der Unterschied zwischen ihnen liegt in der Bildungsreihenfolge der TSV und des Gates. Insbesondere wird in dem Verfahren zur Bildung der Struktur von 1F zumindest eine TSV 118 in jedem ersten Chip 10 nach dem Schritt der Bildung des Gates 104 gebildet, während in dem Verfahren zur Bildung der Struktur von 13 zumindest eine TSV in jedem ersten Chip 60 vor dem Schritt der Bildung des Metall-Gates 804 gebildet wird.
  • In einigen Ausführungsformen wird das Metall-Gate 804 so gebildet, dass es sich in einer seitlichen Richtung erstreckt, so dass die TSV 118 an dem Metall-Gate 804 anliegt und elektrisch mit diesem verbunden ist. Das Metall-Gate 804 umfasst ein Metall, eine Metalllegierung, Metallsilicid oder eine Kombination davon. In einigen Ausführungsformen ist eine Schicht mit hoher Dielektrizitätszahl 802 zwischen den Source/Drain-Gebieten 105, zwischen der ersten Trägerschicht 100 und dem Metall-Gate 804 und neben oder um die TSV 118 gebildet. In einigen Ausführungsformen umfasst die Schicht mit hoher Dielektrizitätszahl 802 ein Material mit hoher Dielektrizitätszahl mit einer Dielektrizitätszahl größer als etwa 4 oder sogar größer als etwa 10. In einigen Ausführungsformen umfasst das Material mit hoher Dielektrizitätszahl Metalloxid, wie Titanoxid (TiO2), Zirkoniumoxid (ZrO2), Hafniumoxid (HfO2), Tantaloxid (TasO5) und Barium- und Strontiumtitanoxid ((Ba, Sr)TiO3) oder eine Kombination davon. In einigen Ausführungsformen wird eine Grenzschicht, die aus Siliziumoxid besteht, zwischen der Schicht mit hoher Dielektrizitätszahl 802 und dem Metall-Gate 804 gebildet.
  • In einigen Ausführungsformen umfasst der erste Chip 60 ferner mehrere streifenförmige leitende Durchkontaktierungen 806, die elektrisch zwischen dem Metall-Gate 804 und einer leitenden Schicht (z. B. Metallleitung 120), die dem Metall-Gate 804 am nächsten liegt, verbunden ist.
  • Außerdem sind die leitenden Durchkontaktierungen 806 in der dielektrischen Schicht 107 gebildet und elektrisch mit dem Metall-Gate 804 verbunden. In einigen Ausführungsformen ist eine Metallleitung 120 elektrisch mit dem Metall-Gate 804 mit mehreren leitenden Durchkontaktierungen 806 durch eine dielektrische Schicht 107 verbunden. Insbesondere sind die leitenden Durchkontaktierungen 806 zur elektrischen Verbindung mit der Metallleitung 120 und dem Metall-Gate 804 im Wesentlichen auf derselben Ebene gebildet. Das Material und Bildungsverfahren der leitenden Durchkontaktierungen 805 sind ähnlich jenen des Steckers 108 und die Einzelheiten werden hier nicht wiederholt. In einigen Ausführungsformen können die leitenden Durchkontaktierungen 806 mit einem oder mehreren der in 5 bis 10 dargestellten Designs versehen sein, um den Strom besser von der TSV 118 zu einem anderen leitenden Element zu verteilen, wie dem ersten Bonding-Pad 138 des ersten Chips 60. Die TSV 118 ist durch die erste Trägerschicht 100 gebildet und an das Metall-Gate 804 angelegt.
  • Die 3D-IC-Struktur von 14 ist jener von 13 ähnlich und der Unterschied zwischen ihnen liegt darin, dass die Struktur von 14 durch einen ”TSV-zuletzt”-Prozess gebildet wird, während die Struktur von 13 durch einen ”TSV-zuerst”-Prozess gebildet wird. Daher sind ihre TSV-Formen unterschiedliche. Die dielektrische Gate-Schicht 902, das Metall-Gate 904, die leitenden Durchkontaktierungen 906, die in jedem ersten Chip 70 enthalten sind, sind der Gate-Schicht 802, dem Metall-Gate 804, den leitenden Durchkontaktierungen 806 ähnlich, die in jedem ersten Chip 60 enthalten sind, und die Einzelheiten werden hier nicht wiederholt.
  • Die 3D-IC-Struktureb der vorliegenden Offenbarung sind unter Bezugnahme auf die Querschnittsansichten von 1F, 3F und 11 bis 14 dargestellt.
  • In einigen Ausführungsformen umfasst eine 3D-IC-Struktur einen ersten Chip 10/30/40/50/60/70, einen zweiten Chip 201a und zumindest eine TSV 118/308. Der erste Chip 10/30/40/50/60/70 ist an den zweiten Chip 201a gebondet. In einigen Ausführungsformen ist der erste Chip 10/30/40/50/60/70 elektrisch mit dem zweiten Chip 201a mit einem ersten Bonding-Pad 138 des ersten Chips 10/30/40/50/60/70 und einem zweiten Bonding-Pad 206 des zweiten Chips 201a verbunden. Zumindest eine TSV 118/308 erstreckt sich von der ersten Rückseite 10b/30b/40b/50b/60b/70b des ersten Chips 10/30/40/50/60/70 zu einem Metallisierungselement für den ersten Chip 10/30/40/50/60/70. Insbesondere durchdringt die TSV 118/308 die erste Trägerschicht 100 des ersten Chips 10/30/40/50/60/70 und ist an das Metallisierungselement des ersten Chips 10/30/40/50/60/70 angelegt.
  • In einigen Ausführungsformen ist das Metallisierungselement eine Metallleitung 120, die der ersten Rückseite 10b/30b/40b/50b des ersten Chips 10/30/40/50 am nächsten liegt, wie in 1F, 3F und 11 bis 12 dargestellt. In einigen Ausführungsformen ist das Metallisierungselement ein Metall-Gate 804/904 des ersten Chips 60/70, wie in 13 bis 14 dargestellt.
  • Es wird festgehalten, dass in der Offenbarung die TSV 118/308 an das Metallisierungselement angelegt ist, das der ersten Trägerschicht oder der ersten Rückseite des ersten Chips am nächsten liegt, so dass die Ätzdauer zum Definieren der TSV-Öffnung 110/300 viel geringer ist als die Ätzdauer zum Definieren der herkömmlichen TSV-Öffnung durch die ersten und zweiten Chips. Die herkömmliche TSV hat üblicherweise eine Tiefe von etwa 50 μm bis 100 μm. In einigen Ausführungsformen der Offenbarung hat die TSV 118/308 jedoch eine Tiefe in einem Bereich von etwa 2 μm bis 15 μm, so dass die durch die TSV eingeführte Spannung fast ignoriert werden kann.
  • Außerdem ist die TSV 118/308 elektrisch mit dem ersten Bonding-Pad 138 mit mehreren leitenden Durchkontaktierungen im Wesentlichen auf derselben Ebene verbunden, wobei die leitenden Durchkontaktierungen elektrisch mit dem ersten Bonding-Pad 138 verbunden sind. In einigen Ausführungsformen sind die leitenden Durchkontaktierungen im Wesentlichen auf derselben Ebene leitende Durchkontaktierungen 123, 125, 131 oder 133, wie in 1f, 3F und 11 bis 14 dargestellt. In einigen Ausführungsformen sind die leitenden Durchkontaktierungen im Wesentlichen auf derselben Ebene leitende Durchkontaktierungen 806 oder 906, wie in 11 oder 12 dargestellt. In einigen Ausführungsformen ist zumindest ein Abschnitt der leitenden Durchkontaktierungen streifenförmige leitende Durchkontaktierungen im Wesentlichen auf derselben Ebene, wie in 6 bis 10 dargestellt.
  • In einigen Ausführungsformen, wenn die 3D-IC-Struktur durch einen ”TSV-zuerst”-Prozess gebildet wird, ist die Fläche der TSV 118, die an der ersten Rückseite 10b/40b/60b freigelegt ist, kleiner als die Fläche der TSV 118, die das Metallisierungselement (z. B. die Metallleitung 120 oder das Metall-Gate 804) des ersten Chips 10/40/60 kontaktiert, wie in 1F, 11 und 13 dargestellt. In einem solchen Fall umfasst die TSV 118 eine Metallschicht 116 und eine Diffusionssperrschicht 113 neben der Metallschicht 116.
  • In einigen Ausführungsformen, wenn die 3D-IC-Struktur durch einen TSV-zuletzt”-Prozess gebildet wird, ist die Fläche der TSV 118, die an der ersten Rückseite 30b/50b/70b freigelegt ist, größer als die Fläche der TSV 308, die mit dem Metallisierungselement (z. B. der Metallleitung 120 oder dem Metall-Gate 904) des ersten Chips 30/50/70 in Kontakt steht, wie in 3F, 12 und 14 dargestellt. In einem solchen Fall umfasst die TSV 308 eine Metallschicht 306 und eine Diffusionssperrschicht 204 neben der Metallschicht 306 und zwischen der Metallschicht 306 und dem Metallisierungselement (z. B. der Metallleitung 120 oder dem Metall-Gate 904).
  • Angesichts des Vorhergesagten stellt die vorliegende Offenbarung 3D-IC-Strukturen bereit, in welchen mehrere streifenförmige leitende Durchkontaktierungen zwischen der TSV und dem Bonding-Pad des ersten Chips angeordnet sind. Eine solche Konfiguration ist günstig, um den Strom von der TSV zu mehreren leitenden Durchkontaktierungen und daher dem Bonding-Pad gleichförmig zu verteilen oder zu verbreiten, so dass die Zuverlässigkeit der Vorrichtung deutlich verbessert ist. Insbesondere ist die das Design mit einer Durchkontaktierung in Form von mehreren Streifen im Wesentlichen auf derselben Ebene zwischen der TSV und dem Bonding-Pad im Vergleich zu einem herkömmlichen Design mit einer einzelnen Durchkontaktierung für ein gleichförmiges Verteilen des Stroms von der größeren TSV zu dem kleineren Bonding-Pad vorteilhaft, so dass die Leistung der Vorrichtung entsprechend verbessert ist und der herkömmliche Stromansammlungseffekt nicht beobachtet wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine 3D-IC-Struktur einen ersten Chip, einen zweiten Chip und zumindest eine TSV. Der erste Chip ist elektrisch mit dem zweiten Chip mit einem ersten Bonding-Pad des ersten Chips und einem zweiten Bonding-Pad des zweiten Chips verbunden. Die TSV erstreckt sich von einer ersten Rückseite des ersten Chips zu einem Metallisierungselement des ersten Chips. Zumindest eine leitende Durchkontaktierung ist elektrischen zwischen der TSV und dem ersten Bonding-Pad verbunden und zumindest ein länglicher Schlitz oder geschlossener Raum befindet sich innerhalb der zumindest einen leitenden Durchkontaktierung.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine 3D-IC-Struktur einen ersten Chip, einen zweiten Chip und zumindest eine TSV. Der erste Chip ist durch ein Hybridbonding an den zweiten Chip gebondet, die ein Metall-zu-Metall-Bonding und ein Dielektrikum-zu-Dielektrikum-Bonding umfasst. Die TSV durchdringt eine erste Trägerschicht des ersten Chips und ist elektrisch mit dem zweiten Chip mit mehreren streifenförmigen leitenden Durchkontaktierungen verbunden.
  • Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine 3D-IC-Struktur einen ersten Chip, einen zweiten Chip und zumindest eine TSV. Der erste Chip ist an einen zweiten Chip gebondet. Die TSV durchdringt eine erste Trägerschicht des ersten Chips und liegt an einem Metall-Gate des ersten Chips an.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalente Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Dreidimensionale integrierte Schaltungsstruktur, umfassend: einen ersten Chip, der elektrisch mit einem zweiten Chip mit einem ersten Bonding-Pad des ersten Chips und einem zweiten Bonding-Pad des zweiten Chips verbunden ist; und zumindest eine Trägerschichtdurchkontaktierung (Through Substrate Via, TSV), die sich von einer ersten Rückseite des ersten Chips zu einem Metallisierungselement des ersten Chips erstreckt, wobei zumindest eine leitende Durchkontaktierung elektrisch zwischen der TSV und dem ersten Bonding-Pad verbunden ist und zumindest ein länglicher Schlitz oder ein geschlossener Raum sich innerhalb der zumindest einen leitenden Durchkontaktierung befindet.
  2. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 1, wobei das Metallisierungselement eine Metallleitung ist, die der ersten Rückseite des ersten Chips am nächsten liegt.
  3. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 1 oder 2, wobei das Metallisierungselement ein Metall-Gate des ersten Chips ist.
  4. Dreidimensionale integrierte Schaltungsstruktur nach einem der vorangehenden Ansprüche, des Weiteren umfassend ein dielektrisches Material, das den zumindest einen länglichen Schlitz oder geschlossenen Raum innerhalb der zumindest einen leitenden Durchkontaktierung füllt.
  5. Dreidimensionale integrierte Schaltungsstruktur nach einem der Ansprüche 1 bis 3, wobei eine erste Fläche der TSV, die an der ersten Rückseite freigelegt ist, kleiner ist als eine zweite Fläche der TSV, die das Metallisierungselement des ersten Chips kontaktiert.
  6. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 5, wobei eine erste Fläche der TSV, die an der ersten Rückseite freigelegt ist, größer ist als eine zweite Fläche der TSV, die das Metallisierungselement des ersten Chips kontaktiert.
  7. Dreidimensionale integrierte Schaltungsstruktur nach einem der vorangehenden Ansprüche, wobei die zumindest eine leitende Durchkontaktierung mehrere leitende Durchkontaktierungen umfasst, die als Wände im Wesentlichen parallel zueinander gebildet sind.
  8. Dreidimensionale integrierte Schaltungsstruktur nach einem der Ansprüche 1 bis 6, wobei die zumindest eine leitende Durchkontaktierung mehrere leitende Durchkontaktierungen umfasst, die als konzentrische Ringe gebildet sind.
  9. Dreidimensionale integrierte Schaltungsstruktur nach einem der vorangehenden Ansprüche, wobei die zumindest eine leitende Durchkontaktierung die Form eines Zauns hat.
  10. Dreidimensionale integrierte Schaltungsstruktur, umfassend: einen ersten Chip, der durch ein Hybridbonding, welches ein Metall-zu-Metall-Bonding und ein Dielektrikum-zu-Dielektrikum-Bonding umfasst, an einen zweiten Chip gebondet ist; und zumindest eine Trägerschichtdurchkontaktierung (Through Substrate Via, TSV), die eine erste Trägerschicht des ersten Chips durchdringt und mit mehreren streifenförmigen leitenden Durchkontaktierungen elektrisch mit dem zweiten Chip verbunden ist.
  11. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 10, wobei die streifenförmigen leitenden Durchkontaktierungen voneinander getrennt sind.
  12. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 10, wobei zumindest ein Abschnitt der streifenförmigen leitenden Durchkontaktierungen verbunden ist.
  13. Dreidimensionale integrierte Schaltungsstruktur nach einem der Ansprüche 10 bis 12, wobei die streifenförmigen leitenden Durchkontaktierungen als Wände, Zäune, Ringe oder eine Kombination davon gebildet sind.
  14. Dreidimensionale integrierte Schaltungsstruktur nach einem der Ansprüche 10 bis 13, wobei die TSV an einer Metallleitung anliegt, die der ersten Trägerschicht des ersten Chips am nächsten liegt.
  15. Dreidimensionale integrierte Schaltungsstruktur nach einem der Ansprüche 10 bis 14, wobei die TSV an einem Metall-Gate des ersten Chips anliegt.
  16. Dreidimensionale integrierte Schaltungsstruktur, umfassend: einen ersten Chip, der an einen zweiten Chip gebondet ist; und zumindest eine Trägerschichtdurchkontaktierung (Through Substrate Via, TSV), die eine erste Trägerschicht des ersten Chips durchdringt und an einem Metall-Gate des ersten Chips anliegt.
  17. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 16, wobei der erste Chip über der ersten Trägerschicht mehrere leitende Schichten und mehrere leitende Durchkontaktierungen zwischen zwei benachbarten leitenden Schichten, die elektrisch mit der TSV verbunden sind, umfasst.
  18. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 17, wobei die leitenden Durchkontaktierungen als Säulen, Wände, Zäune, Ringe oder eine Kombination davon gebildet sind.
  19. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 17 oder 18, wobei der erste Chip des Weiteren mehrere streifenförmige leitende Durchkontaktierungen umfasst, die elektrisch zwischen dem Metall-Gate und einer leitenden Schicht, die dem Metall-Gate am nächsten liegt, verbunden sind.
  20. Dreidimensionale integrierte Schaltungsstruktur nach Anspruch 19, wobei die streifenförmigen leitenden Durchkontaktierungen als Wände, Zäune, Ringe oder eine Kombination davon gebildet sind.
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