DE102019121087A1 - Computing-in-memory-packages und verfahren zu deren herstellung - Google Patents

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Chen-Hua Yu
Kuo-Chung Yee
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
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    • H01L2224/2512—Layout
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    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
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Abstract

Ein Verfahren umfasst ein Platzieren einer ersten Mehrzahl von Dies über einem Träger. Die erste Mehrzahl von Dies umfasst zumindest einen ersten Logik-Die und einen ersten Speicher-Die. Eine zweite Mehrzahl von Dies wird über der ersten Mehrzahl von Dies platziert. Die zweite Mehrzahl von Dies wird mit der ersten Mehrzahl von Dies elektrisch verbunden und umfasst zumindest einen zweiten Logik-Die und einen zweiten Speicher-Die. Eine dritte Mehrzahl von Dies wird über der zweiten Mehrzahl von Dies platziert und wird mit der ersten Mehrzahl von Dies und der zweiten Mehrzahl von Dies elektrisch verbunden. Die dritte Mehrzahl von Dies umfasst zumindest einen dritten Logik-Die und einen dritten Speicher-Die. Das Verfahren umfasst weiterhin ein Herstellen von elektrischen Verbindungselementen über und in elektrischer Verbindung mit der ersten Mehrzahl von Dies, der zweiten Mehrzahl von Dies und der dritten Mehrzahl von Dies.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 10. Oktober 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/743.693 und dem Titel „Compute-in-Memory Die Package and Method Forming Same“ („Computing-in-Memory-Die-Package und Verfahren zu dessen Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Packages von integrierten Schaltungen werden immer komplexer, wobei mehr Bauelement-Dies in das gleiche Package integriert werden, um mehr Funktionen zu realisieren. Zum Beispiel sind System on Integrated Chips (SoICs) entwickelt worden, um eine Mehrzahl von Bauelement-Dies, wie etwa Prozessoren und Speicherwürfel, in das gleiche Package zu integrieren. In den SoICs können Bauelement-Dies, die mit unterschiedlichen Technologien hergestellt werden und unterschiedliche Funktionen haben, zweidimensional nebeneinander und dreidimensional aufeinandergestapelt gebondet werden, um ein System mit einer höheren Rechenleistung, Bandbreite und funktionellen Packungsdichte und einer geringeren Kommunikationslatenz und einem niedrigeren Energieverbrauch je Datenbit herzustellen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht eines Packages gemäß einigen Ausführungsformen.
    • Die 2, 3 und 4 zeigen Draufsichten von drei Schichten (tiers) eines Packages gemäß einigen Ausführungsformen.
    • Die 5 bis 12 zeigen Schnittansichten einiger Packages gemäß einigen Ausführungsformen.
    • Die 13 bis 24 zeigen Schnittansichten von Systemen, in die Packages gemäß einigen Ausführungsformen integriert sind.
    • Die 25 bis 31 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
    • Die 32 bis 39 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
    • Die 40 bis 44 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
    • 45 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein Package und ein Verfahren zu dessen Herstellung gemäß verschiedenen Ausführungsformen bereitgestellt. Es werden die Zwischenstufen bei der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Gemäß einigen Ausführungsformen der vorliegenden Erfindung werden Computing-in-Memory-Packages hergestellt. Ein Computing-in-Memory-Package weist eine Mehrzahl von Schichten (tiers) auf, wobei jede der Schichten Logik-Dies und Speicher-Dies aufweist. Ein Logik-Die in einer Schicht kann in Speicher-Dies (und gegebenenfalls in andere Logik-Dies) eingebettet sein, die in der gleichen Schicht oder in anderen Schichten angeordnet sind, die sich über und/oder unter der Schicht befinden. In ähnlicher Weise kann ein Speicher-Die in eine Schicht in Logik-Dies (und gegebenenfalls in andere Speicher-Dies) eingebettet sein, die in der gleichen Schicht oder in anderen Schichten angeordnet sind, die sich über und/oder unter der Schicht befinden. Mit dieser Anordnung kann die Rechenleistung verbessert werden, die Bandbreite des Systems kann erhöht werden, und die Latenz kann durch die unmittelbare Nähe der Dies und das effiziente Layout reduziert werden.
  • 1 zeigt eine Schnittansicht eines Computing-in-Memory-Packages 100. Gemäß einigen Ausführungsformen der vorliegenden Erfindung bezeichnet der Begriff „Computing-in-Memory“ die Struktur, dass Logik-Dies, die Rechenfunktionen ausführen, in Speicher-Dies eingebettet werden, auf die die Logik-Dies zugreifen. Das Computing-in-Memory-Package 100 wird gelegentlich auch als SoIC-Package bezeichnet. In 1 und den folgenden Figuren wird der Buchstabe „L“ verwendet, um anzugeben, dass der entsprechende Die ein Logik-Die ist, und der Buchstabe „M“ wird verwendet, um anzugeben, dass der entsprechende Die ein Speicher-Die ist. An den Buchstaben L (für die Logik-Dies) und an den Buchstaben M (für die Speicher-Dies) kann sich jeweils eine Zahl für Identifizierungszwecke anschließen. Es dürfte wohlverstanden sein, dass 1 lediglich ein Beispiel zeigt und dass die Dies, die in 1 (und den 2 bis 12) gezeigt sind, bei anderen Ausführungsformen jeweils ein Logik-Die oder ein Speicher-Die sein können. Außerdem können in Abhängigkeit von den Entwurfsanforderungen die Anzahl von Logik-Dies und die Anzahl von Speicher-Dies in den einzelnen Schichten jede Anzahl von gleich oder größer als 1 sein. Es sind zwar Drei-Schichten-Packages als Beispiele gezeigt, aber es ist klar, dass die Computing-in-Memory-Packages mehr als drei Schichten, wie etwa vier, fünf oder mehr Schichten, aufweisen können.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Logik-Dies Single-Core- oder Multi-Core-Logik-Dies. Die Logik-Dies können AP-Dies (AP: Anwendungsprozessor), GPU-Dies (GPU: Grafikprozessor), FPGA-Dies (FPGA: Universalschaltkreis), ASIC-Dies (ASIC: anwendungsspezifische integrierte Schaltung), Eingabe-/Ausgabe(EA)-Dies, NPU-Dies (NPU: Netzwerk-Prozessor), TPU-Dies (TPU: Tensor-Prozessor), AI-Engine-Dies (AI: künstliche Intelligenz) oder dergleichen sein. In dem Computing-in-Memory-Package 100, und gegebenenfalls in jeder der Schichten, können unterschiedliche Arten von Logik-Dies gemischt sein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung können die Speicher-Dies SRAM-Dies (SRAM: statischer Direktzugriffsspeicher), DRAM-Dies (DRAM: dynamischer Direktzugriffsspeicher), Wide-I/O-Speicher-Dies, NAND-Speicher-Dies, RRAM-Dies (RRAM: resistiver Direktzugriffsspeicher), MRAM-Dies (MRAM: magnetoresistiver Direktzugriffsspeicher) oder dergleichen sein. Die Speicher-Dies können Controller aufweisen oder auch nicht. Die Speicher-Dies können außerdem in Form von einzelnen Speicher-Dies oder eines vorgestapelten Speicherwürfels vorliegen. In dem Computing-in-Memory-Package 100, und gegebenenfalls in jeder der Schichten, können unterschiedliche Arten von Speicher-Dies gemischt sein.
  • Bleiben wir bei 1, in der bei einigen beispielhaften Ausführungsformen eine Schicht 1, eine Schicht 2 über der Schicht 1 und eine Schicht 3 über der Schicht 2 angeordnet sind. Benachbarte Schichten sind aneinander gebondet, entweder durch direkte Dielektrikumbondung (die gelegentlich auch als Dielektrikum-Dielektrikum-Bondung oder Schmelzbondung bezeichnet wird) oder durch Hybridbondung. Die Hybridbondung umfasst die Dielektrikum-Dielektrikum-Bondung und eine Metall-Metall-Bondung. Die Schichten können jeweils einen oder mehrere Logik-Dies L und einen oder mehrere Speicher-Dies M aufweisen. Die Logik-Dies L und die Speicher-Dies M können Halbleitersubstrate 20 aufweisen, die Siliziumsubstrate sein können. Auf den entsprechenden Halbleitersubstraten 20 werden Verbindungsstrukturen 22 hergestellt, die dazu verwendet werden, die Bauelemente in den entsprechenden Dies miteinander zu verbinden. Außerdem können Bondpads 24 in der Verbindungsstruktur 22 oder koplanar mit Oberflächen der entsprechenden Dies L oder M hergestellt werden.
  • Durchkontaktierungen 30 (die Durchkontaktierungen 30-1, 30-2 und 30-3 umfassen) werden so hergestellt, dass sie durch die Halbleitersubstrate 20 hindurchgehen, und sie werden verwendet, um Dies L und M (entweder in unterschiedlichen Schichten oder in der gleichen Schicht) elektrisch und signalmäßig miteinander zu verbinden. Die Durchkontaktierungen 30 können in unterschiedlicher Weise zum Verbinden der Dies in unterschiedlichen Schichten verwendet werden. Zum Beispiel werden die Durchkontaktierungen 30-1 und 30-2 in Kombination verwendet, um ein Metallpad in einem Logik-Die L2 (Pad 24A) mit einem Speicher-Die M3 (Pad 24B) durch ein Metallpad 76, das über und in Kontakt mit den Durchkontaktierungen 30-1 und 30-2 angeordnet ist, miteinander zu verbinden. Hingegen wird die Durchkontaktierung 30-3 zum Verbinden des Metallpads 24A in dem Logik-Die L2 mit dem Metallpad 24B in dem Speicher-Die M3 verwendet. Eine Durchkontaktierung 32, die durch einen dielektrischen Bereich 38 hindurchgeht, wird zum Verbinden des Speicher-Dies M1 (in der Schicht 1) über das Metallpad 76 mit einem oberen Metallpad 80 verwendet.
  • 2 zeigt eine Draufsicht der Schicht 1, wobei ein beispielhaftes Layout dargestellt ist. Zum Beispiel weist die beispielhafte Ausführungsform den Speicher-Die M1 auf, der von Logik-Dies L1, L2, L1' und L2' umschlossen ist (in diese eingebettet ist). Wie vorstehend dargelegt worden ist, ist das dargestellte Layout der Schicht 1 (und der Schicht 2 in 3 oder der Schicht 3 in 4) lediglich ein Beispiel, und die dargestellten Dies L und M können bei anderen Ausführungsformen jeweils auch ein Logik-Die oder ein Speicher-Die sein. Bei einigen Ausführungsformen ist der Speicher-Die M1 ein einzelner Speicher-Die. Bei alternativen Ausführungsformen stellt der gezeigte Speicher-Die M1 eine Mehrzahl von Speicher-Dies dar. Zum Beispiel können bei einigen Ausführungsformen Speicher-Dies M1A und M1B an der Stelle des Speicher-Dies M1 platziert werden. Die Speicher-Dies M1A und M1B können die gleiche Art von Speicher-Dies oder unterschiedliche Arten von Speicher-Dies sein. Bei alternativen Ausführungsformen können Speicher-Dies M1C, M1D, M1E und M1F an der Stelle des Speicher-Dies M1 platziert werden.
  • 3 zeigt eine Draufsicht der Schicht 2, die einen Logik-Die L3 aufweist, der von Speicher-Dies M2, M3, M2' und M3' umschlossen ist. Bei einigen Ausführungsformen ist der Logik-Die L3 ein einzelner Logik-Die. Bei alternativen Ausführungsformen stellt der gezeigte Logik-Die L3 eine Mehrzahl von Logik-Dies dar. Zum Beispiel können bei einigen Ausführungsformen Logik-Dies L3A und L3B an der Stelle des Logik-Dies L3 platziert werden. Die Logik-Dies L3A und L3B können die gleiche Art von Logik-Dies oder unterschiedliche Arten von Logik-Dies sein. Bei alternativen Ausführungsformen können Logik-Dies L3C, L3D, L3E und L3F an der Stelle des Logik-Dies L3 platziert werden.
  • 4 zeigt eine Draufsicht der Schicht 3, die einen Logik-Die L4 auf einer Seite von Speicher-Dies M4 und M4' aufweist. Bei einigen Ausführungsformen ist der Logik-Die L4 ein einzelner Logik-Die. Bei alternativen Ausführungsformen stellt der gezeigte Logik-Die L4 eine Mehrzahl von Logik-Dies dar. Zum Beispiel können bei einigen Ausführungsformen Logik-Dies L4A und L4B an der Stelle des Logik-Dies L4 platziert werden. Die Logik-Dies L4A und L4B können die gleiche Art von Logik-Dies oder unterschiedliche Arten von Logik-Dies sein. Bei alternativen Ausführungsformen können Logik-Dies L4C, L4D, L4E und L4F an der Stelle des Logik-Dies L4 platziert werden.
  • Die 5 bis 12 zeigen Schnittansichten von Computing-in-Memory-Packages gemäß einigen Ausführungsformen. Diese Ausführungsformen umfassen unterschiedliche Kombinationen von Anordnungen von Logik-Dies L und Speicher-Dies M, wobei die Dies L und M in unterschiedlichen Schichten als Dies angeordnet werden können, die nach oben oder nach unten zeigen, und die Bondung zwischen benachbarten Schichten eine Vorderseite-an-Rückseite-Bondung oder eine Vorderseite-an-Vorderseite-Bondung sein kann. Diese Ausführungsformen können außerdem unterschiedliche Arten von Bondverfahren umfassen, wie etwa direkte Dielektrikumbondung und Hybridbondung. Außerdem können Grenzflächen der Computing-in-Memory-Packages Umverteilungsleitungen (RDLs) und Lotbereiche oder alternativ Metallsäulen aufweisen. Die RDLs und die Lotbereiche können zur Flip-Chip-Bondung verwendet werden, und die Metallsäulen können zum Herstellen von integrierten Fan-out-Packages (InFO-Packages) verwendet werden. Es ist klar, dass die 5 bis 12 lediglich einige beispielhafte Kombinationen zeigen und dass andere Kombinationen für die vorliegende Erfindung in Betracht gezogen werden. Die Ausführungsformen, die in den 5 bis 12 gezeigt sind, werden auch in den Prozessen, die in den 25 bis 44 gezeigt sind, näher erörtert.
  • In 5 weist das Computing-in-Memory-Package 100 Dies in der Schicht 1 auf, die so platziert sind, dass sie nach oben zeigen. Wenn ein Die als ein nach oben zeigender Die bezeichnet wird, bedeutet das in der gesamten Beschreibung, dass Bauelemente (zum Beispiel aktive Bauelemente, wie etwa Transistoren, oder passive Bauelemente, wie etwa Widerstände, Kondensatoren oder dergleichen) nach oben zu der Oberseite des jeweiligen Halbleitersubstrats in dem Die zeigen. Wenn in ähnlicher Weise ein Die als ein nach unten zeigender Die bezeichnet wird, bedeutet das, dass die Bauelemente nach unten zu der Oberseite des jeweiligen Halbleitersubstrats in dem Die zeigen. Schicht-2-Dies, wie etwa die Dies M2, L3 und M3, werden nach unten zeigend platziert und werden durch direkte Dielektrikumbondung und Vorderseite-an-Vorderseite-Bondung an darunter befindliche Schicht-1-Dies gebondet. Die Schicht-3-Dies L4 und M4 werden nach unten zeigend platziert und werden durch direkte Dielektrikumbondung an eine dielektrische Schicht 78 in der Schicht 2 gebondet. Die Schicht-3-Dies L4 und M4 werden durch Vorderseite-an-Rückseite-Bondung an die darunter befindlichen Schicht-2-Dies gebondet. Über den Schicht-3-Dies werden RDLs 40 hergestellt, die über Durchkontaktierungen und Metallpads mit Schicht-i-, Schicht-2- und Schicht-3-Dies elektrisch verbunden werden. Lotbereiche 42 werden über und in elektrischer Verbindung mit den RDLs 40 hergestellt. Die Lotbereiche 42 können verwendet werden, um das Computing-in-Memory-Package 100 durch Flip-Chip-Bondung an andere Strukturen zu bonden.
  • 6 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 5 ähnlich, mit der Ausnahme, dass über den Schicht-3-Dies L4 und M4 Metallsäulen 44 hergestellt werden. Die Metallsäulen 44 können aus Kupfer, Kupferlegierungen oder ähnlichen Metallen hergestellt werden. Es wird eine dielektrische Schicht 46 hergestellt, um darin die Metallsäulen 44 einzubetten, wobei eine Oberseite der dielektrischen Schicht 46 mit Oberseiten der Metallsäulen 44 koplanar sein kann. Die dielektrische Schicht 46 kann aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, hergestellt werden. Die dielektrische Schicht 46 kann auch aus einem anorganischen dielektrischen Material hergestellt werden, wie etwa einem Oxid (zum Beispiel Siliziumoxid oder Siliziumoxidnitrid).
  • 7 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 5 ähnlich, mit der Ausnahme, dass die Bondung zwischen benachbarten Schichten eine Hybridbondung statt der direkten Dielektrikumbondung ist. Zum Beispiel werden die Dies L1 und M2 durch Hybridbondung aneinander gebondet, die eine Metall-Metall-Bondung zwischen den Metallpads 24A und 24B und eine Dielektrikum-Dielektrikum-Bondung zwischen einer dielektrischen Oberflächenschicht 26A in dem Die L1 und einer dielektrischen Oberflächenschicht 26B in dem Die M2 umfasst. Außerdem wird der Die M4 an die darunter befindliche dielektrische Schicht 78 und die Metallpads 76 durch Hybridbondung gebondet, die eine Bondung zwischen der dielektrischen Schicht 78 und einer dielektrischen Oberflächenschicht 26C in dem Die M4 und eine Bondung zwischen Metallpads 24C in dem Die M4 und den Metallpads 76 umfasst. In dem Computing-in-Memory-Package 100 werden die RDLs 40 und die Lotbereiche 42 zum Bonden des Computing-in-Memory-Packages 100 an andere Package-Komponenten hergestellt.
  • 8 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 7 ähnlich, mit der Ausnahme, dass über den Schicht-3-Dies L4 und M4 Metallsäulen 44 hergestellt werden. Die Metallsäulen 44 können aus Kupfer, Kupferlegierungen oder ähnlichen Metallen hergestellt werden. In dem Computing-in-Memory-Package 100 werden die Metallsäulen 44 in der dielektrischen Schicht 78 für Bondungszwecke hergestellt, wobei die Oberseiten der Metallsäulen 44 mit der Oberseite der dielektrischen Schicht 46 koplanar sind.
  • 9 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 5 ähnlich, mit der Ausnahme, dass Dies in umgekehrter Reihenfolge platziert werden, sodass die Schicht-1-Dies die Dies L4 und M4 umfassen und die Schicht-3-Dies die Dies L1, M2 und L2 umfassen. Es ist jedoch klar, dass die Schicht-1-Dies auch die Dies L1, M1 und L2 (statt der Dies L4 und M4) umfassen können, wie es bei vorhergehenden Ausführungsformen gezeigt ist, und die Schicht-3-Dies auch die Dies L4 und M4 (statt der Dies L1, M1 und L2) umfassen können. Die Schicht-1-Dies, wie etwa der Logik-Die L4 und der Speicher-Die M4, werden nach unten zeigend platziert, und die Bondung der Schicht-2-Dies, wie etwa des Logik-Dies L3 und der Speicher-Dies M2 und M3, an die Schicht-1-Dies L4 und M4 ist eine Vorderseite-an-Rückseite-Bondung, die durch direkte Dielektrikumbondung realisiert wird. Die Dies L3, M2 und M3 werden zum Beispiel durch direkte Dielektrikumbondung an die darunter befindliche dielektrische Schicht 38A gebondet. Außerdem werden die Schicht-3-Dies L1, M1 und L2 durch Vorderseite-an-Rückseite-Bondung und direkte Dielektrikumbondung an die Schicht-2-Dies gebondet. In dem Computing-in-Memory-Package 100, das in 9 gezeigt ist, werden RDLs 40 und Lotbereiche 42 zum Bonden des Computing-in-Memory-Packages 100 an andere Package-Komponenten hergestellt.
  • 10 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 9 ähnlich, mit der Ausnahme, dass über den Schicht-3-Dies L1, M1 und L2 Metallsäulen 44 in der dielektrischen Schicht 46 für Bondungszwecke hergestellt werden und dass die Oberseiten der Metallsäulen 44 koplanar mit der Oberseite der dielektrischen Schicht 46 sind.
  • 11 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 9 ähnlich, mit der Ausnahme, dass Schicht-1-Dies, wie etwa der Logik-Die L4 und der Speicher-Die M4, nach unten zeigend platziert werden und die Bondung von Schicht-2-Dies, wie etwa des Logik-Dies L3 und der Speicher-Dies M2 und M3, an die Schicht-1-Dies durch Hybridbondung erfolgt, die bei einigen Ausführungsformen eine Vorderseite-an-Rückseite-Bondung ist. Außerdem werden Schicht-3-Dies, wie etwa L1, M1 und L2, ebenfalls durch Vorderseite-an-Rückseite-Bondung und Hybridbondung an die Schicht-2-Dies gebondet. In dem Computing-in-Memory-Package 100 werden RDLs 40 und Lotbereiche 42 zum Bonden des Computing-in-Memory-Packages 100 an andere Package-Komponenten hergestellt.
  • 12 zeigt ein Computing-in-Memory-Package 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen von 11 ähnlich, mit der Ausnahme, dass über den Schicht-3-Dies L1, M1 und L2 Metallsäulen 44 in der dielektrischen Schicht 46 für Bondungszwecke hergestellt werden und dass die Oberseiten der Metallsäulen 44 koplanar mit der Oberseite der dielektrischen Schicht 46 sind.
  • Die Packages 100, die in den 5 bis 12 gezeigt sind, werden als rekonfigurierte Wafer hergestellt, die eine Mehrzahl von Packages mit den Strukturen umfassen, die in den 5 bis 12 gezeigt sind. Der entsprechende Wafer wird dann zersägt, sodass die in den 5 bis 12 gezeigten Packages als ein diskretes Package 100 hergestellt werden.
  • Die 13 bis 24 zeigen beispielhafte Ausführungsformen, die darstellen, wie die Computing-in-Memory-Packages 100 zum Herstellen von größeren Packages oder Systemen verwendet werden. Bei einigen Ausführungsformen werden die Computing-in-Memory-Packages 100, die in den 5 bis 12 gezeigt sind, ähnlich wie Bauelement-Dies verwendet. Die Einzelheiten der Computing-in-Memory-Packages 100, die in den 13 bis 24 gezeigt sind, sind nicht dargestellt, und sie sind bei den Ausführungsformen zu finden, die in den 5 bis 12 gezeigt sind. Dargestellt sind die Oberflächen-Bondstrukturen der Computing-in-Memory-Packages 100, die zeigen, ob Lotbereiche oder Metallsäulen verwendet werden, was davon abhängt, ob eine Flip-Chip-Bondungs- oder eine InFO-Struktur verwendet wird. Außerdem sind einige der Bondpads und RDLs, die zum Verbinden mit Lotbereichen und/oder Metallsäulen verwendet werden, nicht dargestellt, aber diese Bondpads und RDLs sind tatsächlich in den Packages vorhanden. Wenn mehr als ein Computing-in-Memory-Package 100 in dem gleichen Package vorhanden ist, kann der Buchstabe A oder B an die Bezugszahl 100 angefügt werden, um ein einzelnes Package 100 zu identifizieren.
  • 13 zeigt eine Vorderseite-an-Rückseite-Bondung von Computing-in-Memory-Packages 100A und 100B. Die Bondung erfolgt durch Flip-Chip-Bondung, wobei eine Unterfüllung 48 zwischen den Computing-in-Memory-Packages 100A und 100B angeordnet wird. Das resultierende Package 102 hat Metallsäulen 44 auf seiner Oberfläche. Dementsprechend kann das Package 102 zum Herstellen eines InFO-Packages verwendet werden.
  • 14 zeigt ein Package 102, das zwei Packages 104A aufweist, die durch Flip-Chip-Bondung an ein Package 104B gebondet sind. Die Packages 104A und 104B sind InFO-Packages. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der InFO-Packages 104A die folgenden Schritte: Platzieren des entsprechenden Computing-in-Memory-Packages 100A über einem Träger (nicht dargestellt) mittels einer Die-Befestigungsschicht 49 (einer Haftschicht); Verkapseln des Computing-in-Memory-Packages 100A in einem Verkapselungsmaterial 50A, wie etwa einer Formmasse; Durchführen einer Planarisierung, um Oberflächen (die dargestellte Unterseite) der Metallsäulen 44 in dem Computing-in-Memory-Package 100A auf gleiche Höhe mit einer Oberfläche des Verkapselungsmaterials 50A zu bringen; und anschließend Herstellen von RDLs 52 und Lotbereichen 54. Das Package 104B wird ähnlich hergestellt, mit der Ausnahme, dass weitere Durchkontaktierungen 56 hergestellt werden, bevor ein Verkapselungsmaterial 50B aufgebracht wird. Das Package 102, das in 14 gezeigt ist, kann für die Flip-Chip-Bondung verwendet werden.
  • 15 zeigt eine Chip-auf-Package-Struktur, bei der ein Computing-in-Memory-Package 100B verwendet wird, um zunächst ein InFO-Package 104B herzustellen und anschließend das Computing-in-Memory-Package 100A (das als ein Chip verwendet wird) durch Flip-Chip-Bondung an das InFO-Package 104B zu bonden. Dann wird das Verkapselungsmaterial 50A verteilt, um das Computing-in-Memory-Package 100A darin zu verkapseln. Das Package 102, das in 15 gezeigt ist, kann für die Flip-Chip-Bondung verwendet werden. RDLs 51 werden als ein Teil des Packages 104B hergestellt. Die Einzelheiten der RDLs 51 sind nicht dargestellt.
  • 16 zeigt ein Package 102, das ein InFO-Package ist, das auf Grund des Computing-in-Memory-Packages 100 hergestellt wird. Der Herstellungsprozess ist bereits für das Package 104A von 14 beschrieben worden, und Einzelheiten werden hier nicht wiederholt. Der Packaging-Prozess zum Herstellen des Packages 102, das in 16 gezeigt ist, ist ein RDL-zuletzt-Prozess, bei dem zunächst das Computing-in-Memory-Package 100 in dem Verkapselungsmaterial 50 verkapselt wird und anschließend RDLs 52 und entsprechende dielektrische Schichten 53 hergestellt werden.
  • 17 zeigt ein Package 102, das ein Flip-Chip-Package ist, das auf Grund des Computing-in-Memory-Packages 100 hergestellt wird. Der Packaging-Prozess zum Herstellen des Packages 102, das in 17 gezeigt ist, ist ein RDL-zuerst-Prozess, bei dem zunächst RDLs 52 und die entsprechende dielektrische Schicht 53 hergestellt werden und dann das Computing-in-Memory-Package 100 durch Flip-Chip-Bondung an die RDLs 52 gebondet wird. Dann wird das Computing-in-Memory-Package 100 in dem Verkapselungsmaterial 50 verkapselt wird.
  • 18 zeigt ein Package 102', das das in 16 gezeigte Package 102 ist, das an ein Package-Substrat 58 gebondet ist. Das Package-Substrat 58 kann ein kernloses Substrat sein. Alternativ kann das Package-Substrat 58 einen Kern aufweisen, und auf gegenüberliegenden Seiten des Kerns werden RDLs hergestellt. Zwischen dem Package 102' und dem Package-Substrat 58 ist eine Unterfüllung 48 angeordnet.
  • 19 zeigt ein Package 102, das ein InFO-Package ist, das auf Grund des Computing-in-Memory-Packages 100 hergestellt wird. Der Herstellungsprozess ist bereits für das Package 104B von 14 beschrieben worden, und Einzelheiten werden hier nicht wiederholt. Der Packaging-Prozess zum Herstellen des Packages 102, das in 19 gezeigt ist, ist ebenfalls ein RDL-zuletzt-Prozess.
  • 20 zeigt ein Package 102', das ein Computing-in-Memory-Package 100 und Speicherstapel (Würfel) 60 umfasst, die ein InFO-Package bilden. Die Speicherstapel 60 umfassen jeweils eine Mehrzahl von Speicher-Dies 62, die aufeinandergestapelt sind und miteinander elektrisch verbunden sind. Die Speicherstapel 60 können HBM-Würfel (HBM: Speicher mit hoher Bandbreite) sein. Die Speicherstapel 60 und das Computing-in-Memory-Package 100 werden in dem Verkapselungsmaterial 50 verkapselt. Bei einigen Ausführungsformen der vorliegenden Erfindung ist das entsprechende Package ein Hochleistungs-Package. Dementsprechend können Wärme-Ableitungselemente 64 und eine Metallkappe 66 zum Verbinden mit dem Computing-in-Memory-Package 100 hergestellt werden. Die Wärme-Ableitungselemente 64 können Metallstäbe, Metallfinnen oder dergleichen sein. Das InFO-Package wird außerdem an das Package-Substrat 58 gebondet.
  • 21 zeigt ein Package 102' gemäß einigen Ausführungsformen der vorliegenden Erfindung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in 20 gezeigt sind, mit der Ausnahme, dass zwei Computing-in-Memory-Packages 100 dargestellt sind. Es sind zwar zwei Computing-in-Memory-Packages 100 dargestellt, aber es dürfte wohlverstanden sein, dass es mehr (z. B. vier, sechs, acht usw.) Computing-in-Memory-Packages 100 geben kann. In ähnlicher Weise sind in den 20 und 21 zwar zwei Speicherstapel 60 dargestellt, aber in dem entsprechenden Package 102' kann es mehr (z. B. vier, sechs, acht usw.) Speicherstapel 60 geben.
  • 22 zeigt ein Package 102' gemäß einigen Ausführungsformen der vorliegenden Erfindung. Diese Ausführungsformen sind den Ausführungsformen ähnlich, die in 20 gezeigt sind, mit der Ausnahme, dass das Computing-in-Memory-Package 100 an einen Interposer 68 gebondet wird, statt die RDLs 52 (20) auf dem verkapselten Computing-in-Memory-Package 100 herzustellen. Der Interposer 68 weist ein Substrat 70, das ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, sein kann, und Durchkontaktierungen 72 auf, die durch das Substrat 70 hindurchgehen. Auf gegenüberliegenden Seiten des Substrats 70 werden RDLs hergestellt, die durch die Durchkontaktierungen 72 miteinander verbunden werden.
  • 23 zeigt ein Package 102' gemäß einigen Ausführungsformen der vorliegenden Erfindung. Das Package 102' ist den Ausführungsformen ähnlich, die in 22 gezeigt sind, mit der Ausnahme, dass zwei Computing-in-Memory-Packages 100 dargestellt sind.
  • 24 zeigt ein Package 102' gemäß einigen Ausführungsformen der vorliegenden Erfindung, bei denen ein Computing-in-Memory-Package 100 durch Flip-Chip-Bondung an ein Package-Substrat 58 gebondet wird. In einem Spalt zwischen dem Computing-in-Memory-Package 100 und dem Package-Substrat 58 wird eine Unterfüllung 48 angeordnet. Auf das Computing-in-Memory-Package 100 wird ein Verkapselungsmaterial 50 aufgebracht.
  • Die 25 bis 31 zeigen Schnittansichten von Zwischenstufen bei der Herstellung der Computing-in-Memory-Packages 100, die in 5 gezeigt sind, gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Schritte sind auch schematisch in dem Prozessablauf angegeben, der in 45 gezeigt ist.
  • In 25 werden Schicht-1-Dies, wie etwa die Logik-Dies L1 und L2 und der Speicher-Die M1, auf einem Träger 74 zum Beispiel mittels Die-Befestigungsschichten (nicht dargestellt) platziert. Der entsprechende Schritt ist als ein Schritt 202 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Die Vorderseiten der Schicht-1-Dies zeigen nach oben. Metallpads 24A in den Schicht-1-Dies werden von den entsprechenden dielektrischen Schichten 26A bedeckt. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 26A aus Oxiden, wie etwa Siliziumoxid, Siliziumoxidnitrid, Siliziumcarbonitrid oder dergleichen, hergestellt. Dann wird der Spalt zwischen den Schicht-1-Dies L1, L2 und M1 durch einen weiteren Oberflächen-Planarisierungsprozess mit einer dielektrischen Schicht 38A gefüllt. Die dielektrische Schicht 38A kann aus einem Oxid (wie etwa Siliziumoxid), SiCN, SiN, SiOC oder dergleichen hergestellt werden. Der entsprechende Schritt ist als ein Schritt 203 in dem Prozessablauf angegeben, der in 45 gezeigt ist.
  • Wie in 26 gezeigt ist, werden dann Schicht-2-Dies, wie etwa der Logik-Die L3 und die Speicher-Dies M2 und M3, durch direkte Dielektrikumbondung an die Schicht-1-Dies L1, L2 und M1 gebondet, wobei die dielektrischen Schichten 26B durch Schmelzbondung an die entsprechenden dielektrischen Schichten 26A gebondet werden. Der entsprechende Schritt ist als ein Schritt 204 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Einige der Dies, wie etwa der Die M3, können an mehr als einen Die (wie etwa die Dies M1 und L2) gebondet werden. Bei einigen Ausführungsformen gibt es keine direkte elektrische Verbindung zwischen dem Die M3 und dem Die M1. Die Bondungsstabilität wird jedoch durch die Bondung des Dies M3 an die Dies L2 und M1 verbessert. Nach dem Bonden können die Schicht-2-Dies gedünnt werden.
  • Wie in 27 gezeigt ist, wird dann ein Spaltfüllungsprozess durchgeführt, und ein dielektrischer Bereich 38B wird hergestellt, um die in 26 gezeigten Spalte zu füllen. Der entsprechende Schritt ist als ein Schritt 206 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Die Spaltfüllung kann mit geeigneten Verfahren, unter anderem durch chemische Aufdampfung (CVD), Schleuderbeschichtung, fließfähige chemische Aufdampfung (FCVD) oder dergleichen, erfolgen. Der dielektrische Bereich 38B kann aus einem Oxid (wie etwa Siliziumoxid), SiCN, SiN, SiOC oder dergleichen, hergestellt werden. Zum Egalisieren der Oberseite des dielektrischen Bereichs 38B kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein mechanischer Schleifprozess, durchgeführt werden. Bei alternativen Ausführungsformen werden die Schicht-1-Dies und die Schicht-2-Dies in dem gleichen Verkapselungsprozess verkapselt, wobei die dielektrischen Bereiche 38A und 38B einen zusammenhängenden dielektrischen Bereich bilden, der als ein dielektrischer Bereich 38 bezeichnet wird.
  • 28 zeigt die Herstellung von Durchkontaktierungen 30 (die Durchkontaktierungen 30-1, 30-2 und 30-3 umfassen), die durch den dielektrischen Bereich 38 und die Substrate (wie etwa Siliziumsubstrate oder andere Arten von Halbleitersubstraten) in den Schicht-2-Dies hindurchgehen, um mit den Metallpads 24A elektrisch verbunden zu werden. Der entsprechende Schritt ist als ein Schritt 208 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Dementsprechend werden die Schicht-1-Dies mit den Schicht-2-Dies elektrisch verbunden. Die elektrische Verbindung der Metallpads 24B mit den entsprechenden Metallpads 24A kann durch eine einzige Durchkontaktierung 30-3 oder durch zwei Durchkontaktierungen 30-1 und 30-2 erfolgen. Außerdem werden Durchkontaktierungen 32 so hergestellt, dass sie durch den dielektrischen Bereich 38 hindurchgehen und mit den Metallpads 24A verbunden werden. Auf der Oberseite des dielektrischen Bereichs 38 werden Metallpads 76 hergestellt, die mit den Schicht-1-Dies und den Schicht-2-Dies elektrisch verbunden werden. Der entsprechende Schritt ist als ein Schritt 210 in dem Prozessablauf angegeben, der in 45 gezeigt ist.
  • 29 zeigt die Abscheidung und Planarisierung der dielektrischen Schicht 78, die aus einem Oxid (wie etwa Siliziumoxid), SiOC, SiCN, SiN oder dergleichen, hergestellt werden kann. Der entsprechende Schritt ist als ein Schritt 212 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Dadurch werden die Metallpads 76 von der dielektrischen Schicht 78 bedeckt. Wie in 30 gezeigt ist, werden dann die Schicht-3-Dies, wie etwa der Logik-Die L4 und der Speicher-Die M4, an die dielektrische Schicht 78 gebondet. Der entsprechende Schritt ist als ein Schritt 214 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Die dielektrischen Oberflächenschichten 26C der Schicht-3-Dies werden durch direkte Dielektrikumbondung an die dielektrische Schicht 78 gebondet. Dann werden die Schicht-3-Dies L4 und M4 zum Beispiel in einem CMP-Prozess oder einem mechanischen Schleifprozess gedünnt. Anschließend wird eine dielektrische Schicht 79 abgeschieden, um die Schicht-3-Dies zu verkapseln, und darauf folgt ein Planarisierungsprozess an. Es werden Durchkontaktierungen 81 durch die Substrate der Schicht-3-Dies und einen Teil der dielektrischen Schicht 79 hergestellt. Dann werden Metallpads auf der Oberfläche der dielektrischen Schicht 79 hergestellt und mit Durchkontaktierungen 81 verbunden. Der entsprechende Schritt ist als ein Schritt 216 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Anschließend wird eine dielektrische Schicht 82 abgeschieden, die dann planarisiert wird. Der entsprechende Schritt ist als ein Schritt 218 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Nach der Planarisierung können die Metallpads 80 freiliegen oder von der dielektrischen Schicht 82 bedeckt bleiben.
  • 31 zeigt die Herstellung von RDLs 40, dielektrischen Schichten 41 und Lotbereichen 42. Der entsprechende Schritt ist als ein Schritt 220 in dem Prozessablauf angegeben, der in 45 gezeigt ist. Die RDLs 40 und die Lotbereiche 42 werden mit den darunter befindlichen Schicht-i-, Schicht-2- und Schicht-3-Dies elektrisch verbunden. Die resultierende Struktur ist auch in 5 gezeigt. Dann wird der Träger 74 (30) abgelöst, und ein Vereinzelungsprozess wird durchgeführt, um eine Mehrzahl von Packages 100 herzustellen, die miteinander identisch sind. Die in 6 gezeigte Struktur kann in ähnlichen Prozessen hergestellt werden, mit der Ausnahme, dass die Metallsäulen 44 und die dielektrische Schicht 46 hergestellt werden.
  • Die 32 bis 39 zeigen Schnittansichten von Zwischenstufen bei der Herstellung der in 7 gezeigten Computing-in-Memory-Packages 100 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, sind die Materialien und Herstellungsprozesse für die Komponenten in den 32 bis 39 (und in den 40 bis 44) im Wesentlichen die Gleichen wie die entsprechenden Komponenten, die mit ähnlichen Bezugszahlen in den Ausführungsformen bezeichnet sind, die in den 25 bis 31 gezeigt sind. Die Einzelheiten zu den Materialien und Herstellungsprozessen für die Komponenten, die in den 32 bis 44 gezeigt sind, sind deshalb in der Erörterung der Ausführungsformen zu finden, die in den 25 bis 31 gezeigt sind.
  • In 32 werden Schicht-1-Dies, wie etwa die Logik-Dies L1 und L2 und der Speicher-Die M1, zum Beispiel mittels Die-Befestigungsschichten (nicht dargestellt) auf dem Träger 74 platziert. Die Vorderseiten der Schicht-1-Dies zeigen nach oben. Der Spalt zwischen den Schicht-1-Dies L1, L2 und M1 wird dann mit der dielektrischen Schicht 38A mittels eines weiteren Oberflächen-Planarisierungsprozesses gefüllt. Die dielektrische Schicht 38A kann aus einem Oxid (wie etwa Siliziumoxid), SiCN, SiN, SiOC oder dergleichen hergestellt werden. Die Metallpads 24A in den Schicht-1-Dies werden freigelegt und sind mit den entsprechenden dielektrischen Oberflächenschichten 26A koplanar.
  • Wie in 33 gezeigt ist, werden dann Schicht-2-Dies, wie etwa der Logik-Die L3 und die Speicher-Dies M2 und M3, durch Hybridbondung an die Schicht-1-Dies L1,M1 und L2 gebondet, wobei die dielektrischen Schichten 26B in den Schicht-2-Dies an die dielektrischen Schichten 26A in den Schicht-1-Dies gebondet werden und die Metallpads 24B an die Metallpads 24A gebondet werden. Dann können die Schicht-2-Dies gedünnt werden. Wie in 34 gezeigt ist, wird dann ein Spaltfüllungsprozess durchgeführt, und ein dielektrischer Bereich 38B wird hergestellt, um die in 34 gezeigten Spalte zu füllen. Zum Egalisieren der Oberseite des dielektrischen Bereichs 38B kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt werden. Bei alternativen Ausführungsformen werden die Schicht-1-Dies und die Schicht-2-Dies in dem gleichen Verkapselungsprozess verkapselt, wobei die dielektrischen Bereiche 38A und 38B einen zusammenhängenden dielektrischen Bereich bilden, der als ein dielektrischer Bereich 38 bezeichnet wird.
  • 35 zeigt die Herstellung von Durchkontaktierungen 30 und 32. Einige der Durchkontaktierungen 30 werden mit Bondpads 24B elektrisch verbunden, die wiederum mit Bondpads 24A verbunden werden. Einige der Durchkontaktierungen 30 werden direkt mit den Bondpads 24A verbunden. Die Durchkontaktierungen 32 werden ebenfalls so hergestellt, dass sie durch den dielektrischen Bereich 38 hindurchgehen und mit den Bondpads 24A verbunden werden. Auf der Oberseite des dielektrischen Bereichs 38 werden Metallpads 76 hergestellt, die mit den Schicht-1-Dies und den Schicht-2-Dies elektrisch verbunden werden.
  • 35 zeigt außerdem die Abscheidung und die Planarisierung einer dielektrischen Schicht 78. Durch die Planarisierung werden Metallpads 76 freigelegt, die Oberseiten haben, die mit der Oberseite der dielektrischen Schicht 78 koplanar sind. Wie in 36 gezeigt ist, werden dann die Schicht-3-Dies, wie etwa der Logik-Die L4 und der Speicher-Die M4, durch Hybridbondung an die dielektrische Schicht 78 und die Metallpads 76 gebondet. Dann werden die Schicht-3-Dies L4 und M4 zum Beispiel in einem CMP-Prozess oder einem mechanischen Schleifprozess gedünnt.
  • In 37 wird eine dielektrische Schicht 82 abgeschieden, die dann planarisiert wird. Dann werden Durchkontaktierungen 81 und Metallpads 80 hergestellt, wie in 38 gezeigt ist. Dann wird die dielektrische Schicht 82 hergestellt und anschließend planarisiert. In der resultierenden Struktur können nach der Planarisierung die Metallpads 80 freiliegen oder von der dielektrischen Schicht 82 bedeckt bleiben.
  • 39 zeigt die Herstellung von RDLs 40, dielektrischen Schichten 41 und Lotbereichen 42. Die RDLs 40 und die Lotbereiche 42 werden mit den darunter befindlichen Schicht-1-, Schicht-2- und Schicht-3-Dies elektrisch verbunden. Die resultierende Struktur ist auch in 7 gezeigt. Dann wird der Träger 74 (38) abgelöst, und ein Vereinzelungsprozess wird durchgeführt, um eine Mehrzahl von Packages 100 herzustellen, die miteinander identisch sind. Die in 8 gezeigte Struktur kann in ähnlichen Prozessen hergestellt werden, mit der Ausnahme, dass die Metallsäulen 44 und die dielektrische Schicht 46 hergestellt werden.
  • Die 40 bis 44 zeigen Schnittansichten von Zwischenstufen bei der Herstellung der in 9 gezeigten Computing-in-Memory-Packages 100 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Bei einigen Ausführungsformen sind die Schicht-1-Dies die Dies L4 und M4, aber die Schicht-1-Dies können bei alternativen Ausführungsformen auch die Dies L1, M1 und L2 sein.
  • In 40 werden Schicht-1-Dies, wie etwa der Logik-Die L1 und der Speicher-Die M4, zum Beispiel mittels Die-Befestigungsschichten (nicht dargestellt) auf dem Träger 74 platziert. Die Vorderseiten der Schicht-1-Dies zeigen nach unten. Auf der Rückseite der entsprechenden Halbleitersubstrate 20 werden Metallpads 25 hergestellt, wobei Durchkontaktierungen 81 die Metallpads 25 und 24C miteinander verbinden. Um ein Eindiffundieren von Cu in das Siliziumsubstrat zu verhindern, wird zwischen den Metallpads 25 und dem Siliziumsubstrat eine dielektrische Isolierschicht (nicht dargestellt) abgeschieden, die die Durchkontaktierungen 81 umschließt. Wie in 41 gezeigt ist, wird dann ein dielektrischer Bereich 38A hergestellt, um die Schicht-1-Dies darin zu verkapseln, und anschließend wird der dielektrische Bereich 38A planarisiert. Der dielektrische Bereich 38A kann aus einem Oxid, wie etwa Siliziumoxid oder SiON, hergestellt werden.
  • Wie in 42 gezeigt ist, werden dann Schicht-2-Dies, wie etwa der Logik-Die L3 und die Speicher-Dies M2 und M3, durch direkte Dielektrikumbondung an den dielektrischen Bereich 38A gebondet, wobei die dielektrischen Schichten 26B in den Schicht-2-Dies an den dielektrischen Bereich 38A gebondet werden. Dann können die Schicht-2-Dies gedünnt werden, und anschließend werden Durchkontaktierungen 33 hergestellt. Wie außerdem in 42 gezeigt ist, wird dann ein Spaltfüllungsprozess durchgeführt, und ein dielektrischer Bereich 38B wird hergestellt, um die Spalte zwischen den Schicht-2-Dies L3, M2 und M3 zu füllen, wobei ein Teil des dielektrischen Bereichs 38B die Schicht-2-Dies L3, M2 und M3 überdeckt. Zum Egalisieren der Oberseite des dielektrischen Bereichs 38B kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt werden.
  • 42 zeigt außerdem die Herstellung von Metallpads 76 auf der Oberseite des dielektrischen Bereichs 38B und die Abscheidung und Planarisierung der dielektrischen Schicht 78. Die Metallpads 76 werden von der dielektrischen Schicht 78 bedeckt.
  • Wie in 43 gezeigt ist, werden dann die Schicht-3-Dies, wie etwa die Logik-Dies L1 und L2 und der Speicher-Die M1, durch direkte Dielektrikumbondung an die dielektrische Schicht 78 gebondet. Dann werden die Schicht-3-Dies zum Beispiel in einem CMP-Prozess oder einem mechanischen Schleifprozess gedünnt. Anschließend wird eine dielektrische Schicht 79 abgeschieden, die dann planarisiert wird.
  • Wie außerdem in 43 gezeigt ist, werden dann Durchkontaktierungen 30 hergestellt, und Metallpads 80 werden zum Verbinden mit den Durchkontaktierungen 30 hergestellt. Die Metallpads 80 werden auf der dielektrischen Schicht 79 hergestellt und sind in Kontakt mit den Durchkontaktierungen 30. Dann wird die dielektrische Schicht 82 hergestellt und anschließend planarisiert. In der resultierenden Struktur können nach der Planarisierung die Metallpads 80 freiliegen oder von der dielektrischen Schicht 82 bedeckt bleiben.
  • 44 zeigt die Herstellung von RDLs 40, dielektrischen Schichten 41 und Lotbereichen 42. Die RDLs 40 und die Lotbereiche 42 werden mit den darunter befindlichen Schicht-1-, Schicht-2- und Schicht-3-Dies elektrisch verbunden. Die resultierende Struktur ist auch in 9 gezeigt. Dann wird der Träger 74 (43) abgelöst, und ein Vereinzelungsprozess wird durchgeführt, um eine Mehrzahl von Packages 100 herzustellen, die miteinander identisch sind. Die in 10 gezeigte Struktur kann in ähnlichen Prozessen hergestellt werden, mit der Ausnahme, dass die Metallsäulen 44 und die dielektrische Schicht 46 hergestellt werden.
  • Die Prozessabläufe zum Herstellen der Strukturen, die in den 11 und 12 gezeigt sind, können durch die Prozesse realisiert werden, die in den 25 bis 44 gezeigt sind, und sie werden hier nicht erläutert.
  • Bei den vorstehend dargestellten Ausführungsformen werden einige Prozesse und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert. Es können aber auch andere Prozesse und Strukturelemente verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Ausführungsformen der vorliegenden Erfindung können mehrere Vorzüge erzielen. Durch Einbetten von Logik-Dies in Speicher-Dies und von Speicher-Dies in Logik-Dies kann die Rechenleistung verbessert werden, die Bandbreite des Systems kann erhöht werden, und die Latenz kann durch die unmittelbare Nähe der Dies und das effiziente Layout reduziert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines integrierten Schaltungs-Packages die folgenden Schritte auf: Platzieren einer ersten Mehrzahl von Dies über einem Träger, wobei die erste Mehrzahl von Dies zumindest einen ersten Logik-Die und einen ersten Speicher-Die umfasst; Platzieren einer zweiten Mehrzahl von Dies über der ersten Mehrzahl von Dies, wobei die zweite Mehrzahl von Dies mit der ersten Mehrzahl von Dies elektrisch verbunden wird und die zweite Mehrzahl von Dies zumindest einen zweiten Logik-Die und einen zweiten Speicher-Die umfasst; Platzieren einer dritten Mehrzahl von Dies über der zweiten Mehrzahl von Dies, wobei die dritte Mehrzahl von Dies mit der ersten Mehrzahl von Dies und der zweiten Mehrzahl von Dies elektrisch verbunden wird und die dritte Mehrzahl von Dies zumindest einen dritten Logik-Die und einen dritten Speicher-Die umfasst; und Herstellen von elektrischen Verbindungselementen über und in elektrischer Verbindung mit der ersten Mehrzahl von Dies, der zweiten Mehrzahl von Dies und der dritten Mehrzahl von Dies. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden der zweiten Mehrzahl von Dies an die erste Mehrzahl von Dies durch direkte Dielektrikumbondung. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden der zweiten Mehrzahl von Dies an die erste Mehrzahl von Dies durch Hybridbondung. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Einfüllen eines ersten dielektrischen Materials, wobei sich das erste dielektrische Material zusammenhängend in Spalte zwischen der ersten Mehrzahl von Dies und in Spalte zwischen der zweiten Mehrzahl von Dies erstreckt, wobei das erste dielektrische Material einen Teil aufweist, der die zweite Mehrzahl von Dies bedeckt; Herstellen von Metallpads über dem ersten dielektrischen Material; Abscheiden eines zweiten dielektrischen Materials so, dass es die Metallpads bedeckt; und Bonden der dritten Mehrzahl von Dies an das zweite dielektrische Material durch Dielektrikum-Dielektrikum-Bondung. Bei einer Ausführungsform wird einer der zweiten Mehrzahl von Dies physisch an einen ersten und einen zweiten der ersten Mehrzahl von Dies gebondet. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen einer Durchkontaktierung, die den einen der zweiten Mehrzahl von Dies physisch mit dem ersten der ersten Mehrzahl von Dies verbindet, wobei keine direkte elektrische Verbindung zwischen dem einen der zweiten Mehrzahl von Dies und dem zweiten der ersten Mehrzahl von Dies besteht. Bei einer Ausführungsform umfasst das Herstellen der elektrischen Verbindungselemente ein Herstellen von Lotbereichen. Bei einer Ausführungsform umfasst das Herstellen der elektrischen Verbindungselemente Folgendes: Herstellen einer dielektrischen Schicht über der dritten Mehrzahl von Dies; und Herstellen von Metallsäulen in der dielektrischen Schicht, wobei Oberseiten der Metallsäulen koplanar mit einer Oberseite der dielektrischen Schicht sind. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Durchführen eines Die-Sägeprozesses, um eine Mehrzahl von Packages herzustellen, wobei die erste Mehrzahl von Dies, die zweite Mehrzahl von Dies und die dritte Mehrzahl von Dies Bestandteile eines der Mehrzahl von Packages sind. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Bonden des einen der Mehrzahl von Packages an eine Package-Komponente durch Flip-Chip-Bondung; und Verkapseln des einen der Mehrzahl von Packages in einem Verkapselungsmaterial. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Verkapseln des einen der Mehrzahl von Packages in einem Verkapselungsmaterial; und Herstellen von Umverteilungsleitungen und dielektrischen Schichten so, dass sie das eine der Mehrzahl von Packages und das Verkapselungsmaterial überdecken.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines integrierten Schaltungs-Packages die folgenden Schritte auf: Platzieren von Erste-Schicht-Dies; Bonden von Zweite-Schicht-Dies an die Erste-Schicht-Dies; Einfüllen eines ersten dielektrischen Spaltfüllmaterials, wobei das erste dielektrische Spaltfüllmaterial in Spalte zwischen den Erste-Schicht-Dies und in Spalte zwischen den Zweite-Schicht-Dies gefüllt wird; Herstellen von ersten Durchkontaktierungen, die durch die Zweite-Schicht-Dies hindurchgehen, wobei die ersten Durchkontaktierungen die Zweite-Schicht-Dies mit den Erste-Schicht-Dies elektrisch verbinden; Herstellen von Metallpads über dem ersten dielektrischen Spaltfüllmaterial und in elektrischer Verbindung mit den ersten Durchkontaktierungen; Herstellen einer dielektrischen Schicht so, dass sie die Metallpads bedeckt; Bonden von Dritte-Schicht-Dies an die dielektrische Schicht, wobei jede Schicht der Erste-Schicht-Dies, der Zweite-Schicht-Dies und der Dritte-Schicht-Dies zumindest einen Logik-Die und einen Speicher-Die umfasst; und Herstellen von zweiten Durchkontaktierungen, die durch die Dritte-Schicht-Dies hindurchgehen, um sie mit den Metallpads elektrisch zu verbinden. Bei einigen Ausführungsformen umfassen die ersten Durchkontaktierungen eine erste Durchkontaktierung, die in einem der Zweite-Schicht-Dies endet, und eine zweite Durchkontaktierung, die in einem der Erste-Schicht-Dies endet. Bei einer Ausführungsform werden die Zweite-Schicht-Dies durch Hybridbondung an die Erste-Schicht-Dies gebondet. Bei einer Ausführungsform geht eine der ersten Durchkontaktierungen durch ein Metallpad in den Zweite-Schicht-Dies hindurch, um auf einem Metallpad auf einem der Erste-Schicht-Dies aufzusetzen.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein integriertes Schaltungs-Package Folgendes auf: eine erste Mehrzahl von Dies über einem Träger, wobei die erste Mehrzahl von Dies zumindest einen ersten Logik-Die und einen ersten Speicher-Die umfasst; eine zweite Mehrzahl von Dies über der ersten Mehrzahl von Dies, wobei die zweite Mehrzahl von Dies mit der ersten Mehrzahl von Dies elektrisch verbunden ist und die zweite Mehrzahl von Dies zumindest einen zweiten Logik-Die und einen zweiten Speicher-Die umfasst; eine erste dielektrische Schicht über der zweiten Mehrzahl von Dies; erste Durchkontaktierungen, die durch die erste dielektrische Schicht und die zweite Mehrzahl von Dies hindurchgehen, um mit der ersten Mehrzahl von Dies elektrisch verbunden zu werden; erste Metallpads über und in Kontakt mit den ersten Durchkontaktierungen; eine zweite dielektrische Schicht, die die ersten Metallpads bedeckt; eine dritte Mehrzahl von Dies, die über der zweiten dielektrischen Schicht angeordnet sind und an diese gebondet sind; und zweite Durchkontaktierungen, die durch die zweite dielektrische Schicht und die dritte Mehrzahl von Dies hindurchgehen, um mit den ersten Metallpads elektrisch verbunden zu werden. Bei einer Ausführungsform weist das integrierte Schaltungs-Package weiterhin zweite Metallpads auf, die über den zweiten Durchkontaktierungen angeordnet sind und mit diesen physisch verbunden sind. Bei einer Ausführungsform sind dielektrische Oberflächenschichten der zweiten Mehrzahl von Dies durch direkte Dielektrikumbondung an dielektrische Oberflächenschichten der ersten Mehrzahl von Dies gebondet, wobei die zweite Mehrzahl von Dies über die ersten Durchkontaktierungen mit der ersten Mehrzahl von Dies elektrisch verbunden ist. Bei einer Ausführungsform umfassen die ersten Durchkontaktierungen eine Durchkontaktierung, die ein Metallpad in einem der zweiten Mehrzahl von Dies und ein Metallpad in einem der ersten Mehrzahl von Dies physisch kontaktiert. Bei einer Ausführungsform sind dielektrische Oberflächenschichten der zweiten Mehrzahl von Dies an dielektrische Oberflächenschichten der ersten Mehrzahl von Dies gebondet, und Bondpads der zweiten Mehrzahl von Dies sind an Bondpads der ersten Mehrzahl von Dies gebondet.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/743693 [0001]

Claims (20)

  1. Verfahren zum Herstellen eines integrierten Schaltungs-Packages mit den folgenden Schritten: Platzieren einer ersten Mehrzahl von Dies über einem Träger, wobei die erste Mehrzahl von Dies zumindest einen ersten Logik-Die und einen ersten Speicher-Die umfasst; Platzieren einer zweiten Mehrzahl von Dies über der ersten Mehrzahl von Dies, wobei die zweite Mehrzahl von Dies mit der ersten Mehrzahl von Dies elektrisch verbunden wird und die zweite Mehrzahl von Dies zumindest einen zweiten Logik-Die und einen zweiten Speicher-Die umfasst; Platzieren einer dritten Mehrzahl von Dies über der zweiten Mehrzahl von Dies, wobei die dritte Mehrzahl von Dies mit der ersten Mehrzahl von Dies und der zweiten Mehrzahl von Dies elektrisch verbunden wird und die dritte Mehrzahl von Dies zumindest einen dritten Logik-Die und einen dritten Speicher-Die umfasst; und Herstellen von elektrischen Verbindungselementen über und in elektrischer Verbindung mit der ersten Mehrzahl von Dies, der zweiten Mehrzahl von Dies und der dritten Mehrzahl von Dies.
  2. Verfahren nach Anspruch 1, das weiterhin ein Bonden der zweiten Mehrzahl von Dies an die erste Mehrzahl von Dies durch direkte Dielektrikumbondung umfasst.
  3. Verfahren nach Anspruch 1, das weiterhin ein Bonden der zweiten Mehrzahl von Dies an die erste Mehrzahl von Dies durch Hybridbondung umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Einfüllen eines ersten dielektrischen Materials, wobei sich das erste dielektrische Material zusammenhängend in Spalte zwischen der ersten Mehrzahl von Dies und in Spalte zwischen der zweiten Mehrzahl von Dies erstreckt, wobei das erste dielektrische Material einen Teil aufweist, der die zweite Mehrzahl von Dies bedeckt; Ausbilden von Metallpads über dem ersten dielektrischen Material; Ausbilden eines zweiten dielektrischen Materials so, dass es die Metallpads bedeckt; und Bonden der dritten Mehrzahl von Dies an das zweite dielektrische Material durch Dielektrikum-Dielektrikum-Bondung.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei einer der zweiten Mehrzahl von Dies physisch an einen ersten und einen zweiten der ersten Mehrzahl von Dies gebondet wird.
  6. Verfahren nach Anspruch 5, das weiterhin ein Herstellen einer Durchkontaktierung umfasst, die den einen der zweiten Mehrzahl von Dies physisch mit dem ersten der ersten Mehrzahl von Dies verbindet, wobei keine direkte elektrische Verbindung zwischen dem einen der zweiten Mehrzahl von Dies und dem zweiten der ersten Mehrzahl von Dies besteht.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der elektrischen Verbindungselemente ein Herstellen von Lotbereichen umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der elektrischen Verbindungselemente Folgendes umfasst: Herstellen einer dielektrischen Schicht über der dritten Mehrzahl von Dies; und Herstellen von Metallsäulen in der dielektrischen Schicht, wobei Oberseiten der Metallsäulen koplanar mit einer Oberseite der dielektrischen Schicht sind.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Durchführen eines Die-Sägeprozesses zum Herstellen einer Mehrzahl von Packages umfasst, wobei die erste Mehrzahl von Dies, die zweite Mehrzahl von Dies und die dritte Mehrzahl von Dies Bestandteile eines der Mehrzahl von Packages sind.
  10. Verfahren nach Anspruch 9, das weiterhin Folgendes umfasst: Bonden des einen der Mehrzahl von Packages an eine Package-Komponente durch Flip-Chip-Bondung; und Verkapseln des einen der Mehrzahl von Packages in einem Verkapselungsmaterial.
  11. Verfahren nach Anspruch 9, das weiterhin Folgendes umfasst: Verkapseln des einen der Mehrzahl von Packages in einem Verkapselungsmaterial; und Herstellen von Umverteilungsleitungen und dielektrischen Schichten so, dass sie das eine der Mehrzahl von Packages und das Verkapselungsmaterial überdecken.
  12. Verfahren zum Herstellen eines integrierten Schaltungs-Packages mit den folgenden Schritten: Platzieren von Erste-Schicht-Dies; Bonden von Zweite-Schicht-Dies an die Erste-Schicht-Dies; Einfüllen eines ersten dielektrischen Spaltfüllmaterials, wobei das erste dielektrische Spaltfüllmaterial in Spalte zwischen den Erste-Schicht-Dies und in Spalte zwischen den Zweite-Schicht-Dies gefüllt wird; Herstellen von ersten Durchkontaktierungen, die durch die Zweite-Schicht-Dies hindurchgehen, wobei die ersten Durchkontaktierungen die Zweite-Schicht-Dies mit den Erste-Schicht-Dies elektrisch verbinden; Herstellen von Metallpads über dem ersten dielektrischen Spaltfüllmaterial und elektrisches Verbinden mit den ersten Durchkontaktierungen; Herstellen einer dielektrischen Schicht, die die Metallpads bedeckt; Bonden von Dritte-Schicht-Dies an die dielektrische Schicht, wobei jede Schicht der Erste-Schicht-Dies, der Zweite-Schicht-Dies und der Dritte-Schicht-Dies zumindest einen Logik-Die und einen Speicher-Die umfasst; und Herstellen von zweiten Durchkontaktierungen, die durch die Dritte-Schicht-Dies hindurchgehen, um sie mit den Metallpads elektrisch zu verbinden.
  13. Verfahren nach Anspruch 12, wobei die ersten Durchkontaktierungen eine erste Durchkontaktierung, die in einem der Zweite-Schicht-Dies endet, und eine zweite Durchkontaktierung umfassen, die in einem der Erste-Schicht-Dies endet.
  14. Verfahren nach Anspruch 12 oder 13, wobei die Zweite-Schicht-Dies durch Hybridbondung an die Erste-Schicht-Dies gebondet werden.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei eine der ersten Durchkontaktierungen durch ein Metallpad in den Zweite-Schicht-Dies hindurchgeht, um auf einem Metallpad auf einem der Erste-Schicht-Dies aufzusetzen.
  16. Integriertes Schaltungs-Package mit: einer ersten Mehrzahl von Dies über einem Träger, wobei die erste Mehrzahl von Dies zumindest einen ersten Logik-Die und einen ersten Speicher-Die umfasst; einer zweiten Mehrzahl von Dies über der ersten Mehrzahl von Dies, wobei die zweite Mehrzahl von Dies mit der ersten Mehrzahl von Dies elektrisch verbunden ist und die zweite Mehrzahl von Dies zumindest einen zweiten Logik-Die und einen zweiten Speicher-Die umfasst; einer ersten dielektrischen Schicht über der zweiten Mehrzahl von Dies; ersten Durchkontaktierungen, die durch die erste dielektrische Schicht und die zweite Mehrzahl von Dies hindurchgehen, um mit der ersten Mehrzahl von Dies elektrisch verbunden zu werden; ersten Metallpads über und in Kontakt mit den ersten Durchkontaktierungen; einer zweiten dielektrischen Schicht, die die ersten Metallpads bedeckt; einer dritten Mehrzahl von Dies, die über der zweiten dielektrischen Schicht angeordnet sind und an diese gebondet sind; und zweiten Durchkontaktierungen, die durch die zweite dielektrische Schicht und die dritte Mehrzahl von Dies hindurchgehen, um mit den ersten Metallpads elektrisch verbunden zu werden.
  17. Integriertes Schaltungs-Package nach Anspruch 16, das weiterhin zweite Metallpads aufweist, die über den zweiten Durchkontaktierungen angeordnet sind und mit diesen physisch verbunden sind.
  18. Integriertes Schaltungs-Package nach Anspruch 16 oder 17, wobei dielektrische Oberflächenschichten der zweiten Mehrzahl von Dies durch direkte Dielektrikumbondung an dielektrische Oberflächenschichten der ersten Mehrzahl von Dies gebondet sind, wobei die zweite Mehrzahl von Dies über die ersten Durchkontaktierungen mit der ersten Mehrzahl von Dies elektrisch verbunden ist.
  19. Integriertes Schaltungs-Package nach einem der Ansprüche 16 bis 18, wobei die ersten Durchkontaktierungen eine Durchkontaktierung umfassen, die ein Metallpad in einem der zweiten Mehrzahl von Dies und ein Metallpad in einem der ersten Mehrzahl von Dies physisch kontaktiert.
  20. Integriertes Schaltungs-Package nach einem der Ansprüche 16 bis 19, wobei dielektrische Oberflächenschichten der zweiten Mehrzahl von Dies an dielektrische Oberflächenschichten der ersten Mehrzahl von Dies gebondet sind und Bondpads der zweiten Mehrzahl von Dies an Bondpads der ersten Mehrzahl von Dies gebondet sind.
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