DE102018130035A1 - Integrierter schaltkreis-package und verfahren - Google Patents

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Abstract

Ein Bauelement-Package weist einen ersten Die auf, der an einer Grenzfläche direkt an einen zweiten Die gebondet ist, wobei die Grenzfläche eine Leiter-Leiter-Bindung aufweist. Das Bauelement-Package weist weiterhin ein Verkapselungsmaterial, das den ersten Die und den zweiten Die umschließt; und eine Mehrzahl von Durchkontaktierungen auf, die durch das Verkapselungsmaterial verlaufen. Die Mehrzahl von Durchkontaktierungen ist benachbart zu dem ersten Die und dem zweiten Die angeordnet. Das Bauelement-Package weist weiterhin eine Mehrzahl von thermischen Durchkontaktierungen, die durch das Verkapselungsmaterial verlaufen; und eine Umverteilungsstruktur auf, die mit dem ersten Die, dem zweiten Die und der Mehrzahl von Durchkontaktierungen elektrisch verbunden ist. Die Mehrzahl von thermischen Durchkontaktierungen ist auf einer Oberfläche des zweiten Dies und benachbart zu dem ersten Die angeordnet.

Description

  • Hintergrund der Erfindung
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an kreativeren Packaging-Verfahren für Halbleiter-Dies entstanden. Ein Beispiel für solche Packaging-Systeme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Die PoP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Grundflächen auf einer Leiterplatte (PCB).
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 1O sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Packages gemäß einigen Ausführungsformen.
    • Die 2A bis 2H sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Packages gemäß einigen Ausführungsformen.
    • Die 3A bis 3H sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Packages gemäß einigen Ausführungsformen.
    • Die 4A bis 4D sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
    • Die 5A bis 5D sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
    • Die 6A bis 6D sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
    • Die 7A bis 7D sind Schnittansichten von Zwischenstufen bei der Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
  • Wenn nicht anders angegeben, bezeichnen in allen Figuren ähnliche Bezugssymbole ähnliche Elemente, die mit ähnlichen Verfahren hergestellt werden.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei einigen Ausführungsformen werden gestapelte Dies (z. B. ein erster Die, der an einen zweiten Die gebondet ist) in einem Verkapselungsmaterial verkapselt und mit einer Umverteilungsstruktur elektrisch verbunden, um ein integriertes Schaltkreis-Package (das auch als ein Halbleiter-Package bezeichnet wird) herzustellen. Die Dies in dem Package können jeweils erwiesenermaßen gute Dies (KGDs) sein, die eine oder mehrere Chipsondenprüfungen (CP-Prüfungen) bestanden haben. Der erste Die, z. B. ein Anwendungsprozessor (AP), kann durch Hybridbondung an den zweiten Die, z. B. einen Speicher, gebondet werden. Bei einer beispielhaften Hybridbondungskonfiguration kann eine Isolierschicht (oder Halbleiterschicht) des ersten Dies direkt an eine Isolierschicht (oder Halbleiterschicht) des zweiten Dies gebondet werden, und leitfähige Bondpads des ersten Dies werden direkt an leitfähige Bondpads des zweiten Dies gebondet. Durch Hybridbondung des ersten Dies und des zweiten Dies kann eine Dicke der gebondeten Struktur reduziert werden, und die gebondete Struktur kann in anderen Komponenten (z. B. anderen Dies und/oder Umverteilungsstrukturen) mit einer höheren Dichte verkappt werden. Außerdem können beispielhafte Packages auch Durchkontaktierungen aufweisen, die von den gestapelten Dies durch das Verkapselungsmaterial verlaufen. Die Durchkontaktierungen können wärmeleitend sein (z. B. eine Wärme-Abführung durch das Package ermöglichen). Außerdem können die Durchkontaktierungen eine elektrische Verbindung mit den gestapelten Dies herstellen oder auch nicht. Verschiedene beispielhafte Packages können einen oder mehrere der folgenden nicht-beschränkenden Vorzüge bieten: Kosteneinsparungen durch Verwenden von KGDs zum Erkennen von fehlerhaften Chips vor dem Packaging, wodurch die Ausbeute verbessert wird und Abfallprodukte und/oder Kosten reduziert werden; verbesserte Wärme-Abführung; Ermöglichen einer Stapelung mehrerer Dies von homogenen und heterogenen Die-Arten und/oder Die-Größen; höhere Flexibilität bei der Die-Stapelung; verbesserte Signalübertragungsleistung und Integration in Wafer-Wafer-Bondprozesse und/oder andere Prozesse zur Vereinfachung der Herstellung und für Kosteneinsparungen.
  • Die 1A bis 1O sind Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung eines Halbleiter-Packages 100 (das in 1O gezeigt ist), gemäß einigen Ausführungsformen.
  • In 1A sind Halbleiter-Dies 200 gezeigt. 1F zeigt eine detaillierte Schnittansicht von Teilen eines beispielhaften Dies 200 und kann hier der Klarheit halber referenziert werden. Außerdem können die Dies 200 eine der Die-Konfigurationen haben, die durch die folgenden Dies dargestellt sind: einen Die 200A in den 4A bis 4D, einen Die 200B in den 5A bis 5D, einen Die 200C in den 6A bis 6D oder einen Die 200D in den 7A bis 7D. Der Die 200 kann ein unverkappter Chip-Halbleiter-Die sein. Die Dies 200 können zum Beispiel die folgenden Dies sein: Logik-Dies, zum Beispiel Anwendungsprozessoren (APs), zentrale Verarbeitungseinheiten, Microcontroller usw.; Speicher-Dies, z. B. DRAM-Dies (DRAM: dynamischer Direktzugriffsspeicher), Hybridspeicherwürfel (HMCs), SRAM-Dies (SRAM: statischer Direktzugriffsspeicher), Wide-input/output(wideI/O)-Speicherdies, mRAM-Dies (mRAM: magnetoresistiver Direktzugriffsspeicher), rRAM-Dies (rRAM: resistiver Direktzugriffsspeicher) usw.; Power-Management-Dies, z. B. PMIC-Dies (PMIC: integrierter Power-Management-Schaltkreis); Hochfrequenz-Dies (RF-Dies); Sensor-Dies; MEMS-Dies (MEMS: mikroelektromechanisches System); Signalverarbeitungs-Dies, z. B. DSP-Dies (DSP: digitale Signalverarbeitung); Front-End-Dies, z. B. analoge Front-End-Dies (AFE-Dies); biometrische Dies; oder dergleichen. Bei einer speziellen Ausführungsform kann eine Fläche der Dies 200 etwa 100 mm2 betragen, aber bei anderen Ausführungsformen können die Dies 200 andere Abmessungen haben.
  • Die Dies 200 können mit geeigneten Herstellungsverfahren bearbeitet werden, um integrierte Schaltkreise in den Dies 200 herzustellen. Zum Beispiel können die Dies 200 jeweils ein Halbleitersubstrat 202, wie etwa dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats, aufweisen. Das Halbleitersubstrat 202 kann Folgendes aufweisen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Halbleitersubstrat 202 können Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., hergestellt werden und durch eine Verbindungsstruktur 206 miteinander verbunden werden, die zum Beispiel Metallisierungsstrukturen (z. B. Metallisierungsstrukturen 206C und 206D in 4A) in einer oder mehreren dielektrischen Schichten (z. B. Schichten 206A und 206B in 4A) auf dem Halbleitersubstrat 202 aufweist. Die Verbindungsstrukturen 206 und die Bauelemente auf dem Substrat 202 bilden einen oder mehrere integrierte Schaltkreise.
  • Die Dies 200 weisen außerdem jeweils Durchkontaktierungen 204 auf, die mit den Metallisierungsstrukturen in der Verbindungsstruktur 206 elektrisch verbunden sein können. Die Durchkontaktierungen 204 können ein leitfähiges Material (z. B. Kupfer) aufweisen und können von der Verbindungsstruktur 206 her in das Substrat 202 hineinreichen. Zumindest um Teile der Durchkontaktierungen 204 in den Substraten 202 können isolierende Sperrschichten (z. B. eine Sperrschicht 204A in 1F) hergestellt werden. Die isolierenden Sperrschichten können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen und können zum physischen und elektrischen Trennen der Durchkontaktierungen 204 von den Substraten 202 verwendet werden. In späteren Bearbeitungsschritten kann das Substrat 202 gedünnt werden, um die Durchkontaktierungen 204 freizulegen. Nach dem Dünnen stellen die Durchkontaktierungen 204 eine elektrische Verbindung von einer Rückseite des Substrats 202 zu seiner Vorderseite bereit.
  • Die Dies 200 weisen außerdem jeweils Kontaktpads (z. B. Kontaktpads 210 in 1F) auf, mit denen elektrische Verbindungen mit der Verbindungsstruktur 206 und den Bauelementen hergestellt werden. Die Kontaktpads können Kupfer, Aluminium (z. B. 28k-Aluminium) oder ein anderes leitfähiges Material aufweisen. Bei einigen Ausführungsformen können die Kontaktpads eine leitfähige Säule aufweisen, auf der eine Lotkappe angeordnet ist (z. B. eine leitfähige Säule 210A mit einer Lotkappe 210B in 5A). Bei einigen Ausführungsformen kann optional ein leitfähiges Verbindungselement auf den Kontaktpads hergestellt werden (wie z. B. in den 6A und 7A gezeigt ist). Bei einigen Ausführungsformen haben die Kontaktpads einen Abstand (d. h., einen Abstand zwischen benachbarten Kontaktpads) von etwa 90 µm und eine kritische Abmessung (CD) von etwa 50 µm. Die CD der Kontaktpads kann sich auf einen Durchmesser der Pads in einer Top-Down-Ansicht beziehen. Bei anderen Ausführungsformen werden auch andere Abmessungen für die Kontaktpads in Betracht gezogen. Wie in den 1A, 1B und 1F gezeigt ist, sind die Kontaktpads auf einer Seite angeordnet, die als eine aktive Seite oder Vorderseite 220 der Dies 200 bezeichnet werden kann. Die aktive Seite oder Vorderseite 220 der Dies 200 kann sich auf eine Seite des Halbleitersubstrats 202 beziehen, auf der die aktiven Bauelemente hergestellt werden. Eine Rückseite 222 der Dies 200 kann sich auf eine Seite des Halbleitersubstrats beziehen, die der aktiven Seite oder Vorderseite gegenüberliegt.
  • Auf der Verbindungsstruktur 206 ist eine Passivierungsschicht (z. B. eine Passivierungsschicht 208 in 1F) angeordnet, und die Kontaktpads liegen auf einer Oberseite der Passivierungsschicht frei. Die Passivierungsschicht kann Siliziumoxid (z. B. SiO2), Siliziumoxidnitrid, Siliziumnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen können die Pads, wie etwa die Kontaktpads 210, über einer Oberseite der Passivierungsschicht verlaufen.
  • Die Dies 200 können als Teil eines größeren Wafers hergestellt werden (z. B. miteinander oder mit anderen Dies verbunden werden). Anschließend können die Dies 200 voneinander und von anderen Strukturelementen des Wafers getrennt werden, wie in 1A gezeigt ist. Der Vereinzelungsprozess kann mechanisches Zersägen, Laservereinzelung, Plasmavereinzelung, Kombinationen davon oder dergleichen umfassen.
  • Nach dem Vereinzelungsprozess kann eine Chipsondenprüfung (CP-Prüfung) an jedem der Dies 200 durchgeführt werden (z. B. unter Verwendung der Kontaktpads 210 in den 4A und 6A oder einer Säule 230 / Lotkappe 232 in den 6A und 7A). Bei den CP-Prüfungen wird die elektrische Funktionsfähigkeit der Dies 200 geprüft, und Dies, die die CP-Prüfungen bestehen, werden als erwiesenermaßen gute Dies (KGDs) bezeichnet. Dies 200, die die CP-Prüfungen nicht bestehen, werden verworfen oder repariert. Auf diese Weise werden KGDs für das Packaging bereitgestellt, was Abfallprodukte und Kosten für das Packaging von fehlerhaften Dies reduziert.
  • Nach den CP-Prüfungen wird eine Bondschicht 214 über den Kontaktpads und der Verbindungsstruktur 206 jedes KGD hergestellt. Die Bondschicht 214 kann ein Material aufweisen, das eine Dielektrikum-Dielektrikum-Bindung bilden kann. Die Bondschicht 214 kann zum Beispiel Siliziumoxid (z. B. SiO2), Siliziumoxidnitrid, Siliziumnitrid oder dergleichen aufweisen. In der Bondschicht 214 können leitfähige Strukturelemente (z. B. Kontaktpads 218 in den 1F, 4D, 5D oder 6C) angeordnet sein, die auf der Vorderseite 220 der Dies 200 freiliegen. Die leitfähigen Strukturelemente können zum Beispiel durch leitfähige Durchkontaktierungen (z. B. leitfähige Durchkontaktierungen 216 in den 1F, 4D, 5D oder 6C), die durch eine dielektrische Schicht (z. B. eine Schicht 212 in 1F) verlaufen, mit den Kontaktpads der Dies elektrisch verbunden werden. Die dielektrische Schicht kann Tetraethylorthosilicat (TEOS) oder dergleichen aufweisen und kann mit einer planaren Oberfläche hergestellt werden, auf der die Bondschicht 214 hergestellt werden soll. Die Bondschicht 214 und die leitfähigen Strukturelemente können eine der Konfigurationen haben und/oder mit einem der Herstellungsprozesse hergestellt werden, die später unter Bezugnahme auf die 4A bis 4D, 5A bis 5D, 6A bis 6D und 7A bis 7D erörtert werden. Bei anderen Ausführungsformen kann die Bondschicht 214 über der Vorderseite 220 der Dies 200 hergestellt werden, ohne darin leitfähige Strukturelemente anzuordnen (wie z. B. in 4C, 5C, 6C und 7C gezeigt ist).
  • In 1B werden die vereinzelten Dies 200 mit der aktiven Seite nach unten an einem Trägersubstrat 102 befestigt, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können. Jeder Die kann in einem Bereich angeordnet werden, der eine Top-down-Fläche hat, die groß genug ist, um die Herstellung von nachfolgenden Fan-out-Elementen um einen und über einem Die 200 zu unterstützen. Wenn die Dies 200 zum Beispiel eine Fläche von etwa 100 mm2 haben, kann die Fläche eines Bereichs, in dem der Die 200 platziert ist, etwa 160 mm2 betragen. Bei anderen Ausführungsformen können andere Abmessungen verwendet werden. Das Trägersubstrat 102 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können.
  • Die Dies 200 werden mit der aktiven Seite nach unten angeordnet, sodass die Vorderseiten 220 der Dies 200 zu dem Trägersubstrat 102 zeigen und die Rückseiten 222 der Dies 200 von dem Trägersubstrat 102 weg zeigen. Bei einigen Ausführungsformen werden die Dies 200 mittels einer Ablöseschicht an dem Trägersubstrat 102 befestigt, wobei die Bondschicht 214 der Dies 200 die Ablöseschicht kontaktieren kann. Die Ablöseschicht kann aus einem Material auf Polymerbasis bestehen, das zusammen mit dem Trägersubstrat 102 von den Dies 200 und anderen darüber befindlichen Strukturen entfernt werden kann, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen ist die Ablöseschicht ein sich durch Wärme ablösendes Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 102 beschichtet wird, oder dergleichen sein. Die Oberseite der Ablöseschicht kann egalisiert werden und kann ein hohes Maß an Planarität haben. Bei anderen Ausführungsformen können die Dies 200 zum Beispiel durch Schmelzbonden der Bondschicht 214 an den Träger 102 gebondet werden. Durch die Schmelzbondung kann eine Dielektrikum-Halbleiter-Bindung zwischen der Bondschicht 214 und dem Träger 102 entstehen.
  • In 1C kann ein Dünnungsprozess an den Dies 200 durchgeführt werden, um die Durchkontaktierungen 204 freizulegen. Bei dem Dünnungsprozess werden Teile der Substrate 202 über den Durchkontaktierungen 204 entfernt. Bei einigen Ausführungsformen können durch die Dünnung außerdem seitliche Teile einer Sperrschicht auf den Durchkontaktierungen 204 entfernt werden, um die Durchkontaktierungen 204 freizulegen. Der Dünnungsprozess kann das Durchführen einer chemisch-mechanischen Polierung (CMP), einer Schleifung, einer Rückätzung (z. B. einer Nassätzung) oder dergleichen umfassen. Nach dem Dünnen kann eine Höhe H1 der Dies 200 20 µm oder weniger betragen. Durch das Dünnen der Dies 200 auf diese Höhe können Verbesserungen bei der BauelementDichte und der elektrischen Leistungsfähigkeit bei dem fertiggestellten Package 100 festgestellt werden.
  • 1D zeigt eine Mehrzahl von Halbleiter-Dies 300 auf einem Die-Band 104. 1F zeigt eine Detailansicht eines Teils der Dies 300. Die Dies 300 können eine Struktur haben, die der Struktur ähnlich ist, die für die Dies 200 beschrieben worden ist, und die Einzelheiten werden hier nicht wiederholt. Die Materialien der Strukturelemente in den Dies 300 lassen sich durch Bezugnahme auf die ähnlichen Strukturelemente in den Dies 200 auffinden, wobei die ähnlichen Strukturelemente in den Dies 200, die mit der Ziffer „2“ beginnen, den Strukturelementen in den Dies 300 entsprechen und Bezugszahlen haben, die mit der Ziffer „3“ beginnen. Bei einer speziellen Ausführungsform sind die Dies 300 Speicher-Dies, aber es können auch andere Arten von Dies verwendet werden.
  • Die Dies 300 können als Teil eines größeren Wafers hergestellt werden (z. B. miteinander oder mit anderen Dies 300 verbunden werden). Nachdem verschiedene Strukturelemente in den Dies 300 hergestellt worden sind, kann ein Dünnungsprozess an den Dies 300 durchgeführt werden, um sie auf eine Höhe H2 zu dünnen. Zum Beispiel können bei einer speziellen Ausführungsform die Dies 300 von einer Anfangshöhe von etwa 780 µm oder mehr auf eine Höhe von etwa 160 µm oder weniger gedünnt werden. Durch das Dünnen der Dies 300 auf diese Höhe sind Verbesserungen bei der Bauelementdichte und der elektrischen Leistungsfähigkeit bei dem fertigen Package 100 festzustellen. Außerdem sind die Dies 300 bei der Herstellung von verschiedenen Strukturelementen dicker, um eine adäquate physische Abstützung der Strukturelemente bei der Herstellung zu ermöglichen.
  • Anschließend können die Dies 300 voneinander und von anderen Strukturelementen des Wafers getrennt werden, wie in 1D gezeigt ist. Der Vereinzelungsprozess kann mechanisches Zersägen, Laservereinzelung, Plasmavereinzelung, Kombinationen davon oder dergleichen umfassen.
  • Nach dem Vereinzelungsprozess kann eine CP-Prüfung an jedem der Dies 300 unter Verwendung von Pads der Dies 300 (z. B. von Pads 310 in 1F) durchgeführt werden. Bei den CP-Prüfungen wird die elektrische Funktionsfähigkeit der Dies 300 geprüft, um KGDs zu identifizieren. Die Dies 300, die die CP-Prüfungen nicht bestehen, werden verworfen oder repariert. Auf diese Weise werden KGDs für das Packaging bereitgestellt, was Abfallprodukte und Kosten für das Packaging von fehlerhaften Dies reduziert.
  • Nach den CP-Prüfungen wird eine Bondschicht 314 über den Pads und einer Verbindungsstruktur 306 jedes KGD hergestellt. Die Bondschicht 314 kann der Bondschicht 214 ähnlich sein. In der Bondschicht 314 können leitfähige Strukturelemente (z. B. Kontaktpads 318 in 1F) angeordnet werden, die auf einer Vorderseite 320 der Dies 300 freiliegen. Die leitfähigen Strukturelemente können zum Beispiel durch leitfähige Durchkontaktierungen (z. B. leitfähige Durchkontaktierungen 316 in 1F), die durch eine dielektrische Schicht (z. B. eine Schicht 312 in 1F) verlaufen, mit den Pads der Dies elektrisch verbunden werden. Die dielektrische Schicht kann TEOS oder dergleichen aufweisen und kann mit einer planaren Oberfläche hergestellt werden, auf der die Bondschicht 314 hergestellt werden soll. 1F zeigt die Dies 300 mit einer Bondschicht 314, die mit ähnlichen Verfahren wie denen hergestellt wird, die nachstehend unter Bezugnahme auf die 4A bis 4D erörtert werden. Bei anderen Ausführungsformen kann die Bondschicht 314 der Dies 300 mit anderen Verfahren bearbeitet werden, wie etwa denen, die nachstehend unter Bezugnahme auf die 5A bis 5D, 6A bis 6D und 7A bis 7D erörtert werden.
  • In 1E werden die Dies 300 zum Beispiel in einer Hybridbondungskonfiguration an die Dies 200 gebondet. Die Dies 300 werden mit der aktiven Seite nach unten angeordnet, sodass die Vorderseiten 320 der Dies 300 zu den Dies 200 zeigen und die Rückseiten 322 der Dies 300 von den Dies 200 weg zeigen. Die Dies 300 werden an einer Grenzfläche 106 an die Dies 200 gebondet. Die Dies 300 können eine kleinere Fläche als die Dies 200 haben. Zum Beispiel können bei einer Ausführungsform, bei der eine jeweilige Fläche der Dies 200 etwa 100 mm2 beträgt, die Dies 300 jeweils eine Fläche von 30 mm2 haben. Bei anderen Ausführungsformen können andere Abmessungen verwendet werden. Die Dies 200 erstrecken sich seitlich über die Dies 300 hinaus, und Teile der Rückseiten 222 der Dies 200 liegen nach dem Bonden der Dies 200 und 300 frei. Durch Freilegen eines Teils der Rückseiten 222 der Dies 200 können in späteren Prozessschritten thermische Durchkontaktierungen (z. B. thermische Durchkontaktierungen 112A in 1I) auf den Rückseiten 222 der Dies 200 hergestellt werden.
  • 1F zeigt eine Detailansicht eines Bereichs 107 der Dies 200, die an die Dies 300 gebondet sind. In 1F sind die Dies 200 zwar mit den leitfähigen Durchkontaktierungen 216 und den Kontaktpads 218 dargestellt, aber diese Strukturelemente sind optional und können fehlen, sodass die Bondschicht 214 kein darin hergestelltes leitfähiges Material hat (wie z. B. in 4C, 5C, 6C und 7C gezeigt ist). Wie in 1F gezeigt ist, wird bei dem Hybridbondprozess die Bondschicht 314 des Dies 300 an der Grenzfläche 104 direkt an das Halbleitersubstrat 202 des Dies 200 durch Schmelzbondung gebondet. Bei einer Ausführungsform kann die Bondung zwischen dem Substrat 202 und der Bondschicht 314 eine Oxid-Halbleiter-Bondung oder eine Oxid-Oxid-Bondung sein (z. B. unter Verwendung einer Schicht eines systemeigenen Oxids auf der Rückseite 322 des Substrats 202 oder einer Oxidschicht, die auf der Rückseite 322 des Substrats 202 abgeschieden wird). Bei dem Hybridbondprozess werden außerdem die Kontaktpads 318 des Dies 300 durch direkte Metall-Metall-Bondung an der Grenzfläche 106 direkt an die Durchkontaktierungen 204 der Dies 200 gebondet. Somit wird durch physisches Verbinden der Kontaktpads 318 mit den Durchkontaktierungen 204 eine elektrische Verbindung zwischen den Dies 200 und 300 hergestellt.
  • Ein beispielhafter Hybridbondprozess beginnt mit dem Ausrichten der Dies 200 zu den Dies 300 zum Beispiel durch Ausrichten der Kontaktpads 318 zu den Durchkontaktierungen 204. Wenn die Dies 200 und 300 ausgerichtet werden, können die Kontaktpads 318 die entsprechenden Durchkontaktierungen 204 überlappen. Der Hybridbondprozess umfasst außerdem einen Vorbondungsschritt, in dem jeder Die 200 in Kontakt mit einem jeweiligen Die 300 gebracht wird. Der Hybridbondprozess geht mit dem Durchführen einer Glühung zum Beispiel bei einer Temperatur von etwa 150 °C bis etwa 400 °C über eine Dauer von etwa 0,5 Stunden bis etwa 3 Stunden weiter, sodass das Kupfer in den Kontaktpads 318 und den Durchkontaktierungen 204 ineinander diffundiert und dadurch die direkte Metall-Metall-Bindung entsteht.
  • In 1G wird eine Seedschicht 108 über freigelegten Oberflächen und Seitenwänden der Dies 200, der Dies 300 und des Trägers 102 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht 108 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seedschicht 108 eine Titanschicht und eine Kupferschicht über der Titanschicht. Bei einer Ausführungsform umfasst die Seedschicht 108 eine Titanschicht mit einer Dicke von 0,5 kÅ und eine Kupferschicht mit einer Dicke von 3 kÅ. Die Seedschicht 108 kann zum Beispiel durch PVD oder dergleichen hergestellt werden.
  • In 1H wird dann ein Fotoresist 110 (z. B. eine Trockenschicht) auf der Seedschicht 108 hergestellt und strukturiert. Das Fotoresist 110 kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Bei einer Ausführungsform wird die Trennschicht bis zu einer Höhe H3 von etwa 240 µm oder mehr abgeschieden, um eine adäquate Abstützung für später hergestellte leitfähige Strukturelemente zu ermöglichen. Die Struktur des Fotoresists 110 entspricht den thermischen Durchkontaktierungen 112A und den Durchkontaktierungen 112B (siehe 1I und 1J). Durch die Strukturierung werden Öffnungen durch das Fotoresist 110 erzeugt, um die Seedschicht 108 freizulegen.
  • Wie außerdem in 1H gezeigt ist, wird ein leitfähiges Material 112 in den Öffnungen des Fotoresists 110 und auf den freigelegten Teilen der Seedschicht 108 hergestellt. Das leitfähige Material 112 kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen aufgebracht werden. Das leitfähige Material 112 kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen.
  • Dann werden in 1I das Fotoresist 110 und Teile der Seedschicht 108 entfernt, auf denen das leitfähige Material 112 nicht aufgebracht ist. Das Fotoresist 110 kann mit einem geeigneten Ablösungs- oder Stripping-Prozess, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist 110 entfernt worden ist, werden freiliegende Teile der Seedschicht 108 entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung. Die übrigen Teile der Seedschicht 108 und das leitfähige Material 112 bilden die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B. Insbesondere werden die thermischen Durchkontaktierungen 112A auf einer Oberseite der Dies 200 hergestellt, und die Durchkontaktierungen 112B werden benachbart zu den Dies 200 (z. B. direkt auf einer Oberseite des Trägers 102) hergestellt. Bei einigen Ausführungsformen kann ein Abstand der thermischen Durchkontaktierungen 112A (z. B. ein Abstand zwischen benachbarten thermischen Durchkontaktierungen) etwa 70 µm betragen, und eine kritische Abmessung (CD) der thermischen Durchkontaktierungen 112A kann etwa 50 µm betragen. Die CD der thermischen Durchkontaktierungen 112A kann sich auf eine Breite der thermischen Durchkontaktierungen 112A in einer Top-Down-Ansicht beziehen. Andere Abmessungen sind ebenfalls möglich.
  • 1J zeigt eine Draufsicht der thermischen Durchkontaktierungen 112A und der Durchkontaktierungen 112B. Die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B können unterschiedliche Formen haben. Zum Beispiel können die thermischen Durchkontaktierungen 112A länglich (z. B. rechteckig) sein, um eine Fläche der thermischen Durchkontaktierungen 112A zu vergrößern. Bei einigen Ausführungsformen können sich die thermischen Durchkontaktierungen 112A in mindestens einer Richtung seitlich über Seitenwände der Dies 300 hinaus erstrecken und länger als diese sein. In dem fertiggestellten Package 100 werden die thermischen Durchkontaktierungen 112A zum Abführen von Wärme von den Dies 200 verwendet, und daher kann die vergrößerte Fläche ein Wärmeabfuhrvermögen der thermischen Durchkontaktierungen 112A vorteilhaft verbessern. Die Durchkontaktierungen 112B können in einer Top-Down-Ansicht runde Formen haben und eine Peripherie der Dies 200 umschließen. Die Durchkontaktierungen 112B können zum Übertragen von Signalen in dem fertiggestellten Package 100 verwendet werden, und daher kann eine kleinere Fläche zum Erhöhen der Dichte und zum Verbessern des Signalführungsvermögens günstig sein. Es dürfte wohlverstanden sein, dass die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B bei anderen Ausführungsformen andere Formen haben können. Bei einigen Ausführungsformen sind die thermischen Durchkontaktierungen 112A von aktiven Bauelementen in den Dies 200 und 300 elektrisch getrennt, und die thermischen Durchkontaktierungen 112A können nicht zum elektrischen Trassieren verwendet werden. Bei diesen Ausführungsformen können die thermischen Durchkontaktierungen 112A als Dummy-Strukturelemente bezeichnet werden. Bei anderen Ausführungsformen können die thermischen Durchkontaktierungen 112A mit aktiven Bauelementen in den Dies 200 elektrisch verbunden werden, und die thermischen Durchkontaktierungen 112A können zum elektrischen Trassieren verwendet werden.
  • In 1K wird ein Verkapselungsmaterial 114 auf den verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial 114 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial 114 wird um die Durchkontaktierungen 112B, die thermischen Durchkontaktierungen 112A, die Dies 200 und die Dies 300 verteilt. Bei einer Ausführungsform wird das Verkapselungsmaterial 114 in flüssiger Form verteilt. Anschließend wird das Verkapselungsmaterial 114 gehärtet und kann optional z. B. mit einem Schleif- oder CMP-Prozess planarisiert werden. Nach der Planarisierung sind Oberseiten des Verkapselungsmaterials 114, der Dies 300, der thermischen Durchkontaktierungen 112A und der Durchkontaktierungen 112B im Wesentlichen auf gleicher Höhe. Die thermischen Durchkontaktierungen 112A ermöglichen die Wärmeabfuhr von Oberflächen der Dies 200 über das Verkapselungsmaterial 114, und die Durchkontaktierungen 112B stellen einen elektrischen Pfad zwischen gegenüberliegenden Oberflächen des Verkapselungsmaterials 114 bereit.
  • Nachdem das Verkapselungsmaterial 114 aufgebracht worden ist, kann eine dielektrische Schicht 122 auf dem Verkapselungsmaterial 114, den thermischen Durchkontaktierungen 112A, den Durchkontaktierungen 112B und den Dies 300 abgeschieden werden, wie in Fig. iL gezeigt ist. Bei einigen Ausführungsformen besteht die dielektrische Schicht 122 aus einem lichtempfindlichen Material, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 122 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Bei einigen Ausführungsformen kann eine Dicke der dielektrischen Schicht 122 etwa 7 µm oder weniger betragen, aber die dielektrische Schicht 122 kann bei anderen Ausführungsformen eine andere Dicke haben. Wenn die dielektrische Schicht 122 eine Dicke in diesem Bereich hat, kann eine höhere Dichte von gestapelten Strukturelementen erzielt werden.
  • Nachdem die dielektrische Schicht 122 abgeschieden worden ist, kann ein Trägersubstrat 116 an einer Seite der dielektrischen Schicht 122 befestigt werden, die den Dies 200 und 300 gegenüberliegt. Um das Trägersubstrat 116 zu befestigen, können verschiedene Strukturelemente des teilweise hergestellten Packages 100 gewendet werden, sodass sich das Verkapselungsmaterial 114, die Dies 200 und 300, die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B über der dielektrischen Schicht 122 und dem Trägersubstrat 116 befinden.
  • Das Trägersubstrat 116 kann dem Trägersubstrat 102 ähnlich sein, das vorstehend beschrieben worden ist. Bei einigen Ausführungsformen können das Trägersubstrat 102 und das Trägersubstrat 116 verschieden sein. Zum Beispiel kann das Trägersubstrat 102 ein Siliziumsubstrat sein, und das Trägersubstrat 116 kann ein Glassubstrat sein, zum Beispiel ein Glassubstrat mit einem Wärmeausdehnungskoeffizienten (CTE) von etwa 7,2. Eine Dicke des Trägersubstrats 116 kann etwa 1000 µm oder mehr betragen, um eine ausreichende Abstützung für die darauf angeordneten Strukturelemente zu ermöglichen.
  • Das Trägersubstrat 116 kann mittels einer oder mehrerer Haftschichten, wie etwa einer Die-Befestigungsschicht (DAF) 120 und einer LTHC-Schicht 118, an der dielektrischen Schicht 122 befestigt werden. Bei einigen Ausführungsformen kann die LTHC-Schicht 118 einen Durchlassgrad von etwa 1 % und eine Dicke von etwa 1 µm haben, um eine einfache Befestigung und spätere Entfernung des Trägersubstrats 116 zu ermöglichen. Wie weiterhin in 1L gezeigt ist, kann das Trägersubstrat 102 entfernt werden, nachdem das Trägersubstrat 116 befestigt worden ist. Die Entfernung des Trägersubstrats 102 kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Schleifen, Nassätzen, Trockenätzen, Kombinationen davon oder dergleichen.
  • In 1L werden die leitfähigen Durchkontaktierungen 112B zum Beispiel durch Entfernen von Teilen der Seedschicht 108 (siehe 1K) ausgespart, die in den Durchkontaktierungen 112B verblieben sind. Das Entfernen von Teilen der Seedschicht 108 kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Trockenätzung, Trockenreinigung nach der Laserbehandlung (post-laser dry clean; PLDC), Kombinationen davon oder dergleichen. Während des Entfernens von Teilen der Seedschicht 108 kann eine strukturierte Maske 124 über dem Verkapselungsmaterial 114 und den Dies 200 angeordnet werden. Die strukturierte Maske 124 schützt Bereiche des Verkapselungsmaterials 114 und die Dies 200 während des Entfernens der Seedschicht 108 zum Freilegen des darunter befindlichen leitfähigen Materials (z. B. Kupfer) der Durchkontaktierungen 112B. Bei einigen Ausführungsformen können die Durchkontaktierungen 112B einen Abstand (d. h., einen Abstand zwischen benachbarten Durchkontaktierungen 112B) von etwa 300 µm und eine CD von etwa 90 µm haben. Die CD der Durchkontaktierungen 112B kann sich auf einen Durchmesser der Durchkontaktierungen 112B in einer Top-Down-Ansicht beziehen. Bei anderen Ausführungsformen werden auch andere Abmessungen für die Durchkontaktierungen 112B in Betracht gezogen. Durch das Entfernen von Teilen der Seedschicht 108 kann eine Oberseite der Durchkontaktierungen 112B niedriger als eine Oberseite der Formmasse 114 sein.
  • Bei einigen Ausführungsformen kann die strukturierte Maske 124 außerdem Bereiche der Dies 200 für die Strukturierung freilegen. Zum Beispiel können bei einigen Ausführungsformen mit einem Trockenätzprozess die Bondschicht 214 strukturiert werden und Öffnungen erzeugt werden, die Kontaktpads der Dies 200 freilegen, die sich unter der Bondschicht 214 befinden (z. B. die Kontaktpads 210 von 1F). Die Kontaktpads, die sich unter der Bondschicht 214 befinden, können insbesondere bei Ausführungsformen freigelegt werden, bei denen die Bondschicht 214 keine darin hergestellten leitfähigen Strukturelemente hat, zum Beispiel wenn die Kontaktpads 218 (siehe 1F) nicht in der Bondschicht 214 hergestellt sind. Bei anderen Ausführungsformen kann, wenn Kontakte (z. B. Kontaktpads) in der Bondschicht 214 hergestellt sind, die strukturierte Maske 124 keine Bereiche der Bondschicht 214 freilegen, und die Bondschicht 214 wird nicht strukturiert, um darunter befindliche Kontaktpads freizulegen. Nachdem die Durchkontaktierungen 112B und (optional) Kontaktpads, die sich unter der Bondschicht 214 befinden, freigelegt worden sind, kann die Bondschicht 214 entfernt werden.
  • In 1N wird eine Umverteilungsstruktur 150 über der Formmasse 114, den Durchkontaktierungen 112B und den gebondeten Dies 200 und 300 hergestellt. Die Umverteilungsstruktur 150 weist dielektrische Schichten 126, 128, 130 und 132; Metallisierungsstrukturen 134, 136 und 138; und Metallisierungen unter dem Kontakthügel (UBMs) 140 auf. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die Umverteilungsstruktur 150 ist als ein Beispiel gezeigt, und in der Umverteilungsstruktur 150 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die nachstehend erörtert werden, weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die nachstehend erörtert werden, wiederholt werden.
  • Als ein Beispiel zum Herstellen der Umverteilungsstruktur 150 wird eine dielektrische Schicht 126 auf der Formmasse 114, den Durchkontaktierungen 112B und der Bondschicht der Dies 200 abgeschieden. Bei einigen Ausführungsformen besteht die dielektrische Schicht 126 aus einem lichtempfindlichen Material, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 126 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Die dielektrische Schicht 126 kann mit einer ausreichenden Dicke abgeschieden werden, die zum Bereitstellen einer Isolierung für darüber befindliche Metallisierungsstrukturen geeignet ist. Bei einer Ausführungsform kann die dielektrische Schicht 126 zum Beispiel eine Dicke von etwa 5 µm haben. Andere Dicken sind ebenfalls möglich. Anschließend wird die dielektrische Schicht 126 strukturiert. Durch die Strukturierung werden Öffnungen erzeugt, die Teile der Durchkontaktierungen 112B und Kontakte der Dies 200 (z. B. die Kontaktpads 318, falls vorhanden, die Kontaktpads 210 oder dergleichen; siehe 1F) freilegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 126, wenn sie ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 126 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden.
  • Anschließend wird die Metallisierungsstruktur 134 hergestellt. Die Metallisierungsstruktur 134 wird mit den Durchkontaktierungen 112B und Kontakten (z. B. den Kontaktpads 318, falls vorhanden, den Kontaktpads 210 oder dergleichen; siehe 1F) des Dies 200 elektrisch verbunden. Substrat-Durchkontaktierungen (TSVs) in jedem Die 200 stellen über den Die 200 eine elektrische Verbindung mit jeweiligen Dies 300 her. Die Metallisierungsstruktur 134 weist leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 126 auf. Die Metallisierungsstruktur 134 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 126 verlaufen. Um die Metallisierungsstruktur 134 herzustellen, wird eine Seedschicht über der dielektrischen Schicht 126 und in den Öffnungen hergestellt, die durch die dielektrische Schicht 126 verlaufen. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seedschicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 134. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. Dann wird ein leitfähiges Material in den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht hergestellt. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen aufgebracht werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Die Kombination aus dem leitfähigen Material und darunter befindlichen Teilen der Seedschicht bildet die Metallisierungsstruktur 134. Das Fotoresist und Teile der Seedschicht, auf denen das leitfähige Material nicht aufgebracht ist, werden entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Prozess, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seedschicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung.
  • Die dielektrische Schicht 128 wird auf der Metallisierungsstruktur 134 und der dielektrischen Schicht 126 abgeschieden. Die dielektrische Schicht 128 kann in einer ähnlichen Weise wie die dielektrische Schicht 126 hergestellt werden und kann aus dem gleichen Material wie die dielektrische Schicht 126 bestehen. Die dielektrische Schicht 128 kann mit einer ausreichenden Dicke abgeschieden werden, die zum Bereitstellen einer Isolierung für darüber befindliche und darunter befindliche Metallisierungsstrukturen geeignet ist. Bei einigen Ausführungsformen ist die dielektrische Schicht 128 dicker als die dielektrische Schicht 126, damit die dielektrische Schicht 128 die Metallisierungsstruktur 134 aufnehmen kann. Bei einer Ausführungsform kann die dielektrische Schicht 128 zum Beispiel eine Dicke von etwa 7 µm haben. Andere Dicken sind ebenfalls möglich.
  • Anschließend wird die Metallisierungsstruktur 136 hergestellt. Die Metallisierungsstruktur 136 weist leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 128 auf. Die Metallisierungsstruktur 136 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 128 verlaufen, um physisch und elektrisch mit der Metallisierungsstruktur 134 verbunden zu werden. Die Metallisierungsstruktur 136 kann in einer ähnlichen Weise wie die Metallisierungsstruktur 134 hergestellt werden und kann aus dem gleichen Material wie die Metallisierungsstruktur 134 bestehen.
  • Die dielektrische Schicht 130 wird auf der Metallisierungsstruktur 136 und der dielektrischen Schicht 128 abgeschieden. Die dielektrische Schicht 130 kann in einer ähnlichen Weise wie die dielektrische Schicht 126 hergestellt werden und kann aus dem gleichen Material wie die dielektrische Schicht 126 bestehen. Die dielektrische Schicht 130 kann mit einer ausreichenden Dicke abgeschieden werden, die zum Bereitstellen einer Isolierung für darüber befindliche und darunter befindliche Metallisierungsstrukturen geeignet ist. Bei einigen Ausführungsformen ist die dielektrische Schicht 130 dicker als die dielektrische Schicht 126, damit die dielektrische Schicht 130 die Metallisierungsstruktur 136 aufnehmen kann. Bei einer Ausführungsform kann die dielektrische Schicht 130 zum Beispiel eine Dicke von etwa 7 µm haben. Andere Dicken sind ebenfalls möglich.
  • Anschließend wird die Metallisierungsstruktur 138 hergestellt. Die Metallisierungsstruktur 138 weist leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 130 auf. Die Metallisierungsstruktur 138 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 130 verlaufen, um physisch und elektrisch mit der Metallisierungsstruktur 136 verbunden zu werden. Die Metallisierungsstruktur 138 kann in einer ähnlichen Weise wie die Metallisierungsstruktur 134 hergestellt werden und kann aus dem gleichen Material wie die Metallisierungsstruktur 134 bestehen.
  • Dicken der einzelnen Metallisierungsstrukturen 134, 136 und 138 können gleich denen von anderen Metallisierungsstrukturen 134, 136 und 138 sein oder von diesen verschieden sein. Bei einer Ausführungsform kann die Metallisierungsstruktur 138 dicker als die Metallisierungsstrukturen 136 und 134 sein. Eine Dicke der Metallisierungsstruktur 138 kann zum Beispiel etwa 5 µm betragen, und die Metallisierungsstrukturen 136 und 134 können jeweils eine Dicke von etwa 4 µm haben. Andere Dicken sind ebenfalls möglich. Die Dicke jeder der Metallisierungsstrukturen 134, 136 und 138 kann außerdem einer Funktion einer jeweiligen Metallisierungsstruktur 134, 136 und 138 entsprechen. Zum Beispiel können Metallisierungsstrukturen, die Strom- und/oder Erdleitungen bereitstellen, dicker als Metallisierungsstrukturen sein, die eine Signalführung ermöglichen.
  • Die dielektrische Schicht 132 wird auf der Metallisierungsstruktur 138 und der dielektrischen Schicht 130 abgeschieden. Die dielektrische Schicht 132 kann in einer ähnlichen Weise wie die dielektrische Schicht 126 hergestellt werden und kann aus dem gleichen Material wie die dielektrische Schicht 126 bestehen. Die dielektrische Schicht 132 kann mit einer ausreichenden Dicke abgeschieden werden, die zum Bereitstellen einer Isolierung für darüber befindliche UBMs und darunter befindliche Metallisierungsstrukturen geeignet ist. Bei einigen Ausführungsformen ist die dielektrische Schicht 132 dicker als die dielektrischen Schichten 130 und 126, damit die dielektrische Schicht 132 die Metallisierungsstruktur 138 und die UBMs 140 aufnehmen kann. Bei einer Ausführungsform kann die dielektrische Schicht 132 zum Beispiel eine Dicke von etwa 8 µm haben. Andere Dicken sind ebenfalls möglich.
  • Die UBMs 140 werden auf der und durch die dielektrische Schicht 132 hergestellt. Als ein Beispiel zum Herstellen der UBMs 140 kann die dielektrische Schicht 132 so strukturiert werden, dass Öffnungen entstehen, die Teile der Metallisierungsstruktur 138 freilegen. Die Strukturierung kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 132, wenn sie ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 132 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden. Die Öffnungen für die UBMs 140 können breiter als die Öffnungen für die Teile der leitfähigen Durchkontaktierungen der Metallisierungsstrukturen 134, 136 und 138 sein. Über der dielektrischen Schicht 132 und in den Öffnungen wird eine Seedschicht hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seedschicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den UBMs 140. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. Dann wird ein leitfähiges Material in den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht hergestellt. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen aufgebracht werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Dann werden das Fotoresist und die Teile der Seedschicht entfernt, auf denen das leitfähige Material nicht aufgebracht ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Prozess, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seedschicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung. Die verbliebenen Teile der Seedschicht und das leitfähige Material bilden die UBMs 140. Bei Ausführungsformen, bei denen die UBMs 140 anders hergestellt werden, können mehr Fotoresist- und Strukturierungsschritte verwendet werden.
  • Auf den UBMs 140 werden leitfähige Verbindungselemente 142 hergestellt. Die leitfähigen Verbindungselemente 148 können BGA-Verbindungselemente (BGA: Kugelgitter-Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die Verbindungselemente 142 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die Verbindungselemente 148 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform sind die leitfähigen Verbindungselemente 142 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht (nicht dargestellt) auf den Metallsäulen-Verbindungselementen 142 hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • Wie außerdem in 1N gezeigt ist, können passive Bauelemente 144 an die Metallisierungsstruktur 138 gebondet werden. Beispielhafte passive Bauelemente 144 können Widerstände, Kondensatoren, Induktoren, Kombinationen davon oder dergleichen sein. Die passiven Bauelemente 144 können durch Flip-Chip-Bondung an UBMs 140' gebondet werden, die auf der Metallisierungsstruktur 138 hergestellt sind. Bei einigen Ausführungsformen können die UBMs 140' einen kleineren Rasterabstand als die UBMs 140 haben, auf denen die leitfähigen Verbindungselemente 142 angeordnet sind. Unter den passiven Bauelementen 144 und um die UBMs 140' kann eine Unterfüllung 146 hergestellt werden.
  • In 1O wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 116 von der dielektrischen Schicht 122 abzulösen. Bei einigen Ausführungsformen umfasst die Ablösung das Projizieren von Licht, wie etwa Laserlicht oder UV-Licht, auf die LTHC-Schicht 118, sodass sich die LTHC-Schicht 118 durch die Wärme des Lichts zersetzt und das Trägersubstrat 116 entfernt werden kann. Nachdem das Trägersubstrat 116 entfernt worden ist, kann ein Reinigungsprozess durchgeführt werden, um die DAF 120 zu entfernen.
  • Nachdem das Trägersubstrat 116 entfernt worden ist, werden Öffnungen durch die dielektrische Schicht 122 erzeugt, um Teile der Durchkontaktierungen 112B freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden.
  • Nachdem die Durchkontaktierungen 112B freigelegt worden sind, kann eine weitere Package-Komponente 152 z. B. unter Verwendung der leitfähigen Verbindungselemente 148, die durch die dielektrische Schicht 122 verlaufen, an die Durchkontaktierungen 112B gebondet werden. Die weitere Package-Komponente 152 kann ein unverkappter Chip (z. B. ein Die, der den Dies 200 ähnlich ist), ein verkapptes Bauelement mit einem oder mehreren Chips (z. B. ein Speicher-Package, wie etwa ein DRAM-Package oder dergleichen), ein Interposer, eine Leiterplatte oder dergleichen sein.
  • Entweder vor oder nach dem Bonden der Package-Komponente 152 an die Durchkontaktierungen 112B wird ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen z. B. zwischen benachbarten Bereichen eines Wafers durchgeführt, auf dem die Umverteilungsstruktur 150 hergestellt ist. Durch das Zersägen wird ein erster Package-Bereich von einem zweiten Package-Bereich getrennt, um einzelne Bauelement-Packages 100 herzustellen.
  • Das Bauelement-Package 100 weist Dies 200 auf, die durch Hybridbondung an jeweilige Dies 300 gebondet sind. Die Dies 200 und 300 werden in einem Verkapselungsmaterial 114 verkapselt, und thermische Durchkontaktierungen 112A erstrecken sich von Oberflächen der Dies 200 durch das Verkapselungsmaterial 114. Die thermischen Durchkontaktierungen 112A ermöglichen die Wärmeabfuhr für die Dies 200 über das Verkapselungsmaterial 114. Bei einigen Ausführungsformen sind die thermischen Durchkontaktierungen 112A Dummy-Strukturelemente, die von anderen Komponenten in dem Package 100 elektrisch getrennt sind. Bei anderen Ausführungsformen stellen die thermischen Durchkontaktierungen 112A eine elektrische Verbindung zwischen leitfähigen Strukturelementen (z. B. den Metallisierungsstrukturen 134, 136 und 138, den UBMs 140 und den Verbindungselementen 142) in der Umverteilungsstruktur 150 und den Dies 200 her. Das Package 100 weist weiterhin leitfähige Durchkontaktierungen 112B, die durch das Verkapselungsmaterial 114 verlaufen und eine elektrische Verbindung zwischen den Dies 200, den Dies 300, leitfähigen Strukturelementen (z. B. den Metallisierungsstrukturen 134, 136 und 138, den UBMs 140 und den Verbindungselementen 142) in der Umverteilungsstruktur 150 herstellen; und Package-Komponenten auf, die an die Durchkontaktierungen 112B gebondet sind (z. B. die Package-Komponente 152). Auf diese Weise können eine Wärmeabfuhr, eine Stapelung mehrerer Chips, flexible Entwurfsregeln für Chipgrößen und eine verbesserte Signalübertragungsleistung in einem Bauelement-Package unter Verwendung von Fan-out-Prozessen mit Chip-Wafer- und/oder Wafer-Wafer-Bondprozessen erzielt werden.
  • Es können auch andere Strukturelemente und Verfahren verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung von 3D-Packaging- oder 3DIC-Bauelementen (3DIC: dreidimensionaler integrierter Schaltkreis) verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung des 3D-Packaging oder des 3DIC ermöglichen, Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Die 2A bis 2H zeigen Zwischenstufen bei der Herstellung eines Halbleiter-Bauelement-Packages 400 gemäß alternativen Ausführungsformen. Das Bauelement-Package 400 kann dem Bauelement-Package 100 ähnlich sein, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Prozessen hergestellt werden.
  • In den 2A und 2B werden die Dies 300 an die Dies 200 gebondet. 2B zeigt eine Detailansicht eines Bereichs 402 der gebondeten Dies 200 und 300. 2B zeigt zwar die Dies 200 und 300 mit einer Konfiguration, die nachstehend unter Bezugnahme auf 4D beschrieben wird, aber die Dies 200 und 300 können auch eine andere Konfiguration haben, wie sie zum Beispiel in 5D, 6D und 7D gezeigt ist, die später beschrieben werden. In dem Package 400 werden die Dies 300 in einer Vorderseite-an-Vorderseite-Konfiguration an die Dies 200 gebondet, sodass eine Vorderseite 320 der Dies 300 zu der Vorderseite 220 der Dies 200 zeigt. Die Bondschichten 314 der Dies 300 werden direkt an die Bondschichten 214 der Dies 200 gebondet, sodass eine Dielektrikum-Dielektrikum-Bindung entsteht, und Verbindungselemente in der Bondschicht 314 (z. B. die Kontaktpads 318) werden direkt an Verbindungselemente in der Bondschicht 214 (z. B. die Kontaktpads 218) gebondet, sodass Leiter-Leiter-Bindungen entstehen. Außerdem können die Dies 300 an die Dies 200 gebondet werden, während die Dies 200 noch immer Teil eines größeren Wafers sind und bevor die Dies 200 von dem Wafer, zum Beispiel entlang Ritzgräben 401, getrennt werden. Die Ritzgräben 401 stellen eine Grenze zwischen benachbarten Dies 200 bereit. Bei der dargestellten Ausführungsform weisen die Dies 300 Durchkontaktierungen 304 auf, während die Dies 200 keine Durchkontaktierungen aufweisen. Bei anderen Ausführungsformen weisen die Dies 200 Durchkontaktierungen auf (z. B. die Durchkontaktierungen 204; siehe 4D, 5D, 6D und 7D).
  • In 2C kann ein Dünnungsprozess an den Dies 300 durchgeführt werden, um die Durchkontaktierungen 304 freizulegen. Bei dem Dünnungsprozess werden Teile der Substrate 302 über den Durchkontaktierungen 304 entfernt. Bei einigen Ausführungsformen können durch die Dünnung außerdem seitliche Teile einer Sperrschicht 304A (siehe 2B) auf den Durchkontaktierungen 304 entfernt werden, um die Durchkontaktierungen 304 freizulegen. Bei dem Dünnungsprozess kann außerdem das Substrat 302 unter einer obersten Fläche der Durchkontaktierungen 304 ausgespart werden, sodass die Durchkontaktierungen 304 über dem Substrat 302 verlaufen. Der Dünnungsprozess kann das Durchführen einer CMP, einer Schleifung, einer Rückätzung (z. B. einer Nassätzung) oder einer Kombination davon oder dergleichen umfassen. Vor dem Dünnen kann eine Höhe der Dies 300 etwa 100 µm oder mehr betragen, und nach dem Dünnen kann eine Höhe H3 der Dies 300 50 µm oder weniger betragen. Durch das Dünnen der Dies 300 auf diese Höhe sind Verbesserungen bei der Bauelement-Dichte und der elektrischen Leistungsfähigkeit bei dem fertiggestellten Package 400 festzustellen. Außerdem kann eine Höhe der Dies 200 etwa 100 µm betragen.
  • In 2C wird weiterhin eine dielektrische Passivierungsschicht 404 über der Bondschicht 214 der Dies 200 sowie über und entlang Seitenwänden der Dies 300 abgeschieden. Bei einigen Ausführungsformen ist die dielektrische Schicht 404 ein Tieftemperatur-Polyimid (LPTI) mit einer Härtungstemperatur von etwa 220 °C oder weniger. Durch Verwenden eines LTPI kann die dielektrische Schicht 404 ohne Beschädigung von Strukturelementen der Dies 200 und 300 abgeschieden werden. Bei einigen Ausführungsformen weist die dielektrische Schicht 404 ein anderes Material auf. Die dielektrische Schicht 404 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Die dielektrische Schicht 404 kann außerdem um freigelegte Bereiche der Durchkontaktierungen 304 hergestellt werden, wie etwa um Bereiche der Durchkontaktierungen 304, die über dem Substrat 302 verlaufen.
  • In 2D wird ein Vereinzelungsprozess entlang den Ritzgräben 401 durchgeführt, um benachbarte Dies 200 zu trennen. Der Vereinzelungsprozess kann mechanisches Zersägen, Laservereinzelung, Plasmavereinzelung, Kombinationen davon oder dergleichen umfassen.
  • Wie außerdem in 2D gezeigt ist, können Kontaktpads 406 über den Durchkontaktierungen 304 und der dielektrischen Schicht 404 hergestellt werden. Die Kontaktpads 406 können mit den Durchkontaktierungen 304 elektrisch verbunden werden, und sie können eine größere Kontaktfläche zum Herstellen einer elektrischen Verbindung mit den Dies 300 in späteren Prozessschritten bereitstellen (z. B. wenn die Umverteilungsstruktur 150 in 2G hergestellt wird). Die Kontaktpads 406 können aus einem ähnlichen Material und mit einem ähnlichen Verfahren wie die vorstehend beschriebene Metallisierungsstruktur 134 hergestellt werden. Nachdem die Kontaktpads 406 hergestellt worden sind, kann eine vereinte Höhe der Dies 200, der Dies 300 und der Kontaktpads 406 etwa 180 µm oder weniger betragen.
  • In 2E werden die vereinzelten Dies 200 und 300 unter Verwendung einer DAF 408 an einer dielektrischen Schicht 122 auf einem Trägersubstrat 116 befestigt. Die DAF 408 kann der vorstehend beschriebenen DAF 120 ähnlich sein. Die dielektrische Schicht 122 kann mittels einer LTHC-Schicht 118 an einem Trägersubstrat 116 befestigt werden. Nachdem die vereinzelten Dies 200 und 300 an dem Träger 116 befestigt worden sind, werden thermische Durchkontaktierungen 112A und Durchkontaktierungen 112B um die Dies 200 und 300 hergestellt. Insbesondere können die thermischen Durchkontaktierungen 112A auf den Dies 200 benachbart zu den Dies 300 hergestellt werden, und die Durchkontaktierungen 112B können auf dem Träger 116 benachbart zu den Dies 200 hergestellt werden. Die thermischen Durchkontaktierungen 112A können auf der dielektrischen Schicht 404 hergestellt werden, sodass sich die dielektrische Schicht 404 zwischen einer Unterseite der thermischen Durchkontaktierungen 112A und einer Oberseite der Dies 200 befindet. Die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B können eine ähnliche Konfiguration wie die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B, die vorstehend unter Bezugnahme auf die 1G bis 1J beschrieben worden sind, haben, und sie können mit einem ähnlichen Verfahren wie diese hergestellt werden.
  • In 2F wird ein Verkapselungsmaterial 114 um die Dies 200, die Dies 300, die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B hergestellt. Eine Planarisierung kann durchgeführt werden, um Oberseiten des Verkapselungsmaterials 114, der Kontaktpads 406, der thermischen Durchkontaktierungen 112A und der Durchkontaktierungen 112B auf gleiche Höhe zu bringen.
  • In 2G wird eine Umverteilungsstruktur 150 über den Dies 200, den Dies 300 und dem Verkapselungsmaterial 114 hergestellt. Die Umverteilungsstruktur 150 weist dielektrische Schichten 126, 128, 130 und 132; Metallisierungsstrukturen 134, 136 und 138; UBMs 140; und leitfähige Verbindungselemente 142 auf. Die Metallisierungsstrukturen 134, 136 und 138 können mit den Durchkontaktierungen 112B und den Kontaktpads 406 elektrisch verbunden werden, sodass eine elektrische Verbindung mit den Dies 200 und 300 entsteht. Die Metallisierungsstrukturen 134, 136 und 138 können mit den thermischen Durchkontaktierungen 112A elektrisch verbunden werden oder auch nicht.
  • In 2H wird das Trägersubstrat 116 zum Beispiel durch Projizieren von Licht auf die LTHC-Schicht 118 entfernt. Anschließend wird die Polymerschicht 122 strukturiert, und eine weitere Package-Komponente 152 kann z. B. unter Verwendung von leitfähigen Verbindungselementen 148, die durch die dielektrische Schicht 122 verlaufen, an die Durchkontaktierungen 112B gebondet werden. Die weitere Package-Komponente 152 kann ein unverkappter Chip (z. B. ein Die, der den Dies 200 ähnlich ist), ein verkapptes Bauelement mit einem oder mehreren Chips (z. B. ein Speicher-Package, wie etwa ein DRAM-Package oder dergleichen), ein Interposer, eine Leiterplatte oder dergleichen sein. Auf diese Weise wird gemäß einigen Ausführungsformen das Bauelement-Package 400 hergestellt, bei dem die Dies 200 und 300 durch Vorderseite-an-Vorderseite-Hybridbondung aneinander gebondet werden.
  • Die 3A bis 3H zeigen Zwischenstufen bei der Herstellung eines Halbleiter-Packages 500 gemäß alternativen Ausführungsformen. Das Bauelement-Package 500 kann dem Bauelement-Package 400 ähnlich sein, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden.
  • In 3A werden die Dies 300 an die Dies 200 gebondet. In dem Package 500 können die Dies 300, in ähnlicher Weise wie die Dies 200 und 300 in dem Package 400 (wie z. B. in den 2A und 2B gezeigt ist), Vorderseite an Vorderseite durch Hybridbondung an die Dies 200 gebondet werden. Nachdem die Dies 300 an die Dies 200 gebondet worden sind, sind die Dies 200 noch immer in einem Wafer physisch verbunden. Nachdem die Dies 200 und 300 gebondet worden sind, kann ein Dünnungsprozess an dem Substrat 302 der Dies 300 durchgeführt werden, um die Durchkontaktierungen 304 freizulegen. Nach dem Dünnungsprozess kann eine Höhe der Dies 300 in dem Package 500 etwa 20 µm oder weniger betragen. Andere Abmessungen für die Dies 300 sind ebenfalls möglich. Die Prozessschritte zum Herstellen der Struktur, die in 3A gezeigt ist, sind vorstehend unter Bezugnahme auf die 2A bis 2C beschrieben worden und werden der Kürze halber hier nicht wiederholt. In dem Package 500 weisen die Dies 200 Kontaktpads 502 auf, die an einer Oberseite der Bondschicht 214 freiliegen. Die Kontaktpads 502 können mit aktiven Bauelementen und integrierten Schaltkreisen der Dies 200 elektrisch verbunden sein oder von diesen elektrisch getrennt sein. Die Kontaktpads 502 sind in einem Bereich der Dies 200 angeordnet, der nicht von den Dies 300 bedeckt wird.
  • In 3B werden thermische Durchkontaktierungen 112A auf den Kontaktpads 502 hergestellt. Um die thermischen Durchkontaktierungen 112A herzustellen, wird ein Fotoresist auf den Kontaktpads 502 hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den thermischen Durchkontaktierungen 112A. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. Dann wird ein leitfähiges Material in den Öffnungen des Fotoresists und auf den freigelegten Teilen der Kontaktpads 502 hergestellt. Die Kontaktpads 502 fungieren während des Plattierungsprozesses als eine Seedschicht, sodass die Notwendigkeit einer gesonderten Seedschicht entfällt und Herstellungskosten gesenkt werden können. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen aufgebracht werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Prozess, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Eine Höhe der thermischen Durchkontaktierungen 112A kann etwa 30 µm oder weniger betragen, und die thermischen Durchkontaktierungen 112A können über den Dies 300 verlaufen. Andere Abmessungen für die thermischen Durchkontaktierungen 112A sind ebenfalls möglich.
  • In 3C wird eine dielektrische Passivierungsschicht 504 um die Dies 300 und die thermischen Durchkontaktierungen 112A abgeschieden. Die dielektrische Schicht 504 kann aus einem ähnlichen Material und mit einem ähnlichen Verfahren wie die dielektrische Schicht 404 hergestellt werden. Die dielektrische Schicht 504 kann Oberseiten der thermischen Durchkontaktierungen 112A, der Dies 200 und der Durchkontaktierungen 314 bedecken.
  • In 3D werden Durchkontaktierungen 112B auf einer Polymerschicht 122 hergestellt, die auf einem Trägersubstrat 116 hergestellt ist. Die Durchkontaktierungen 112B werden vor dem Befestigen der Dies 200 und 300 an dem Trägersubstrat 116 hergestellt. Zwischen dem Trägersubstrat 116 und der Polymerschicht 122 kann eine LTHC-Schicht 118 angeordnet werden. Die Durchkontaktierungen 112B können eine ähnliche Konfiguration wie die Durchkontaktierungen 112B, die vorstehend unter Bezugnahme auf die 1G bis 1J beschrieben worden sind, haben, und sie können mit einem ähnlichen Verfahren wie diese hergestellt werden. Eine Höhe der Durchkontaktierungen 112B auf dem Träger 116 kann etwa 180 µm bis etwa 200 µm betragen. Andere Abmessungen für die Durchkontaktierungen 112B sind ebenfalls möglich.
  • In 3E werden die gebondeten Dies 200 und 300 mittels einer DAF 506 an dem Trägersubstrat 116 befestigt.
  • In 3F wird ein Verkapselungsmaterial 114 um die Dies 200, die Dies 300, die thermischen Durchkontaktierungen 112A und die Durchkontaktierungen 112B hergestellt. Eine Planarisierung kann durchgeführt werden, um Oberseiten des Verkapselungsmaterials 114, der Durchkontaktierungen 304 der Dies 300, der dielektrischen Schicht 504, der thermischen Durchkontaktierungen 112A und der Durchkontaktierungen 112B auf gleiche Höhe zu bringen.
  • In 3G wird eine Umverteilungsstruktur 150 über den Dies 200, den Dies 300 und dem Verkapselungsmaterial 114 hergestellt. Die Umverteilungsstruktur 150 weist dielektrische Schichten 126, 128, 130 und 132; Metallisierungsstrukturen 134, 136 und 138; UBMs 140; und leitfähige Verbindungselemente 142 auf. Die Metallisierungsstrukturen 134, 136 und 138 können mit den Durchkontaktierungen 112B und den Durchkontaktierungen 304 elektrisch verbunden werden, sodass eine elektrische Verbindung mit aktiven Bauelementen Dies 200 und 300 entsteht. Die Metallisierungsstrukturen 134, 136 und 138 können mit den thermischen Durchkontaktierungen 112A elektrisch verbunden werden oder auch nicht.
  • In 3H wird das Trägersubstrat 116 zum Beispiel durch Projizieren von Licht auf die LTHC-Schicht 118 entfernt. Anschließend wird die Polymerschicht 122 strukturiert, und eine weitere Package-Komponente 152 kann z. B. unter Verwendung von leitfähigen Verbindungselementen 148, die durch die dielektrische Schicht 122 verlaufen, an die Durchkontaktierungen 112B gebondet werden. Die weitere Package-Komponente 152 kann ein unverkappter Chip (z. B. ein Die, der den Dies 200 ähnlich ist), ein verkapptes Bauelement mit einem oder mehreren Chips (z. B. ein Speicher-Package, wie etwa ein DRAM-Package oder dergleichen), ein Interposer, eine Leiterplatte oder dergleichen sein. Auf diese Weise wird gemäß einigen Ausführungsformen das Bauelement-Package 500 hergestellt, bei dem die Dies 200 und 300 durch Vorderseite-an-Vorderseite-Hybridbondung aneinander gebondet werden.
  • Die 4A bis 4C zeigen Schnittansichten von Zwischenstufen bei der Herstellung einer Bondschicht über einem Die, gemäß einigen Ausführungsformen. 4D zeigt die optionale Herstellung von leitfähigen Strukturelementen in der Bondschicht, um eine elektrische Verbindung mit den integrierten Schaltkreisen in dem Die herzustellen, gemäß einigen Ausführungsformen. In 4A ist ein Die 200A dargestellt. Einzelheiten zu dem Die 200A sind vorstehend in Verbindung mit 1A beschrieben worden und werden der Kürze halber nicht wiederholt.
  • Nachdem die Passivierungsschicht 208 und die Kontaktpads 210 hergestellt worden sind, kann eine CP-Prüfung an dem Die 200 unter Verwendung der Kontaktpads 210 durchgeführt werden. Bei der CP-Prüfung wird die elektrische Funktionsfähigkeit der Dies 200 geprüft und KGDs werden identifiziert. Wenn ein Die 200 als ein KGD identifiziert worden ist, wird eine dielektrische Schicht 212 über der Passivierungsschicht 208 und den Kontaktpads 210 hergestellt, wie in 4B gezeigt ist. Die dielektrische Schicht 212 kann ein geeignetes Isoliermaterial (z. B. TEOS oder dergleichen) aufweisen, und sie kann eine Oberseite der Kontaktpads 210 bedecken. Die Abscheidung der dielektrischen Schicht 212 kann mit einem geeigneten Verfahren erfolgen, wie etwa PVD, CVD, ALD oder dergleichen. Nachdem die dielektrische Schicht 212 abgeschieden worden ist, kann ein Planarisierungsprozess (z. B. eine CMP) an einer Oberseite der dielektrischen Schicht 212 durchgeführt werden. Somit fungiert die dielektrische Schicht 212 als eine Planarisierungsschicht, sodass eine planare Oberseite zum Herstellen einer Bondschicht bereitgestellt wird.
  • In 4C wird eine Bondschicht 214 auf der planaren Oberseite der dielektrischen Schicht 212 hergestellt. Die Bondschicht 214 kann ein Material aufweisen, das zum Erzeugen einer Dielektrikum-Dielektrikum-Bindung geeignet ist. Die Bondschicht 214 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. Die Bondschicht 214 kann mit einem geeigneten Verfahren hergestellt werden, wie etwa PVD, CVD, ALD oder dergleichen.
  • 4D zeigt die optionale Herstellung von leitfähigen Durchkontaktierungen 216 und Kontaktpads 218 in dem Die 200. Die leitfähigen Durchkontaktierungen 216 verlaufen durch die dielektrische Schicht 212 und die Passivierungsschicht 208 und verbinden die Kontaktpads 218 elektrisch mit Metallisierungsstrukturen der Verbindungsstruktur 206. Die Kontaktpads 218 sind in der Bondschicht 214 angeordnet und liegen auf einer Oberseite der Bondschicht 214 frei. Zum Beispiel können Oberseiten der Bondschicht 214 und der Kontaktpads 218 im Wesentlichen planar sein. Die leitfähigen Durchkontaktierungen 216 und die Kontaktpads 218 können mit einem geeigneten Verfahren hergestellt werden, wie etwa einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einem Plattierungsprozess, Kombinationen davon oder dergleichen.
  • In den 4A bis 4D ist das leitfähige Pad 210 des Dies 200A ein Metallpad, das durchweg die gleiche Materialzusammensetzung hat. Andere Konfiguration für das leitfähige Pad 210 sind ebenfalls möglich. Zum Beispiel kann jedes leitfähige Pad 210 eine leitfähige Säule 210A und eine Lotkappe 210B aufweisen, die auf der leitfähigen Säule 210A angeordnet ist, wie bei dem Die 200B der 5A bis 5D gezeigt ist. Der Die 200B in den 5A bis 5D ist dem Die 200A in den 4A bis 4D ähnlich, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden. Die Lotkappe 210B kann bei Ausführungsformen verwendet werden, bei denen sie für die CP-Prüfung des Dies 200 zweckmäßig ist. Nach der CP-Prüfung können die Lotkappen 210B mit einem Rückätzprozess oder dergleichen entfernt werden. Die nachfolgende Bearbeitung kann der Bearbeitung ähnlich sein, die vorstehend unter Bezugnahme auf die 4B und 4C beschrieben worden ist. Zum Beispiel wird in 4B eine dielektrische Schicht 212 um die leitfähigen Säulen 210A abgeschieden, nachdem die Lotkappen 210B entfernt worden sind. Die dielektrische Schicht 212 wird planarisiert, und über der dielektrischen Schicht 212 wird eine Bondschicht 214 abgeschieden. Optional werden in 4D leitfähige Strukturelemente (z. B. leitfähige Durchkontaktierungen 216 und Kontaktpads 218) in der Bondschicht 214 und der dielektrischen Schicht 212 hergestellt, um elektrische Kontakte mit leitfähigen Strukturelementen in der Verbindungsstruktur 206 bereitzustellen.
  • In den 4A bis 4D werden die CP-Prüfungen direkt an den Kontaktpads 210 durchgeführt. Bei anderen Ausführungsformen kann ein leitfähiges Verbindungselement über den Kontaktpads 210 für die CP-Prüfungen hergestellt werden, wie bei Dies 200C und 200D der 6A bis 6D bzw. der 7A bis 7D gezeigt ist. Die Dies 200C und 200D weisen jeweils eine Passivierungsschicht 230 auf, die über der Passivierungsschicht 208 und den Kontaktpads 210 hergestellt ist. Die Passivierungsschicht 230 kann in ähnlicher Weise wie die Passivierungsschicht 208 hergestellt werden, und sie kann aus dem gleichen Isoliermaterial wie, oder einem anderen Isoliermaterial als, die Passivierungsschicht 208 bestehen. Durch die Passivierungsschicht 230 werden Öffnungen strukturiert, um die Kontaktpads 210 freizulegen.
  • Nachdem die Kontaktpads 210 freigelegt worden sind, werden leitfähige Verbindungselemente 238 durch die Passivierungsschicht 230 hergestellt und mit den Kontaktpads 210 elektrisch verbunden. Die leitfähigen Verbindungselemente 238 weisen jeweils eine Seedschicht 232, eine leitfähige Säule 234 und eine Lotkappe 236 auf. Um die leitfähigen Verbindungselemente 238 herzustellen, wird die Seedschicht 232 über der Passivierungsschicht 230 und in den Öffnungen hergestellt, die durch die dielektrische Passivierungsschicht 230 auf den Kontaktpads 210 verlaufen. Bei einigen Ausführungsformen ist die Seedschicht 232 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seedschicht 232 eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht 232 kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seedschicht 232 hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Säulen 234. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht 232 freizulegen. Dann werden die leitfähigen Säulen 234 in den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht 232 hergestellt. Die leitfähigen Säulen 234 können durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen hergestellt werden. Die leitfähigen Säulen 234 können ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen, aufweisen. Dann werden die Lotkappen 236 durch Plattierung oder dergleichen auf den leitfähigen Säulen 234 hergestellt. Anschließend werden das Fotoresist und Teile der Seedschicht entfernt, auf denen die leitfähigen Säulen 234 nicht hergestellt sind. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Prozess, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freiliegende Teile der Seedschicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung.
  • Dann kann eine CP-Prüfung an den Dies 200C und 200D unter Verwendung der leitfähigen Verbindungselemente 238 durchgeführt werden. Nach der CP-Prüfung können die Lotkappen 236 mit einem Rückätzprozess oder dergleichen entfernt werden. Die leitfähigen Säulen 234 können ebenfalls entfernt werden, wie in 6B gezeigt ist. Alternativ können die leitfähigen Säulen 234 nicht entfernt werden und können nach der CP-Prüfung bestehen bleiben, wie in 7B gezeigt ist. Bei einigen Ausführungsformen wird die Seedschicht 232 nicht entfernt. Bei anderen Ausführungsformen kann auch die Seedschicht 232 entfernt werden. Die nachfolgende Bearbeitung kann der Bearbeitung ähnlich sein, die vorstehend unter Bezugnahme auf die 4B und 4C beschrieben worden ist. Zum Beispiel wird in den 6B und 7B eine dielektrische Schicht 212 über der Passivierungsschicht 230 abgeschieden, nachdem Teile der leitfähigen Verbindungselemente 238 entfernt worden sind. Die dielektrische Schicht 212 wird dann planarisiert, und über der dielektrischen Schicht 212 wird eine Bondschicht 214 abgeschieden. Optional werden in den 6D und 7D leitfähige Strukturelemente (z. B. leitfähige Durchkontaktierungen 216 und Kontaktpads 218) in der Bondschicht 214 und der dielektrischen Schicht 212 hergestellt, um elektrische Kontakte mit leitfähigen Strukturelementen in der Verbindungsstruktur 206 bereitzustellen.
  • Bei einigen Ausführungsformen werden gestapelte Dies (z. B. ein erster Die, der an einen zweiten Die gebondet ist) in einem Verkapselungsmaterial verkapselt und mit einer Umverteilungsstruktur elektrisch verbunden, um ein integriertes Schaltkreis-Package (das auch als ein Halbleiter-Package bezeichnet wird) herzustellen. Die Dies in dem Package können jeweils erwiesenermaßen gute Dies (KGDs) sein, die eine oder mehrere Chipsondenprüfungen (CP-Prüfungen) bestanden haben. Der erste Die, z. B. ein Anwendungsprozessor (AP), kann durch Hybridbondung an den zweiten Die, z. B. einen Speicher, gebondet werden. Durch Hybridbondung des ersten Dies und des zweiten Dies kann eine Dicke der gebondeten Struktur reduziert werden, und die gebondete Struktur kann in anderen Komponenten (z. B. anderen Dies und/oder Umverteilungsstrukturen) mit einer höheren Dichte verkappt werden. Außerdem können beispielhafte Packages auch Durchkontaktierungen aufweisen, die von den gestapelten Dies durch das Verkapselungsmaterial verlaufen. Die Durchkontaktierungen können wärmeleitend sein (z. B. eine Wärmeabfuhr durch das Package ermöglichen). Außerdem können die Durchkontaktierungen eine elektrische Verbindung mit den gestapelten Dies herstellen oder auch nicht. Verschiedene beispielhafte Packages können einen oder mehrere der folgenden nicht-beschränkenden Vorzüge bieten: Kosteneinsparungen durch Verwenden von KGDs zum Erkennen von fehlerhaften Chips vor dem Packaging, wodurch die Ausbeute verbessert wird und Abfallprodukte und/oder Kosten reduziert werden; verbesserte Wärmeabfuhr; Ermöglichen einer Stapelung mehrerer Dies von homogenen oder heterogenen Die-Arten und/oder Die-Größen; höhere Flexibilität bei der Die-Stapelung; verbesserte Signalübertragungsleistung; und Integration in Wafer-Wafer-Bondprozesse und/oder andere Prozesse zur Vereinfachung der Herstellung und für Kosteneinsparungen.
  • Bei einer Ausführungsform weist ein Bauelement-Package Folgendes auf: einen ersten Die, der an einer Grenzfläche direkt an einen zweiten Die gebondet ist, wobei die Grenzfläche eine Leiter-Leiter-Bindung aufweist; ein Verkapselungsmaterial, das den ersten Die und den zweiten Die umschließt; eine Mehrzahl von Durchkontaktierungen, die durch das Verkapselungsmaterial verlaufen, wobei die Mehrzahl von Durchkontaktierungen benachbart zu dem ersten Die und dem zweiten Die angeordnet ist; eine Mehrzahl von thermischen Durchkontaktierungen, die durch das Verkapselungsmaterial verlaufen, wobei die Mehrzahl von thermischen Durchkontaktierungen auf einer Oberfläche des zweiten Dies und benachbart zu dem ersten Die angeordnet ist; und eine Umverteilungsstruktur, die mit dem ersten Die, dem zweiten Die und der Mehrzahl von Durchkontaktierungen elektrisch verbunden ist. Bei einer Ausführungsform weist der erste Die außerdem Folgendes auf: ein Halbleitersubstrat, wobei eine dielektrische Schicht des zweiten Dies an einer Grenzfläche direkt an das Halbleitersubstrat gebondet ist; und eine Durchkontaktierung durch das Substrat, die durch das Halbleitersubstrat verläuft, wobei ein Kontaktpad des zweiten Dies an der Grenzfläche direkt an die Durchkontaktierung durch das Substrat gebondet ist. Bei einer Ausführungsform verbindet die Durchkontaktierung durch das Substrat den zweiten Die elektrisch mit der Umverteilungsstruktur. Bei einer Ausführungsform ist eine dielektrische Schicht des ersten Dies an der Grenzfläche direkt mit einer dielektrischen Schicht des zweiten Dies verbunden, und ein Kontaktpad des ersten Dies ist an der Grenzfläche direkt mit einem Kontaktpad des zweiten Dies verbunden. Bei einer Ausführungsform weist der erste Die eine Durchkontaktierung auf, die durch ein Halbleitersubstrat verläuft, wobei die Durchkontaktierung höher als das Halbleitersubstrat verläuft. Bei einer Ausführungsform weist das Bauelement-Package weiterhin eine dielektrische Passivierungsschicht auf, die über dem zweiten Die und entlang Seitenwänden des ersten Dies angeordnet ist. Bei einer Ausführungsform ist die dielektrische Passivierungsschicht zwischen einer Unterseite der Mehrzahl von thermischen Durchkontaktierungen und einer Oberseite des zweiten Dies angeordnet. Bei einer Ausführungsform weist das Bauelement-Package weiterhin ein Kontaktpad auf der Durchkontaktierung und der dielektrischen Passivierungsschicht auf, wobei das Kontaktpad die Durchkontaktierung elektrisch mit der Umverteilungsstruktur verbindet. Bei einer Ausführungsform ist die Mehrzahl von thermischen Durchkontaktierungen elektrisch von aktiven Bauelementen in dem ersten Die und dem zweiten Die getrennt. Bei einer Ausführungsform ist die Mehrzahl von thermischen Durchkontaktierungen elektrisch mit einem aktiven Bauelement in dem ersten Die verbunden.
  • Bei einer Ausführungsform weist ein Package Folgendes auf: einen ersten Die, der an einen zweiten Die gebondet ist, wobei eine Rückseite des ersten Dies direkt an eine Vorderseite des zweiten Dies gebondet ist; ein Verkapselungsmaterial, das den ersten Die und den zweiten Die verkapselt; eine Umverteilungsstruktur, die mit dem ersten Die und dem zweiten Die elektrisch verbunden ist; eine Mehrzahl von thermischen Durchkontaktierungen, die von einer Oberfläche des ersten Dies zu einer Oberfläche des Verkapselungsmaterials verlaufen, die der Umverteilungsstruktur gegenüberliegt; und eine Mehrzahl von Durchkontaktierungen, die von der Umverteilungsstruktur zu der Oberfläche des Verkapselungsmaterials verlaufen, die der Umverteilungsstruktur gegenüberliegt. Bei einer Ausführungsform weist der erste Die Folgendes auf: ein Halbleitersubstrat, das direkt an eine dielektrische Schicht des zweiten Dies gebondet ist; und eine Durchkontaktierung, die durch das Halbleitersubstrat verläuft, wobei ein Kontaktpad des zweiten Dies direkt an die Durchkontaktierung gebondet ist. Bei einer Ausführungsform weist jede der Mehrzahl von thermischen Durchkontaktierungen eine Seedschicht auf der Rückseite des ersten Dies auf. Bei einer Ausführungsform erstreckt sich in einer Draufsicht die Mehrzahl von thermischen Durchkontaktierungen über Seitenwände des zweiten Dies hinaus. Bei einer Ausführungsform umschließt in einer Draufsicht die Mehrzahl von Durchkontaktierungen den ersten Die und den zweiten Die.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Hybridbonden eines ersten Dies an einen zweiten Die; Abscheiden einer Seedschicht über und entlang Seitenwänden des ersten Dies und des zweiten Dies; Plattieren einer Mehrzahl von thermischen Durchkontaktierungen auf einer Oberfläche der Seedschicht über dem ersten Die; Verkapseln des ersten Dies, des zweiten Dies und der Mehrzahl von thermischen Durchkontaktierungen in einem Verkapselungsmaterial; Planarisieren des Verkapselungsmaterials, um den zweiten Die und die Mehrzahl von thermischen Durchkontaktierungen freizulegen; und Herstellen einer Umverteilungsstruktur auf einer Seite des zweiten Dies, die dem ersten Die gegenüberliegt. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: vor dem Hybridbonden des ersten Dies an den zweiten Die Befestigen des ersten Dies an einem Träger, wobei die Seedschicht über dem Träger angeordnet wird; und Plattieren einer Mehrzahl von thermischen Durchkontaktierungen auf einer Oberfläche der Seedschicht über dem Träger. Bei einer Ausführungsform umfasst das Hybridbonden des ersten Dies an den zweiten Die Folgendes: direktes Bonden einer dielektrischen Schicht des zweiten Dies an ein Halbleitersubstrat des ersten Dies; und direktes Bonden eines Kontaktpads in der dielektrischen Schicht des zweiten Dies an eine Durchkontaktierung, die durch das Halbleitersubstrat des ersten Dies verläuft. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: vor dem Herstellen der Umverteilungsstruktur Entfernen des ersten Dies und des zweiten Dies von einem ersten Träger; und Befestigen eines zweiten Trägers an einer Seite des zweiten Dies, die dem ersten Die gegenüberliegt. Bei einer Ausführungsform umfasst das Verfahren nach dem Plattieren der Mehrzahl von thermischen Durchkontaktierungen weiterhin das Entfernen der Seedschicht von Seitenwänden des ersten Dies, Seitenwänden des zweiten Dies und einer Oberseite des zweiten Dies.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Package mit: einem ersten Die, der an einer Grenzfläche direkt an einen zweiten Die gebondet ist, wobei die Grenzfläche eine Leiter-Leiter-Bindung aufweist; einem Verkapselungsmaterial, das den ersten Die und den zweiten Die umschließt; einer Mehrzahl von Durchkontaktierungen, die durch das Verkapselungsmaterial verlaufen, wobei die Mehrzahl von Durchkontaktierungen benachbart zu dem ersten Die und dem zweiten Die angeordnet ist; einer Mehrzahl von thermischen Durchkontaktierungen, die durch das Verkapselungsmaterial verlaufen, wobei die Mehrzahl von thermischen Durchkontaktierungen auf einer Oberfläche des zweiten Dies und benachbart zu dem ersten Die angeordnet ist; und einer Umverteilungsstruktur, die mit dem ersten Die, dem zweiten Die und der Mehrzahl von Durchkontaktierungen elektrisch verbunden ist.
  2. Package nach Anspruch 1, wobei der erste Die außerdem Folgendes aufweist: ein Halbleitersubstrat, wobei eine dielektrische Schicht des zweiten Dies an der Grenzfläche direkt an das Halbleitersubstrat gebondet ist; und eine Substratdurchkontaktierung, die durch das Halbleitersubstrat verläuft, wobei ein Kontaktpad des zweiten Dies an der Grenzfläche direkt an die Substratdurchkontaktierung gebondet ist.
  3. Package nach Anspruch 1 oder 2, wobei die Substratdurchkontaktierung den zweiten Die elektrisch mit der Umverteilungsstruktur verbindet.
  4. Package nach einem der vorhergehenden Ansprüche, wobei eine dielektrische Schicht des ersten Dies an der Grenzfläche direkt mit einer dielektrischen Schicht des zweiten Dies verbunden ist und ein Kontaktpad des ersten Dies an der Grenzfläche direkt mit einem Kontaktpad des zweiten Dies verbunden ist.
  5. Package nach einem der vorhergehenden Ansprüche, wobei der erste Die eine Durchkontaktierung aufweist, die durch ein Halbleitersubstrat verläuft, wobei die Durchkontaktierung höher als das Halbleitersubstrat verläuft.
  6. Package nach Anspruch 5, das weiterhin ein Kontaktpad auf der Durchkontaktierung und der dielektrischen Passivierungsschicht aufweist, wobei das Kontaktpad die Durchkontaktierung mit der Umverteilungsstruktur elektrisch verbindet.
  7. Package nach einem der vorhergehenden Ansprüche, das weiterhin eine dielektrische Passivierungsschicht aufweist, die über dem zweiten Die und entlang Seitenwänden des ersten Dies angeordnet ist.
  8. Package nach Anspruch 7, wobei die dielektrische Passivierungsschicht zwischen einer Unterseite der Mehrzahl von thermischen Durchkontaktierungen und einer Oberseite des zweiten Dies angeordnet ist.
  9. Package nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von thermischen Durchkontaktierungen von aktiven Vorrichtungen in dem ersten Die und dem zweiten Die elektrisch getrennt ist.
  10. Package nach einem der vorhergehenden Ansprüche, wobei die Mehrzahl von thermischen Durchkontaktierungen mit einer aktiven Vorrichtung in dem ersten Die elektrisch verbunden ist.
  11. Package mit: einem ersten Die, der an einen zweiten Die gebondet ist, wobei eine Rückseite des ersten Dies direkt an eine Vorderseite des zweiten Dies gebondet ist; einem Verkapselungsmaterial, das den ersten Die und den zweiten Die verkapselt; einer Umverteilungsstruktur, die mit dem ersten Die und dem zweiten Die elektrisch verbunden ist; einer Mehrzahl von thermischen Durchkontaktierungen, die von einer Oberfläche des ersten Dies zu einer Oberfläche des Verkapselungsmaterials verlaufen, die der Umverteilungsstruktur gegenüberliegt; und einer Mehrzahl von Durchkontaktierungen, die von der Umverteilungsstruktur zu der Oberfläche des Verkapselungsmaterials verlaufen, die der Umverteilungsstruktur gegenüberliegt.
  12. Package nach Anspruch 11, wobei der erste Die Folgendes aufweist: ein Halbleitersubstrat, das direkt an eine dielektrische Schicht des zweiten Dies gebondet ist; und eine Durchkontaktierung, die durch das Halbleitersubstrat verläuft, wobei ein Kontaktpad des zweiten Dies direkt an die Durchkontaktierung gebondet ist.
  13. Package nach Anspruch 11 oder 12, wobei jede der Mehrzahl von thermischen Durchkontaktierungen eine Seedschicht auf der Rückseite des ersten Dies aufweist.
  14. Package nach einem der Ansprüche 11 bis 13, wobei in einer Draufsicht sich die Mehrzahl von thermischen Durchkontaktierungen über Seitenwände des zweiten Dies hinaus erstreckt.
  15. Package nach einem der Ansprüche 11 bis 14, wobei in einer Draufsicht die Mehrzahl von Durchkontaktierungen den ersten Die und den zweiten Die umschließt.
  16. Verfahren mit den folgenden Schritten: Hybridbonden eines ersten Dies an einen zweiten Die; Abscheiden einer Seedschicht über und entlang Seitenwänden des ersten Dies und des zweiten Dies; Plattieren einer Mehrzahl von thermischen Durchkontaktierungen auf einer Oberfläche der Seedschicht über dem ersten Die; Verkapseln des ersten Dies, des zweiten Dies und der Mehrzahl von thermischen Durchkontaktierungen in einem Verkapselungsmaterial; Planarisieren des Verkapselungsmaterials, um den zweiten Die und die Mehrzahl von thermischen Durchkontaktierungen freizulegen; und Herstellen einer Umverteilungsstruktur auf einer Seite des zweiten Dies, die dem ersten Die gegenüberliegt.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: vor dem Hybridbonden des ersten Dies an den zweiten Die Befestigen des ersten Dies an einem Träger, wobei die Seedschicht über dem Träger angeordnet wird; und Plattieren einer Mehrzahl von Durchkontaktierungen auf einer Oberfläche der Seedschicht über dem Träger.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Hybridbonden des ersten Dies an den zweiten Die Folgendes umfasst: direktes Bonden einer dielektrischen Schicht des zweiten Dies an ein Halbleitersubstrat des ersten Dies; und direktes Bonden eines Kontaktpads in der dielektrischen Schicht des zweiten Dies an eine Durchkontaktierung, die durch das Halbleitersubstrat des ersten Dies verläuft.
  19. Verfahren nach einem der Ansprüche 16 bis 18, das weiterhin Folgendes umfasst: vor dem Herstellen der Umverteilungsstruktur Entfernen des ersten Dies und des zweiten Dies von einem ersten Träger; und Befestigen eines zweiten Trägers an einer Seite des zweiten Dies, die dem ersten Die gegenüberliegt.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das nach dem Plattieren der Mehrzahl von thermischen Durchkontaktierungen weiterhin das Entfernen der Seedschicht von Seitenwänden des ersten Dies, Seitenwänden des zweiten Dies und einer Oberseite des zweiten Dies umfasst.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022108360A1 (de) 2022-01-31 2023-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungs-package und verfahren
US20230376234A1 (en) * 2019-11-19 2023-11-23 Invensas Llc 3d memory circuit

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837559B2 (en) 2020-04-03 2023-12-05 Wolfspeed, Inc. Group III nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals
KR20220158261A (ko) 2020-04-03 2022-11-30 울프스피드, 인크. 소스, 게이트 및/또는 드레인 도전성 비아들을 갖는 iii족 질화물계 라디오 주파수 트랜지스터 증폭기들
US11502072B2 (en) * 2020-04-16 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
DE102020128415A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level-stapelung von wafern und chips
US11721663B2 (en) 2020-05-28 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level stacking of wafers and chips
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
US20230160953A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures in integrated circuit chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142990A1 (en) * 2006-12-19 2008-06-19 Chen-Hua Yu Three-dimensional integrated circuits with protection layers
US20150348940A1 (en) * 2014-05-28 2015-12-03 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US20180005940A1 (en) * 2016-06-30 2018-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
KR100629679B1 (ko) 2004-07-01 2006-09-29 삼성전자주식회사 열전 냉각 소자를 갖는 반도체 칩 패키지
US20080246126A1 (en) 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US10163859B2 (en) 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
TWI578483B (zh) 2016-01-11 2017-04-11 美光科技公司 包含不同尺寸的封裝穿孔的封裝上封裝構件
KR102527409B1 (ko) * 2016-12-19 2023-05-02 에스케이하이닉스 주식회사 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
US10424559B2 (en) * 2016-12-22 2019-09-24 Intel Corporation Thermal management of molded packages
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10867879B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142990A1 (en) * 2006-12-19 2008-06-19 Chen-Hua Yu Three-dimensional integrated circuits with protection layers
US20150348940A1 (en) * 2014-05-28 2015-12-03 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US20180005940A1 (en) * 2016-06-30 2018-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230376234A1 (en) * 2019-11-19 2023-11-23 Invensas Llc 3d memory circuit
DE102022108360A1 (de) 2022-01-31 2023-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungs-package und verfahren
DE102022108360B4 (de) 2022-01-31 2024-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. 3integriertes schaltungs-package und verfahren

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Publication number Publication date
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