KR100629679B1 - 열전 냉각 소자를 갖는 반도체 칩 패키지 - Google Patents

열전 냉각 소자를 갖는 반도체 칩 패키지 Download PDF

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Abstract

본 발명은 열전 냉각 소자(Thermo Electric Cooler; TEC)를 갖는 반도체 칩 패키지로서, 회로패턴과 그와 연결되어 접속패드가 형성된 기판과, 그 기판에 실장된 적어도 하나의 반도체 칩; 및 그 반도체 칩 상에서 서로 적층 및 부착된 부분과, 적층된 부분으로부터 각각 반도체 칩의 외측으로 연장되어 DC 파워의 음극과 양극에 대응하는 상기 기판의 접속패드들에 부착된 부분을 가지며, 상기 접속패드들로부터 DC 파워를 공급받는 P형 물질판과 N형 물질판을 갖는 열전 냉각 소자;를 포함하는 것을 특징으로 한다. 본 발명에 따른 반도체 칩 패키지에 따르면, 기판을 통한 열 방출 효과가 극대화되어 반도체 칩 패키지의 열적 특성이 향상될 수 있다. 또한, 반도체 칩들이 수직으로 적층되는 멀티 칩 패키지에서 발생되는 히트 트랩핑(heat trapping)이 방지될 수 있는 등 고속 동작화 및 다중 칩 패키지화에 따른 발열량 증가에 대응할 수 있다. 따라서, 반도체 칩 패키지의 신뢰성이 향상될 수 있다.
멀티 칩 패키지, 열전 냉각 소자, 반도체 칩 패키지, 적층 칩 패키지, 히트 트랩핑, TEC

Description

열전 냉각 소자를 갖는 반도체 칩 패키지{Semiconductor chip package having thermo electric cooler}
도 1은 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 단면도이다.
도 2는 일반적인 열전 냉각 소자의 개략 구성도이다.
도 3은 본 발명에 따른 반도체 칩 패키지의 제 1실시예를 나타낸 단면도이다.
도 4는 본 발명에 따른 반도체 칩 패키지의 제 1실시예의 몰딩 전 상태를 나타낸 사시도이다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 칩 패키지에서 열전 냉각 소자의 구조를 나타낸 평면도이다.
도 6은 본 발명에 따른 반도체 칩 패키지의 제 2실시예를 나타낸 단면도이다.
도 7은 본 발명에 따른 반도체 칩 패키지의 제 3실시예를 나타낸 단면도이다.
도 8a와 도 8b는 본 발명에 따른 반도체 칩 패키지의 제 4실시예를 나타낸 단면도와 몰딩 전 상태의 평면도이다.
도 9는 본 발명에 따른 반도체 칩 패키지의 제 5실시예를 나타낸 단면도이 다.
도 10은 본 발명에 따른 반도체 칩 패키지의 제 6실시예의 몰딩 전 상태를 개략적으로 나타낸 평면도이다.
도 11은 본 발명에 따른 반도체 칩 패키지의 제 7실시예를 개략적으로 나타낸 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 반도체 칩 패키지 11,13; 제 1반도체 칩
12,14; 본딩패드 21; 기판(substrate)
23,25; 접속패드 31; 본딩와이어
51; 열전 냉각 소자 52; N형 물질판
53; P형 물질판 61; 수지 성형부
71; 솔더 볼
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩의 동작에 따라 발생되는 열의 방출 능력이 개선된 열전 냉각 소자(Thermo Electric Cooler; TEC)를 갖는 반도체 장치에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 전자기기의 부품으로 사용되는 패키지 또한 소형화 및 경량화 되고 있다. 이와 같은 추세에 따라 개발된 형태의 반도체 칩 패키지의 한 형태로서 복수의 반도체 칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 형태의 멀티 칩 패키지(MCP; Multi Chip Package)가 알려져 있다. 이와 같은 멀티 칩 패키지는 하나의 반도체 칩을 내재하는 단위 반도체 칩 패키지 복수 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리한 이점이 있다. 대표적인 멀티 칩 패키지 구조의 반도체 칩 패키지의 일 예를 소개하기로 한다.
도 1은 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 단면도이다. 도 1에서 예시되고 있는 반도체 칩 패키지(910)는 본딩패드들(912,914)이 칩 가장자리에 형성된 에지패드형(edge pad type)의 복수의 반도체 칩(911,913)을 포함하는 멀티 칩 패키지로서, 복수의 반도체 칩(911,913)이 기판(921) 상에 수직으로 적층되어 있는 구조이다.
반도체 칩들(911,913)과 기판(921)은 와이어본딩(wire bonding)에 의해 전기적으로 연결되고 있으며, 반도체 칩들(911,913)의 사이에 개재된 스페이서(spacer) (917)에 의해 아래에 위치한 제 1반도체 칩(911)을 연결하는 본딩와이어(931)의 와이어 루프(wire loop)의 높이가 확보되고 있다.
반도체 칩들(911,913)과 본딩와이어(931) 및 그 접합 부분들은 기판(921) 상부를 덮도록 하여 에폭시 몰딩 수지(EMC)로 형성되는 봉지부(961)로 둘러싸여져 외부환경으로부터 보호되고 있다. 기판(921)의 하면에 형성된 솔더 볼(971)이 외부와의 전기적 연결을 위한 외부접속단자로 사용되고 있다.
그런데, 전술한 바와 같이 복수의 칩을 포함하는 종래 반도체 칩 패키지의 경우 동작에 따른 발열량이 증가되어 열적 스트레스(thermal stress)로 인한 여러 가지 문제점이 발생된다. 스페이서를 개재하여 복수 개의 칩이 적층된 멀티 칩 패키지의 경우 칩과 칩 사이에서 열이 배출되지 못하고 축적되는 히트 트랩핑(heat trapping) 현상이 발생되어 반도체 칩에서 솔더 볼을 통한 기판으로의 열 전달 효과가 떨어지게 되어 열적 스트레스로 인한 문제가 더욱 심각하게 나타난다.
특히 고속 동작 및 고 집적화에 따라 칩 내부 회로의 접합(junction) 온도 증가로 인하여 발열량이 증가되기 때문에 반도체 칩 패키지가 사용되는 전자기기, 예컨대 모바일 제품에서는 증가된 발열량에 대응하는 열 방출이 원활하게 이루어지지 않아 반도체 칩 패키지의 특성, 예를 들어 리플레쉬(refresh) 특성, 동작 속도, 수명 등이 저하될 수 있다.
본 발명의 목적은 패키지 동작시 반도체 칩에서 발생되는 열이 외부로 원활하게 방출될 수 있는 반도체 칩 패키지를 제공하는 데에 있다.
본 발명의 다른 목적은 복수의 반도체 칩을 포함하는 멀티 칩 패키지 구조의 반도체 칩 패키지에서 칩 사이에서의 히트 트랩핑의 발생을 방지하여 열 성능을 향상시킬 수 있는 반도체 칩 패키지를 제공하는 데에 있다.
본 발명의 또 다른 목적은 동작 속도의 증가와 고집적화에 대응한 열 성능이 향상된 반도체 칩 패키지를 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 열전 냉각 소자를 갖는 반도체 칩 패키지는, 회로패턴과 그에 연결된 접속패드가 형성된 기판과; 그 기판에 실장된 적어도 하나 이상의 칩; 및 P형 물질판과 N형 물질판을 가지며, 그 P형 물질판과 N형 물질판이 반도체 칩 상에서 서로 부착된 부분을 가지며, P형 물질판과 N형 물질판이 기판의 회로패턴과 전기적으로 연결되어 DC 파워를 공급받는 열전 냉각 소자;를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 칩 패키지에 있어서, 반도체 칩은 본딩패드가 마주보는 양쪽 가장자리에 형성되어 있고, 열전 냉각 소자의 P형 물질판과 N형 물질판이 마주보는 본딩패드들 사이를 가로질러 배치되어 있는 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 열전 냉각 소자는 P형 물질판과 N형 물질판이 90°각도로 배치되거나, P형 물질판과 N형 물질판이 반도체 칩을 중심으로 일 방향으로 배치될 수 있다.
본 발명에 따른 반도체 칩 패키지에 있어서, 기판에 수직으로 적층된 복수의 반도체 칩을 가지며, 열전 냉각 소자가 그 반도체 칩들의 사이에서 P형 물질판과 N형 물질판이 서로 부착된 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 기판에 수평 방향으로 배치된 복수의 반도체 칩들을 가지며, 그 반도체 칩들중에서 적어도 어느 하나의 반도체 칩에 P형 물질판과 N형 물질판 중 적어도 어느 하나의 소정 부분이 부착된 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 열전 냉각 소자는 P형 물질판과 N형 물질판이 DC 파워에 해당되는 회로배선과 연결되어 형성되는 접속패드에 직접 부착되거나 그 접속패드와 와이어본딩으로 연결될 수 있다.
본 발명에 따른 반도체 칩 패키지에 있어서, 열전 냉각 소자는 P형 물질판과 N형 물질판 중 적어도 어느 하나에 요철이 형성되어 있고 그 요철 부분이 반도체 칩 상부에 위치할 수 있다. 또는 열전 냉각 소자는 복수 개로 분할된 P형 물질판과 N형 물질판을 가지며, 분할된 P형 물질판과 분할된 N형 물질판이 전기적으로 직렬 연결될 수 있다. 이때 분할된 P형 물질판과 N형 물질판은 전도성 물질판으로 연결되는 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 하나의 반도체 칩이 플립 칩 본딩으로 실장되어 있고, 열전 냉각 소자가 그 반도체 칩에 부착된 부분을 가질 수 있다.
본 발명에 따른 반도체 칩 패키지에 있어서, 열전 냉각 소자는 N형 물질판이 반도체 칩과 부착되어 있고 P형 물질판이 상기 N형 물질판 위에 부착되어 있으며, N형 물질판에 양극이 연결되고 P형 물질판에 음극이 연결된 것이 바람직하다. 또는, 열전 냉각 소자는 P형 물질판이 반도체 칩과 부착되어 있고 N형 물질판이 P형 물질판 위에 부착되어 있으며, N형 물질판에 음극이 연결되고 P형 물질판에 양극이 연결된 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 2개의 반도체 칩들이 수직으로 적층되어 있고, 그 반도체 칩들 사이에서 N형 물질판과 P형 물질판의 어느 하나가 아래쪽에 위치한 반도체 칩에 부착되고 나머지 하나가 위쪽에 위치하는 반도체 칩 에 부착되어 있는 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 3개 이상의 반도체 칩이 수직으로 적층되어 있고, 그 반도체 칩들 사이마다 열전 냉각 소자가 삽입되어 있는 것이 바람직하다. 더욱 바람직하게는 상기 반도체 칩들의 외측에서 N형 물질판들끼리 적층되고 P형 물질판들끼리 적층되어 있도록 한다.
상기 목적을 달성하기 위한 다른 반도체 칩 패키지는 복수의 반도체 칩 패키지들이 회로패턴이 형성된 기판에 실장되어 있는 모듈형 반도체 칩 패키지로서, 반도체 칩 패키지들 중에서 적어도 어느 하나의 반도체 칩 패키지는 P형 물질판과 N형 물질판을 가지며 기판에 부착되고 기판의 회로패턴과 전기적으로 연결되어 DC 파워를 공급받는 열전 냉각 소자를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 또 다른 반도체 칩 패키지는, 반도체 칩과, 그 반도체 칩이 실장되어 있고 회로패턴이 형성된 기판, 및 상기 반도체 칩을 둘러싸 보호하는 봉지부를 갖는 복수의 반도체 칩 패키지들이 기판에 실장된 모듈형 반도체 칩 패키지에 있어서, 반도체 칩 패키지들 중 적어도 어느 하나의 반도체 칩 패키지는 P형 물질판과 N형 물질판을 가지며 봉지부에 그 P형 물질판과 N형 물질판 중 어느 하나의 일 부분이 부착되어 있으며 기판에 부착되고 그 기판의 회로패턴과 전기적으로 연결되어 DC 파워를 공급받는 열전 냉각 소자를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 열전 냉각 소자를 갖는 반도체 칩 패키지를 보다 상세하게 설명하고자 한다. 실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 도면을 통틀어 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
구체적인 실시예의 설명에 앞서 열전 냉각 소자의 원리를 살펴보기로 한다.
도 2는 일반적인 열전 냉각 소자의 개략 구성도이다. 도 2를 참조하면, 열전 냉각 소자(1)의 원리는 펠티에 효과(Peltier Effect)에 기초하는데, 이 효과에 따르면 DC 파워가 2개의 다른 물질을 가로질러 인가되면 2개의 다른 물질의 접합부에서 열이 흡수된다는 것이다. 통상적으로 알려진 열전 냉각 소자(1)는 열 전도 특성이 양호하지만 전기 전도 특성이 열악한 전기 전도체(2)와, 전기 전도체(3a,3b)들 사이에 각각 개재된 P형 반도체(5)와 N형 반도체(6)를 이용한다. N형 반도체(6)는 전자가 과도한 반면 P형 반도체(5)는 전자가 부족하다. DC 파워가 2개의 전기 전도체(3b) 사이에 인가되면, 전자가 전기 전도체(3b)로부터 N형 반도체(6)로 이동됨으로써, 열원(8)으로부터 흡수된 열에너지에 기인하여 전자의 에너지 상태가 상승된다. 이 과정은 N형 반도체(6)와 전기 전도체(3a,3b)를 통하여 흐르는 전자를 경유하여 열원(8)으로부터 히트 싱크(9)로 열에너지가 전달되는 효과를 갖는다. 이들 전자는 낮은 에너지 상태로 떨어지고 전기 전도체(3b)에서 열에너지로 방출된다.
이와 같이 열전 냉각 소자(1)는 P형, N형 특성을 갖는 물질을 직렬 연결 구 조가 되도록 하여 연결한 후에 일정한 DC 파워를 가할 경우, 열원(8)과 히트 싱크 사이(9)로 일정한 온도차가 유발되어 열원(8)으로부터 히트 싱크(9)로의 열 전송이 일어나게 하는 전기적 열 펌프의 역할을 한다.
그러나, 상기 열전 냉각 소자를 반도체 칩 패키지에 그대로 적용하기에는 문제가 있다. 온도차를 발생시키는 면이 상면과 하면의 구조로 되어 있어 멀티 칩 패키지와 같이 칩간에 삽입되어 열 에너지를 방출시키기에는 무리가 따르며, P형 물질, N형 물질의 열전도에 의한 간섭을 일으켜 최소 두께의 한계가 있어 수백 ㎛ 이하로의 적용이 불가능하기 때문이다.
도 3은 본 발명에 따른 반도체 칩 패키지의 제 1실시예를 나타낸 단면도이고, 도 4는 본 발명에 따른 반도체 칩 패키지의 제 1실시예의 몰딩 전 상태를 나타낸 사시도이며, 도 5a 내지 도 5c는 본 발명에 따른 반도체 칩 패키지에서 열전 냉각 소자의 구조를 나타낸 평면도이다.
도 3과 도 4에서 도시되고 있는 반도체 칩 패키지(10)는 기판(21)에 2개의 반도체 칩(11,13)이 수직으로 적층된 형태의 멀티 칩 패키지로서, 제 1반도체 칩(11)과 제 2반도체 칩(13)의 사이에 열전 냉각 소자(51)가 삽입되어 있는 구조이다. 그리고 반도체 칩들(11,13)과 기판(21)은 와이어본딩에 의해 전기적인 연결이 이루어지고 있고, 봉지부(61)에 의해 외부환경으로부터 보호되고 있으며, 외부접속단자로서 솔더 볼(71)을 갖는다.
기판(21)에는 회로패턴(도시안됨)과 그에 연결된 접속패드(23,25)가 형성되어 있다. 기판(21)으로서는 인쇄회로기판, 테이프 배선 기판 등등 다양한 종류의 기판이 적용될 수 있다.
제 1반도체 칩(11)과 제 2반도체 칩(13)은 동종의 반도체 칩들로서, 모두 마주보는 양쪽 칩 가장자리에 본딩패드가 형성된 에지패드형(edge pad type) 반도체 칩이다. 각각의 반도체 칩들(11,13)은 기판(21)의 일 면에 본딩패드(12,14)가 형성된 면이 위를 향하도록 적층된다. 제 1반도체 칩(11)과 제 2반도체 칩(13)은 각각의 본딩패드(12,14)가 대응되는 기판(21)의 접속패드(23)에 본딩와이어(31,33)로 연결된다. 여기서, 반도체 칩들(11,13)의 부착에는 잘 알려진 에폭시 수지 접착제 등이 사용될 수 있다.
제 1반도체 칩(11)과 제 2반도체 칩(13) 사이에 삽입된 열전 냉각 소자(51)는 서로 소정 면적이 면 접합된 N형 물질판(52)과 P형 물질판(53)을 포함한다. N형 물질판(52)이 제 1반도체 칩(11)에 부착되고 P형 물질판(53)이 제 2반도체 칩(13)에 부착된다. N형 물질판(52)으로는 N형 반도체가 사용될 수 있고 P형 물질판(53)으로는 P형 반도체가 사용될 수 있다. 그리고, N형 물질판(52)과 P형 물질판(53)의 접합에는 전기 전도성의 접착제가 사용된다.
여기서, 열전 냉각 소자(51)의 N형 물질판(52)과 P형 물질판(53)은 와이어본딩에 영향을 미치지 않도록 본딩패드들(12,14) 사이를 가로질러 배치된다. N형 물질판(52)과 P형 물질판(53)은 칩 외측의 소정 부분이 절곡되어 기판(21)에 부착된다. N형 물질판(52)과 P형 물질판(53)은 기판(21)의 접속패드(25)와 전기적으로 연결되어 DC 파워를 공급받는데, N형 물질판(52)에는 양극이 연결되고 P형 물질판(53)에는 음극이 연결된다.
열전 냉각 소자(51)에서 N형 물질판(52)과 P형 물질판(53)의 접합 부분은 DC 파워가 인가될 때 온도의 저하가 이루어지는 저온 부분(cold side)이 되고 칩 외측에 기판(21)과 접합된 부분이 고온 부분(hot side)이 된다. 즉, N형 물질판(52)과 P형 물질판(53)에 DC 파워가 인가되면 저온 부분에서 온도가 저하되어 열에너지의 흡수가 이루어지며, 고온 부분에서 열 에너지가 집중 및 발산된다. 이 열에너지는 기판(21)을 거쳐 솔더 볼(71)에 전달된다. 열전 냉각 소자(51)의 두께는 아래에 위치한 제 1반도체 칩(11)을 연결하는 본딩와이어(31)의 와이어 루프의 높이가 확보되는 두께가 적당하다.
여기서, 열전 냉각 소자(51)는 도 5a에서와 같이 직사각형 형상의 평판 형태인 N형 물질판(52)과 P형 물질판(53)이 반도체 칩들(11,13) 사이의 부분 전체에서 접합이 이루어지도록 하고 있으나, 필요에 따라 도 5b에서와 같이 N형 물질판(52a) 또는 P형 물질판(53b)이 요철(凹凸)을 갖는 열전 냉각 소자(51a) 구조를 갖도록 하거나, 도 5c에서와 같이 복수 개로 분할된 P형 물질판(52b)과 N형 물질판(52a)이 전도성 물질판(54)으로 직렬 연결되고 분할된 P형 물질판(53b)과 N형 물질판(52b)의 접합 부분이 칩 상의 소정 부분에 위치하도록 하는 열전 냉각 소자(51b) 구조를 갖도록 하는 것도 가능하다. N형 물질판(52a,52b)과 P형 물질판(53a,53b)의 접합위치와 접합면적을 조절할 수 있어서 온도의 국부적인 제어가 가능해진다. 예를 들어, 반도체 칩에서 열이 많이 발생되는 부분에서 국부적으로 접합이 이루어지도록 함으로써 그 부분에서의 열 방출이 잘 되도록 하여 온도 균일도가 좋아질 수 있게 된다.
한편, 제 1반도체 칩(11)에 P형 물질판(53)이 부착되도록 하고 제 2반도체 칩(13)에 N형 물질판(52)이 부착되도록 하는 것도 가능하다. 이 경우 P형 물질판(53)에 양극이 연결되도록 하고 N형 물질판(52)에 음극이 연결되도록 하면 된다.
반도체 칩들(11,13), 본딩와이어(31), 열전 냉각 소자(51)는 기판(21) 상부를 덮도록 하여 에폭시 몰딩 수지로 형성되는 봉지부(61)에 의해 둘러싸여져 외부환경으로부터 보호된다. 그리고, 기판(21)의 하면에 형성된 솔더 볼(71)은 열전 냉각 소자(51)가 연결되는 접속패드(25)와 연결되어 외부접속단자로서의 역할과 열 방출 역할을 하게 된다.
도 6은 본 발명에 따른 반도체 칩 패키지의 제 2실시예를 나타낸 단면도이다. 도 6에 도시되고 있는 반도체 칩 패키지(110)는 전술한 제 1실시예와 유사한 구조를 갖는 멀티 칩 패키지로서, 열전 냉각 소자(151)의 N형 물질판(152)과 P형 물질판(153)이 기판(121)의 접속패드(125)와 와이어본딩에 의해 연결이 이루어지는 구조이다. N형 물질판(152)과 P형 물질판(153)을 기판(121)의 접속패드(125)에 연결시키는 구조가 다양함을 보여주는 예이다.
도 7은 본 발명에 따른 반도체 칩 패키지의 제 3실시예를 나타낸 단면도이다. 도 7에 도시되고 있는 반도체 칩 패키지(210)는 3개의 반도체 칩들(11,13,15)을 포함하는 멀티 칩 패키지로서, 2개 이상의 반도체 칩들을 포함하는 다층 구조의 멀티 칩 패키지 구조가 가능함을 보여주는 예이다.
3개의 반도체 칩들(11,13,15)이 서로 이웃하는 반도체 칩들(11,13,15) 사이 에는 각각 열전 냉각 소자(251a,251b)가 삽입되어 있다. 제 1반도체 칩(11)과 제 2반도체 칩(13)의 사이뿐만 아니라 제 2반도체 칩(13)과 제 3반도체 칩(15) 사이에도 열전 냉각 소자(251a,251b)를 구성하기 위한 N형 물질판(252a,252b)과 P형 물질판(253a,253b)이 설치되어 있다. 각각의 반도체 칩들(11,13,15)에서 발생된 열이 열전 냉각 소자(251a,251b)에 의해 기판(21)을 거쳐 솔더 볼(71)로 전달된다.
여기서, 열전 냉각 소자(251a,251b)는 반도체 칩들(11,13,15)의 외측에서 적층되어 있으나, 독립적으로 기판(21)에 부착되는 것도 가능하다. 이 경우 각각의 열전 냉각 소자(251a,251b)의 DC 파워를 조절하여 각 반도체 칩(11,13,15)의 적절한 동작 온도를 유지시켜 줄 수 있게 된다. 이는 마이크로 프로세서, RAM 등 최대 동작 온도가 다른 반도체 칩들이 하나의 패키지 내에 적층되었을 때 각각의 온도를 조절할 수 있음을 의미한다.
도 8a와 도 8b는 본 발명에 따른 반도체 칩 패키지의 제 4실시예를 나타낸 단면도와 몰딩 전 상태의 평면도이다. 도 8a와 도 8b에 도시된 반도체 칩 패키지(310)는 2개의 반도체 칩(311,313)을 포함하는 멀티 칩 패키지로서, 제 1실시예와 달리 열전 냉각 소자(351)의 N형 물질판(352)과 P형 물질판(353)이 서로 마주보는 방향이 아닌 90°방향으로 배치되어 있는 구조이다.
DC 파워가 인가되고 열 방출을 하는 고온 부분(hot side)의 배치가 자유로워질 수 있다는 것을 보여주는 실시예이다. 즉, N형 물질판(352)과 P형 물질판(353)을 기판(321)에서 열 방출이 잘되는 위치로 배치하는 것이 가능하게 된다. 물론, N형 물질판(352)과 P형 물질판(353)을 두 방향이 아닌 한 방향으로만 형성하는 것도 가능하다. 그 경우에 반도체 칩들(311,313)은 N형 물질판(352)과 P형 물질판(353)의 위치를 피하여 본딩패드(314)가 위치하도록 그 위치가 고려되어져야 한다. 그리고, 열전 냉각 소자(351)는 반도체 칩(313)의 외측 부분이 서로 겹쳐지지 않도록 그 외측 부분의 폭을 좁게 하고 서로 이격되어 배치되도록 하는 것이 필요하다.
도 9는 본 발명에 따른 반도체 칩 패키지의 제 5실시예를 나타낸 단면도이다. 도 9에 도시된 반도체 칩 패키지(410)는 전술한 실시예들과 달리 기판(421)에 플립 칩 본딩(flip chip bonding)으로 실장된 하나의 반도체 칩(411)을 포함하는 형태로서, 반도체 칩(411)이 플립 칩 본딩이 적용되어 범프(412)에 의해 기판(421)에 실장된 구조이다. 반도체 칩(411)은 범프에 의해 기판(421)과 전기적으로 연결되어 있고, 반도체 칩(411)의 하면(bottom surface)에는 N형 물질판(452)이 부착되어 있고 그 위에 P형 물질판(453)이 부착되어 있다. P형 물질판(453)과 N형 물질판(452)은 기판(421)에 부착되어 기판(421)으로부터 DC 파워를 공급받는다.
도 10은 본 발명에 따른 반도체 칩 패키지의 제 6실시예의 몰딩 전 상태를 개략적으로 나타낸 평면도이다. 도 10에 도시된 반도체 칩 패키지(510)는 기판(521) 상에 복수의 반도체 칩들(511,513,553)이 수평 방향으로 실장된 구조의 멀티 칩 패키지로서, 제 3반도체 칩(513)에 열전 냉각 소자(551)가 설치되어 있다. 이 반도체 칩 패키지(510)는 반도체 칩들(511,513,515)간의 상호 열 간섭 현상이 방지되는 예이다.
제 3반도체 칩(515)은 다른 반도체 칩(511,513)들보다 높은 동작 온도를 갖는 반도체 칩으로서, 이 제 3반도체 칩(515) 위에 N형 물질판(552)이 부착되어 있 고, 그 위에 P형 물질판(553)이 부착되어 있으며, N형 물질판(552)과 P형 물질판(553)의 제 3반도체 칩(515) 외측 부분이 기판(521)에 부착되어 있다. 제 3반도체 칩(515)의 동작 온도가 다른 반도체 칩(511,513)들에 비하여 높을 경우 동작 과정에서 발생된 열이 이웃하는 다른 반도체 칩(511,513)에 영향을 줄 수 있으나 열전 냉각 소자(551)가 제 3반도체 칩(515)의 정상 동작 상태에서의 온도를 낮추게 되고 발생된 열을 다른 반도체 칩들(511,513)에 영향을 미치지 않는 위치로 방출이 이루어지게 되어 상호 열 간섭이 발생되지 않는다.
도 11은 본 발명에 따른 반도체 칩 패키지의 제 7실시예를 개략적으로 나타낸 평면도이다. 도 11에 도시된 반도체 칩 패키지(710)는 기판(721)에 복수의 반도체 칩 패키지들(711,713,715)이 실장된 메모리 모듈로서, 동작 온도가 다른 반도체 칩 패키지들(711,713)보다 높은 특정 반도체 칩 패키지(715) 위에 열전 냉각 소자(751)가 설치된 구조이다. 이 열전 냉각 소자(751)에 의해 발열 온도가 높은 반도체 칩 패키지(715)의 동작 온도를 낮추는 것이 가능하게 된다. 이에 의해 이웃하는 반도체 칩들(711,713,715)간의 열 간섭이 방지되고 기판을 통한 열 방출 효과가 극대화되어 다른 반도체 칩 패키지(711,713)들의 동작 특성이 안정화될 수 있다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기 술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
이상과 같은 본 발명에 의한 반도체 칩 패키지에 따르면, 기판 및 외부접속수단을 통한 열 방출 효과가 극대화되어 반도체 칩 패키지의 열적 특성이 향상될 수 있다. 또한, 반도체 칩들이 수직으로 적층되는 멀티 칩 패키지에서 발생되는 히트 트랩핑(heat trapping)이 방지될 수 있다. 따라서, 동작 속도의 증가와 고집적화에 대응하여 구조적 안정성과 열 성능 및 동작 신뢰성이 향상된 반도체 칩 패키지를 얻을 수 있다.

Claims (19)

  1. 회로패턴과 그와 연결되어 접속패드가 형성된 기판과;
    상기 기판에 실장된 적어도 하나의 반도체 칩; 및
    상기 반도체 칩 상에서 서로 적층 및 부착된 부분과, 상기 적층된 부분으로부터 각각 상기 반도체 칩의 외측으로 연장되어 DC 파워의 음극과 양극에 대응하는 상기 기판의 접속패드들에 부착된 부분을 가지며, 상기 접속패드들로부터 DC 파워를 공급받는 P형 물질판과 N형 물질판을 갖는 열전 냉각 소자;
    를 포함하는 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩은 본딩패드가 마주보는 양쪽 가장자리에 형성되어 있고, 상기 열전 냉각 소자의 P형 물질판과 N형 물질판이 마주보는 본딩패드들 사이를 가로질러 배치되어 있는 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  3. 제 1항에 있어서, 상기 P형 물질판과 상기 N형 물질판은 상기 반도체 칩 외측의 연장 형성된 부분이 서로 90°각도로 배치된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  4. 제 1항에 있어서, 상기 P형 물질판과 상기 N형 물질판은 상기 반도체 칩 외측의 연장 형성된 부분이 동일한 방향으로 배치된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  5. 제 1항에 있어서, 상기 반도체 칩은 복수 개이며 상기 기판에 수직으로 적층되어 있고, 상기 P형 물질판과 N형 물질판은 상기 적층된 반도체 칩들의 사이에서 적층된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  6. 제 1항에 있어서,
    상기 반도체 칩은 복수 개이며 상기 기판에 수평으로 배치되어 있고, 상기 반도체 칩들 중 적어도 어느 하나의 반도체 칩 상에서 상기 P형 물질판과 상기 N형 물질판이 적층된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서, 상기 P형 물질판과 상기 N형 물질판 중 적어도 어느 하나에 요철이 형성되어 있고 상기 요철 부분이 반도체 칩 상부에 위치하는 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  10. 제 1항에 있어서, 상기 P형 물질판과 N형 물질판이 복수 개로 분할되어 있으며, 상기 분할된 P형 물질판 부분과 상기 분할된 N형 물질판 부분이 전도성 물질판을 개재하여 번갈아 직렬로 연결되고 상기 전도성 물질판의 일 부분이 상기 반도체 칩 상에 배치되고 나머지 부분이 상기 기판에 배치된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  11. 삭제
  12. 제 1항에 있어서, 상기 반도체 칩은 하나이고, 상기 반도체 칩이 플립 칩 본딩으로 실장되어 있으며, 열전 냉각 소자가 상기 반도체 칩에 부착된 부분을 갖는 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  13. 제 1항에 있어서, 상기 N형 물질판이 상기 반도체 칩 상에 부착되고, 상기 P형 물질판이 상기 N형 물질판에 적층되며, 상기 N형 물질판에 양극이 연결되고 상기 P형 물질판에 음극이 연결된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  14. 제 1항에 있어서, 상기 P형 물질판이 상기 반도체 칩 상에 부착되고 상기 N형 물질판이 상기 P형 물질판 상에 적층되며, 상기 N형 물질판에 음극이 연결되고 상기 P형 물질판에 양극이 연결된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  15. 제 1항에 있어서, 상기 반도체 칩이 2개이며 수직으로 적층되고, 상기 반도체 칩들 사이에서 상기 N형 물질판과 상기 P형 물질판의 어느 하나가 아래쪽에 위치한 반도체 칩에 부착되고 나머지 하나가 위쪽에 위치하는 반도체 칩에 부착된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  16. 제 1항에 있어서, 상기 반도체 칩은 복수 개이며 수직으로 적층되고, 상기 반도체 칩들 사이마다 상기 N형 물질판과 상기 P형 물질판이 적층 개재된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  17. 제 16항에 있어서, 상기 N형 물질판들과 상기 P형 물질판들이 동일한 물질판들끼리 상기 반도체 칩들의 외측에서 적층된 것을 특징으로 하는 열전 냉각 소자를 갖는 반도체 칩 패키지.
  18. 복수의 반도체 칩 패키지들이 모듈 회로패턴과 그에 연결된 금속 재질의 모듈 접속패드가 형성된 모듈 기판에 실장되어 있는 모듈형 반도체 칩 패키지에 있어서,
    상기 반도체 칩 패키지들 중에서 적어도 어느 하나의 반도체 칩 패키지는 상기 반도체 칩 패키지 상부에서 서로 적층되고 각각 반도체 칩 패키지의 외측으로 연장되어 상기 모듈 기판의 모듈 접속패드에 독립적으로 부착되며 상기 모듈 접속패드로부터 DC 파워를 공급받는 P형 물질판과 N형 물질판을 갖는 것을 특징으로 하는 모듈형 반도체 칩 패키지.
  19. 반도체 칩과 상기 반도체 칩이 실장되어 있고 회로패턴과 그에 연결된 금속재질의 접속패드가 형성된 기판 및 상기 반도체 칩을 둘러싸 보호하는 봉지부를 갖는 복수의 반도체 칩 패키지들이 모듈 기판에 실장된 모듈형 반도체 칩 패키지에 있어서,
    상기 반도체 칩 패키지들 중 적어도 어느 하나의 반도체 칩 패키지는 상기 봉지부 상에서 서로 부착되고, 각각 봉지부 외측으로 연장되어 상기 모듈 기판의 모듈 접속패드에 독립적으로 부착되며, 상기 모듈 접속패드로부터 DC 파워를 공급받는 P형 물질판과 N형 물질판을 포함하는 것을 특징으로 하는 모듈형 반도체 칩 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9228763B2 (en) 2011-12-01 2016-01-05 Samsung Electronics Co., Ltd. Thermoelectric cooling packages and thermal management methods thereof
KR20190017464A (ko) 2017-08-11 2019-02-20 서울대학교산학협력단 온칩 열전소자를 구비한 메모리 칩 패키지

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907323B2 (en) * 2002-04-23 2014-12-09 Philip D. Freedman Microprocessor assembly
JP2006294782A (ja) * 2005-04-08 2006-10-26 Hitachi Ltd 半導体光源装置
KR100769527B1 (ko) 2006-09-19 2007-10-23 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법
US8598700B2 (en) * 2008-06-27 2013-12-03 Qualcomm Incorporated Active thermal control for stacked IC devices
DE102008049726B4 (de) * 2008-09-30 2012-02-09 Advanced Micro Devices, Inc. Gestapelte Chipkonfiguration mit stromgespeistem Wärmeübertragungssystem und Verfahren zum Steuern der Temperatur in einem Halbleiterbauelement
TWI405361B (zh) * 2008-12-31 2013-08-11 Ind Tech Res Inst 熱電元件及其製程、晶片堆疊結構及晶片封裝結構
KR101589441B1 (ko) * 2009-08-07 2016-01-28 삼성전자주식회사 반도체 모듈
TWI407545B (zh) * 2009-08-19 2013-09-01 Ind Tech Res Inst 整合熱電元件與晶片的封裝體
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US20110129910A1 (en) * 2009-10-20 2011-06-02 Agency For Science, Technology And Research Cooling device, and assembly, and methods for lowering temperature in a chemical reaction
US8995134B2 (en) 2011-05-27 2015-03-31 Lear Corporation Electrically-cooled power module
TWI413752B (zh) * 2011-07-19 2013-11-01 Univ Nat Taiwan Science Tech Waste heat power generation module
KR101289196B1 (ko) * 2011-09-14 2013-07-26 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US9748228B2 (en) 2013-08-30 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for cooling three-dimensional integrated circuits
US10101756B2 (en) 2014-07-29 2018-10-16 Qualcomm Incorporated Systems and methods for reducing leakage power of a system on chip with integrated thermoelectric cooling
EP3086379B1 (en) 2015-04-24 2018-11-28 STMicroelectronics Srl Thermoelectric energy harvesting device
US9746889B2 (en) 2015-05-11 2017-08-29 Qualcomm Incorporated Package-on-package (PoP) device comprising bi-directional thermal electric cooler
US10636725B2 (en) 2017-12-19 2020-04-28 Veoneer Us Inc. Electrical module cooling through waste heat recovery
US10867879B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
DE102018130035B4 (de) 2018-09-28 2020-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package und verfahren
WO2021154957A1 (en) 2020-01-28 2021-08-05 Littelfuse, Inc. Semiconductor chip package and method of assembly
KR20210136651A (ko) 2020-05-08 2021-11-17 삼성전자주식회사 반도체 패키지 및 이를 포함한 전자 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012325A (en) * 1990-04-24 1991-04-30 International Business Machines Corp. Thermoelectric cooling via electrical connections
US5367890A (en) * 1993-07-13 1994-11-29 Marlow Industries, Inc. Integrated thermoelectric system with full/half wave rectifier control
US6492585B1 (en) * 2000-03-27 2002-12-10 Marlow Industries, Inc. Thermoelectric device assembly and method for fabrication of same
US6700053B2 (en) * 2000-07-03 2004-03-02 Komatsu Ltd. Thermoelectric module
TW540157B (en) 2001-05-31 2003-07-01 Konishiroku Photo Ind CMOS image sensor
JP4817543B2 (ja) 2001-07-02 2011-11-16 富士通セミコンダクター株式会社 積層型マルチチップ半導体装置
KR100716865B1 (ko) 2001-07-28 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체패키지
US20040245592A1 (en) * 2003-05-01 2004-12-09 Yale University Solid state microchannel plate photodetector
US7034394B2 (en) * 2003-10-08 2006-04-25 Intel Corporation Microelectronic assembly having thermoelectric elements to cool a die and a method of making the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9228763B2 (en) 2011-12-01 2016-01-05 Samsung Electronics Co., Ltd. Thermoelectric cooling packages and thermal management methods thereof
US9671141B2 (en) 2011-12-01 2017-06-06 Samsung Electronics Co., Ltd. Thermoelectric cooling packages and thermal management methods thereof
US10658266B2 (en) 2011-12-01 2020-05-19 Samsung Electronics Co., Ltd. Thermoelectric cooling packages and thermal management methods thereof
KR20190017464A (ko) 2017-08-11 2019-02-20 서울대학교산학협력단 온칩 열전소자를 구비한 메모리 칩 패키지

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