DE102020114141A1 - Integrierte schaltungspackage und verfahren - Google Patents

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Wei Chang
Chuei-Tang Wang
Chieh-Yen Chen
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221—Disposition
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
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Abstract

In einer Ausführungsform umfasst eine Struktur: eine Prozessorvorrichtung mit Logikvorrichtungen; eine erste Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt an die Prozessorvorrichtung gebondet ist; eine erste dielektrische Schicht, die die erste Speichervorrichtung seitlich umgibt; eine Umverteilungsstruktur über der ersten dielektrischen Schicht und der ersten Speichervorrichtung, wobei die Umverteilungsstruktur Metallisierungsstrukturen aufweist; und erste leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die ersten leitenden Durchkontaktierungen die Metallisierungsstrukturen der Umverteilungsstruktur mit der Prozessorvorrichtung verbinden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Anmeldenummer 62/923,161, eingereicht am 18. Oktober 2019, die hiermit durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • TECHNISCHER HINTERGRUND
  • Mit der fortschreitenden Entwicklung der Halbleitertechnologien werden integrierte Schaltung-Dies immer kleiner. Ferner werden immer mehr Funktionen in die Dies integriert. Dementsprechend hat die Anzahl der I/O-Pads, die von den Dies benötigt werden, zugenommen, während die für die I/O-Pads verfügbare Oberfläche abnimmt. Die Dichte der I/O-Pads ist im Laufe der Zeit schnell angestiegen, was die Schwierigkeit bei Die-Packaging erhöht hat. Einige Anwendungen erfordern größere Parallelverarbeitungsfähigkeiten von integrierten Schaltung-Dies. Packaging-Technologien können zur Integration von mehreren Dies verwendet werden, wodurch ein größerer Grad von Parallelverarbeitungsfähigkeiten ermöglicht wird.
  • Bei einigen Packaging-Technologien werden die integrierten Schaltung-Chips von Wafern vereinzelt, bevor sie verpackt werden. Ein vorteilhaftes Merkmal dieser Packaging-Technologie ist die Möglichkeit, Fan-out-Package zu bilden, wodurch die I/O-Pads auf eine größere Oberfläche auf einem Die umverteilt werden können. Dadurch kann die Anzahl der I/O-Pads auf den Oberflächen der Dies erhöht werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenlegung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 10 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung eines Integrierte-Schaltung-Packages gemäß einigen Ausführungsformen.
    • 11 und 12 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zur Bildung eines Systems gemäß einigen Ausführungsformen, das ein Integrierte-Schaltung-Package implementiert.
    • 13, 14, 15, 16 und 17 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zur Bildung eines Systems gemäß einigen anderen Ausführungsformen, das ein Integrierte-Schaltung-Package implementiert.
    • 18 bis 24 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung eines Integrierte-Schaltung-Packages gemäß einigen anderen Ausführungsformen.
    • 25 ist eine Querschnittsansicht eines Systems, das ein Integrierte-Schaltung-Package gemäß einigen anderen Ausführungsformen implementiert.
    • 26 ist eine Querschnittsansicht eines Systems, das ein Integrierte-Schaltung-Package gemäß einigen anderen Ausführungsformen implementiert.
    • 27 bis 31 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung eines Integrierte-Schaltung-Packages gemäß einigen anderen Ausführungsformen.
    • 32 ist eine Querschnittsansicht eines Systems, das ein Integrierte-Schaltung-Package gemäß einigen anderen Ausführungsformen implementiert.
    • 33 ist eine Querschnittsansicht eines Systems, das ein Integrierte-Schaltung-Package gemäß einigen anderen Ausführungsformen implementiert.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Darüber hinaus können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „unterhalb“, „oben“, „über“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder Betrieb zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird eine Prozessorvorrichtung ohne Speicher gebildet, und ein Integrierte-Schaltung-Package wird durch Stapeln von Speichervorrichtungen auf der Prozessorvorrichtung gebildet. Durch die Bildung einer Prozessorvorrichtung ohne Speicher können mehr Prozessoreinheiten (zum Beispiel Kerne) in die Prozessorvorrichtung aufgenommen werden, ohne die Grundfläche der Prozessorvorrichtung wesentlich zu vergrößern. Die Prozessorvorrichtung und die Speichervorrichtung sind miteinander verbunden (zum Beispiel physikalisch und elektrisch gekoppelt) durch Hybrid-Bonden. Die Verbindung des Prozessors und der Speichervorrichtungen durch Hybrid-Bonden ermöglicht es, die Verbindungen zwischen den Vorrichtungen kürzer als herkömmliche Verbindungen zu gestalten, was Verbesserungen der Leistung und des Stromverbrauchs des Integrierte-Schaltung-Packages schafft.
  • 1 bis 10 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung eines Integrierte-Schaltung-Packages 100 gemäß einigen Ausführungsformen. 1 bis 9 sind Querschnittsansichten des Integrierte-Schaltung-Packages 100, und 10 ist ein dreidimensionales Diagramm, das elektrische Verbindungen zwischen den Halbleitervorrichtungen des Integrierte-Schaltung-Packages 100 veranschaulicht, wobei die Querschnittsansichten entlang des Referenzquerschnitts X-X in 10 dargestellt sind. Zugunsten einer klaren Darstellung wurden einige Merkmale in 10 weggelassen.
  • Das Integrierte-Schaltung-Package 100 wird durch Stapeln von Halbleitervorrichtungen auf einem Wafer 102 gebildet. Dargestellt ist das Stapeln von Vorrichtungen in einer Vorrichtungsregion 102A des Wafers 102, es ist jedoch zu beachten, dass der Wafer 102 eine beliebige Anzahl von Vorrichtungsregionen aufweisen kann und Halbleitervorrichtungen gestapelt werden können, um in jedem Vorrichtungsregion ein Integrierte-Schaltung-Package zu bilden. Die Halbleitervorrichtungen können nackte integrierte Schaltungschips oder verpackte Dies sein. In der dargestellten Ausführungsform ist jede Halbleitervorrichtung ein nackter integrierte-Schaltung-Chip. In anderen Ausführungsformen können eine oder mehrere der abgebildeten Halbleitervorrichtungen verpackte Dies sein, die verkapselt sind.
  • In 1 wird der Wafer 102 erhalten. Der Wafer 102 weist eine Prozessorvorrichtung 10 in der Vorrichtungsregion 102A. Die Prozessorvorrichtung 10 wird in der nachfolgenden Verarbeitung vereinzelt, um in das Integrierte-Schaltung-Package 100 aufgenommen zu werden. Die Prozessorvorrichtung 10 kann ein beliebige akzeptabler Prozessor oder Logikvorrichtung sein, wie zum Beispiel eine zentrale Prozessoreinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-on-a-Die (SoC), einen Anwendungsprozessor (AP), eine digitale Signalverarbeitung (DSP), ein FPGA (field programmable gate array), einen Mikrocontroller, einen Beschleuniger für künstliche Intelligenz (AI) oder dergleichen.
  • Die Prozessorvorrichtung 10 kann gemäß den anwendbaren Herstellungsverfahren zu integrierten Schaltungen verarbeitet werden. Zum Beispiel enthält die Prozessorvorrichtung 10 ein Halbleitersubstrat 12, wie Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats). Das Halbleitersubstrat 12 kann andere Halbleitermaterialien wie Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen hiervon enthalten. Andere Substrate, wie Mehrschicht- oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 12 hat eine aktive Oberfläche 12A und eine inaktive Oberfläche 12N.
  • Vorrichtungen können an der aktiven Oberfläche 12A des Halbleitersubstrats 12 gebildet werden. Die Vorrichtungen können aktive Vorrichtungen (zum Beispiel Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche 12N kann frei von Vorrichtungen sein. Ein Zwischenschicht-Dielektrikum (ILD) befindet sich über der aktiven Oberfläche 12A des Halbleitersubstrats 12. Das ILD umgibt die Vorrichtungen und kann diese bedecken. Der ILD kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphosilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet sein.
  • Eine Verbindungsstruktur 14 liegt über der aktiven Oberfläche 12A des Halbleitersubstrats 12. Die Verbindungsstruktur 14 verbindet die Vorrichtungen auf der aktiven Oberfläche 12A des Halbleitersubstrats 12 miteinander, um eine integrierte Schaltung zu bilden. Die Zwischenverbindungsstruktur 14 kann zum Beispiel durch Metallisierungsstrukturen in dielektrischen Schichten gebildet sein. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Schichten gebildet sind. Die Metallisierungsstrukturen der Zwischenverbindungsstruktur 14 sind elektrisch mit den Vorrichtungen an der aktiven Oberfläche 12A des Halbleitersubstrats 12 gekoppelt.
  • Die-Verbinder 16 sind an der Vorderseite 10F der Prozessorvorrichtung 10. Die Die-Verbinder 16 können leitende Säulen, Pads oder dergleichen sein, mit welchen externe Verbindungen hergestellt werden. Die Die-Verbinder 16 sind in und/oder auf der Verbindungsstruktur 14. Die Die-Verbinder 16 können aus einem Metall, wie zum Beispiel Kupfer, Aluminium oder dergleichen gebildet sein, zum Beispiel durch Plattieren oder dergleichen.
  • Eine dielektrische Schicht 18 ist auf der Vorderseite 10F der Prozessorvorrichtung 10. Die dielektrische Schicht 18 ist in und/oder auf der Verbindungsstruktur 14. Die dielektrische Schicht 18 verkapselt die Die-Verbinder 16 seitlich, und die dielektrische Schicht 18 wird nach der Vereinzelung (wie nachstehend diskutiert) seitlich an die Seitenwände der Prozessorvorrichtung 10 angrenzen. Anfangs kann die dielektrische Schicht 18 die Die-Verbinder 16 vergraben, so dass die oberste Oberfläche der dielektrischen Schicht 18 über den obersten Oberflächen der Die-Verbinder 16 liegt. Die dielektrische Schicht 18 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie PBO, Polyimid, BCB oder dergleichen; ähnliches oder eine Kombination hiervon sein. Die dielektrische Schicht 18 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet sein. Nach der Bildung können die Die-Verbinder 16 und die dielektrische Schicht 18 zum Beispiel unter Verwendung eines chemisch-mechanischen Polierverfahrens (CMP), eines Rückätz-Verfahrens oder dergleichen oder einer Kombination hiervon planarisiert werden. Nach der Planarisierung sind die Oberflächen der Die-Verbinder 16 und der dielektrischen Schicht 18 eben und werden an der Vorderseite 10F der Prozessorvorrichtung 10 freigelegt.
  • In einigen Ausführungsformen ist die Prozessorvorrichtung 10 eine CPU, die mehrere Prozessoreinheiten (zum Beispiel Kerne) aufweist. Mit Bezug auf 10 kann die Prozessorvorrichtung 10 zum Beispiel ein Vierkernprozessor sein, der eine erste Prozessorvorrichtung 10A in einer ersten Region der Halbleitervorrichtung, eine zweite Prozessorvorrichtung 10B in einer zweiten Region der Halbleitervorrichtung, eine dritte Prozessorvorrichtung 10C in einer dritten Region der Halbleitervorrichtung und eine vierte Prozessorvorrichtung 10D in einer vierten Region der Halbleitervorrichtung aufweist. Die Prozessoreinheiten der Prozessorvorrichtung 10 werden ohne Speicher gebildet (zum Beispiel speicherlos) und weisen nur Logikvorrichtungen auf. Mit anderen Worten weist die Prozessorvorrichtung 10 keine Speichervorrichtungen wie DRAM-, SRAM-Vorrichtungen usw. auf. Wie nachstehend erläutert, werden separate Speichervorrichtungen auf der Prozessorvorrichtung 10 gestapelt, um Speicher für die Prozessoreinheiten zu schaffen.
  • In 2 werden die ersten Speichervorrichtungen 20 mit der Prozessorvorrichtung 10 (zum Beispiel dem Wafer 102) verbunden. Die ersten Speichervorrichtungen 20 können beliebige akzeptable Speichervorrichtungen sein, wie zum Beispiel dynamische Speichervorrichtungen mit wahlfreiem Zugriff (DRAM), statische Speichervorrichtungen mit wahlfreiem Zugriff (SRAM), resistive Speichervorrichtungen mit wahlfreiem Zugriff (RRAM), magnetoresistive Speichervorrichtungen mit wahlfreiem Zugriff (MRAM), Phasenwechsel-Speichervorrichtungen mit wahlfreiem Zugriff (PCRAM) oder dergleichen.
  • Jede erste Speichervorrichtung 20 kann gemäß den anwendbaren Herstellungsverfahren zu integrierten Schaltungen verarbeitet werden. Zum Beispiel weist die erste Speichervorrichtung 20 ein Halbleitersubstrat 22, eine Verbindungsstruktur 24, Die-Verbinder 26 und eine dielektrische Schicht 28 auf, die dem Halbleitersubstrat 12, der Verbindungsstruktur 14, den Die-Verbindern 16 und der dielektrischen Schicht 18 ähnlich sein können. Die Die-Verbinder 26 und die dielektrische Schicht 28 sind an einer Vorderseite 20F der ersten Speichervorrichtung 20 freigelegt. Die erste Speichervorrichtung 20 weist ferner leitende Durchkontaktierungen 30 auf, die so ausgebildet sind, sich in das Halbleitersubstrat 22 zu erstrecken. Die leitenden Durchkontaktierungen 30 sind mit Metallisierungsstrukturen der Verbindungsstruktur 24 elektrisch gekoppelt.
  • Als ein Beispiel für die Bildung der leitenden Durchkontaktierungen 30 können Ausnehmungen in der Verbindungsstruktur 24 und/oder in dem Halbleitersubstrat 22 beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination hiervon und/oder dergleichen gebildet werden. In den Ausnehmungen kann ein dünnes dielektrisches Material gebildet werden, zum Beispiel unter Verwendung einer Oxidationstechnik. Eine dünne Sperrschicht kann konform in den Öffnungen abgeschieden werden, zum Beispiel durch CVD, Atomlagenabscheidung (ALD), physikalische Dampfabscheidung (PVD), thermische Oxidation, eine Kombination hiervon und/oder dergleichen. Die Sperrschicht kann aus einem Oxid, einem Nitrid oder einem Oxynitrid gebildet werden, wie zum Beispiel Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination hiervon und/oder dergleichen. Ein leitendes Material kann über der Sperrschicht und in den Öffnungen abgeschieden werden. Das leitende Material kann durch ein elektrochemisches Plattierungsverfahren, CVD, ALD, PVD, eine Kombination hiervon und/oder dergleichen gebildet werden. Beispiele für leitende Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination hiervon und/oder dergleichen. Überschüssiges leitendes Material und Sperrschicht wird von der Oberfläche der Verbindungsstruktur 24 und/oder des Halbleitersubstrats 22 zum Beispiel unter Verwendung eines CMP entfernt. Verbleibende Abschnitte der Sperrschicht und des leitenden Materials bilden die leitenden Durchkontaktierungen 30.
  • In der abgebildeten Ausführungsform sind die leitenden Durchkontaktierungen 30 an einer Rückseite 20B der ersten Speichervorrichtung 20 noch nicht freigelegt. Vielmehr sind die leitenden Durchkontaktierungen 30 in dem Halbleitersubstrat 22 vergraben. Wie nachstehend erläutert, werden die leitenden Durchkontaktierungen 30 an der Rückseite 20B der ersten Speichervorrichtung 20 durch einen Planarisierungsprozess in der nachfolgenden Verarbeitung freigelegt. Nach der Freilegung können die leitenden Durchkontaktierungen 30 als Durch-Substrat-Durchkontaktierungen oder als Durch-Silizium-Durchkontaktierungen (through silicon vias, TSVs) bezeichnet werden.
  • In einigen Ausführungsformen sind die ersten Speichervorrichtungen 20 Speicher für die Prozessorvorrichtung 10. Zum Beispiel können die ersten Speichervorrichtung 20 Caches der Ebene 1 (Li cache) für die Prozessorvorrichtung 10 sein. Das Bonden der ersten Speichervorrichtungen 20 an die Prozessorvorrichtung 10 anstelle von Hinzufügen von Speichern zu der Prozessorvorrichtung 10 kann bewirken, dass die Gesamtspeichermenge in dem Integrierte-Schaltung-Package 100 erhöht wird, ohne dass die Herstellungskosten der Prozessorvorrichtungen dabei wesentlich erhöht werden. Ferner ermöglicht die Bildung der Prozessorvorrichtung 10 ohne Speicher die Aufnahme weiterer Prozessoreinheiten (zum Beispiel Kerne) in die Prozessoreinheiten, ohne die Grundfläche der Prozessoreinheiten wesentlich zu vergrößern. Prozessoren mit vielen Prozessoreinheiten können insbesondere für einige Anwendungen geeignet sein, wie zum Beispiel Anwendungen der künstlichen Intelligenz (KI) und des Hochleistungsrechnens (HPC).
  • Mit Bezug auf 10 können zwei der ersten Speichervorrichtungen 20 auf jeder Prozessoreinheit der Prozessorvorrichtung 10 angeordnet werden. Wenn das Integrierte-Schaltung-Package 100 zum Beispiel der von-Neumann-Architektur folgt, werden eine Befehls-Cache- Vorrichtunge 201 (zum Beispiel ein Lii-Cache) und eine Daten-Cache- Vorrichtung 20D (zum Beispiel ein Lid-Cache) direkt über jeder Region der Prozessorvorrichtung 10 gestapelt, die den Prozessoreinheiten 10A, 10B, 10C, 10D entspricht. Die Befehls-Cache-Vorrichtungen 20I werden verwendet, um das Abrufen ausführbarer Befehle für die Prozessorvorrichtung 10 zu beschleunigen, und die Daten-Cache- Vorrichtungen 20D werden verwendet, um das Abrufen und Speichern von Daten für die Prozessorvorrichtung 10 zu beschleunigen. Wenn die ersten Speichervorrichtungen 20 direkt über ihren entsprechenden Prozessoreinheiten 10A, 10B, 10C, 10D angeordnet sind, kann die Länge der Verbindungen zwischen den Logikvorrichtungen und ihren zugehörigen Speichern verringert sein. Die ersten Speichervorrichtungen 20 sind über direkte Bindungen mit der Prozessorvorrichtung 10 verbunden, über welche Steuersignalisierung und Datensignalisierung durchgeführt werden. Somit können die Latenzzeit der Datensignalisierung und die Verbindungsbandbreite zwischen der Prozessorvorrichtung 10 und den zugehörigen ersten Speichervorrichtung 20 verbessert werden. Ferner kann die Impedanz und damit der Stromverbrauch der Verbindungen ebenfalls verringert werden.
  • Die Prozessorvorrichtung 10 und die ersten Speichervorrichtungen 20 werden durch Hybrid-Bonden an ihren Vorderseiten direkt miteinander verbunden, so dass die Vorderseite 10F der Prozessorvorrichtung 10 mit den Stirnseiten 20F der ersten Speichervorrichtungen 20 verbunden ist. Insbesondere ist die dielektrische Schicht 18 der Prozessorvorrichtung 10 mit den dielektrischen Schichten 28 der ersten Speichervorrichtungen 20 durch dielektrisch-dielektrisches Bonden ohne Verwendung eines Klebematerials (zum Beispiel eines Die-Attach-Films) verbunden, und eine Untergruppe der Die-Verbinder 16A der Prozessorvorrichtung 10 wird mit den Die-Verbindern 26 der ersten Speichervorrichtungen 20 durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (zum Beispiel eines Lötmittels) verbunden. Das Bonden kann das Vor-Bonden und das Tempern umfassen. Während des Vor-Bondens wird eine kleine Presskraft ausgeübt, um die ersten Speichervorrichtungen 20 gegen die Prozessorvorrichtung 10 (zum Beispiel den Wafer 102) zu pressen. Das Vor-Bonden erfolgt bei niedriger Temperatur, zum Beispiel der Raumtemperatur, zum Beispiel bei einer Temperatur in einem Bereich von etwa 15 °C bis etwa 30 °C, und nach dem Vor-Bonden werden die dielektrischen Schichten 18 und 28 miteinander verbunden. Die Verbundfestigkeit wird dann in einem anschließenden Glühschritt verbessert, bei dem die dielektrischen Schichten 18 und 28 bei einer hohen Temperatur, wie zum Beispiel einer Temperatur in einem Bereich von etwa 100 °C bis etwa 450 °C, getempert werden. Nach dem Glühen entstehen Bindungen, wie zum Beispiel Schmelzbindungen, die die dielektrischen Schichten 18 und 28 verbinden. Die Bindungen können zum Beispiel kovalente Bindungen zwischen dem Material der dielektrischen Schicht 18 und dem Material der dielektrischen Schicht 28 sein. Die Die-Verbinder 16A und 26 sind mit einer Eins-zu-Eins-Entsprechung miteinander verbunden. Die Die-Verbinder 16A und 26 können nach dem Vor-Bonden in physischem Kontakt stehen oder sich ausdehnen, um während des Temperns in physischen Kontakt gebracht zu werden. Ferner vermischt sich während des Temperns das Material der Die-Steckverbinder 16A und 26 (zum Beispiel Kupfer), so dass auch Metall-Metall-Bindungen gebildet werden. Daher sind die resultierenden Bindungen zwischen der Prozessorvorrichtung 10 und der ersten Speichervorrichtung 20 Hybridbindungen, die sowohl dielektrisch-dielektrische Bindungen als auch Metall-Metall-Bindungen aufweisen.
  • Die ersten Speichervorrichtungen 20 haben aktive Vorrichtungen mit einer minimalen Feature-Größe in einem Bereich von etwa 2 nm bis etwa 65 nm. Daher können die Die-Steckverbinder 26 der ersten Speichervorrichtungen 20 einen kleinen Zwischenabstand (pitch) aufweisen. Zum Beispiel können die Die-Verbinder 26 einen Zwischenabstand in einem Bereich von etwa 0,05 µm bis etwa 10 µm aufweisen. Die Die-Steckverbinder 16A weisen den gleichen Zwischenabstand wie die Die-Steckverbinder 26. Die Bildung der Die-Verbinder 16A und 26 in einem kleinen Zwischenabstand ermöglicht eine große Anzahl von Verbindungen zwischen der Prozessorvorrichtung 10 und den ersten Speichervorrichtungen 20, was besonders vorteilhaft sein kann, wenn die ersten Speichervorrichtungen 20 Li-Caches sind.
  • Wahlweise werden passive Vorrichtungen 40 auch mit der Prozessorvorrichtung 10 (zum Beispiel dem Wafer 102) verbunden. Die passiven Vorrichtungen 40 können beliebige akzeptablen passiven Vorrichtungen sein, wie zum Beispiel integrierte passive Vorrichtungen (integrated passive devices, IPDs), integrierte Schaltungen zur Energieverwaltung (power management integrated circuits, PMICs), integrierte Spannungsregler (integrated voltage regulators, IVRs) oder dergleichen.
  • Jede passive Vorrichtung 40 kann gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen auszubilden. Zum Beispiel weist die passive Vorrichtung 40 ein Halbleitersubstrat 42 auf, das dem Halbleitersubstrat 12 ähnlich sein kann, aber passive Vorrichtungen (zum Beispiel Widerstände, Kondensatoren, Induktivitäten usw.) aufweist und frei von aktiven Vorrichtungen (zum Beispiel Transistoren, Dioden usw.) ist. Die passive Vorrichtung 40 weist ferner eine Verbindungsstruktur 44, Die-Verbinder 46, eine dielektrische Schicht 48 und leitende Durchkontaktierungen 50 auf, die der Verbindungsstruktur 14, den Die-Verbindern 16, der dielektrischen Schicht 18 und den leitenden Durchkontaktierungen 30 ähnlich sein können. Die Die-Verbinder 46 und die dielektrische Schicht 48 sind an einer Vorderseite 40F der passiven Anordnung 40 freigelegt. In der veranschaulichten Ausführungsform sind die leitenden Durchkontaktierungen 50 noch nicht an einer Rückseite 40B der passiven Vorrichtung 40 freigelegt, werden aber in der nachfolgenden Verarbeitung freigelegt.
  • Mit Bezug auf 10 werden die passiven Vorrichtungen 40 über einer oder mehreren Prozessoreinheiten der Prozessorvorrichtung 10 angeordnet. Die passiven Vorrichtungen 40 können von einigen oder allen Prozessoreinheiten 10A, 10B, 10C, 10D gemeinsam genutzt werden. In Ausführungsformen, in denen die passiven Vorrichtungen 40 PMICs sind, können sie Teil des Stromversorgungsnetzes für die Prozessorvorrichtung 10 sein.
  • Die Prozessorvorrichtung 10 und die passiven Vorrichtungen 40 werden durch Hybrid-Bonden an ihren Vorderseiten direkt miteinander verbunden, so dass die Vorderseite 10F der Prozessorvorrichtung 10 mit den Stirnseiten 40F der passiven Vorrichtungen 40 verbunden wird. Insbesondere wird die dielektrische Schicht 18 der Prozessorvorrichtung 10 an die dielektrischen Schichten 28 der passiven Vorrichtungen 40 durch dielektrisch-dielektrisches Bonden ohne Verwendung eines Klebematerials (zum Beispiel eines Die-Attach-Films) gebondet, und eine Untergruppe der Die-Verbinder 16B der Prozessorvorrichtung 10 wird an die Die-Verbinder 46 der passiven Vorrichtungen 40 durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (zum Beispiel eines Lötmittels) gebondet. Das Hybrid-Bonden kann ähnlich wie das Bonden der Prozessorvorrichtung 10 und der ersten Speichervorrichtungen 20 wie vorstehend beschrieben sein. In einigen Ausführungsformen werden die passiven Vorrichtungen 40 und die ersten Speichervorrichtungen 20 gleichzeitig an die Prozessorvorrichtung 10 gebondet.
  • Die Die-Verbinder 46 der passiven Vorrichtungen 40 können einen großen Zwischenabstand aufweisen. Beispielsweise können die Die-Steckverbinder 46 einen Zwischenabstand in einem Bereich von etwa 9 µm bis etwa 90 µm aufweisen. Die Die-Steckverbinder 16B weisen den gleichen Zwischenabstand auf wie die Die-Steckverbinder 46. Durch das Formen der Die-Verbinder 16B und 46 in einem großen Zwischenabstand können die Verbindungen zwischen der Prozessorvorrichtung 10 und den ersten Speichervorrichtungen 20 kostengünstig hergestellt werden, was besonders vorteilhaft sein kann, wenn die passiven Vorrichtungen 40 geringe Komplexität aufweisen wie zum Beispiel bei PMICs.
  • In 3 wird eine dielektrische Schicht 104 gebildet, die die ersten Speichervorrichtungen 20 und die passiven Bausteine 40 umgibt. Die dielektrische Schicht 104 kann nach der Platzierung der ersten Speichervorrichtungen 20 und der passiven Vorrichtungen 40, jedoch vor dem Tempern zur Vervollständigung des Hybrid-Bondens, oder nach dem Tempern gebildet werden. Die dielektrische Schicht 104 füllt Lücken zwischen den ersten Speichervorrichtungen 20 und passiven Vorrichtungen 40 und schützt so die Halbleitervorrichtungen. Die dielektrische Schicht 104 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; eine Verkapselungsmasse wie eine Formmasse, Epoxid oder dergleichen; ähnliches oder eine Kombination hiervon sein. In einigen Ausführungsformen ist die dielektrische Schicht 104 ein Oxid wie zum Beispiel Siliziumoxid.
  • Anschließend werden leitende Durchkontaktierungen 106 gebildet, die sich durch die dielektrische Schicht 104 erstrecken. Als ein Beispiel für die Bildung der leitenden Durchkontaktierungen 106 werden Öffnungen in die dielektrische Schicht 104 strukturiert. Die Strukturierung kann durch einen akzeptablen Prozess erfolgen, zum Beispiel durch Belichtung der dielektrischen Schicht 104, wenn die dielektrische Schicht 104 ein lichtempfindliches Material ist, oder durch Ätzung der dielektrischen Schicht 104, zum Beispiel mit einer anisotropen Ätzung. Die Öffnungen legen eine Untergruppe der Die-Verbinder 16C der Prozessorvorrichtung 10 frei. Eine Keimschicht wird auf der dielektrischen Schicht 104 und auf Abschnitten der durch die Öffnungen freigelegten Die-Verbinder 16C gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht aus einer Vielzahl von Unterschichten aus unterschiedlichen Materialien sein kann. In einer bestimmten Ausführungsform weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Ein leitendes Material wird auf der Keimschicht gebildet. Das leitende Material kann durch Plattieren gebildet werden, wie zum Beispiel Galvanisieren oder stromloses Plattieren oder dergleichen. Das leitende Material kann ein Metall enthalten, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Überschüssige Abschnitte der Keimschicht und des leitenden Materials werden dann entfernt, wobei die überschüssigen Abschnitte diejenigen Abschnitte sind, die über der dielektrischen Schicht 104 liegen. Das Entfernen kann durch einen Planarisierungsprozess erfolgen. Der Planarisierungsprozess wird auf der Keimschicht, dem leitenden Material, der dielektrischen Schicht 104, den ersten Speichervorrichtungen 20 und den passiven Vorrichtungen 40 durchgeführt. Bei dem Entfernen werden überschüssige Abschnitte der Keimschicht und des leitenden Materials gleichzeitig entfernt und die leitenden Durchkontaktierungen 30 und 50 freigelegt. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess, ähnliches oder Kombinationen hiervon sein. Die verbleibenden Abschnitte der Keimschicht und des leitenden Materials in den Öffnungen bilden die leitenden Durchkontaktierungen 106. Die oberen Oberflächen der dielektrischen Schicht 104, der leitenden Durchkontaktierungen 106, der Halbleitersubstrate 22 und 42 sowie der leitenden Durchkontaktierungen 30 und 50 sind nach dem Planarisierungsprozess eben (planar).
  • In 4 sind zweite Speichervorrichtungen 60 an die ersten Speichervorrichtungen 20 und die leitenden Durchkontaktierungen 106 gebondet. Die zweiten Speichervorrichtungen 60 können beliebige akzeptable Speichervorrichtungen sein, wie zum Beispiel dynamische Speichervorrichtungen mit wahlfreiem Zugriff (DRAM), statische Speichervorrichtungen mit wahlfreiem Zugriff (SRAM), resistive Speichervorrichtungen mit wahlfreiem Zugriff (RRAM), magnetoresistive Speichervorrichtungen mit wahlfreiem Zugriff (MRAM), Phasenwechsel-Speichervorrichtungen mit wahlfreiem Zugriff (PCRAM) oder dergleichen.
  • Jede zweite Speichervorrichtung 60 kann gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen auszubilden. Die zweite Speichervorrichtung 60 weist zum Beispiel ein Halbleitersubstrat 62, eine Verbindungsstruktur 64, Die-Verbinder 66, eine dielektrische Schicht 68 und leitende Durchkontaktierungen 70 auf, die dem Halbleitersubstrat 12, der Verbindungsstruktur 14, den Die-Verbindern 16, der dielektrischen Schicht 18 und den leitenden Durchkontaktierungen 30 ähnlich sein können. Die Die-Verbinder 66 und die dielektrische Schicht 68 sind an einer Vorderseite 60F der zweiten Speichervorrichtung 60 freigelegt. In der veranschaulichten Ausführungsform sind die leitenden Durchkontaktierungen 70 noch nicht an einer Rückseite 60B des zweiten Speichervorrichtung 60 freigelegt, werden aber in der nachfolgenden Verarbeitung zur Bildung von TSVs freigelegt.
  • In einigen Ausführungsformen sind die zweiten Speichervorrichtungen 60 Speicher für die Prozessorvorrichtung 10. Beispielsweise können die zweiten Speichervorrichtung 60 Caches der Ebene 2 (L2) für die Prozessorvorrichtung 10 sein.
  • Mit Bezug auf 10 wird eine der zweiten Speichervorrichtungen 60 über jeder Prozessoreinheit der Prozessorvorrichtung 10 angeordnet. Die Platzierung der zweiten Speichervorrichtungen 60 direkt über ihren zugehörigen Prozessoreinheiten 10A, 10B, 10C, 10D erlaubt eine Verringerung der Länge der Verbindungen zwischen den Logikvorrichtungen und ihren zugehörigen Speichern. Die zweiten Speichervorrichtungen 60 sind über die leitenden Durchkontaktierungen 106, über die eine Steuersignalisierung durchgeführt werden kann, elektrisch mit der Prozessorvorrichtung 10 gekoppelt. Ferner ist jede der zweiten Speichervorrichtung 60 über der Befehls-Cache-Vorrichtung 20I und die Daten-Cache- Vorrichtung 20D für ihre zugehörigen Prozessoreinheiten 10A, 10B, 10C, 10D angeordnet. Die zweiten Speichervorrichtung 60 sind über direkte Bindungen, über die die Datensignalisierung durchgeführt wird, mit den ersten Speichervorrichtung 20 verbunden. Die direkten Bindungen sind kürzer als die leitenden Durchkontaktierungen 106, so dass die Latenzzeit und der Stromverbrauch der Verbindungen zwischen den Speichervorrichtungen verbessert werden können.
  • Die zweiten Speichervorrichtungen 60 und die ersten Speichervorrichtungen 20 werden durch Hybrid-Bonden an ihrer Vorder- und Rückseite direkt miteinander verbunden, so dass die Rückseiten 20B der ersten Speichervorrichtungen 20 mit den Vorderseiten 60F der zweiten Speichervorrichtungen 60 verbunden sind. Insbesondere werden die Halbleitersubstrate 22 der ersten Speichervorrichtungen 20 mit den dielektrischen Schichten 68 der zweiten Speichervorrichtungen 60 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel eines Die-Attach-Films) und die leitenden Durchkontaktierungen 30 der ersten Speichervorrichtungen 20 mit den Die-Verbindern 66 der zweiten Speichervorrichtungen 60 durch Metall-Metall-Bonden ohne Verwendung von eutektischem Material (zum Beispiel eines Lötmittels) verbunden. In einigen Ausführungsformen wird ein Oxid, wie zum Beispiel ein natives Oxid, ein thermisches Oxid oder dergleichen, an den Rückseiten 20B der ersten Speichervorrichtungen 20, wie zum Beispiel auf den Halbleitersubstraten 22, gebildet und für das dielektrisch-dielektrische Bonden verwendet. Das Hybrid-Bonden kann ähnlich wie das vorstehend beschriebene Bonden der Prozessorvorrichtung 10 und der ersten Speichervorrichtungen 20 sein.
  • Die zweiten Speichervorrichtungen 60 sind breiter als die ersten Speichervorrichtungen 20, so dass einige Abschnitte der leitenden Durchkontaktierungen 106 und der dielektrischen Schicht 104 ebenfalls an dem Hybrid-Bonden beteiligt sind. Insbesondere sind die dielektrischen Schichten 68 der zweiten Speichervorrichtungen 60 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel eines Die-Attach-Film) mit Abschnitten der dielektrischen Schicht 104 verbunden. Ähnlicherweise sind die Die-Verbinder 66 der zweiten Speichervorrichtungen 60 durch Metall-zu-Metall-Bonden ohne Verwendung von eutektischem Material (zum Beispiel eines Lötmittels) mit den leitenden Durchkontaktierungen 106 verbunden.
  • Die zweiten Speichervorrichtungen 60 weisen aktive Vorrichtungen mit einer minimalen Feature-Größe in einem Bereich von etwa 2 nm bis etwa 65 nm auf. In einigen Ausführungsformen ist die Feature-Mindestgröße der aktiven Vorrichtungen der zweiten Speichervorrichtungen 60 größer als die Feature-Mindestgröße der aktiven Vorrichtungen der ersten Speichervorrichtungen 20. Somit können die Die-Verbinder 66 der zweiten Speichervorrichtungen 60 einen größeren Zwischenabstand aufweisen als die Die-Verbinder 26 der ersten Speichervorrichtungen 20. Beispielsweise können die Die-Verbinder 66 einen Zwischenabstand in einem Bereich von etwa 0,3 µm bis etwa 90 µm aufweisen. Die leitenden Durchkontaktierungen 30 und 106 haben den gleichen Zwischenabstand wie die Die-Verbinder 66. Durch das Bilden der Die-Verbinder 66 und der leitenden Durchkontaktierungen 30 und 106 in einem großen Zwischenabstand können die Verbindungen zwischen den ersten Speichervorrichtungen 20 und den zweiten Speichervorrichtungen 60 kostengünstig hergestellt werden, was besonders vorteilhaft sein kann, wenn die zweiten Speichervorrichtungen 60 Vorrichtungen mit geringer Komplexität wie zum Beispiel L2-Cache sind.
  • In 5 wird eine dielektrische Schicht 108 gebildet, die die zweiten Speichervorrichtungen 60 umgibt. Die dielektrische Schicht 108 kann nach der Platzierung der zweiten Speichervorrichtungen 60, aber vor dem Tempern gebildet werden, um das Hybrid-Bonden zu vervollständigen, oder sie kann nach dem Tempern gebildet werden. Die dielektrische Schicht 108 kann aus einem ähnlichen Material und unter Verwendung eines ähnlichen Verfahrens wie bei der dielektrischen Schicht 104 gebildet werden. In einigen Ausführungsformen ist die dielektrische Schicht 108 ein Oxid wie Siliziumoxid. Auf der dielektrischen Schicht 108 und den zweiten Speichervorrichtungen 60 wird dann ein Planarisierungsprozess durchgeführt. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess, ähnliches oder Kombinationen hiervon sein. Die Oberseiten der dielektrischen Schicht 108, der leitenden Durchkontaktierungen 70 und der Halbleitersubstrate 62 sind nach dem Planarisierungsprozess eben.
  • In 6 werden die dritten Speichervorrichtungen 80 mit den zweiten Speichervorrichtungen 60 verbunden. Die dritten Speichervorrichtungen 80 können beliebige akzeptable Speichervorrichtungen sein, wie zum Beispiel dynamische Speichervorrichtungen mit wahlfreiem Zugriff (DRAM), statische Speichervorrichtungen mit wahlfreiem Zugriff (SRAM), resistive Speichervorrichtungen mit wahlfreiem Zugriff (RRAM), magnetoresistive Speichervorrichtungen mit wahlfreiem Zugriff (MRAM), Phasenwechsel-Speichervorrichtungen mit wahlfreiem Zugriff (PCRAM) oder dergleichen.
  • Jede dritte Speichervorrichtung 80 kann gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen auszubilden. Zum Beispiel weist die dritte Speichervorrichtung 80 ein Halbleitersubstrat 82, eine Verbindungsstruktur 84, Die-Verbinder 86, eine dielektrische Schicht 88 und leitende Durchkontaktierungen 90, die dem Halbleitersubstrat 12, der Verbindungsstruktur 14, den Die-Verbindern 16, der dielektrischen Schicht 18 und den leitenden Durchkontaktierungen 70 ähnlich sein können. Die Die-Verbinder 86 und die dielektrische Schicht 88 sind an einer Vorderseite 80F der dritten Speichervorrichtung 80 freigelegt. In der veranschaulichten Ausführungsform sind die leitenden Durchkontaktierungen 90 noch nicht an einer Rückseite 80B des dritten Speichervorrichtung 80 freigelegt, werden aber in der nachfolgenden Verarbeitung zur Bildung von TSVs freigelegt.
  • In einigen Ausführungsformen sind die dritten Speichervorrichtungen 80 Speicher für die Prozessorvorrichtung 10. Beispielsweise können die dritten Speichervorrichtungen 80 Caches der Ebene 3 (L3) für die Prozessorvorrichtung 10 sein.
  • Mit Bezug auf 10 sind die dritten Speichervorrichtungen 80 über mehrere Prozessoreinheiten der Prozessorvorrichtung 10 angeordnet. Die dritten Speichervorrichtungen 80 werden also von einigen oder allen Prozessoreinheiten 10A, 10B, 10C, 10D gemeinsam genutzt. Wenn die dritten Speichervorrichtungen 80 direkt über ihren zugehörigen Prozessoreinheiten 10A, 10B, 10C, 10D angeordnet sind, kann die Länge der Verbindungen zwischen den Logikvorrichtungen und den zugehörigen Speichern reduziert werden. Die dritten Speichervorrichtungen 80 sind über die zweiten Speichervorrichtungen 60, über die die Steuersignalisierung und Datensignalisierung erfolgen, elektrisch mit der Prozessorvorrichtung 10 gekoppelt. Die dritten Speichervorrichtungen 80 sind durch direkte Verbindungen mit den zweiten Speichervorrichtungen 60 verbunden. Die direkten Bindungen sind kürzer als leitende Durchkontaktierungen, so dass die Latenzzeit und der Stromverbrauch der Verbindungen zwischen den Speichervorrichtungen verbessert sein können.
  • Die dritten Speichervorrichtungen 80 und die zweiten Speichervorrichtungen 60 sind durch Hybrid-Bonden an ihren Rückseiten direkt miteinander verbunden, so dass die Rückseiten 60B der zweiten Speichervorrichtungen 60 mit den Frontseiten 80F der dritten Speichervorrichtungen 80 verbunden sind. Insbesondere werden die Halbleitersubstrate 62 der zweiten Speichervorrichtungen 60 mit den dielektrischen Schichten 88 der dritten Speichervorrichtungen 80 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel eines Die-Attach-Films) und die leitenden Durchkontaktierungen 70 der zweiten Speichervorrichtungen 60 durch Metall-Metall-Bonden ohne Verwendung von eutektischem Material (zum Beispiel eines Lötmittels) mit den Die-Verbindern 86 der dritten Speichervorrichtungen 80 verbunden. In einigen Ausführungsformen wird an den Rückseiten 60B der zweiten Speichervorrichtungen 60 ein Oxid, wie zum Beispiel ein natives Oxid, ein thermisches Oxid oder dergleichen, gebildet, wie zum Beispiel auf den Halbleitersubstraten 62, und für das dielektrisch-dielektrische Bonden verwendet. Das Hybrid-Bonden kann ähnlich wie das vorstehend beschriebene Bonden der Prozessorvorrichtung 10 und der ersten Speichervorrichtung 20 sein.
  • Die dritten Speichervorrichtungen 80 sind in einigen Richtungen (siehe 10) breiter als die zweiten Speichervorrichtungen 60, so dass einige Abschnitte der dielektrischen Schicht 108 ebenfalls an dem Hybrid-Bonden beteiligt sind. Insbesondere werden die dielektrischen Schichten 88 der dritten Speichervorrichtungen 80 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel eines Die-Attach-Films) mit Abschnitten der dielektrischen Schicht 108 verbunden.
  • Die dritten Speichervorrichtungen 80 weisen aktive Vorrichtungen mit einer minimalen Feature-Größe in einem Bereich von etwa 2 nm bis etwa 65 nm auf. In einigen Ausführungsformen ist die Feature-Mindestgröße der aktiven Vorrichtungen der dritten Speichervorrichtung 80 größer als die Feature-Mindestgröße der aktiven Vorrichtungen der zweiten Speichervorrichtung 60. Daher können die Die-Verbinder 86 der dritten Speichervorrichtungen 80 einen größeren Zwischenabstand als der Zwischenabstand der leitenden Durchkontaktierungen 70 der zweiten Speichervorrichtungen 60 aufweisen. Beispielsweise können die Die-Verbinder 86 einen Zwischenabstand in einem Bereich von etwa 0,5 µm bis etwa 90 µm aufweisen. Die leitenden Durchkontaktierungen 70 weisen den gleichen Zwischenabstand wie die Die-Verbinder 86 auf. Durch das Bilden der Die-Verbinder 86 und der leitenden Durchkontaktierungen 70 in einem großen Zwischenabstand können die Verbindungen zwischen den zweiten Speichervorrichtungen 60 und den dritten Speichervorrichtungen 80 kostengünstig hergestellt werden, was besonders vorteilhaft sein kann, wenn die dritten Speichervorrichtungen 80 Vorrichtungen mit geringer Komplexität wie zum Beispiel L3-Cache sind.
  • In 7 wird eine dielektrische Schicht 110 gebildet, die die dritten Speichervorrichtung 80 umgibt. Die dielektrische Schicht 110 kann nach dem Platzieren der dritten Speichervorrichtungen 80, aber vor dem Tempern zur Vervollständigung des Hybrid-Bondens, oder nach dem Tempern gebildet werden. Die dielektrische Schicht 110 kann aus einem ähnlichen Material und unter Verwendung eines ähnlichen Verfahrens wie die dielektrische Schicht 104 gebildet werden. In einigen Ausführungsformen ist die dielektrische Schicht 110 ein Oxid wie Siliziumoxid. Auf der dielektrischen Schicht 110 und dritten Speichervorrichtungen 80 wird dann ein Planarisierungsprozess durchgeführt. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzungsprozess, ähnliches oder Kombinationen hiervon sein. Die Oberseiten der dielektrischen Schicht 110, der leitenden Durchkontaktierungen 90 und der Halbleitersubstrate 82 sind nach dem Planarisierungsprozess eben.
  • Anschließend werden leitende Durchkontaktierungen 112 gebildet, die sich durch die dielektrischen Schichten 104, 108, 110 erstrecken. Die leitenden Durchkontaktierungen 112 können aus einem ähnlichen Material und unter Verwendung eines ähnlichen Verfahrens wie die leitenden Durchkontaktierungen 106 gebildet werden. Eine erste Untergruppe der leitenden Durchkontaktierungen 112A erstreckt sich durch die dielektrischen Schichten 104, 108, 110 und ist mit einer Untergruppe der Die-Verbinder 16D der Prozessorvorrichtung 10 verbunden. Eine zweite Untergruppe der leitenden Durchkontaktierungen 112B erstreckt sich durch die dielektrischen Schichten 108, 110 und ist mit den leitenden Durchkontaktierungen 50 der passiven Vorrichtungen 40 verbunden.
  • In 8 wird eine Umverteilungsstruktur 114 auf den leitenden Durchkontaktierungen 112, der dielektrischen Schicht 110 und den dritten Speichervorrichtungen 80 gebildet. Die Umverteilungsstruktur 114 weist mehrere Metallisierungsstrukturen zwischen den dielektrischen Schichten auf. Zum Beispiel kann die Umverteilungsstruktur 114 zu mehreren diskreten Metallisierungsstrukturen strukturiert werden, die durch zugehörige dielektrische Schichten voneinander getrennt sind. In einigen Ausführungsformen sind die dielektrischen Schichten aus einem Polymer gebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, welches unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen werden die dielektrischen Schichten aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die dielektrischen Schichten können durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination hiervon gebildet werden. Nach der Bildung werden die dielektrischen Schichten strukturiert, um darunter liegende leitende Merkmale freizulegen. Zum Beispiel wird die untere dielektrische Schicht strukturiert, um Abschnitte der leitenden Durchkontaktierungen 90 und 112 freizulegen, und die dielektrische Zwischenschicht(en) wird (werden) strukturiert, um Abschnitte der darunter liegenden Metallisierungsstrukturen freizulegen. Die Strukturierung kann durch ein akzeptables Verfahren erfolgen, zum Beispiel durch Bestrahlen der dielektrischen Schichten mit Licht, wenn die dielektrischen Schichten ein lichtempfindliches Material sind, oder durch Ätzen, zum Beispiel eine anisotrope Ätzung. Wenn die dielektrischen Schichten ein lichtempfindliches Material sind, können die dielektrischen Schichten nach der Belichtung entwickelt werden.
  • Metallisierungsstrukturen werden ausgebildet, die sich entlang und durch jede dielektrische Schicht erstrecken. Eine Keimschicht (nicht abgebildet) wird über jeder jeweiligen dielektrischen Schicht und in den Öffnungen durch die jeweilige dielektrische Schicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht von mehreren Unterschichten aus unterschiedlichen Materialien sein kann. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann durch ein Abscheidungsverfahren wie PVD oder dergleichen gebildet werden. Ein Photoresist wird dann auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung mit Licht bestrahlt (belichtet) werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur. Die Strukturierung schafft Öffnungen durch das Photoresist, um die Keimschicht zu belichten. In den Öffnungen des Photoresists und auf den belichteten Abschnitten der Keimschicht wird ein leitendes Material gebildet. Das leitende Material kann durch Plattieren, wie zum Beispiel Galvanisieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitende Material kann aus einem Metall oder einer Metalllegierung, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder aus Kombinationen davon gebildet sein. Dann werden der Photoresist und Abschnitte der Keimschicht, auf denen das leitende Material nicht gebildet ist, entfernt. Das Photoresist kann durch ein akzeptables Veraschungs- oder Ablöseverfahren entfernt werden, zum Beispiel durch Verwendung eines Sauerstoffplasmas oder dergleichen. Sobald das Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, zum Beispiel durch ein akzeptables Ätzverfahren, zum Beispiel durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitenden Materials bilden die Metallisierungsstruktur für eine Schicht der Umverteilungsstruktur 114.
  • Als ein Beispiel wird die Umverteilungsstruktur 114 dargestellt. Es können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen als abgebildet in der Umverteilungsstruktur 114 durch Wiederholung oder Weglassen der oben beschriebenen Schritte gebildet sein.
  • Die Metallisierungsstrukturen der Umverteilungsstruktur 114 sind mit den leitenden Durchkontaktierungen 112 und den Rückseiten 80B der dritten Speichervorrichtungen 80 verbunden (zum Beispiel mit den leitenden Durchkontaktierungen 90). Die Metallisierungsstrukturen der Umverteilungsstruktur 114 weisen Stromversorgung-Quellleitungen (power supply source, VDD, lines) und Stromversorgung-Erdungsleitungen (power supply ground, VSS, lines), die über die leitenden Durchkontaktierungen 112 elektrisch mit der Prozessorvorrichtung 10 und den passiven Vorrichtungen 40 verbunden sind, um Stromversorgungsnetzwerke für die Halbleitervorrichtungen in dem Integrierte-Schaltung-Package 100 zu bilden. In Ausführungsformen, in denen die passiven Vorrichtungen 40 PMICs sind, können sie ein Teil des Stromversorgungsnetzwerks für die Prozessorvorrichtung 10 sein. Wie vorstehend erwähnt sind die passiven Vorrichtungen 40 optional. Zum Beispiel weist die Prozessorvorrichtung 10 in einigen Ausführungsformen eingebaute PMICs auf, während die passiven Vorrichtungen 40 weggelassen sein können. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 weisen auch Datensignalleitungen auf, die durch die leitenden Durchkontaktierungen 112 elektrisch mit der Prozessorvorrichtung 10 verbunden sind. Beispielsweise koppeln einige der leitenden Durchkontaktierungen 112 I/O-Verbindungen der Prozessorvorrichtung 10 mit der Umverteilungsstruktur 114. Somit kann die Prozessorvorrichtung 10 mit externen Vorrichtungen gekoppelt sein.
  • In 9 wird ein Vereinzelungsprozess durchgeführt, indem entlang von Schnittlinienregionen, zum Beispiel um die Vorrichtungsregion 102A, gesägt wird. Der Vereinzelungsprozess umfasst das Sägen des Wafers 102, der dielektrischen Schichten 104, 108, 110 und der Umverteilungsstruktur 114. Der Vereinzelungsprozess trennt die Vorrichtungsregion 102A (mit dem Prozessorbauteil 10) von benachbarten Vorrichtungsregionen (nicht abgebildet) des Wafers 102, um ein Integrierte-Schaltung-Package 100 mit der Prozessorvorrichtung 10 zu bilden. Die ersten Speichervorrichtungen 20 sind Vorderseite-an-Vorderseite an die Prozessorvorrichtung 10 gebondet, die zweiten Speichervorrichtungen 60 sind Vorderseite-an-Rückseite an die ersten Speichervorrichtungen 20 gebondet, und die dritten Speichervorrichtungen 80 sind Vorderseite-an-Rückseite an die zweiten Speichervorrichtungen 60 gebondet, jeweils ohne Löten. Das resultierende Integrierte-Schaltung-Package 100 ist somit frei von Lötmittel. Nach der Vereinzelung grenzen die Prozessorvorrichtung 10, die dielektrischen Schichten 104, 108, 110 und die Umverteilungsstruktur 114 seitlich aneinander an.
  • 10 veranschaulicht die elektrischen Verbindungen zwischen den Halbleitervorrichtungen des resultierenden Integrierte-Schaltung-Packages 100. Zwecks einer klaren Veranschaulichung sind einige Merkmale in 10 weggelassen. Ein Paar von ersten Speichervorrichtungen 20 (zum Beispiel eine Befehls-Cache-Vorrichtung 20I und eine Daten-Cache-Vorrichtung 20D) sind durch direkte Bindungen 118 mit jeder der Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Eine zweite Speichervorrichtung 60 ist durch direkte Bindungen 120 mit jedem Paar der ersten Speichervorrichtungen 20 verbunden. Eine dritte Speichereinheit 80 ist durch direkte Bindungen 122 mit mehreren zweiten Speichervorrichtungen 60 verbunden. Passive Vorrichtungen 40 sind durch direkte Bindungen 124 wahlweise mit den Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Die zweiten Speichervorrichtung 60 sind elektrisch mit der Prozessorvorrichtung 10 durch die leitenden Durchkontaktierungen 106 verbunden. Die Umverteilungsstruktur 114 ist durch die leitenden Durchkontaktierungen 112A elektrisch mit der Prozessorvorrichtung 10 gekoppelt und durch die leitenden Durchkontaktierungen 112B elektrisch mit den passiven Vorrichtungen 40 gekoppelt.
  • 11 und 12 sind Querschnittsansichten von Zwischenschritten bei einem Prozess zur Herstellung eines Systems, in dem das Integrierte-Schaltung-Package 100 gemäß einigen Ausführungsformen implementiert ist. 11 und 12 sind entlang des Referenzquerschnitts X-X in 10 dargestellt. In dieser Ausführungsform ist das Integrierte-Schaltung-Package 100 direkt auf einem Packagesubstrat montiert.
  • In 11 werden leitende Verbinder 116 gebildet, die elektrisch mit den Metallisierungsstrukturen der Umverteilungsstruktur 114 gekoppelt sind. Die leitenden Verbinder 116 können vor oder nach der Vereinzelung des Integrierte-Schaltung-Packages 100 gebildet werden. Die obere dielektrische Schicht der Umverteilungsstruktur 114 kann strukturiert werden, um Abschnitte der darunterliegenden Metallisierungsstruktur freizulegen. In einigen Ausführungsformen können Underbump-Metallurgien (UBMs) in den Öffnungen gebildet werden. Die leitenden Verbinder 116 werden auf den UBMs gebildet. Die leitenden Verbinder 116 können Ball-Grid-Array-Verbinder (BGA), Lotkugeln, Metallsäulen, C4-Höcker, Mikrohöcker, ENEPIG-gebildete Bumps oder dergleichen sein. Die leitenden Verbinder 116 können aus einem Metall oder einer Metalllegierung, wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder einer Kombination hiervon, gebildet sein. In einigen Ausführungsformen werden die leitenden Verbinder 116 durch anfängliche Bildung einer Lotschicht durch solche herkömmliche Verfahren wie Verdampfen, Galvanisieren, Pressen, Lotübertragung, Platzierung von Kugeln oder dergleichen gebildet. Sobald eine Lotschicht auf der Struktur gebildet ist, kann ein Wiederaufschmelzprozess durchgeführt werden, um das Material in die gewünschten Höckerformen zu bringen. In einer anderen Ausführungsform sind die leitenden Verbinder 116 Metallsäulen (wie zum Beispiel eine Kupfersäule), die durch Sputtern, Pressen, Galvanisieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lötmittelfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. Die leitenden Verbinder 116 sind elektrisch mit den Metallisierungsstrukturen der Umverteilungsstruktur 114 gekoppelt.
  • In 12 wird das Integrierte-Schaltung-Package 100 gewendet und unter Verwendung der leitenden Verbinder 116 auf einem Packagesubstrat 200 montiert. Das Packagesubstrat 200 kann ein Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen enthalten. Alternativ können auch Verbindungsmaterialien wie Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Gallium-Indium-Phosphid, Kombinationen hiervon und dergleichen verwendet werden. Zusätzlich kann das Packagesubstrat 200 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktisches Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen hiervon auf. In einer alternativen Ausführungsform basiert das Packagesubstrat 200 auf einem isolierenden Kern, wie zum Beispiel einem glasfaserverstärkten Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie zum Beispiel FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin-Harz (BT resin) oder alternativ andere Materialien oder Filme für PCB. Aufbaufolien wie Ajinomoto-Aufbaufolie (ABF) oder andere Laminate können für das Packagesubstrat 200 verwendet werden.
  • Das Packagesubstrat 200 kann aktive und passive Vorrichtungen aufweisen (nicht abgebildet). Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen hiervon und dergleichen können verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für das System zu erzeugen. Die Vorrichtungen können durch beliebige geeignete Verfahren hergestellt werden.
  • Das Packagesubstrat 200 kann ferner Metallisierungsschichten und Durchkontaktierungen (nicht abgebildet) und Bondpads 202 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und dienen dazu, die verschiedenen Vorrichtungen zu verbinden, um eine funktionelle Schaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem Material (zum Beispiel einem Niedrig-k-Dielektrikum) und leitendem Material (zum Beispiel Kupfer) mit Durchkontaktierungen gebildet werden, die die Schichten aus leitendem Material miteinander verbinden, und können durch beliebige geeignete Verfahren (wie zum Beispiel Abscheidung, Damaszener, Doppeldamaszener oder dergleichen) gebildet werden. In einigen Ausführungsformen ist das Packagesubstrat 200 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Die leitenden Verbinder 116 werden wiederaufgeschmolzen, um die UBMs der Umverteilungsstruktur 114 an den Bondpads 202 zu montieren. Die leitenden Verbinder 116 verbinden das Packagesubstrat 200, einschließlich der Metallisierungsschichten in dem Packagesubstrat 200, elektrisch und/oder physikalisch mit dem Integrierte-Schaltung-Package 100. In einigen Ausführungsformen können passive Vorrichtungen (zum Beispiel oberflächenmontierte Vorrichtungen (SMDs), nicht abgebildet) vor der Montage auf dem Packagesubstrat 200 an dem Integrierte-Schaltung-Package 100 montiert (zum Beispiel an die Bondpads 202 gebondet) werden. In solchen Ausführungsformen können die passiven Vorrichtungen an dieselbe Oberfläche des Integrierte-Schaltung-Packages 100 gebondet werden wie die leitenden Verbinder 116. In einigen Ausführungsformen können passive Vorrichtungen (zum Beispiel SMDs, nicht abgebildet) an dem Packagesubstrat 200, zum Beispiel an den Bondpads 202, montiert werden.
  • Die leitenden Verbinder 116 können ein Epoxid-Flussmittel (nicht abgebildet) aufweisen, das darauf gebildet ist, bevor sie mit mindestens einem Teil des Epoxidanteils des Epoxid-Flussmittels aufgeschmolzen werden, der nach dem Anbringen des integrierten Schaltungsgehäuses 100 an dem Packagesubstrat 200 zurückbleibt. Dieser verbleibende Epoxidanteil kann als Unterfüllung dienen, um Spannungen zu reduzieren und die Verbindungen zu schützen, die durch das Wiederaufschmelzen der leitenden Verbinder 116 entstehen. In einigen Ausführungsformen kann eine Unterfüllung (nicht abgebildet) zwischen dem Integrierte-Schaltung-Package 100 und dem Packagesubstrat 200 gebildet werden, die die leitenden Verbinder 116 umgibt. Die Unterfüllung kann durch einen Kapillarströmungsprozess gebildet werden, nachdem das Integrierte-Schaltung-Package 100 montiert ist, oder sie kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das Integrierte-Schaltung-Package 100 montiert wird.
  • 13 bis 17 sind Querschnittsansichten von Zwischenschritten eines Prozesses zur Herstellung eines Systems, in dem das Integrierte-Schaltung-Package 100 gemäß einigen anderen Ausführungsformen implementiert ist. 13 bis 17 sind entlang des Referenzquerschnitts X-X in 10 dargestellt. In dieser Ausführungsform wird das Integrierte-Schaltung-Package 100 vereinzelt und in eine Packagekomponente eingefügt. Das Packaging von Vorrichtungen in einer Packageregion 302A ist veranschaulicht, aber es ist zu beachten, dass beliebig viele Packageregionen gleichzeitig gebildet werden können. Die Packageregion 302A wird in der nachfolgenden Verarbeitung vereinzelt. Die vereinzelte Packagekomponente kann ein Fan-Out-Package sein, wie zum Beispiel ein integriertes Fan-Out-Package (InFO). Das Fan-Out-Package wird dann auf ein Packagesubstrat montiert.
  • In 13 wird ein Trägersubstrat 302 bereitgestellt und eine Trennschicht 304 wird auf dem Trägersubstrat 302 gebildet. Das Trägersubstrat 302 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 302 kann ein Wafer sein, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 302 gebildet sein können. Die Trennschicht 304 kann aus einem Material auf Polymerbasis gebildet sein, das zusammen mit dem Trägersubstrat 302 von den darüber liegenden Strukturen, die in nachfolgenden Schritten gebildet werden, entfernt werden kann. In einigen Ausführungsformen ist die Trennschicht 304 ein thermisches Trennmaterial auf Epoxidbasis, das bei Erwärmung seine Hafteigenschaften verliert, wie zum Beispiel eine Licht-zu-Wärme-Umwandlungs-Trennschicht (light to heat conversion, LTHC, release coating). In anderen Ausführungsformen kann die Trennschicht 304 ein UV-Klebematerial sein, das seine Klebeeigenschaft verliert, wenn es UV-Licht ausgesetzt wird. Die Trennschicht 304 kann als Flüssigkeit aufgetragen und ausgehärtet werden, es kann ein Laminatfilm sein, der auf das Trägersubstrat 302 laminiert wird, oder dergleichen. Die Oberseite der Trennschicht 304 kann geebnet sein und einen hohen Grad an Ebenheit aufweisen.
  • Eine Umverteilungsstruktur 306 kann auf der Trennschicht 304 gebildet sein. Die Umverteilungsstruktur 306 kann in ähnlicher Weise und aus ähnlichen Materialien wie die Umverteilungsstruktur 114 gebildet werden, wie vorstehend mit Bezug auf 8 beschrieben. Die Umverteilungsstruktur 306 weist dielektrische Schichten und Metallisierungsstruktur (manchmal auch als Umverteilungsschichten oder Umverteilungslinien bezeichnet) auf. In der Umverteilungsstruktur 306 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen als abgebildet ausgebildet sein. Die Umverteilungsstruktur 306 ist optional. In einigen Ausführungsformen wird anstelle der Umverteilungsstruktur 306 eine dielektrische Schicht ohne Metallisierungsstruktur auf der Trennschicht 304 gebildet.
  • In 14 werden leitende Durchkontaktierungen 308 gebildet, die sich durch die oberste dielektrische Schicht der Umverteilungsstruktur 306 erstrecken. Die leitenden Durchkontaktierungen 308 sind also mit den Metallisierungsstrukturen der Umverteilungsstruktur 306 verbunden. Die leitenden Durchkontaktierungen 308 sind optional und können weggelassen sein. Beispielsweise können die leitenden Durchkontaktierungen 308 in Ausführungsformen, in denen die Umverteilungsstruktur 306 weggelassen wird, weggelassen wer- den (oder auch nicht).
  • Als ein Beispiel für die Bildung der leitenden Durchkontaktierungen 308 können Öffnungen in der obersten dielektrischen Schicht der Umverteilungsstruktur 306 gebildet werden. Dann wird eine Keimschicht über der Umverteilungsstruktur 306 gebildet, zum Beispiel auf der obersten dielektrischen Schicht der Umverteilungsstruktur 306 und Abschnitten der Metallisierungsstruktur der Umverteilungsstruktur 306, die durch die Öffnungen freigelegt werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht von mehreren Unterschichten aus unterschiedlichen Materialien sein kann. In einer bestimmten Ausführungsform weist die Keimschicht aus einer Titanschicht und einer Kupferschicht über der Titanschicht auf. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Auf der Keimschicht wird ein Photoresist gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung mit Licht belichtet werden. Die Struktur des Photoresists entspricht leitenden Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch das Photoresist, um die Keimschicht zu belichten. In den Öffnungen des Photoresists und auf den belichteten Abschnitten der Keimschicht wird ein leitendes Material gebildet. Das leitende Material kann durch Plattieren, wie zum Beispiel Galvanisieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitende Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Das Photoresist und Abschnitte der Keimschicht werden entfernt, auf denen das leitende Material nicht gebildet ist. Das Photoresist kann durch einen akzeptablen Veraschungs- oder Ablöseprozess entfernt werden, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Sobald das Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, zum Beispiel durch ein akzeptables Ätzverfahren, zum Beispiel durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitenden Materials bilden die leitenden Durchkontaktierungen 308.
  • Ein vereinzeltes Integrierte-Schaltung-Package 100 wird auf die Umverteilungsstruktur 306 gelegt. Um das vereinzelte Integrierte-Schaltung-Package 100 zu bilden, wird eine Zwischenstruktur ähnlich wie vorstehend mit Bezug auf 9 beschrieben erhalten. Wie vorstehend erwähnt, werden die Vorrichtungen in dem Integrierte-Schaltung-Package 100 ohne Verwendung von Lötmittel miteinander verbunden. Das vereinzelte Integrierte-Schaltung-Package 100 ist somit frei von Lötmittel.
  • In 15 wird eine Verkapselungsmasse 310 um das Integrierte-Schaltung-Package 100 herum gebildet. Die Verkapselungsmasse 310 umgibt das Integrierte-Schaltung-Package 100 seitlich. Die Verkapselungsmasse 310 kann eine Formmasse, Epoxidharz oder dergleichen sein. Die Vergussmasse 310 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht sund kann in flüssiger oder halbflüssiger Form aufgetragen und anschließend ausgehärtet werden.
  • In einigen Ausführungsformen ist die Verkapselungsmasse 310 über dem Integrierte-Schaltung-Package 100 so ausgebildet, dass die Umverteilungsstruktur 114 vergraben oder bedeckt ist. Ein Planarisierungsprozess kann auf der Verkapselungsmasse 310 durchgeführt werden, um das Integrierte-Schaltung-Package 100 freizulegen. Der Planarisierungsprozess kann Material der Verkapselungsmasse 310 entfernen, bis die Umverteilungsstruktur 114 freigelegt ist. Obere Oberflächen der Verkapselungsmasse 310 und der Umverteilungsstruktur 114 sind nach dem Planarisierungsprozess koplanar. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder eine Kombination hiervon sein. In anderen Ausführungsformen wird die Verkapselungsmasse 310 nicht über dem Integrierte-Schaltung-Package 100 gebildet, und es ist kein Planarisierungsprozess erforderlich, um das Integrierte-Schaltung-Package 100 freizulegen.
  • Eine Umverteilungsstruktur 312 wird dann auf der Verkapselungsmasse 310 und der Umverteilungsstruktur 114 gebildet. Die Umverteilungsstruktur 312 kann in ähnlicher Weise und aus ähnlichen Materialien gebildet werden wie die Umverteilungsstruktur 114, wie vorstehend mit Bezug auf 8 beschrieben. Die Umverteilungsstruktur 312 weist dielektrische Schichten und Metallisierungsstruktur (manchmal auch als Umverteilungsschichten oder Umverteilungslinien bezeichnet) auf. In der Umverteilungsstruktur 306 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen als abgebildet ausgebildet sein. Eine untere dielektrische Schicht der Umverteilungsstruktur 312 kontaktiert physisch die Verkapselungsmasse 310 und eine obere dielektrische Schicht der Umverteilungsstruktur 114. Die Metallisierungsstrukturen der Umverteilungsstruktur 312 sind elektrisch mit den Metallisierungsstrukturen der Umverteilungsstruktur 114 gekoppelt.
  • Leitende Verbinder 314 sind physisch und elektrisch mit den Metallisierungsstrukturen der Umverteilungsstruktur 312 verbunden. Die leitenden Verbinder 314 können in ähnlicher Weise und aus ähnlichen Materialien ausgebildet sein wie die leitenden Verbinder 116, wie vorstehend mit Bezug auf 11 beschrieben.
  • In 16 wird ein Trägersubstrat-Entbindung (de-bonding) durchgeführt, um das Trägersubstrat 302 von der Umverteilungsstruktur 306 zu lösen (zu entbinden), zum Beispiel von der untersten dielektrischen Schicht der Umverteilungsstruktur 306. Gemäß einigen Ausführungsformen umfasst die Entbindung das Projizieren von Licht, wie zum Beispiel Laserlicht oder UV-Licht, auf die Trennschicht 304, so dass sich die Trennschicht 304 unter der Wärme des Lichts zersetzt und das Trägersubstrat 302 entfernt werden kann. Die Struktur kann dann gewendet und zum Beispiel auf ein (Klebe-)Band gelegt werden.
  • Ferner werden leitende Verbinder 316 durch die unterste dielektrische Schicht der Umverteilungsstruktur 306 gebildet. Öffnungen können durch die unterste dielektrische Schicht der Umverteilungsstruktur 306 gebildet werden, die Abschnitte der Metallisierungsstrukturen der Umverteilungsstruktur 306 freilegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen gebildet werden. Die leitenden Verbinder 316 werden in den Öffnungen gebildet und mit freiliegenden Abschnitten der Metallisierungsstrukturen der Umverteilungsstruktur 306 verbunden. Die leitenden Verbinder 316 können auf ähnliche Weise und aus ähnlichen Materialien ausgebildet sein wie die leitenden Verbinder 116, wie vorstehend mit Bezug auf 11 beschrieben.
  • In 17 wird ein Vereinzelungsprozess durch Sägen entlang von Schnittlinienregionen, zum Beispiel um die Packageregion 302A, durchgeführt. Der Vereinzelungsprozess umfasst das Sägen der Umverteilungsstrukturen 306, 312 und der Verkapselungsmasse 310. Der Vereinzelungsprozess trennt die Packageregion 302A von benachbarten Packageregionen (nicht abgebildet), um ein Integrierte-Schaltung-Package 300 zu bilden. Nach der Vereinzelung grenzen die Umverteilungsstrukturen 306, 312 und die Verkapselungsmasse 310 seitlich aneinander an.
  • Ein weiteres Integrierte-Schaltung-Package 400 kann an das Integrierte-Schaltung-Package 300 angefügt werden, um eine Package-on-Package-Struktur zu bilden. Das Integrierte-Schaltung-Package 400 kann ein Speicherpackage sein. Das Integrierte-Schaltung-Package 400 kann vor oder nach der Vereinzelung des Integrierte-Schaltung-Packages 300 an das Integrierte-Schaltung-Package 300 angefügt werden. Das Integrierte-Schaltung-Package 400 weist ein Substrat 402 und einen oder mehrere Dies 404 auf, die mit dem Substrat 402 verbunden sind. In einigen Ausführungsformen sind ein oder mehrere Stapel von Dies 404 mit dem Substrat 402 verbunden (nicht abgebildet). Das Substrat 402 kann ein Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen enthalten. In einigen Ausführungsformen können auch Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen hiervon und dergleichen verwendet werden. Zusätzlich kann das Substrat 402 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen hiervon. In einer alternativen Ausführung basiert das Substrat 402 auf einem isolierenden Kern, wie zum Beispiel einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz wie zum Beispiel FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin-Harz (BT resin) oder alternativ andere Materialien oder Filme für PCBs. Aufbaufolien wie Ajinomoto-Aufbaufolie (ABF) oder andere Laminate können für das Substrat 402 verwendet werden.
  • Das Substrat 402 kann aktive und passive Vorrichtungen aufweisen (nicht abgebildet). Wie ein Durchschnittsfachmann erkennen wird, können vielfach verschiedene Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen hiervon und dergleichen verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für das Integrierte-Schaltung-Package 400 zu erfüllen. Die Vorrichtungen können mit beliebigen geeigneten Verfahren ausgebildet werden. Das Substrat 402 kann auch Metallisierungsschichten (nicht abgebildet) und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet sein und dienen dazu, die verschiedenen Vorrichtungen zu verbinden, um eine funktionelle Schaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem Material (zum Beispiel einem Niedrig-k-Dielektrikum) und leitendem Material (zum Beispiel Kupfer) mit Durchkontaktierungen gebildet werden, die die Schichten aus leitendem Material miteinander verbinden, und können durch jedes geeignete Verfahren (wie zum Beispiel Abscheidung, Damaszener, Doppeldamaszener oder dergleichen) gebildet werden. In einigen Ausführungsformen ist das Substrat 402 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 402 kann Bondpads 406 auf einer Seite des Substrats 402 aufweisen, um mit den leitenden Verbindern 316 verbunden zu werden. In einigen Ausführungsformen werden die Bondpads 406 durch die Bildung von Ausnehmungen (nicht abgebildet) in dielektrischen Schichten (nicht abgebildet) auf der Seite des Substrats 402 gebildet. Die Ausnehmungen können so ausgebildet werden, dass die Bondpads 406 in die dielektrischen Schichten eingebettet sein können. In anderen Ausführungsformen werden die Ausnehmungen weggelassen, da die Bondpads 406 auf der dielektrischen Schicht gebildet sein können. In einigen Ausführungsformen weisen die Bondpads 406 eine dünne Keimschicht (nicht abgebildet) aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen Materialien oder einer Kombination hiervon auf. Das leitende Material der Bondpads 406 kann über der dünnen Keimschicht abgeschieden werden. Das leitende Material kann durch ein elektrochemisches Plattierungsverfahren, ein stromloses Plattierungsverfahren, CVD, ALD, PVD usw. oder eine Kombination hiervon gebildet werden. In einer Ausführungsform ist das leitende Material der Bondpads 406 Kupfer, Wolfram, Aluminium, Silber, Gold und dergleichen oder eine Kombination hiervon.
  • In einer Ausführungsform sind die Bondpads 406 UBMs, die drei Schichten leitender Materialien aufweisen, wie zum Beispiel eine Titanschicht, eine Kupferschicht und eine Nickelschicht. Die Bondpads 406 können zum Beispiel Kupfer enthalten, auf einer Titanschicht (nicht abgebildet) gebildet sein und eine obere Nickel-Oberfläche haben, was die Haltbarkeit des Integrierte-Schaltung-Packages 400 verbessern kann, was besonders vorteilhaft sein kann, wenn das Integrierte-Schaltung-Package 400 eine Speichervorrichtung wie ein DRAM-Modul ist. Der Durchschnittsfachmann wird jedoch erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten gibt, wie zum Beispiel eine Anordnung aus Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung aus Titan/Titan/Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die für die Bildung der Bondpads 406 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 406 verwendet werden können, sollen vollständig in den Anwendungsbereich der vorliegenden Anmeldung aufgenommen sein.
  • In der abgebildeten Ausführungsform sind die Dies 404 durch leitende Höcker mit dem Substrat 402 verbunden, wobei auch andere Verbindungen wie zum Beispiel Draht-Bindungen verwendet werden können. In einer Ausführungsform sind die Dies 404 gestapelte Speicherchips. Die Dies 404 können zum Beispiel Speicherchips wie DDR-Speichermodule mit niedrigem Stromverbrauch (low power, LP) und doppelter Datenrate (DDR) sein, wie LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder dergleichen.
  • Die Dies 404 und die Draht-Bindungen (falls vorhanden) können mit einer Formmasse 410 umspritzt werden. Die Formmasse 410 kann zum Beispiel durch Formpressen auf die Dies 404 und die Draht-Bindungen aufgetragen werden. In einigen Ausführungsformen ist die Formmasse 410 eine Formmasse, ein Polymer, ein Epoxid-, Siliziumoxid-Füllstoffmaterial oder dergleichen oder eine Kombination hiervon. Ein Aushärtungsprozess kann zur Aushärtung der Formmasse 410 durchgeführt werden; der Aushärtungsprozess kann eine thermische Aushärtung, eine UV-Härtung oder eine Kombination hiervon sein. In einigen Ausführungsformen sind die Dies 404 in die Formmasse 410 eingebettet, und nach dem Aushärten der Formmasse 410 wird ein Planarisierungsschritt, wie zum Beispiel ein Schleifen, durchgeführt, um überschüssige Abschnitte der Formmasse 410 zu entfernen und eine im Wesentlichen ebene Oberfläche für das Integrierte-Schaltung-Package 400 zu schaffen.
  • Nachdem das Integrierte-Schaltung-Package 400 gebildet ist, wird das Integrierte-Schaltung-Package 400 unter Verwendung der leitenden Verbinder 316 an dem Integrierte-Schaltung-Package 300 verbunden. Die leitenden Verbinder 316 können mit den Bondpads 406 durch Aufschmelzen der leitenden Verbinder 316 verbunden werden. Die Dies 404 können so über die leitenden Verbinder 316, die leitenden Durchkontaktierungen 308 und die Umverteilungsstrukturen 306, 312 elektrisch mit dem Integrierte-Schaltung-Package 100 verbunden werden.
  • In einigen Ausführungsformen wird ein Lötstopplack (nicht abgebildet) auf der Seite des Substrats 402 gegenüber den Dies 404 gebildet. Die leitenden Verbinder 316 können in Öffnungen in dem Lötstopplack angeordnet werden, um mit leitenden Merkmalen (zum Beispiel den Bondpads 406) in dem Substrat 402 verbunden zu werden. Der Lötstopplack kann verwendet werden, um Bereiche des Substrats 402 vor äußerer Beschädigung zu schützen.
  • In einigen Ausführungsformen wird auf den leitenden Verbindern 316 ein Epoxid-Flussmittel (nicht abgebildet) gebildet, bevor sie mit mindestens einem Teil des Epoxidanteils des Epoxid-Flussmittels, der nach dem Anbringen des Integrierte-Schaltung-Packages 400 an der Umverteilungsstruktur 306 zurückbleibt, wieder aufgeschmolzen werden.
  • In einigen Ausführungsformen wird eine Unterfüllung zwischen der Umverteilungsstruktur 306 und dem Substrat 402 gebildet (nicht abgebildet), die die leitenden Anschlüsse 316 umgibt. Die Unterfüllung kann die Spannung reduzieren und die Verbindungen schützen, die sich aus dem Wiederaufschmelzen der leitenden Verbinder 316 ergeben. Die Unterfüllung kann durch einen Kapillarströmungsprozess gebildet werden, nachdem das Integrierte-Schaltung-Package 400 montiert ist, oder sie kann durch eine geeignete Abscheidungsmethode gebildet werden, bevor das Integrierte-Schaltung-Package 400 montiert wird. In Ausführungsformen, in denen das Epoxid-Flussmittel gebildet wird, kann dieses als Unterfüllung fungieren.
  • Die Package-on-Package-Struktur wird dann gewendet und unter Verwendung der leitenden Verbinder 314 auf einem Package-Substrat 200 montiert. Das Packagesubstrat 200 kann dem beschriebenen Packagesubstrat 200 wie mit Bezug auf 12 beschrieben ähnlich sein. Zum Beispiel kann das Packagesubstrat 200 Bondpads 202 aufweisen, die mit den leitenden Verbindern 314 verbunden sind.
  • 18 bis 24 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Herstellung eines Integrierte-Schaltung-Packages 500 gemäß einigen anderen Ausführungsformen. 18 bis 23 sind Querschnittsansichten des Integrierte-Schaltung-Packages 500, und 24 ist eine dreidimensionale Ansicht, die elektrische Verbindungen zwischen den Halbleitervorrichtungen des Integrierte-Schaltung-Packages 500 veranschaulicht, wobei die Querschnittsansichten entlang des Referenzquerschnitts X-X in 24 dargestellt sind. Einige Merkmale sind zugunsten einer klaren Darstellung in 24 weggelassen. In dieser Ausführungsform sind einige der Speichervorrichtungen so kombiniert, dass eine einzige Speichervorrichtung verwendet werden kann, um sowohl L2- als auch L3-Caches für eine Prozessoreinheit bereitzustellen. Auf diese Weise kann die Anzahl der Vorrichtungsschichten in dem Integrierte-Schaltung-Package 500 reduziert werden.
  • In 18 wird ein Wafer 102 erhalten. Der Wafer 102 ähnelt dem Wafer wie mit Bezug auf 1 beschrieben und weist eine Prozessorvorrichtung 10 in der Vorrichtungsregion 102A auf.
  • Erste Speichervorrichtungen 20 werden dann an die Prozessorvorrichtung 10 (zum Beispiel den Wafer 102) gebondet. Die ersten Speichervorrichtungen 20 sind denjenigen wie mit Bezug auf 2 beschrieben ähnlich und können Li-Caches für die Prozessorvorrichtung 10 sein. Mit Bezug auf 24 können zwei der ersten Speichervorrichtungen 20, wie zum Beispiel eine Befehls-Cache-Vorrichtung 20I (zum Beispiel ein Lii-Cache) und eine Daten-Cache- Vorrichtung 20D (zum Beispiel ein Lid-Cache), mit jeder der Prozessoreinheiten 10A, 10B, 10C, 10D der Prozessorvorrichtung 10 verbunden sein.
  • Die Prozessorvorrichtung 10 und die ersten Speichervorrichtungen 20 werden durch Hybrid-Bonden Vorderseite-an-Vorderseite direkt miteinander verbunden, so dass die Vorderseite 10F der Prozessorvorrichtung 10 mit den Stirnseiten 20F der ersten Speichervorrichtungen 20 verbunden ist. Insbesondere wird die dielektrische Schicht 18 der Prozessorvorrichtung 10 durch dielektrisch-dielektrisches Bonden ohne Verwendung eines Klebematerials (zum Beispiel eines Die-Attach-Films) mit den dielektrischen Schichten 28 der ersten Speichervorrichtungen 20 verbunden, und eine Untergruppe der Die-Verbinder 16A der Prozessorvorrichtung 10 wird durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (zum Beispiel eines Lötmittels) mit den Die-Verbindern 26 der ersten Speichervorrichtungen 20 verbunden.
  • Wahlweise werden passive Vorrichtungen 40 auch an die Prozessorvorrichtung 10 (zum Beispiel den Wafer 102) verbunden. Die passiven Vorrichtungen 40 sind denjenigen wie mit Bezug auf 2 beschrieben ähnlich und können ein Teil des Stromversorgungsnetzes für die Prozessorvorrichtung 10 sein. Mit Bezug auf 24 können die passiven Vorrichtungen 40 von einigen oder allen Prozessoreinheiten 10A, 10B, 10C, 10D der Prozessorvorrichtung 10 gemeinsam genutzt werden.
  • Der Prozessorvorrichtung 10 und die passiven Vorrichtungen 40 werden durch Hybrid-Bonden direkt von Angesicht zu Angesicht miteinander verbunden, so dass die Vorderseite 10F der Prozessorvorrichtung 10 mit den Stirnseiten 40F der passiven Vorrichtungen 40 verbunden wird. Insbesondere wird die dielektrische Schicht 18 der Prozessorvorrichtung 10 mit den dielektrischen Schichten 28 der passiven Vorrichtungen 40 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel Die-Attach-Film) verbunden, und eine Untergruppe der Die-Verbinder 16B der Prozessorvorrichtung 10 wird mit den Die-Verbindern 46 der passiven Vorrichtungen 40 durch Metall-Metall-Bonden ohne Verwendung von eutektischem Material (zum Beispiel Lot) verbunden.
  • In 19 wird eine dielektrische Schicht 104 gebildet, die die ersten Speichervorrichtungen 20 und die passiven Vorrichtungen 40 umgibt. Die dielektrische Schicht 104 ist derjenigen wie mit Bezug auf 3 beschrieben ähnlich und kann auf ähnliche Weise gebildet sein. Dann werden leitende Durchkontaktierungen 106 gebildet, die sich durch die dielektrische Schicht 104 erstrecken. Die leitenden Durchkontaktierungen 106 sind denjenigen ähnlich, die mit Bezug auf 3 beschrieben sind, und können auf ähnliche Weise gebildet werden. Die leitenden Durchkontaktierungen 106 werden mit einer Untergruppe der Die-Verbinder 16C der Prozessorvorrichtung 10 verbunden. Ein Planarisierungsprozess wird durchgeführt zur Freilegung der leitenden Durchkontaktierungen 30 und 50.
  • In 20 sind Kombinations-Speichervorrichtungen 510 an die ersten Speichervorrichtungen 20 und die leitenden Durchkontaktierungen 106 gebondet. Die Kombinations-Speichervorrichtungen 510 stellen mehrere Speichertypen für die Prozessorvorrichtung 10 bereit. Zum Beispiel können die Kombinations-Speichervorrichtungen 510 sowohl L2- als auch L3-Caches für die Prozessorvorrichtung 10 sein.
  • Jede Kombinations-Speichervorrichtung 510 kann gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen auszubilden. Zum Beispiel weist die Kombinations-Speichervorrichtung 510 ein Halbleitersubstrat 512 auf. Das Halbleitersubstrat 512 kann dem Halbleitersubstrat 12 aus 12 ähnlich sein, weist aber zwei Speicherregionen 512A, 512B auf. Die Speicherregionen 512A, 512B weisen die verschiedenen Speichertypen auf, wie zum Beispiel L2- und L3-Caches. Die Kombinations-Speichervorrichtung 510 weist ferner eine Verbindungsstruktur 514, Die-Verbinder 516, eine dielektrische Schicht 518 und leitende Durchkontaktierungen 520 auf, die der Verbindungsstruktur 14, den Die-Verbindern 16, der dielektrischen Schicht 18 und den leitenden Durchkontaktierungen 30 aus 2 ähnlich sein können. Die Die-Verbinder 516 und die dielektrische Schicht 518 sind an einer Vorderseite 510F des Kombinations-Speichervorrichtung 510 freigelegt. In der dargestellten Ausführungsform sind die leitenden Durchkontaktierungen 520 noch nicht an einer Rückseite 510B der kombinierten Speichervorrichtung 510 freigelegt, werden aber in der nachfolgenden Verarbeitung zu TSVs freigelegt.
  • Der Prozessorvorrichtung 10 und die Kombinations-Speichervorrichtungen 510 sind durch Hybrid-Bonden Vorderseite-an-Rückseite direkt miteinander verbunden, so dass die Rückseiten 20B der ersten Speichervorrichtungen 20 mit den Vorderseiten 510F der Kombinations-Speichervorrichtungen 510 verbunden sind. Insbesondere werden die Halbleitersubstrate 22 der ersten Speichervorrichtungen 20 durch dielektrisch-dielektrisches Bonden ohne Verwendung eines Klebematerials (zum Beispiel eines Die-Attach-Films) mit den dielektrischen Schichten 518 der Kombinations-Speichervorrichtungen 510 und die leitenden Durchkontaktierungen 30 der ersten Speichervorrichtungen 20 durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (zum Beispiel eines Lötmittels) mit den Die-Verbindern 516 der kombinierten Speichervorrichtungen 510 verbunden. Einige Abschnitte der leitenden Durchkontaktierungen 106 und der dielektrischen Schicht 104 sind ebenfalls an dem Hybrid-Bonden beteiligt. Insbesondere werden die dielektrischen Schichten 518 der Kombinations-Speichervorrichtungen 510 durch dielektrisch-dielektrisches Bonden ohne Verwendung von Klebematerial (zum Beispiel eines Die-Attach-Films) mit Abschnitten der dielektrischen Schicht 104 verbunden. Ebenso werden die Die-Verbinder 516 der Kombinations-Speichervorrichtungen 510 durch Metall-Metall-Bonden ohne Verwendung von eutektischem Material (zum Beispiel eines Lötmittels) mit den leitenden Durchkontaktierungen 106 verbunden.
  • Mit Bezug auf 24 können die Kombinations-Speichervorrichtungen 510 von einigen oder allen Prozessoreinheiten 10A, 10B, 10C, 10D der Prozessorvorrichtung 10 gemeinsam genutzt werden. Die Kombinations-Speichervorrichtungen 510 weisen jeweils mehrere Speicherregionen 512A und eine Speicherregion 512B auf. Insbesondere weist die Kombinations-Speichervorrichtung 510 eine Speicherregion 512A für jede Prozessoreinheit auf, an die sie gebondet ist. In der gezeigten Ausführungsform ist jede Kombinations-Speichervorrichtung 510 mit zwei Prozessoreinheiten verbunden und weist somit zwei Speicherregionen 512A auf. Wie vorstehend erwähnt können die Speicherregionen 512A L2-Caches und die Speicherregion 512B einen L3-Cache aufweisen. Die Speicherregion 512B jeder Kombinations-Speichervorrichtung 510 kann durch die Verbindungsstruktur 514 elektrisch mit den Speicherregionen 512A der kombinierten Speichervorrichtung gekoppelt sein. Die Kombinations-Speichervorrichtungen 510 sind durch die leitenden Durchkontaktierungen 106, über die Steuersignale ausgegeben werden können, elektrisch mit der Prozessorvorrichtung 10 gekoppelt. Die Kombinations-Speichervorrichtungen 510 sind ferner durch direkte Bindungen, über die eine Datensignalisierung erfolgen kann, mit den ersten Speichervorrichtungen 20 verbunden.
  • Die Kombinations-Speichervorrichtungen 510 haben aktive Vorrichtungen mit einer minimalen Feature-Größe in einem Bereich von etwa 2 nm bis etwa 65 nm. In einigen Ausführungsformen ist die Feature-Mindestgröße der aktiven Vorrichtungen der Kombinations-Speichervorrichtungen 510 größer als die Feature-Mindestgröße der aktiven Vorrichtungen der ersten Speichervorrichtungen 20. Daher können die Die-Verbinder 516 der kombinierten Speichervorrichtungen 510 einen größeren Zwischenabstand als der Zwischenabstand der Die-Verbinder 26 der ersten Speichervorrichtungen 20 aufweisen. Zum Beispiel können die Die-Verbinder 516 einen Zwischenabstand in einem Bereich von etwa 0,3 µm bis etwa 90 µm aufweisen. Die leitenden Durchkontaktierungen 30 und 106 weisen den gleichen Zwischenabstand auf wie die Die-Verbinder 516. Die Herstellung der Die-Verbinder 516 und der leitenden Durchkontaktierungen 30 und 106 in einem großen Zwischenabstand ermöglicht es, die Verbindungen zwischen den ersten Speichervorrichtungen 20 und den Kombinations-Speichervorrichtungen 510 kostengünstig herzustellen, was besonders vorteilhaft sein kann, wenn die Kombinations-Speichervorrichtungen 510 Vorrichtungen mit geringer Komplexität wie L2/L3-Caches sind.
  • In 21 wird eine dielektrische Schicht 108 gebildet, die die Kombinations-Speichervorrichtungen 510 umgibt. Die dielektrische Schicht 108 ist derjenigen ähnlich, die mit Bezug auf 5 beschrieben ist, und kann auf ähnliche Weise gebildet werden. Dann werden leitende Durchkontaktierungen 112 gebildet, die sich durch die dielektrischen Schichten 104, 108 erstrecken. Die leitenden Durchkontaktierungen 112 sind denjenigen ähnlich, die mit Bezug auf 7 beschrieben sind, und können auf ähnliche Weise gebildet werden. Eine erste Untergruppe der leitenden Durchkontaktierungen 112A erstreckt sich durch die dielektrischen Schichten 104, 108 und ist mit einer Untergruppe der Die-Verbinder 16D der Prozessorvorrichtung 10 verbunden. Eine zweite Untergruppe der leitenden Durchkontaktierungen 112B erstreckt sich durch die dielektrischen Schichten 108 und ist mit den leitenden Durchkontaktierungen 50 der passiven Vorrichtungen 40 verbunden. Ein Planarisierungsprozess wird durchgeführt, um die leitenden Durchkontaktierungen 520 freizulegen.
  • In 22 wird eine Umverteilungsstruktur 114 auf den leitenden Durchkontaktierungen 112, der dielektrischen Schicht 108 und den Kombinations-Speichervorrichtungen 510 ausgebildet. Die Umverteilungsstruktur 114 ist derjenigen ähnlich, die mit Bezug auf 8 beschrieben ist, und kann auf ähnliche Weise gebildet werden. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 sind mit den leitenden Durchkontaktierungen 112 und den Rückseiten 510B der Kombinations-Speichervorrichtungen 510 (zum Beispiel mit den leitenden Durchkontaktierungen 520) verbunden. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 weisen VDD-Leitungen und VSS-Leitungen auf, die durch die leitenden Durchkontaktierungen 112 elektrisch mit der Prozessorvorrichtung 10 und den passiven Vorrichtungen 40 verbunden sind, um Stromversorgungsnetzwerke für die Halbleiteranordnungen in dem Integrierte-Schaltung-Package 500 zu bilden.
  • In 23 wird ein Vereinzelungsprozess durchgeführt, indem entlang von Schnittlinienregionen, zum Beispiel um die Vorrichtungsregion 102A, gesägt wird. Der Vereinzelungsprozess ist demjenigen ähnlich, der mit Bezug auf 9 beschrieben ist. Nach der Vereinzelung grenzen die Prozessorvorrichtung 10, die dielektrischen Schichten 104, 108 und die Umverteilungsstruktur 114 seitlich aneinander an.
  • 24 veranschaulicht die elektrischen Verbindungen zwischen den Halbleitervorrichtungen des resultierenden Integrierte-Schaltung-Packages 500. Einige Merkmale wurden zugunsten einer klaren Darstellung in 24 weggelassen. Ein Paar von ersten Speichervorrichtungen 20 (zum Beispiel eine Befehls-Cache-Vorrichtung 20I und eine Daten-Cache-Vorrichtung 20D) sind durch direkte Bindungen 530 mit jeder der Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Kombinations-Speichervorrichtungen 510 sind durch direkte Bindungen 532 mit den ersten Speichervorrichtungen 20 verbunden. Passive Vorrichtungen 40 sind wahlweise durch direkte Bindungen 534 mit den Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Die Umverteilungsstruktur 114 ist durch die leitenden Durchkontaktierungen 112A elektrisch mit der Prozessorvorrichtung 10 und durch die leitenden Durchkontaktierungen 112B elektrisch mit den passiven Vorrichtungen 40 verbunden.
  • Nach der Bildung des Integrierte-Schaltung-Packages 500 kann es in Systemen implementiert werden, die denjenigen ähnlich sind, die mit Bezug auf 12 und 17 beschrieben sind. In einigen Ausführungsformen wird das Integrierte-Schaltung-Package 500 direkt an einem Packagesubstrat 200 montiert (siehe 25). In einigen Ausführungsformen wird das Integrierte-Schaltung-Package 500 vereinzelt und in eine Packagekomponente eingefügt, die auf einem Packagesubstrat 200 montiert ist (siehe 26).
  • 27 bis 31 sind verschiedene Ansichten von Zwischenschritten bei einem Prozess zur Herstellung eines Integrierte-Schaltung-Packages 600 gemäß einigen anderen Ausführungsformen. 27 bis 30 sind Querschnittsansichten des Integrierte-Schaltung-Packages 600 und 31 ist eine dreidimensionale Ansicht, die elektrische Verbindungen zwischen den Halbleitervorrichtungen des Integrierte-Schaltung-Packages 600 veranschaulicht, wobei die Querschnittsansichten entlang des Referenzquerschnitts X-X in 31 dargestellt sind. Einige Merkmale sind zwecks einer klaren Darstellung in 31 weggelassen. In dieser Ausführungsform sind einige der Speichervorrichtungen so kombiniert, dass eine einzelne Speichervorrichtung verwendet werden kann, um Li-, L2- und L3-Caches für eine Prozessoreinheit bereitzustellen. Die Anzahl der Vorrichtungsschichten in dem Integrierte-Schaltung-Package 600 kann somit weiter reduziert werden.
  • In 27 wird ein Wafer 102 erhalten. Der Wafer 102 ist demjenigen ähnlich, der mit Bezug auf 1 beschrieben ist, und weist eine Prozessorvorrichtung 10 in der Vorrichtungsregion 102A auf. Eine Kombinations-Speichervorrichtung 610 wird dann mit der Prozessorvorrichtung 10 (zum Beispiel dem Wafer 102) verbunden. Die Kombinations-Speichervorrichtung 610 stellt mehrere Speichertypen für die Prozessorvorrichtung 10 bereit. Zum Beispiel kann die Kombinations-Speichervorrichtung 610 Li-, L2- und L3-Caches für die Prozessorvorrichtung 10 sein.
  • Die Kombinations-Speichervorrichtung 610 kann gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen zu bilden. Zum Beispiel weist die Kombinations-Speichervorrichtung 610 ein Halbleitersubstrat 612 auf. Das Halbleitersubstrat 612 kann dem Halbleitersubstrat 12 aus 12 ähnlich sein, weist aber drei Speicherregionen 612A, 612B, 612C auf. Die Speicherregionen 612A, 612B, 612C weisen verschiedene Arten von Speicher auf, wie zum Beispiel Li-, L2- und L3-Caches. Die Kombinations-Speichervorrichtung 610 weist ferner eine Verbindungsstruktur 614, Die-Verbinder 616, eine dielektrische Schicht 618 und leitende Durchkontaktierungen 620 auf, die der Verbindungsstruktur 14, den Die-Verbindern 16, der dielektrischen Schicht 18 und den leitenden Durchkontaktierungen 30 ähnlich sein können (siehe 2). Die Die-Verbinder 616 und die dielektrische Schicht 618 sind an einer Vorderseite 610F der Kombinations-Speichervorrichtung 610 freigelegt. In der dargestellten Ausführungsform sind die leitenden Durchkontaktierungen 620 noch nicht an einer Rückseite 610B der kombinierten Speichereinheit 610 freigelegt, werden aber in der nachfolgenden Verarbeitung zu TSVs freigelegt.
  • Mit Bezug auf 31 wird die Kombinations-Speichervorrichtung 610 von allen Prozessoreinheiten 10A, 10B, 10C, 10D der Prozessorvorrichtung 10 gemeinsam genutzt. Die Kombinations-Speichervorrichtung 610 weist zwei Speicherregionen 612A (zum Beispiel eine Befehls-Cache-Region (zum Beispiel einen Lii-Cache) und eine Daten-Cache-Region (zum Beispiel einen Lid-Cache)) und eine Speicherregion 612B (zum Beispiel einen L2-Cache) für jede Prozessoreinheit auf, an die sie gebondet ist. Die Kombinations-Speichervorrichtung 610 weist ferner eine Speicherregion 612C (zum Beispiel einen L3-Cache) auf, die von allen Prozessoreinheiten gemeinsam genutzt wird. In der abgebildeten Ausführungsform ist die kombinierte Speichereinheit 610 an vier Prozessoreinheiten gebondet und weist somit acht Speicherregionen 612A, vier Speicherregionen 612B und eine Speicherregion 612C auf. Die Speicherregionen 612A, 612B, 612C der kombinierten Speichervorrichtung 610 sind durch die Verbindungsstruktur 614 elektrisch gekoppelt. Die Kombinations-Speichervorrichtung 610 ist durch direkte Bindungen, über die Steuersignalisierung und Datensignalisierung durchgeführt wird, mit der Prozessorvorrichtung 10 verbunden.
  • Der Prozessorvorrichtung 10 und der Kombinations-Speichervorrichtung 610 sind durch Hybrid-Bonden Vorderseite-an-Vorderseite direkt aneinander gebondet, so dass die Vorderseite 10F der Prozessorvorrichtung 10 an die Vorderseite 610F des Kombinations-Speichervorrichtung 610 gebondet ist. Insbesondere ist die dielektrische Schicht 18 der Prozessorvorrichtung 10 durch dielektrisch-dielektrisches Bonden ohne Verwendung eines Klebematerials (zum Beispiel eines Die-Attach-Films) an die dielektrische Schicht 628 der Kombinations-Speichervorrichtung 610 gebondet, und die Die-Verbinder 16 der Prozessorvorrichtung 10 sind durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (zum Beispiel eines Lötmittels) an die Die-Verbinder 626 der Kombinations-Speichervorrichtung 610 verbunden.
  • Die Kombinations-Speichervorrichtung 610 verfügt über aktive Vorrichtungen mit einer minimalen Feature-Größe in einem Bereich von etwa 2 nm bis etwa 65 nm. Wie vorstehend erwähnt verfügt die Kombinations-Speichervorrichtung 610 über mehrere Speichertypen. Daher können die Die-Verbinder 616 der Kombinations-Speichervorrichtung 610 in mehrere Untergruppen mit unterschiedlichen Zwischenabständen gruppiert werden. Zum Beispiel kann eine erste Untergruppe der Die-Verbinder 616A einen Zwischenabstand in einem Bereich von etwa 0,05 µm bis etwa 10 µm aufweisen und mit den Speicherregionen 612A der Kombinations-Speichervorrichtung 610 elektrisch gekoppelt sein. Ebenso kann eine zweite Untergruppe der Die-Verbinder 616B einen Zwischenabstand in einem Bereich von etwa 0,3 µm bis etwa 90 µm aufweisen und mit den Speicherregionen 612B der kombinierten Speichervorrichtung 610 elektrisch gekoppelt sein. Ferner kann eine dritte Untergruppe der Die-Verbinder 616C einen Zwischenabstand in einem Bereich von etwa 0,5 µm bis etwa 90 µm aufweisen und mit der Speicherregion 612C der kombinierten Speichervorrichtung 610 elektrisch gekoppelt sein. Der Zwischenabstand der Die-Verbinder 616C ist größer als der Zwischenabstand der Die-Verbinder 616B, und der Zwischenabstand der Die-Verbinder 616B ist größer als der Zwischenabstand der Die-Verbinder 616A. Die Die-Verbinder 16 der Prozessorvorrichtung 10 haben den gleichen Zwischenabstand wie die zugehörigen Die-Verbinder 616 der Kombinations-Speichervorrichtung 610. Insbesondere weist eine erste Untergruppe der Die-Verbinder 16A den gleichen Zwischenabstand auf wie die Die-Verbinder 616A, eine zweite Untergruppe der Die-Verbinder 16B weist den gleichen Zwischenabstand auf wie die Die-Verbinder 616B, und eine dritte Untergruppe der Die-Verbinder 16C weist den gleichen Zwischenabstand auf wie die Die-Verbinder 616C. Durch die Herstellung der Die-Verbinder 16 und 416 mit unterschiedlichen Zwischenabständen kann eine einzige Speichervorrichtung mehrere Speichertypen aufnehmen, wodurch die Menge der Dies, die in dem Integrierte-Schaltung-Package 600 enthalten sind, reduziert wird und das Integrierte-Schaltung-Package 600 kostengünstiger hergestellt werden kann.
  • Wahlweise werden passive Vorrichtungen 40 (siehe 31) auch an die Prozessorvorrichtung 10 (zum Beispiel den Wafer 102) gebondet. Die passiven Vorrichtungen 40 ähneln denjenigen, die mit Bezug auf 2 diskutiert sind, und können ein Teil des Stromversorgungsnetzes für die Prozessorvorrichtung 10 sein. Mit Bezug auf 31 können die passiven Vorrichtungen 40 von einigen oder allen Prozessoreinheiten 10A, 10B, 10C, 10D der Prozessorvorrichtung 10 gemeinsam genutzt werden. Die Prozessorvorrichtung 10 und die passiven Vorrichtungen 40 sind direkt durch Hybrid-Bonden Vorderseite-an-Vorderseite aneinander gebondet, ähnlich wie vorstehend mit Bezug auf 2 diskutiert.
  • In 28 wird eine dielektrische Schicht 104 gebildet, die die Kombinations-Speichervorrichtung 610 und passive Vorrichtungen 40 umgibt (siehe 31). Die dielektrische Schicht 104 ist derjenigen ähnlich, die mit Bezug auf 3 beschrieben ist, und kann auf ähnliche Weise gebildet werden. Dann werden leitende Durchkontaktierungen 112 gebildet, die sich durch die dielektrische Schicht 104 erstrecken. Die leitenden Durchkontaktierungen 112 sind denjenigen ähnlich, die mit Bezug auf 7 beschrieben sind, und können auf ähnliche Weise gebildet werden. Die leitenden Durchkontaktierungen 112 werden mit einer Untergruppe der Die-Verbinder 16D der Prozessorvorrichtung 10 verbunden. Ein Planarisierungsprozess wird durchgeführt, um die leitenden Durchkontaktierungen 620 freizulegen.
  • In 29 wird eine Umverteilungsstruktur 114 auf den leitenden Durchkontaktierungen 112, der dielektrischen Schicht 104 und der Kombinations-Speichervorrichtung 610 gebildet. Die Umverteilungsstruktur 114 ist derjenigen ähnlich, die mit Bezug auf 8 beschrieben ist, und kann auf ähnliche Weise gebildet werden. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 sind mit den leitenden Durchkontaktierungen 112 und den Rückseiten 610B der Kombinations-Speichervorrichtung 610 (zum Beispiel den leitenden Durchkontaktierungen 620) verbunden. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 umfassen VDD-Leitungen und VSS-Leitungen, die elektrisch mit der Prozessorvorrichtung 10 und passiven Vorrichtungen 40 gekoppelt sind, um Stromversorgungsnetzwerke für die Halbleiteranordnungen in dem Integrierte-Schaltung-Package 600 zu bilden. Die Metallisierungsstrukturen der Umverteilungsstruktur 114 sind durch die leitenden Durchkontaktierungen 112 elektrisch mit der Prozessorvorrichtung 10 gekoppelt und durch die leitenden Durchkontaktierungen 50 elektrisch mit den passiven Vorrichtungen 40 gekoppelt. Dann werden leitende Verbinder 116 gebildet, die elektrisch mit den Metallisierungsstrukturen der Umverteilungsstruktur 114 gekoppelt sind. Die leitenden Verbinder 116 sind denjenigen ähnlich, die mit Bezug auf 8 beschrieben sind, und können auf ähnliche Weise gebildet werden.
  • In 30 wird ein Vereinzelungsprozess durchgeführt, indem entlang Schnittlinienregionen, zum Beispiel um die Vorrichtungsregion 102A, gesägt wird. Der Vereinzelungsprozess ist demjenigen ähnlich, der mit Bezug auf 9 beschrieben ist. Nach der Vereinzelung grenzen die Prozessorvorrichtung 10, die dielektrische Schicht 104 und die Umverteilungsstrukturen 114 seitlich aneinander an.
  • 31 veranschaulicht die elektrischen Verbindungen zwischen den Halbleitervorrichtungen des resultierenden Integrierte-Schaltung-Packages 600. Einige Merkmale wurden aus Gründen der Klarheit der Darstellung in 31 weggelassen. Die Kombinations-Speichervorrichtung 610 ist durch direkte Bindungen 630 mit den Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Die passiven Vorrichtungen 40 sind wahlweise durch direkte Bindungen 632 mit den Prozessoreinheiten 10A, 10B, 10C, 10D verbunden. Die Umverteilungsstruktur 114 ist über die leitenden Durchkontaktierungen 112 elektrisch mit der Prozessorvorrichtung 10 gekoppelt.
  • Nachdem das Integrierte-Schaltung-Package 600 gebildet ist, kann es in Systemen implementiert werden, die denjenigen ähnlich sind, die mit Bezug auf 12 und 17 beschrieben sind. In einigen Ausführungsformen wird das Integrierte-Schaltung-Package 600 direkt auf ein Packagesubstrat 200 montiert (siehe 32). In einigen Ausführungsformen wird das Integrierte-Schaltung-Package 600 vereinzelt und in eine Packagekomponente inkludiert, die auf einem Packagesubstrat 200 montiert ist (siehe 33).
  • Ausführungsformen können Vorteile erzielen. Das Stapeln von Speichervorrichtungen auf einer Prozessorvorrichtung anstatt des Einfügen von Speichern mit der Prozessorvorrichtung kann es ermöglichen, die Gesamtspeichermenge in einem Integrierte-Schaltung-Package zu erhöhen, ohne die Herstellungskosten der Prozessorvorrichtung wesentlich zu erhöhen. Darüber hinaus können mehr Prozessorvorrichtungen (zum Beispiel Kerne) in die Prozessorvorrichtung aufgenommen werden, indem eine Prozessorvorrichtung ohne Speicher ausgebildet wird, ohne dabei die Grundfläche der Prozessorvorrichtung wesentlich zu vergrößern. Das Verbinden der Prozessorvorrichtung und der Speichervorrichtung durch Hybrid-Bonden ermöglicht es, die Verbindungen zwischen den Geräten kürzer als bei herkömmlichen Verbindungen zu gestalten. Die Latenzzeit der Datensignalübertragung und die Verbindungsbandbreite zwischen der Prozessorvorrichtung und den Speichervorrichtungen können somit verbessert werden. Ferner kann die Impedanz und damit der Stromverbrauch der Verbindungen verringert werden.
  • Es können auch andere Merkmale und Verfahren aufgenommen werden. Beispielsweise können Prüfstrukturen aufgenommen werden, um die Verifikationsprüfung der 3D-Package oder 3DIC-Vorrichtungen zu unterstützen. Zu den Prüfstrukturen können zum Beispiel Prüfpads gehören, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, die die Prüfung der 3D-Package oder des 3DIC, die Verwendung von Sonden und/oder Sondenkarten und ähnliches ermöglichen. Die Verifikationsprüfungen können sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Ferner können die hier offengelegten Strukturen und Verfahren in Verbindung mit Prüfverfahren verwendet werden, die eine Zwischenprüfung bekanntermaßen guter Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • In einer Ausführungsform weist eine Struktur Folgendes auf: eine Prozessorvorrichtung, die logische Vorrichtungen aufweist und frei von Speichern ist; eine erste Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt mit der Prozessorvorrichtung verbunden ist; eine erste dielektrische Schicht, die die erste Speichervorrichtung seitlich umgibt; eine Umverteilungsstruktur über der ersten dielektrischen Schicht und der ersten Speichervorrichtung, wobei die Umverteilungsstruktur Metallisierungsstrukturen aufweist; und erste leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die ersten leitenden Durchkontaktierungen die Metallisierungsstrukturen der Umverteilungsstruktur mit der Prozessorvorrichtung verbinden.
  • In einigen Ausführungsformen der Struktur sind die Metallisierungsstrukturen der Umverteilungsstruktur mit der ersten Speichervorrichtung verbunden. In einigen Ausführungsformen umfasst die Struktur ferner: eine passive Vorrichtung, die durch Metall- Metall-Bonden und durch dielektrisch-dielektrisches Bonden direkt mit dem Prozessorvorrichtung verbunden ist, wobei die erste dielektrische Schicht das passive Vorrichtung seitlich umgibt, die Metallisierungsstruktur der Umverteilungsstruktur, die mit dem passiven Vorrichtung verbunden sind. In einigen Ausführungsformen enthält die Struktur ferner: eine zweite Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Rückseite-an-Rückseite direkt an die erste Speichervorrichtung gebondet ist, wobei die Metallisierungsstrukturen der Umverteilungsstruktur mit der zweiten Speichervorrichtung verbunden sind; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen die zweite Speichervorrichtung mit der Prozessorvorrichtung verbinden; und eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt, wobei sich die ersten leitenden Durchkontaktierungen durch die zweite dielektrische Schicht erstrecken. In einigen Ausführungsformen umfasst die Struktur ferner: eine passive Vorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden direkt mit der Prozessorvorrichtung verbunden ist, wobei die erste dielektrische Schicht die passive Vorrichtung seitlich umgibt; und dritte leitende Durchkontaktierungen, die sich durch die zweite dielektrische Schicht erstrecken, wobei die dritten leitenden Durchkontaktierungen die Umverteilungsstruktur mit der passiven Vorrichtung verbinden. In einigen Ausführungsformen umfasst die Struktur ferner: eine passive Vorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden direkt mit der Prozessorvorrichtung verbunden ist, wobei die erste dielektrische Schicht das passive Vorrichtung seitlich umgibt; und dritte leitende Durchkontaktierungen, die sich durch die zweite dielektrische Schicht erstrecken, wobei die dritten leitenden Durchkontaktierungen die Umverteilungsstruktur mit der passiven Vorrichtung verbinden: eine zweite Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden direkt mit der ersten Speichervorrichtung verbunden ist; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen die zweite Speichervorrichtung mit der Prozessorvorrichtung verbinden; eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt, wobei die ersten leitenden Durchkontaktierungen sich durch die zweite dielektrische Schicht erstrecken; eine dritte Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden direkt mit der zweiten Speichervorrichtung verbunden ist, wobei die Umverteilungsstruktur mit der dritten Speichervorrichtung verbunden ist; und eine dritte dielektrische Schicht, die die dritte Speichervorrichtung seitlich umgibt, wobei sich die ersten leitenden Durchkontaktierungen durch die dritte dielektrische Schicht erstrecken. In einigen Ausführungsformen umfasst die Struktur ferner: eine passive Vorrichtung, das durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt mit der Prozessorvorrichtung verbunden ist, wobei die erste dielektrische Schicht die passive Vorrichtung seitlich umgibt; und dritte leitende Durchkontaktierungen, die sich durch die zweite dielektrische Schicht und die dritte dielektrische Schicht erstrecken, wobei die dritten leitenden Durchkontaktierungen die Umverteilungsstruktur mit der passiven Vorrichtung verbinden. In einigen Ausführungsformen umfasst die Struktur ferner: ein Packagesubstrat; und leitende Verbinder, die das Packagesubstrat mit der Umverteilungsstruktur verbinden.
  • In einer Ausführungsform umfasst eine Struktur: eine Prozessorvorrichtung mit einer Vorderseite; eine erste Speichervorrichtung mit einer Vorderseite und einer Rückseite gegenüber der Vorderseite, wobei die Vorderseite der ersten Speichervorrichtung durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden mit der Vorderseite der Prozessorvorrichtung verbunden ist; eine erste dielektrische Schicht, die die erste Speichervorrichtung seitlich umgibt; erste leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die ersten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; eine zweite Speichervorrichtung mit einer Vorderseite und einer Rückseite gegenüber der Vorderseite, wobei die Vorderseite der zweiten Speichervorrichtung mit den ersten leitenden Durchkontaktierungen und der Rückseite der ersten Speichervorrichtung durch Metall-Metall-Bonden verbunden ist, die Vorderseite der zweiten Speichervorrichtung mit der ersten dielektrischen Schicht und die Rückseite der ersten Speichervorrichtung durch dielektrisch-dielektrisches Bonden verbunden ist, wobei die erste Speichervorrichtung eine Speichervorrichtung eines anderen Typs ist als die zweite Speichervorrichtung; und eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt.
  • In einigen Ausführungsformen umfasst die Struktur ferner: eine dritte Speichervorrichtung mit einer Vorderseite und einer Rückseite gegenüber der Vorderseite, wobei die Vorderseite der dritten Speichervorrichtung durch dielektrisch-dielektrisches Bonden mit der zweiten dielektrischen Schicht verbunden ist und der Rückseite der zweiten Speichervorrichtung verbunden ist, wobei die Vorderseite der dritten Speichervorrichtung durch Metall-Metall-Bonden mit der Rückseite der zweiten Speichervorrichtung verbunden ist; eine dritte dielektrische Schicht, die die dritte Speichervorrichtung seitlich umgibt; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht, die zweite dielektrische Schicht und die dritte dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; und eine Umverteilungsstruktur, die mit den zweiten leitenden Durchkontaktierungen und der Rückseite der dritten Speichervorrichtung verbunden ist. In einigen Ausführungsformen der Struktur ist die erste Speichervorrichtung ein Cache der Ebene 1 (Li) für die Prozessorvorrichtung, die zweite Speichervorrichtung ist ein Cache der Ebene 2 (L2) ist für die Prozessorvorrichtung und die dritte Speichervorrichtung ist ein Cache der Ebene 3 (L3) für die Prozessorvorrichtung. In einigen Ausführungsformen umfasst die Struktur ferner: zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht und die zweite dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; und eine Umverteilungsstruktur, die mit den zweiten leitenden Durchkontaktierungen und der Rückseite der zweiten Speichervorrichtung verbunden ist. In einigen Ausführungsformen der Struktur ist die erste Speichervorrichtung ein Cache der Ebene 1 (Li) für die Prozessorvorrichtung, und die zweite Speichervorrichtung ist sowohl ein Cache der Ebene 2 (L2) als auch ein Cache der Ebene 3 (L3) für die Prozessorvorrichtung. In einigen Ausführungsformen der Struktur umfasst die Prozessorvorrichtung mehrere Prozessoreinheiten, und die Struktur umfasst ferner: erste Speichervorrichtungen, wobei die erste Speichervorrichtung eine der ersten Speichervorrichtungen ist, wobei jeweilige Paare der ersten Speichervorrichtungen mit den zugehörigen Prozessoreinheiten der Prozessorvorrichtung verbunden sind; und zweite Speichervorrichtungen, wobei die zweite Speichervorrichtung eine der zweiten Speichervorrichtungen ist, wobei jeweilige zweite Speichervorrichtungen mit einem der Paare der ersten Speichervorrichtungen verbunden sind. In einigen Ausführungsformen der Struktur umfasst die erste Speichervorrichtung aktive Vorrichtungen mit einer ersten minimalen Feature-Größe und die zweite Speichervorrichtung umfasst aktive Vorrichtungen mit einer zweiten minimalen Feature-Größe, wobei die zweite minimale Feature-Größe größer als die erste minimale Feature-Größe ist. In einigen Ausführungsformen der Struktur umfasst die erste Speichervorrichtung erste Die-Verbinder, die mit der Vorderseite der Prozessorvorrichtung verbunden sind, und die zweite Speichervorrichtung umfasst zweite Die-Verbinder, die mit den ersten leitenden Durchkontaktierungen und der Rückseite der ersten Speichervorrichtung verbunden sind, wobei die ersten Die-Verbinder einen ersten Zwischenabstand aufweisen, die zweiten Die-Steckverbinder einen zweiten Zwischenabstand aufweisen, wobei der zweite Zwischenabstand größer als der erste Zwischenabstand ist. In einigen Ausführungsformen der Struktur grenzen die Prozessorvorrichtung, die erste dielektrische Schicht und die zweite dielektrische Schicht seitlich aneinander an.
  • In einer Ausführungsform umfasst ein Verfahren: Bonden einer ersten Speichervorrichtung an einen Wafer, wobei der Wafer eine Prozessorvorrichtung aufweist, wobei die erste Speichervorrichtung erste leitende Durchkontaktierungen aufweist; Bilden einer ersten dielektrischen Schicht um die erste Speichervorrichtung; Strukturieren erster Öffnungen in der ersten dielektrischen Schicht, wobei die ersten Öffnungen Die-Verbinder der Prozessorvorrichtung freilegen; Plattieren eines leitenden Materials in den ersten Öffnungen und auf den Die-Verbindern; Planarisieren des leitenden Materials, um zweite leitende Durchkontaktierungen in den ersten Öffnungen zu bilden, wobei das Planarisieren die ersten leitenden Durchkontaktierungen der ersten Speichervorrichtung freilegt; und Sägen der ersten dielektrischen Schicht und des Wafers, um die Prozessorvorrichtung zu vereinzeln.
  • In einigen Ausführungsformen umfasst das Verfahren ferner: vor dem Sägen, Bonden einer zweiten Speichervorrichtung an die erste dielektrische Schicht, die ersten leitenden Durchkontaktierungen und die zweiten leitenden Durchkontaktierungen. In einigen Ausführungsformen umfasst das Verfahren ferner: vor dem Sägen, Bilden einer Umverteilungsstruktur auf der ersten dielektrischen Schicht, den ersten leitenden Durchkontaktierungen und den zweiten leitenden Durchkontaktierungen, wobei das Sägen Sägen der Umverteilungsstruktur umfasst.
  • Die vorstehenden Ausführungsformen umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenlegung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden können, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Substitutionen und Modifikationen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Struktur aufweisend: eine Prozessorvorrichtung, die Logikvorrichtungen aufweist; eine erste Speichervorrichtung, das durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt an die Prozessorvorrichtung gebondet ist; eine erste dielektrische Schicht, die die erste Speichervorrichtung seitlich umgibt; eine Umverteilungsstruktur über der ersten dielektrischen Schicht und der ersten Speichervorrichtung, wobei die Umverteilungsstruktur Metallisierungsstrukturen aufweist; und erste leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die ersten leitenden Durchkontaktierungen die Metallisierungsstrukturen der Umverteilungsstruktur mit der Prozessorvorrichtung verbinden.
  2. Struktur nach Anspruch 1, wobei die Metallisierungsstrukturen der Umverteilungsstruktur mit der ersten Speichervorrichtung verbunden sind.
  3. Struktur nach Anspruch 2, ferner aufweisend: eine passive Vorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt an die Prozessorvorrichtung gebondet ist, wobei die erste dielektrische Schicht die passive Vorrichtung seitlich umgibt, wobei die Metallisierungsstrukturen der Umverteilungsstruktur mit der passiven Vorrichtung verbunden sind.
  4. Struktur nach Anspruch 1, ferner aufweisend: eine zweite Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Rückseite direkt an die erste Speichervorrichtung gebondet ist, wobei die Metallisierungsstrukturen der Umverteilungsstruktur mit der zweiten Speichervorrichtung verbunden sind; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen die zweite Speichervorrichtung mit der Prozessorvorrichtung verbinden; und eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt, wobei sich die ersten leitenden Durchkontaktierungen durch die zweite dielektrische Schicht erstrecken.
  5. Struktur nach Anspruch 4, ferner aufweisend: eine passive Vorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt an die Prozessorvorrichtung gebondet ist, wobei die erste dielektrische Schicht die passive Vorrichtung seitlich umgibt; und dritte leitende Durchkontaktierungen, die sich durch die zweite dielektrische Schicht erstrecken, wobei die dritten leitenden Durchkontaktierungen die Umverteilungsstruktur mit der passiven Vorrichtung verbinden.
  6. Struktur nach Anspruch 1, ferner aufweisend: eine zweite Speichervorrichtung, die durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Rückseite direkt an die erste Speichervorrichtung gebondet ist; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen die zweite Speichervorrichtung mit der Prozessorvorrichtung verbinden; eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt, wobei sich die ersten leitenden Durchkontaktierungen durch die zweite dielektrische Schicht erstrecken; ein drittes Speichervorrichtung, das durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Rückseite direkt an die zweite Speichervorrichtung gebondet ist, wobei die Umverteilungsstruktur mit der dritten Speichervorrichtung verbunden ist; und eine dritte dielektrische Schicht, die die dritte Speichervorrichtung seitlich umgibt, wobei sich die ersten leitenden Durchkontaktierungen durch die dritte dielektrische Schicht erstrecken.
  7. Struktur nach Anspruch 6, ferner aufweisend: eine passive Vorrichtung, das durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden Vorderseite-an-Vorderseite direkt an die Prozessorvorrichtung gebondet ist, wobei die erste dielektrische Schicht die passive Vorrichtung seitlich umgibt; und dritte leitende Durchkontaktierungen, die sich durch die zweite dielektrische Schicht und die dritte dielektrische Schicht erstrecken, wobei die dritten leitenden Durchkontaktierungen die Umverteilungsstruktur mit der passiven Vorrichtung verbinden.
  8. Struktur nach Anspruch 1, ferner aufweisend: ein Packagesubstrat; und leitende Verbinder, die das Packagesubstrat mit der Umverteilungsstruktur verbinden.
  9. Struktur aufweisend: eine Prozessorvorrichtung, die eine Vorderseite aufweist; eine erste Speichervorrichtung, die eine Vorderseite und eine Rückseite aufweist, welche der Vorderseite gegenüberliegt, wobei die Vorderseite der ersten Speichervorrichtung durch Metall-Metall-Bonden und durch dielektrisch-dielektrisches Bonden mit der Vorderseite der Prozessorvorrichtung verbunden ist; eine erste dielektrische Schicht, die die erste Speichervorrichtung seitlich umgibt; erste leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht erstrecken, wobei die ersten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; eine zweite Speichervorrichtung, die eine Vorderseite und eine Rückseite aufweist, welche der Vorderseite gegenüberliegt, wobei die Vorderseite der zweiten Speichervorrichtung durch Metall-Metall-Bonden mit den ersten leitenden Durchkontaktierungen und der Rückseite der ersten Speichervorrichtung verbunden ist, wobei die Vorderseite der zweiten Speichervorrichtung durch dielektrisch-dielektrisches Bonden mit der ersten dielektrischen Schicht und der Rückseite der ersten Speichervorrichtung verbunden ist, wobei die erste Speichervorrichtung eine Speichervorrichtung eines anderen Typs ist als die zweite Speichervorrichtung; und eine zweite dielektrische Schicht, die die zweite Speichervorrichtung seitlich umgibt.
  10. Struktur nach Anspruch 9, ferner aufweisend: eine dritte Speichervorrichtung, die eine Vorderseite und eine Rückseite aufweist, welche der Vorderseite gegenüberliegt, wobei die Vorderseite der dritten Speichervorrichtung durch dielektrisch-dielektrisches Bonden mit der zweiten dielektrischen Schicht und der Rückseite der zweiten Speichervorrichtung verbunden ist, wobei die Vorderseite der dritten Speichervorrichtung durch Metall-Metall-Bonden mit der Rückseite der zweiten Speichervorrichtung verbunden ist; eine dritte dielektrische Schicht, die die dritte Speichervorrichtung seitlich umgibt; zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht, die zweite dielektrische Schicht und die dritte dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; und eine Umverteilungsstruktur, die mit den zweiten leitenden Durchkontaktierungen und der Rückseite der dritten Speichervorrichtung verbunden ist.
  11. Struktur nach Anspruch 10, wobei die Prozessorvorrichtung frei von Speichern ist, die erste Speichervorrichtung ein Cache der Stufe 1 (Li) für die Prozessorvorrichtung ist, die zweite Speichervorrichtung ein Cache der Stufe 2 (L2) für die Prozessorvorrichtung ist, und die dritte Speichervorrichtung ein Cache der Stufe 3 (L3) für die Prozessorvorrichtung ist.
  12. Struktur nach Anspruch 9, ferner aufweisend: zweite leitende Durchkontaktierungen, die sich durch die erste dielektrische Schicht und die zweite dielektrische Schicht erstrecken, wobei die zweiten leitenden Durchkontaktierungen mit der Vorderseite der Prozessorvorrichtung verbunden sind; und eine Umverteilungsstruktur, die mit den zweiten leitenden Durchkontaktierungen und der Rückseite der zweiten Speichervorrichtung verbunden ist.
  13. Struktur nach Anspruch 12, wobei die Prozessorvorrichtung frei von Speichern ist, die erste Speichervorrichtung ein Cache der Stufe 1 (Li) für die Prozessorvorrichtung ist und die zweite Speichervorrichtung sowohl ein Cache der Stufe 2 (L2) als auch ein Cache der Stufe 3 (L3) für die Prozessorvorrichtung ist.
  14. Struktur nach Anspruch 9, wobei die Prozessorvorrichtung mehrere Prozessoreinheiten umfasst, wobei die Struktur ferner Folgendes aufweist: erste Speichervorrichtungen, wobei die erste Speichervorrichtung eine der ersten Speichervorrichtungen ist, wobei jeweilige Paare der ersten Speichervorrichtungen mit den zugehörigen Prozessoreinheiten der Prozessorvorrichtung verbunden sind; und zweite Speichervorrichtungen, wobei die zweite Speichervorrichtung eine der zweiten Speichervorrichtungen ist, wobei eine jeweilige zweite Speichervorrichtung mit einem der Paare der ersten Speichervorrichtungen verbunden ist.
  15. Struktur nach Anspruch 9, wobei die erste Speichervorrichtung aktive Vorrichtungen einer ersten minimalen Feature-Größe aufweist und die zweite Speichervorrichtung aktive Vorrichtungen einer zweiten minimalen Feature-Größe aufweist, wobei die zweite minimale Feature-Größe größer als die erste minimale Feature-Größe ist.
  16. Struktur nach Anspruch 9, wobei die erste Speichervorrichtung erste Die-Verbinder aufweist, die mit der Vorderseite der Prozessorvorrichtung verbunden sind, und die zweite Speichervorrichtung zweite Die-Verbinder aufweist, die mit den ersten leitenden Durchkontaktierungen und der Rückseite der ersten Speichervorrichtung verbunden sind, wobei die ersten Die-Verbinder einen ersten Zwischenabstand aufweisen, die zweiten Die-Verbinder einen zweiten Zwischenabstand haben, wobei der zweite Zwischenabstand größer als der erste Zwischenabstand ist.
  17. Struktur nach Anspruch 9, wobei die Prozessorvorrichtung, die erste dielektrische Schicht und die zweite dielektrische Schicht seitlich aneinander angrenzen.
  18. Verfahren umfassend: Bonden einer ersten Speichervorrichtung an einen Wafer, wobei der Wafer eine Prozessorvorrichtung aufweist, wobei die erste Speichervorrichtung erste leitende Durchkontaktierungen aufweist; Bilden einer ersten dielektrischen Schicht um die erste Speichereinheit; Strukturieren von ersten Öffnungen in der ersten dielektrischen Schicht, wobei die ersten Öffnungen die Die-Verbinder der Prozessorvorrichtung freilegen; Plattieren eines leitenden Materials in den ersten Öffnungen und auf den Die-Verbindern; Planarisieren des leitenden Materials, um zweite leitende Durchkontaktierungen in den ersten Öffnungen zu bilden, wobei das Planarisieren die ersten leitenden Durchkontaktierungen der ersten Speichervorrichtung freilegt; und Sägen der ersten dielektrischen Schicht und des Wafers, um die Prozessorvorrichtung zu vereinzeln.
  19. Verfahren nach Anspruch 18,ferner umfassend: vor dem Sägen, Bonden einer zweiten Speichervorrichtung an die erste dielektrische Schicht, die ersten leitenden Durchkontaktierungen und die zweiten leitenden Durchkontaktierungen.
  20. Verfahren nach Anspruch 18, ferner umfassend: vor dem Sägen, Bilden einer Umverteilungsstruktur auf der ersten dielektrischen Schicht, den ersten leitenden Durchkontaktierungen und den zweiten leitenden Durchkontaktierungen, wobei das Sägen Sägen der Umverteilungsstruktur umfasst.
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