DE102021109881B3 - Architektur für computingsystempackage und herstellungsverfahren dazu - Google Patents

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Chieh-Yen Chen
Chuei-Tang Wang
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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Abstract

Ein Verfahren umfasst ein Ausbilden eines rekonstruierten Wafers, das ein Ausbilden einer Redistributionsstruktur über einem Träger, Bonden von ersten mehreren Speicher-Dies über der Redistributionsstruktur, Bonden von mehreren Brücken-Dies über der Redistributionsstruktur und Bonden von mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies umfasst. Jeder von den mehreren Brücken-Dies verbindet vier von den mehreren Logik-Dies miteinander und wird durch Eckbereiche davon überlappt. Zweite mehrere Speicher-Dies werden über den mehreren Logik-Dies gebondet. Die mehreren Logik-Dies bilden ein erstes Array, und die zweiten mehreren Speicher-Dies bilden ein zweites Array.

Description

  • HINTERGRUND
  • Die Packages von integrierten Schaltungen werden zusehends komplexer, mit mehr in dasselbe Package integrierten Vorrichtungs-Dies, um mehr Funktionen zu realisieren. Beispielsweise wurden Systempackages entwickelt, um eine Vielzahl von Vorrichtungs-Dies wie etwa Prozessoren und Speicherwürfel in dasselbe Package einzubinden. In den Systempackages können Vorrichtungs-Dies, die mittels verschiedener Technologien ausgebildet wurden und unterschiedliche Funktionen aufweisen, sowohl mittels 2D-Seite-an-Seite-Technik als auch mittels 3D-Stapelung gebondet werden, um ein System auszubilden, das hohe Computingeffizienz, hohe Bandbreite, hohe Funktionalitätspackdichte, niedrige Kommunikationslatenz und niedrigen Energieverbrauch pro Bit Daten aufweist.
  • DE 10 2019 133 513 A1 offenbart ein Verfahren zur Herstellung eines SoIC-Bauelements durch Aufeinanderstapeln von Die-Matrizen. Die Die-Matrizen sind jeweils in einer Schachbrettstruktur angeordnet. Das Anordnen der Die-Matrizen in dem SoIC-Bauelement mit Die-Orientierungs-Schachbrettstrukturen ermöglicht die Bildung eines dreidimensionalen Die-Netzwerks mit abwechselnd angeordneten Logik- und Speicher-Dies.
    WO 2019 / 132 971 A1 offenbart eine mikroelektronische Anordnung, die ein Package-Substrat und einen an dem Package-Substrat befestigten Die aufweist.
    Wang, C T; Chang, W L; Chen, C Y; Yu, D: Immersion in Memory Compute (ImMC) Technology. In: 2020 Symposium on VLSI Technology Digest of Technical Papers - TH1.5, 16-19.06.2020, DOI: 10.1109/VLSITechnology18217.2020.9265019 offenbart eine Immersion-in-Memory-Compute (ImMC)-Technologie, bei der mehrere Chips und Funktionen in einer mehrschichtigen Stapelung unter Verwendung der System-on-Integrated-Chips (SoIC™)-Technologie integriert sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
  • 1A, 1B, 1C, 1D, 1E, 1F und 1G zeigen die Querschnittansichten, perspektivischen Ansichten sowie Draufsichten und Unteransichten eines Computingsystempackage gemäß einigen Ausführungsformen.
  • 2 bis 14 zeigen die Querschnittansichten von Zwischenstadien bei der Ausbildung von Computingsystempackages gemäß einigen Ausführungsformen.
  • 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B und 17C zeigen die Querschnittansichten von Computingsystempackages gemäß einigen Ausführungsformen.
  • 18A und 18B zeigen die Draufsicht und die Unteransicht von Computingsystempackages gemäß einigen Ausführungsformen.
  • 19A, 19B, 20A, 20B, 21A, 21B, 22A und 22B zeigen die Querschnittansichten von Computingsystempackages gemäß einigen Ausführungsformen.
  • 23 zeigt eine perspektivische Ansicht eines Die-zu-Wafer-Bondprozesses gemäß einigen Ausführungsformen.
  • 24 zeigt eine perspektivische Ansicht eines Wafer-zu-Wafer-Bondprozesses gemäß einigen Ausführungsformen.
  • 25 zeigt einen Teil einer Interconnect-Struktur in einem Brücken-Die gemäß einigen Ausführungsformen.
  • 26 zeigt die Kondensatoren in einem Brücken-Die gemäß einigen Ausführungsformen.
  • 27 zeigt eine vergrößerte Ansicht der Verkapselungsmaterialien in einem Computingsystempackage gemäß einigen Ausführungsformen.
  • 28 zeigt einen Verfahrensablauf zum Ausbilden eines Computingsystempackage gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden konkrete Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und dem zweiten Element zusätzliche Elemente ausgebildet sein können, derart, dass die ersten und die zweiten Elemente möglicherweise nicht in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können in diesem Dokument räumlich relative Begriffe wie „darunterliegend“, „unter“, „untere“, „darüberliegend“, „obere“ und dergleichen zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie sie in den Figuren dargestellt ist, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung andere Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb mit einschließen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die in diesem Dokument verwendeten räumlich relativen Bezeichnungen können desgleichen dementsprechend ausgelegt werden.
  • Ein Computingsystempackage und das Verfahren zum Ausbilden desselben werden gemäß verschiedenen Ausführungsformen bereitgestellt. Das Computingsystempackage kann drei Tiers aufweisen, wobei die mittlere Tier Logik-Dies aufweist und die untere Tier und die obere Tier Speicher-Dies aufweist. Dementsprechend weisen Logik-Dies kürzeste Wege zu den Speicher-Dies, auf welche sie zugreifen, auf. Brücken-Dies sind in der unteren Tier und werden verwendet, um Logik-Dies miteinander zu verbinden. Jeder dieser Logik-Dies weist somit maximierten Zugriff auf andere Logik-Dies und Speicher-Dies auf, ohne die Komplexität des Systems zu erhöhen. Darüber hinaus wird die Skalierbarkeit des Systems infolge der Verwendung von Arrays aus Logik-Dies, Speicher-Dies und Brücken-Dies verbessert. Mit dieser Anordnung kann die Computingeffizienz verbessert werden, die Bandbreite des Systems kann erhöht werden, und die Latenz kann infolge der großen Nähe der Speicher-Dies und Logik-Dies und des effizienten Layouts reduziert werden. Die Zwischenstadien bei der Ausbildung des Package werden gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Varianten einiger Ausführungsformen besprochen. In allen verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu kennzeichnen.
  • 1A, 1B, 1C, 1D, 1E, 1F und 1G zeigen die Querschnittansichten, perspektivischen Ansichten sowie Draufsichten und Unteransichten eines Computingsystempackage 100 gemäß einigen Ausführungsformen. Das Computingsystempackage 100 weist Logik-Dies, Speicher-Dies und Brücken-Dies auf, die in mehreren Tiers, umfassend Tier-1, Tier-2 und Tier-3, welche in Verkapselungsmaterial 130, 132 bzw. 134 eingekapselt sind, verteilt sind. Tier-1 kann Speicher-Dies MD1 und Brücken-Dies BD aufweisen. Tier-2 kann Logik-Dies LD aufweisen. Tier-3 kann Speicher-Dies MD3 aufweisen. Logik-Dies LD führen Computingfunktionen aus, und die Logik-Dies LD greifen auf die Speicher-Dies MD1 und MD3 zu. In den Zeichnungen der vorliegenden Offenbarung können die Bezugszahlen von Vorrichtungs-Dies mit dem Kürzel „LD“, dem Kürzel „MD“ oder dem Kürzel „BD“ beginnen. Das Kürzel „LD“ wird verwendet, um darzustellen, dass der entsprechende Die ein Logik-Die ist. Das Kürzel „MD1“ wird verwendet, um darzustellen, dass der entsprechende Die ein Speicher-Die in Tier-1 ist, und das Kürzel „MD3“ wird verwendet, um darzustellen, dass der entsprechende Die ein Speicher-Die in Tier-3 ist. Die Speicher-Dies MD1 und MD3 werden gesamthaft als Speicher-Dies MD bezeichnet. Die Buchstabenkombination „BD“ wird verwendet, um darzustellen, dass der entsprechende Die ein Brücken-Die ist. In jeder der Tiers, Tier-1, Tier-2 und Tier-3, kann die Anzahl von Logik-Dies und die Anzahl von Speicher-Dies größer als die dargestellte sein. Es ist nachzuvollziehen, dass, wenngleich Packages mit drei Tiers als Beispiele dargestellt sind, die Computingsystempackages mehr als drei Tiers, beispielsweise vier Tiers, fünf Tiers oder mehr, aufweisen können und die zusätzlichen Tiers unter der dargestellten Tier-1 und/oder über der dargestellten Tier-3 sein können.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die Logik-Dies LD „Application Processor“-Dies (AP-Dies), „Graphics Processing Unit“-Dies (GPU-Dies), „Field Programmable Gate Array“-Dies (FPGA-Dies), „Application Specific Integrated Circuit“-Dies (ASIC-Dies), Eingangs-Ausgangs-Dies (IO-Dies), „Network Processing Unit“-Dies (NPU-Dies), „Tensor Processing Unit“-Dies (TPU-Dies), „Artificial Intelligence“-Engine-Dies (AI-Engine-Dies) oder dergleichen sein.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die Speicher-Dies MD1 und MD3 „Static Random Access Memory“-Dies (SRAM-Dies), „Dynamic Random Access Memory“-Dies (DRAM-Dies), „Wide-I/O“-Speicher-Dies, NAND-Speicher-Dies, „Resistive Random Access Memory“-Dies (RRAM-Dies), „Magneto-Resistive Random Access Memory“-Dies (MRAM-Dies), „Phase Change Random Access Memory“-Dies (PCRAM-Dies) oder dergleichen oder andere Arten von flüchtigen oder nichtflüchtigen Speicher-Dies umfassen. Die Speicher-Dies können darin Controller oder keine Controller aufweisen. Bei den Ausführungsformen, bei denen Speicher-Dies keine Controller aufweisen, können die Controller in Logik-Dies eingebaut sein. Die Speicher-Dies können auch in Form eines einzigen Speicher-Dies oder als vorgestapelte Speicherwürfel vorliegen.
  • In dem Computingsystempackage 100 und möglicherweise in jeder der Tiers können verschiedene Arten von Speicher-Dies gemischt werden. Beispielsweise kann Tier-1 wie zuvor erwähnt eine Art von Speicher-Die verwenden, und Tier-3 kann eine andere Art von Speicher-Die verwenden. Allerdings können alle Speicher-Dies in Tier-1 von derselben Art sein und sind untereinander identisch, und die Speicher-Dies in Tier-3 können von derselben Art sein und sind untereinander identisch, um die Skalierbarkeit des Systems zu verbessern und um die Dicke des Package zu reduzieren (da, wenn verschiedene Arten gemischt werden, die Dicke der entsprechenden Tier durch die dickste Art bestimmt wird). Die Logik-Dies LD in Tier-2 können verschiedene Arten von Logik-Dies aufweisen, welche die zuvor genannten umfassen können. Alternativ dazu können alle Logik-Dies in Tier-2 von derselben Art und untereinander identisch sein.
  • Tier-1 kann mehrere Speicher-Dies MD1 und mehrere Brücken-Dies BD aufweisen und kann frei von anderen Arten von Dies wie etwa Logik-Dies, unabhängigen Passivvorrichtungs-Dies und dergleichen sein oder nicht. Tier-2 kann mehrere Logik-Dies LD aufweisen und kann frei von anderen Arten von Dies wie etwa Speicher-Dies, Brücken-Dies, Passivvorrichtungs-Dies und dergleichen sein oder nicht. Tier-3 kann mehrere Speicher-Dies MD3 aufweisen und kann frei von anderen Arten von Dies wie etwa Logik-Dies, Brücken-Dies, Passivvorrichtungs-Dies und dergleichen sein oder nicht.
  • Jeder der Logik-Dies LD, Speicher-Dies MD1/MD3 und Brücken-Dies BD kann Halbleitersubstrate 20A, 20B oder 20C aufweisen, die Siliziumsubstrate sein können. Interconnect-Strukturen 22 sind auf den entsprechenden Halbleitersubstraten 20A/20B/20C ausgebildet und werden verwendet, um die Vorrichtungen in den entsprechenden Dies miteinander zu verbinden. Durch Substrat verlaufende Durchkontaktierungen 26A und 26B können ausgebildet sein, um durch die entsprechenden Halbleitersubstrate 20 der Tier-1-Dies und Tier-2-Dies hindurch zu verlaufen, und werden zur Verbindung der darüberliegenden Komponenten mit den darunterliegenden Komponenten verwendet. Ferner können elektrische Verbinder 28 zum Bonden an andere Vorrichtungs-Dies ausgebildet sein. Elektrische Verbinder 28 werden zum Bonden zwischen den Dies in verschiedenen Tiers verwendet und können Metall-Pads, Metallsäulen, Lotbereiche oder dergleichen sein. Gemäß einigen Ausführungsformen sind elektrische Verbinder 28 Metallsäulen (wie etwa Kupfersäulen) und sind in den entsprechenden Oberflächendielektrikumschichten 30 angeordnet. Gemäß einigen Ausführungsformen sind Oberflächendielektrikumschichten 30 aus Siliziumoxid ausgebildet oder weisen Siliziumoxid auf. Gemäß anderen Ausführungsformen weisen Oberflächendielektrikumschichten 30 ein Polymer wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen auf. In der gesamten Beschreibung wird die Seite des Halbleitersubstrats 20, welche die Interconnect-Struktur 22 (und aktive Vorrichtungen wie Transistoren (nicht dargestellt)) aufweist, als Vorderseite (oder „Frontseite“) bezeichnet, und die entgegengesetzte Seite wird als Rückseite (oder „hintere Seite“) bezeichnet. Dementsprechend kann, je nachdem, auf welchen Seiten die Dies aneinandergebondet werden, das Bonden Frontseite-an-Rückseite-Bonden, Frontseite-an-Frontseite-Bonden, Rückseite-an-Rückseite-Bonden sein. Beispielsweise wird in 1A Frontseite-an-Rückseite-Bonden angewandt.
  • Ferner erneut auf 1A, 1F oder 1G Bezug nehmend werden benachbarte Tiers entweder durch direktes Metall-auf-Metall-Bonden, Lotbonden oder Hybridbonden aneinandergebondet. Hybridbonden umfasst Dielektrikum-zu-Dielektrikum-Bonden (auch als Fusionsbonden bekannt, wobei Si-O-Si-Bindungen zwischen zwei gebondeten dielektrischen Schichten ausgebildet werden können).
  • Darunterliegende Tier-1-Dies können eine Interconnect-Struktur (Redistributionsstruktur) 50 aufweisen. Die Redistributionsstruktur 50 kann dielektrische Schichten 54, 108 und 116, Redistributionsschichten 106 und 112 und Under-Bump-Metallurgien (UBMs) 114 aufweisen. Elektrische Verbinder 142, welche Lotbereiche, Metallsäulen, Mikro-Bumps oder dergleichen aufweisen können, sind an der unteren Oberfläche der Redistributionsstruktur 50 ausgebildet.
  • 1B und 1C zeigen eine Draufsicht bzw. eine Unteransicht des Computingsystempackage 100 aus 1A. Die Querschnitte des Computingsystempackage 100 sind in 1A, 1F und 1G zu finden, wobei 1A den in 1B und 1C gekennzeichneten Referenzquerschnitt 1A-1A darstellt, 1F den in 1B und 1C gekennzeichneten Referenzquerschnitt 1F-1F darstellt und 1G den in 1B und 1C gekennzeichneten Referenzquerschnitt 1G-1G darstellt. Wie aus 1B hervorgeht, sind die Speicher-Dies MD1 und die Brücken-Dies BD gestrichelt dargestellt, da sie unter den Logik-Dies DL angeordnet sind. Gemäß einigen Ausführungsformen können Speicher-Dies MD3 als Array angeordnet werden. Logik-Dies LD können als Array angeordnet werden. Brücken-Dies BD können als Array angeordnet werden, und Speicher-Dies MD1 können ebenfalls als Array angeordnet werden. Wenngleich als Beispiel 3×3-Arrays dargestellt sind, können größere Arrays ausgebildet werden. Das Ausbilden von Vorrichtungs-Dies als Arrays bietet die vorteilhafte Eigenschaft hoher Skalierbarkeit. Dies ist besonders zum Erhöhen der Computingleistung durch Hinzufügen weiterer Logik-Dies, Speicher-Dies und Brücken-Dies von Nutzen. Wie in nachfolgenden Absätzen besprochen wird, kann das Zusammenwirken der Logik-Dies durch gemeinsames Nutzen von Speicher-Dies und Interagieren über Brücken-Dies erreicht werden, so dass Hochskalieren des Systems und Erhöhen der Computingleistung ohne Weiteres durch Vergrößern der Vorrichtungs-Arrays erreicht werden kann.
  • Gemäß einigen Ausführungsformen sind alle Logik-Dies LD untereinander identisch. Gemäß alternativen Ausführungsformen sind einige Logik-Dies LD untereinander identisch und von anderen Logik-Dies LD, die ebenfalls untereinander identisch sind, verschieden. Beispielsweise können erste mehrere Logik-Dies LD untereinander identisch sein, und zweite mehrere Logik-Dies LD können untereinander identisch und von den ersten mehreren Logik-Dies LD verschieden sein. Die ersten und die zweiten mehreren Logik-Dies LD können in einem alternierenden Layout, beispielsweise in jeder der Reihen und Spalten des Arrays alternierend, angeordnet werden.
  • Gemäß einigen Ausführungsformen ist jeder der Speicher-Dies MD3 an einen der Logik-Dies LD gebondet, welcher auf erstere signaltechnisch zugreift. Jeder der Speicher-Dies MD1 ist an zwei benachbarte Logik-Dies LD gebondet, welche auf erstere signaltechnisch zugreifen und welche in 1G ebenfalls dargestellt sind. Mit diesem Layout kann jeder Logik-Die direkt auf drei Speicher-Dies zugreifen, ohne Routing-Leitungen dazwischen zu benötigen. Dies erhöht die Menge an Speicher, auf welche durch Logik-Dies zugegriffen wird, erheblich, ohne Energieverbrauch und Latenz zu erhöhen.
  • Ferner auf 1B und 1C Bezug nehmend ist jeder der Brücken-Dies BD an vier Logik-Dies LD gebondet und verbindet diese miteinander. Brücken-Dies BD werden zur Kommunikation der vier verbundenen Logik-Dies miteinander verwendet. Beispielsweise können Brücken-Dies BD leitfähige Leitungen darin aufweisen, welche jedes Paar der vier Logik-Dies LD direkt miteinander verbinden. Brücken-Dies BD können auch Vernetzungsschaltungen aufweisen (und können somit ein „Networking-on-Chip“-Die sein), welche Schalter, Router-Schaltungen oder dergleichen zum Schalten von Signalen zwischen jedem Paar der vier Logik-Dies aufweisen. Dementsprechend können durch die Brücken-Dies BD alle vier Logik-Dies LD als integriertes System funktionieren. Ferner ist jeder der Logik-Dies LD mit vier Brücken-Dies verbunden und kann somit Signale von jedem beliebigen der vier Brücken-Dies zu den anderen leiten. Dementsprechend können alle der Logik-Dies LD (durch Brücken-Dies BD) zusammenarbeiten, um ein integriertes Computingsystem zu bilden und um Parallel Computing zu realisieren. Wie aus 1B und 1C zu erkennen ist, kann das Computingsystempackage 100 hochskaliert werden, um die Computingleistung durch Replizieren und Vergrößern der Arrays aus Logik-Dies LD, Speicher-Dies MD1 und MD3 und Brücken-Dies BD zu steigern.
  • 1D und 1E zeigen die perspektivischen Ansichten des Computingsystempackage 100 gemäß einigen Ausführungsformen, 1D zeigt eine perspektivische Ansicht von der Oberseite, und 1E zeigt eine perspektivische Ansicht von der Unterseite.
  • 1F zeigt den in 1B und 1C gekennzeichneten Referenzquerschnitt 1F-1F. Speicher-Dies MD1 sind in 1F nicht dargestellt, da in dem dargestellten Querschnitt keine Speicher-Dies MD1 vorhanden sind. Die zwei Logik-Dies LD, die mit demselben Brücken-Die verbunden sind, sind dargestellt, während die anderen zwei Logik-Dies, die mit demselben Brücken-Die BD verbunden sind, nicht dargestellt sind, da sie nicht in dem dargestellten Querschnitt angeordnet sind.
  • 25 ist eine schematische Ansicht eines Brücken-Die BD, der eine Überbrückungsstruktur 34 zum Verbinden von Logik-Dies LD miteinander aufweist. Gemäß einigen Ausführungsformen ist die Überbrückungsstruktur 34 in der Interconnect-Struktur 22 des Brücken-Die BD ausgebildet. Beispielsweise kann die Interconnect-Struktur 22 dielektrische Schichten (mitunter als Zwischenmetalldielektrika (IMDs) bezeichnet) aufweisen, die dielektrische Materialien mit niedrigem k-Wert aufweisen können. Die Überbrückungsstruktur 34 kann Metallleitungen und Durchkontaktierungen aufweisen, die sich in mehrere Metallisierungsschichten in der Interconnect-Struktur 22 erstrecken können. Die Metallleitungen und Durchkontaktierungen sind miteinander verbunden, um mehrere elektrische Wege 36 auszubilden, wobei entgegengesetzte Enden von jedem der elektrischen Wege 36 mit einem elektrischen Verbinder 28A verbunden sind, der ein Metall-Pad, eine Metallsäule, einen Lotbereich oder dergleichen aufweisen kann. Logik-Dies LD weisen elektrische Verbinder 28B auf, die an elektrische Verbinder 28A gebondet sind. Die Überbrückungsstruktur 34 kann auch digitale Schalter, Router oder dergleichen, welche die elektrischen Wege aufweisen können, und Schalter aufweisen (welche aktive Vorrichtungen wie Transistoren und Steuerschaltungen aufweisen).
  • Erneut auf 1F Bezug nehmend können Brücken-Dies BD auch passive Vorrichtungen 42/43 wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen aufweisen. 26 zeigt ein beispielhaftes Brücken-Die BD. Gemäß einigen Ausführungsformen weist das Brücken-Die BD einen Tiefgrabenkondensator 42 und/oder einen Metall-Isolator-Metall-Kondensator (MIM-Kondensator) 43 auf. Der Tiefgrabenkondensator 42 kann Kondensatorelektroden 42B und einen Isolator 42A zwischen den Kondensatorelektroden 42B aufweisen, wobei sich der Tiefgrabenisolator 42 in einen in dem Halbleitersubstrat 20 ausgebildeten Graben hineinerstreckt, so dass die Kapazität erhöht werden kann. Der MIM-Kondensator 43 kann Kondensatorelektroden 43B und einen Isolator 43A zwischen den Kondensatorelektroden 43B aufweisen und kann in der Interconnect-Struktur 22 in dem Brücken-Die BD ausgebildet werden. Gemäß einigen Ausführungsformen erstrecken sich der MIM-Kondensator 43 und die elektrischen Wege 36 (25) in dieselbe Interconnect-Struktur 22 in dem Brücken-Die BD hinein.
  • 1G zeigt den in 1B und 1C gekennzeichneten Referenzquerschnitt 1G-1G. Brücken-Dies BD sind in 1G keine dargestellt, da in dem dargestellten Querschnitt keine Brücken-Dies BD vorhanden sind.
  • Wie in 1A, 1F und 1G dargestellt ist, sind in den Speicher-Dies MD1 und den Brücken-Dies BD Durchkontaktierungen 26A ausgebildet und verlaufen durch die Halbleitersubstrate 20A der Speicher-Dies MD1 und der Brücken-Dies BD. Durchkontaktierungen 26A werden verwendet, um eine Redistributionsstruktur 50 elektrisch und signaltechnisch mit Logik-Dies LD zu koppeln. Wie in 1F und 1G dargestellt ist, sind Durchkontaktierungen 120 („Through-Mold-Vias“) ausgebildet, um durch das Verkapselungsmaterial 130 hindurch zu verlaufen, und werden verwendet, um eine Redistributionsstruktur 50 elektrisch und signaltechnisch mit Logik-Dies LD zu koppeln.
  • 2 bis 14 zeigen die Querschnittansichten von Zwischenstadien bei der Ausbildung von in 1A, 1B, 1C, 1D, 1E, 1F und 1G dargestellten Computingsystempackages 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Gemäß einigen Ausführungsformen wird, wie in 2 bis 14 dargestellt ist, eine „RDL zuerst“-Lösung angewandt (wobei „RDL“ für „Redistributionslinie“ steht), wobei die Redistributionsstruktur 50 (1A) vor dem Platzieren und Bonden von Dies ausgebildet wird. Die entsprechenden Prozesse werden auch von dem in 28 dargestellten Prozessablauf schematisch zum Ausdruck gebracht. Gemäß alternativen Ausführungsformen kann eine „RDL zuletzt“-Lösung angewandt werden, wobei die Dies zuerst platziert und gebondet werden und erst dann die Redistributionsstruktur 50 ausgebildet wird.
  • 2 zeigt einen Träger 102 und eine auf dem Träger 102 ausgebildete Trennfolie 104. Der Träger 102 kann ein Glasträger, ein Siliziumwafer, ein organischer Träger oder dergleichen sein. Gemäß einigen Ausführungsformen kann der Träger 102 eine von oben gesehen runde Form aufweisen. Die Trennfolie 104 kann aus einem Material auf Polymerbasis (beispielsweise einem „Light-To-Heat-Conversion-Material“ (LTHC-Material)) ausgebildet sein, das in der Lage ist, sich unter wärmeübertragender Strahlung wie etwa einem Laserstrahl zersetzen zu lassen, so dass der Träger 102 von den darüberliegenden Strukturen, die in nachfolgenden Prozessen ausgebildet werden, abgelöst werden kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Trennfolie 104 aus einem Wärmetrennmaterial auf Epoxidbasis ausgebildet, mit dem der Träger 102 beschichtet wird.
  • Mehrere dielektrische Schichten und mehrere RDLs werden, wie in 2 bis 5 dargestellt ist, über der Trennfolie 104 ausgebildet. Auf 2 Bezug nehmend wird die dielektrische Schicht 54 auf der Trennfolie 104 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 54 aus einem Polymer ausgebildet, das auch ein lichtempfindliches Material wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann, das mittels eines Fotolithografieprozesses, der einen Belichtungsprozess und einen Entwicklungsprozess umfasst, strukturiert werden kann.
  • Gemäß einigen Ausführungsformen werden über der dielektrischen Schicht 54 Redistributionslinien (RDLs) 106 ausgebildet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 202 dargestellt. Die Ausbildung von RDLs 106 kann Ausbilden einer Metallkeimschicht (nicht dargestellt) über der dielektrischen Schicht 54, Ausbilden einer strukturierten Maske (nicht dargestellt) wie etwa eines Fotoresists über der Metallkeimschicht und dann Durchführen eines Metallplattierprozesses auf der freiliegenden Keimschicht umfassen. Die strukturierte Maske und die durch die strukturierte Maske abgedeckten Abschnitte der Keimschicht werden dann entfernt, wodurch RDLs 106 zurückbleiben, wie in 2 dargestellt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise mittels physikalischer Gasphasenabscheidung (PVD) oder eines ähnlichen Verfahrens ausgebildet werden. Das Plattieren kann beispielsweise mittels eines elektrochemischen Plattierprozesses oder eines stromlosen Plattierprozesses durchgeführt werden.
  • Auf 3 Bezug nehmend wird eine dielektrische Schicht 108 auf den RDLs 106 ausgebildet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 204 dargestellt. Die untere Oberfläche der dielektrischen Schicht 108 ist mit den oberen Oberflächen der RDLs 106 und der dielektrischen Schicht 54 in Kontakt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 108 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie etwa PBO, Polyimid, BCD oder dergleichen sein kann. Alternativ dazu kann die dielektrische Schicht 108 ein anorganisches dielektrisches Material wie etwa Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen aufweisen. Die dielektrische Schicht 108 wird dann strukturiert, um darin Öffnungen 110 auszubilden. Einige Abschnitte der RDLs 106 werden durch die Öffnungen 110 in der dielektrischen Schicht 108 freigelegt.
  • Auf 4 Bezug nehmend werden als Nächstes RDLs 112 ausgebildet, um mit den RDLs 106 verbunden zu werden. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 206 dargestellt. Die RDLs 112 weisen Metallbahnen (Metallleitungen) über der dielektrischen Schicht 108 auf. Die RDLs 112 weisen auch Durchkontaktierungen auf, die sich in die Öffnungen 110 in der dielektrischen Schicht 108 hineinerstrecken. Die RDLs 112 können auch durch einen Plattierprozess ausgebildet werden, wobei jede der RDLs 112 eine Keimschicht (nicht dargestellt) und ein plattiertes metallisches Material über der Keimschicht aufweist. Gemäß einigen Ausführungsformen kann das Ausbilden der RDLs 112 Abscheiden einer Deckmetallkeimschicht, die sich in die Durchkontaktierungsöffnungen hineinerstreckt, und Ausbilden und Strukturieren einer ersten Plattiermaske (beispielsweise eines Fotoresists), wobei Öffnungen über den Durchkontaktierungsöffnungen ausgebildet werden und an diese angrenzen, umfassen. Dann wird ein Plattierprozess durchgeführt, um ein metallisches Material zu plattieren, welches die Durchkontaktierungsöffnungen 110 (3) vollständig ausfüllt und einige Abschnitte aufweist, die höher als die obere Oberfläche der dielektrischen Schicht 108 sind. Daraufhin wird die erste Plattiermaske entfernt.
  • Die Metallkeimschicht und das plattierte Material können aus demselben Material oder aus verschiedenen Materialien ausgebildet werden. Das metallische Material in den RDLs 112 kann ein Metall oder eine Metalllegierung aufweisen, umfassend Kupfer, Aluminium, Wolfram oder Legierungen daraus. Die RDLs 112 weisen RDL-Leitungen (die auch als Bahnen oder Bahnabschnitte bezeichnet werden) 112L und Durchkontaktierungsabschnitte (die auch als Durchkontaktierungen bezeichnet werden) 112V auf, wobei die Bahnabschnitte 112L über der dielektrischen Schicht 108 angeordnet sind und die Durchkontaktierungsabschnitte 112V in der dielektrischen Schicht 108 angeordnet sind. Da Bahnabschnitte 112L und Durchkontaktierungsabschnitte (auch als Durchkontaktierungen bezeichnet) 112V in einem selben Plattierprozess ausgebildet werden, gibt es zwischen den Durchkontaktierungen 112V und den entsprechenden darüberliegenden Bahnabschnitten 112L keine erkennbare Grenzfläche. Darüber hinaus kann jede der Durchkontaktierungen 112V ein verjüngtes Profil aufweisen, wobei die oberen Abschnitte breiter als die entsprechenden unteren Abschnitte sind.
  • Ferner werden auf 4 Bezug nehmend auf den RDLs 112 leitfähige Bumps 114 ausgebildet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 208 dargestellt. Es ist zu erkennen, dass, wenngleich in den gezeigten beispielhaften Ausführungsformen eine RDL-Schicht 112 dargestellt ist, über der RDL-Schicht 112 mehrere RDL-Schichten ausgebildet und damit elektrisch verbunden werden können. Der nachfolgende Ausbildungsprozess betrifft die Bonding-Methode zum Bonden von Vorrichtungs-Dies MD1 (7) und BD (1A) und betrifft, ob Vorrichtungs-Dies „face down“ oder „face up“ platziert werden und ob Lotbonden, direktes Metall-an-Metall-Bonden oder Hybridbonden verwendet wird. Dementsprechend fallen, wenngleich ein Ausbildungsprozess als Beispiel besprochen wird, andere Ausbildungsprozesse und -strukturen in den Schutzumfang der vorliegenden Offenbarung.
  • Gemäß einigen Ausführungsformen werden leitfähige Bumps 114 mittels einer zweiten Plattiermaske plattiert und können mittels einer selben Metallkeimschicht wie zum Plattieren der RDLs 112 plattiert werden. Leitfähige Bumps 114 können Kupfer, Nickel, Gold oder dergleichen enthalten. Nachdem die leitfähigen Bumps 114 plattiert wurden, wird die zweite Plattiermaske entfernt, gefolgt von einem Ätzprozess, um die freiliegenden Abschnitte der Metallkeimschicht zu entfernen, die zuvor durch die zweite Plattiermaske und die plattierten RDLs 112 überdeckt wurde. Die Redistributionsstruktur 50 ist somit ausgebildet.
  • Wie in 5 dargestellt ist, wird als Nächstes eine dielektrische Schicht 116 ausgebildet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 210 dargestellt. Ein Planarisierungsprozess kann durchgeführt werden, um die oberen Oberflächen der leitfähigen Bumps 114 und der dielektrischen Schicht 116 niveaugleich zu machen. Wenn Hybridbonden durchgeführt werden soll, kann die dielektrische Schicht 116 ein siliziumhaltiges dielektrisches Material wie etwa Siliziumoxid aufweisen. Gemäß alternativen Ausführungsformen können die leitfähigen Bumps 114 nach dem Ausbilden der dielektrischen Schicht 116 ausgebildet werden, und der Ausbildungsprozess kann Ausbilden von Öffnungen in der dielektrischen Schicht 116, um die darunterliegenden RDLs 112 freizulegen, und dann Ausbilden der leitfähigen Bumps 114 umfassen. Die entsprechende dielektrische Schicht 116 kann ein organisches Material wie etwa PBO, Polyimid, BCB oder dergleichen oder ein anorganisches dielektrisches Material wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen. Der Ausbildungsprozess umfasst auch ein Ausbilden einer Metallkeimschicht, Ausbilden einer Plattiermaske, Plattieren eines metallischen Materials, Entfernen der Plattiermaske und dann Ätzen unerwünschter Abschnitte der Metallkeimschicht.
  • Wie in 6 dargestellt ist, werden als Nächstes Metallstifte 120 ausgebildet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 212 dargestellt. Der Ausbildungsprozess kann Ausbilden einer Metallkeimschicht, Ausbilden einer Plattiermaske (nicht dargestellt, kann ein Fotoresist sein) über der Metallkeimschicht, Strukturieren der Plattiermaske, um die darunterliegende Metallkeimschicht freizulegen, und dann Plattieren eines metallischen Materials in den Öffnungen in der Plattiermaske umfassen. Die Metallstifte 120 werden alternativ als Durchkontaktierungen oder Through-Mold-Vias bezeichnet, da sie durch das nachfolgend ausgebildete Verkapselungsmaterial (das eine Vergussmasse sein kann) hindurch verlaufen. Das plattierte metallische Material kann Kupfer oder eine Kupferlegierung sein. Die Metallstifte 120 können im Wesentlichen senkrechte und gerade Kanten aufweisen. Gemäß alternativen Ausführungsformen werden leitfähige Bumps 114A nicht in den vorhergehenden Prozessen ausgebildet. Vielmehr werden diese in demselben Prozess, der zum Ausbilden der Metallstifte 120 verwendet wird, ausgebildet.
  • 7 zeigt das Platzieren/Befestigen von Tier-i-Dies, welche Speicher-Dies MD1 und Brücken-Dies BD umfassen (siehe auch 1A). Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 214 dargestellt. Die Brücken-Dies BD sind einem nicht abgebildeten Querschnitt angeordnet und demnach in 7 nicht dargestellt. Gemäß einigen Ausführungsformen werden die Tier-i-Dies MD1 und BD „face down“ angeordnet, und die elektrischen Verbinder 122 in den Tier-i-Dies MD1 und BD werden an leitfähige Bumps 114 gebondet. Gemäß alternativen Ausführungsformen können beispielsweise, wie in 16A, 16B und 16C dargestellt ist, die Dies MD1 und BD „face up“ angeordnet sein, und die elektrischen Verbinder auf der Rückseite der Vorrichtungs-Dies MD1 und BD werden an leitfähige Bumps 114 gebondet.
  • Die Speicher-Dies MD1 und die Brücken-Dies BD können elektrische Verbinder 124A (beispielsweise Metall-Pads, Metall-Bumps oder dergleichen) aufweisen, die als Abschnitte des entsprechenden Vorrichtungs-Die vorgeformt sind. Die elektrischen Verbinder 124A sind an der Rückseite der entsprechenden Dies angeordnet. Die dielektrische Schicht 126A kann ebenfalls an der Rückseite der Speicher-Dies MD1 und des Brücken-Die BD ausgebildet sein. Gemäß alternativen Ausführungsformen sind die elektrischen Verbinder 124A in den Speicher-Dies MD1 und den Brücken-Dies BD nicht vorgeformt. Vielmehr erstrecken sich Durchkontaktierungen 26A zu einem Zwischenniveau zwischen einer oberen Oberfläche und einer hinteren Oberfläche des Halbleitersubstrats 20, und die elektrischen Verbinder werden ausgebildet, nachdem die Speicher-Dies MD1 und der Brücken-Die BD eingekapselt wurden, und zwischen dem in 8 dargestellten Prozess und dem in 9 dargestellten Prozess ausgebildet.
  • Wie in 8 dargestellt ist, werden als Nächstes die Tier-i-Dies MD1 und BD und die Metallstifte 120 in ein Verkapselungsmaterial 130 eingekapselt. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 216 dargestellt. Das Verkapselungmaterial 130 füllt die Zwischenräume zwischen benachbarten Durchkontaktierungen 120 und Tier-1-Dies MD1 und BD. Das Verkapselungsmaterial 130 kann eine Vergussmasse, eine Vergussunterfüllung, ein Epoxid und/oder ein Harz aufweisen. Wenn es aus Vergussmasse ausgebildet ist, kann das Verkapselungsmaterial 130 ein Basismaterial, welches ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffpartikel in dem Basismaterial aufweisen. Die Füllstoffpartikel können dielektrische Partikel aus SiO2, Al2O3, Silica oder dergleichen sein und können kugelförmige Gestalten aufweisen. Zudem können die kugelförmigen Füllstoffpartikel mehrere verschiedene Durchmesser aufweisen.
  • Ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierschritt (CMP-Schritt) oder ein mechanischer Schleifschritt, wird dann durchgeführt, um das Verkapselungsmaterial 130 dünner zu machen, bis die Durchkontaktierungen 120 und die Tier-1-Dies koplanar MD1 und BD freiliegen. Infolge des Planarisierungsprozesses sind die oberen Enden der Durchkontaktierungen 120 im Wesentlichen niveaugleich (komplanar) mit den oberen Oberflächen der elektrischen Verbinder 124 (falls vorgeformt) und sind im Wesentlichen komplanar mit der oberen Oberfläche des Verkapselungsmaterials 130. In der gesamten Beschreibung werden die Tier-i-Dies und die Verkapselung 130 gesamthaft als rekonstruierter Wafer 131 bezeichnet.
  • Auf 9 Bezug nehmend werden Tier-2-Dies LD an die Tier-i-Dies MD1 und BD und die Durchkontaktierungen 120 (und an den rekonstruierten Wafer 131) gebondet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 218 dargestellt. Bei den dargestellten beispielhaften Ausführungsformen werden die Tier-2-Dies LD an die Tier-i-Dies MD1 und BD und die Durchkontaktierungen 120 direkt, ohne dazwischenliegende RDLs, gebondet. Gemäß alternativen Ausführungsformen kann eine zusätzliche Fan-Out-Redistributionsstruktur (nicht dargestellt), die dielektrische Schichten und RDLs aufweist, auf Tier-i-Dies MD1 und BD und Durchkontaktierungen 120 ausgebildet und damit verbunden werden, und Tier-2-Dies LD werden an die zusätzliche Fan-Out-Redistributionsstruktur gebondet. Ähnlich wie bei Tier-i-Dies können elektrische Verbinder 124B und dielektrische Schichten 126B in Tier-2-Dies LD vorgeformt werden oder können in einer anderen zusätzlichen Fan-Out-Redistributionsstruktur über Tier-2-Dies LD ausgebildet werden.
  • 10 zeigt die Einkapselung von Tier-2-Dies LD in Verkapselungsmaterial 132, das ähnlich dem oder dasselbe wie das Verkapselungsmaterial 130 sein kann. Danach wird ein Planarisierungsprozess durchgeführt, um die oberen Oberflächen der Tier-2-Dies LD und des Verkapselungsmaterials 132 niveaugleich zu machen. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 220 dargestellt. In der gesamten Beschreibung werden die Tier-2-Dies LD und das Verkapselungsmaterial 132 gesamthaft als rekonstruierter Wafer 133 bezeichnet.
  • Bei den beispielhaften Ausführungsformen, die in 9 und 10 dargestellt sind, werden zuerst Tier-i-Dies platziert und eingekapselt, um einen rekonstruierten Wafer 131 auszubilden, und diskrete Tier-2-Dies werden mittels Die-zu-Wafer-Bonden auf dem rekonstruierten Wafer 131 platziert. Eine perspektivische Ansicht des Die-zu-Wafer-Bondprozesses ist in 23 dargestellt, wobei der rekonstruierte Wafer 131 Tier-1-Dies MD1 und BD und Verkapselungsmaterial 130 aufweist. Tier-2-Dies LD werden auf dem rekonstruierten Wafer 131 platziert. 24 zeigt eine alternative Ausführungsform, bei der beide der rekonstruierten Wafer 131 und 133 vorgeformt sind und der rekonstruierte Wafer 133 mittels Wafer-zu-Wafer-Bonden an den rekonstruierten Wafer 131 gebondet wird. Ähnlich dem, was in 23 und 24 dargestellt wird, können auch Tier-3-Dies MD3 mittels Die-zu-Wafer-Bonden oder Wafer-zu-Wafer-Bonden an Tier-2-Dies gebondet werden.
  • Auf 11 Bezug nehmend werden Tier-3-Dies MD3 an Tier-2-Dies LD (und an den rekonstruierten Wafer 133) gebondet. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 222 dargestellt. Bei den dargestellten beispielhaften Ausführungsformen werden die Tier-3-Dies MD3 direkt, ohne dazwischenliegende RDLs, an die Tier-2-Dies LD gebondet. Gemäß alternativen Ausführungsformen kann eine zusätzliche Fan-Out-Redistributionsstruktur (nicht dargestellt), die dielektrische Schichten und RDLs aufweist, auf Tier-2-Dies LD ausgebildet und damit verbunden werden, und Tier-3-Dies MD3 werden an die zusätzliche Fan-Out-Redistributionsstruktur gebondet.
  • 12 zeigt die Einkapselung von Tier-3-Dies MD3 in Verkapselungsmaterial 134, welches ähnlich oder dasselbe wie die Verkapselungsmaterialien 130 und/oder 132 sein kann. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 224 dargestellt. Dann wird ein Planarisierungsprozess durchgeführt, um die oberen Oberflächen der Tier-3-Dies MD3 und des Verkapselungsmaterials 134 niveaugleich zu machen. Die Tier-3-Dies MD3 und das Verkapselungsmaterial 134 werden gesamthaft als rekonstruierter Wafer 135 bezeichnet. In der gesamten Beschreibung wird die Struktur, welche die dielektrische Schicht 54 und die darüberliegende Struktur aufweist, als rekonstruierter Wafer 100 bezeichnet, was auch als Computingsystempackage 100 bezeichnet wird. Als Nächstes wird der rekonstruierte Wafer 100 von dem Träger 102 (11) abgelöst, beispielsweise durch Projizieren eines Laserstrahls auf die Trennfolie 104, so dass die Trennfolie 104 zersetzt wird. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 226 dargestellt.
  • 13 zeigt die Ausbildung elektrischer Verbinder 142, welche Lotbereiche, Metall-Pads, Metallsäulen oder Kombinationen daraus aufweisen können. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 228 dargestellt. Der Ausbildungsprozess kann das Ausbilden von Öffnungen in der dielektrischen Schicht 54 und das Ausbilden elektrischer Verbinder 142, die sich in die Öffnungen erstrecken, um mit RDLs 106 in Kontakt zu stehen, umfassen.
  • 14 zeigt das Bonden des rekonstruierten Wafers 100 an eine Package-Komponente 144, welche eine Leiterplatte, ein Package-Substrat, ein Silizium-Interposer, ein organischer Interposer, ein Leistungsmodul, ein Socket oder dergleichen sein oder solche aufweisen kann. Der entsprechende Prozess ist in dem in 28 dargestellten Prozessablauf 200 als Prozess 230 dargestellt. Die Unterfüllung 146 wird in den Zwischenraum zwischen dem rekonstruierten Wafer 100 und der Package-Komponente 144 abgegeben. Auf diese Weise wird das Package 148 ausgebildet. Gemäß einigen Ausführungsformen kann ein Verbinder 152, der ein Adapter, ein Socket (aufweisend Pin-Löcher, um Pins einzuführen) oder dergleichen sein kann, in dem Package 148 ausgebildet werden, beispielsweise an der Package-Komponente 144 befestigt, so dass die Schaltungen in dem Package 148 mit externen Komponenten elektrisch verbunden werden können.
  • Gemäß einigen Ausführungsformen wird der gesamte rekonstruierte Wafer 100, der nicht gesägt wird, an die Package-Komponente 144 gebondet und ist in das entstehende Package 148 eingebunden. Dementsprechend kann der rekonstruierte Wafer 100 in dem Package 148 von oben gesehen rund sein, ähnlich dem, was in 23 und 24 dargestellt ist. Gemäß alternativen Ausführungsformen wird der rekonstruierte Wafer 100 zugeschnitten, um jene Abschnitte, die keine Vorrichtungs-Dies und leitfähigen Leitungen aufweisen, zu entfernen, während die Teile, die Bauteile aufweisen, und leitfähige Leitungen enthaltende Teile nicht weggeschnitten werden. Gemäß noch anderen alternativen Ausführungsformen wird der rekonstruierte Wafer 100 entlang Ritzlinien 141 (13) in mehrere identische Packages gesägt, die jeweils alle der dargestellten mehreren Vorrichtungs-Dies, wie in 13 dargestellt, aufweisen, und eines der identischen Packages wird verwendet, um das Package aus 14 auszubilden.
  • 27 zeigt eine vergrößerte Ansicht von Bereich 150 in 14. Wie in 27 dargestellt ist, weist das Verkapselungsmaterial 130 ein Basismaterial 130A und Füllstoffpartikel 130B in dem Basismaterial 130A auf. Das Verkapselungsmaterial 132 weist ein Basismaterial 132A und Füllstoffpartikel 132B in dem Basismaterial 132A auf. Das Verkapselungsmaterial 134 weist ein Basismaterial 134A und Füllstoffpartikel 134B in dem Basismaterial 134A auf. Da an der unteren Oberfläche des Verkapselungsmaterials 130 keine Planarisierung durchgeführt wird, sind die kugelförmigen Partikel 130B, die mit der Redistributionsstruktur 50 in Kontakt stehen, gerundet, wobei die gerundeten Oberflächen mit der Redistributionsstruktur 50 in Kontakt stehen. Die Abschnitte des Verkapselungsmaterials 130, die mit dem Verkapselungsmaterial 132 (oder der zusätzlichen Redistributionsstruktur (falls vorhanden)) in Kontakt stehen, wurden in dem in 8 dargestellten Schritt planarisiert. Dementsprechend werden die kugelförmigen Partikel 130B an der oberen Oberfläche des Verkapselungsmaterials 130 während der Planarisierung teilweise poliert und weisen somit im Wesentlichen planare obere Oberflächen auf. In ähnlicher Weise werden in jedem der Verkapselungsmaterialien 132 und 134 die kugelförmigen Partikel 132B/134B an den unteren Oberflächen nicht poliert und sind kugelförmig, während die kugelförmigen Partikel 132B/134B an den oberen Oberflächen poliert werden und teilweise kugelförmige Partikel mit runder unterer Oberfläche und planarer oberer Oberfläche sind.
  • 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 19A, 19B, 20A, 20B, 21A, 21B, 22A und 22B zeigen die Querschnittansichten von Computingsystempackages 100 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den in 1A, 1B, 1C, 1D, 1E, 1F und 1G (und in 2 bis 13) dargestellten Ausführungsformen ähnlich, wobei einige Teile modifiziert sind. Dementsprechend kann die in vorhergehenden Ausführungsformen bereitgestellte Besprechung gegebenenfalls auch auf diese Ausführungsformen angewandt werden.
  • Die in 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B und 17C dargestellten Ausführungsformen können auch durch die Referenzquerschnitte 1A-1A, 1F-1F und 1G-1G in 1B und 1C erhalten werden.
  • 15A, 15B und 15C zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 1A, 1B, 1C, 1D, 1E, 1F und 1G (was auch die Struktur in 13 ist) ähnlich, außer dass in 13 jeder der Speicher-Dies MD1 und MD3 ein einzelner Speicher-Die ist, während in den Ausführungsformen in 15A, 15B und 15C Speicherstapel MD1' und MD3' verwendet werden können, die mehrere gestapelte Speicher-Dies MD1 bzw. MD3 aufweisen. Die mehreren Speicher-Dies MD1 können durch die darin ausgebildeten durch Substrat verlaufenden Durchkontaktierungen miteinander verbunden sein. Tier-i-Dies, Tier-2-Dies und Tier-3-Dies sind gemäß diesen Ausführungsformen „face down“ angeordnet. Tier-3-Dies MD3 können auch Teile von Die-Stapeln MD3' sein.
  • 16A, 16B und 16C zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 1A, 1B, 1C, 1D, 1E, 1F und 1G (was auch die Struktur in 13 ist) ähnlich, außer dass in 13 die Tier-i-Dies MD1 und BD „face down“ angeordnet sind, während bei den Ausführungsformen in 16A, 16B und 16C die Tier-i-Dies MD1 und BD „face up“ angeordnet sind. Die Tier-2-Dies LD und die Tier-3-Dies MD3 sind auch hier „face down“ angeordnet.
  • 17A, 17B und 17C zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 15A, 15B und 15C ähnlich, außer dass in 15A, 15B und 15C die Speicher-Dies MD1 und die Brücken-Dies BD „face down“ angeordnet sind, während in den Ausführungsformen in 17A, 17B und 17C die Speicher-Dies MD1 und die Brücken-Dies BD „face up“ angeordnet sind. Die Tier-2-Dies LD und die Tier-3-Dies MD3 sind auch hier „face down“ angeordnet.
  • 18A und 18B zeigen eine Draufsicht bzw. eine Unteransicht eines Computingsystempackage 100 gemäß einigen Ausführungsformen, wobei diese Ausführungsformen den in 1B und 1C dargestellten Ausführungsformen ähnlich sind, außer dass neben Brücken-Dies BD (als BD1 gekennzeichnet), welche vier Logik-Dies miteinander verbinden, Brücken-Dies BD (als BD2 gekennzeichnet) hinzugefügt werden können, um zwei benachbarte Logik-Dies LD miteinander zu verbinden. Gemäß alternativen Ausführungsformen werden die Brücken-Dies BD1 nicht ausgebildet, während die Brücken-Dies BD2 ausgebildet werden. In den nachfolgenden 19A, 19B, 20A, 20B, 21A, 21B, 22A und 22B werden die Figuren, deren Figurnummern den Buchstaben „A“ enthalten, durch den Referenzquerschnitt A-A in 18A und 18B erhalten, und die Figuren, deren Figurnummern den Buchstaben „B“ enthalten, durch den Referenzquerschnitt B-B in 18A und 18B erhalten.
  • 19A und 19B zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 1A, 1B, 1C, 1D, 1E, 1F und 1G (was auch die Struktur in 13 ist) ähnlich, außer dass Brücken-Dies BD2 hinzugefügt werden, und jeder der dargestellten Brücken-Dies BD2 verbindet zwei Tier-2-Dies LD miteinander, anstatt wie die Brücken-Dies BD1 vier Tier-2-Dies LD miteinander zu verbinden. Die Speicher-Dies in Tier-1 und Tier-3 sind einzelne Speicher-Dies.
  • 20A und 20B zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 19A und 19B ähnlich, außer dass in 20A und 20B Speicher-Die-Stapel MD1' und MD3' verwendet werden.
  • 21A und 21B zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 19A und 19B ähnlich, außer dass in 19A und 19B die Tier-i-Dies MD1 und BD1 „face down“ angeordnet sind, während in 21A und 21B die Tier-i-Dies MD1 und BD1 „face up“ angeordnet sind.
  • 22A und 22B zeigen ein Computingsystempackage 100 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 20A und 20B ähnlich, außer dass in 20A und 20B die Brücken-Dies BD und die Tier-i-Dies MD1 in den Speicher-Die-Stapeln MD1' „face down“ angeordnet sind, während in 22A und 22B die Brücken-Dies BD und die Tier-i-Dies MD1 in den Speicher-Die-Stapeln MD1' „face up“ angeordnet sind.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Ausbilden von Computingsystempackages, die drei Tiers aufweisen, wobei die mittlere Tier Logik-Dies aufweist und in der oberen und der unteren Tier Speicher-Dies angeordnet sind, haben die Logik-Dies kürzeste Wege zu den Speicher-Dies. Brücken-Dies werden ausgebildet, um benachbarte Logik-Dies miteinander zu verbinden. Die Skalierbarkeit des Systems wird aufgrund der Anwendung von Arrays aus Logik-Dies, Speicher-Dies und Brücken-Dies verbessert. Die Computingeffizienz kann verbessert werden, die Bandbreite des Systems kann erhöht werden, und die Latenz kann reduziert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Ausführungsform umfasst ein Verfahren Ausbilden eines rekonstruierten Wafers, was umfasst: Ausbilden einer Redistributionsstruktur über einem Träger; Bonden von ersten mehreren Speicher-Dies über der Redistributionsstruktur; Bonden von mehreren Brücken-Dies über der Redistributionsstruktur; Bonden von mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies, wobei jeder von den mehreren Brücken-Dies vier von den mehreren Logik-Dies miteinander verbindet und durch Eckbereiche davon überlappt wird; und Bonden von zweiten mehreren Speicher-Dies über den mehreren Logik-Dies, wobei die mehreren Logik-Dies ein erstes Array bilden und die zweiten mehreren Speicher-Dies ein zweites Array bilden. Gemäß einer Ausführungsform umfasst das Verfahren ferner Bonden einer Package-Komponente an den rekonstruierten Wafer, um ein zusätzliches Package auszubilden. Gemäß einer Ausführungsform weist zu einer Zeit, zu der die Package-Komponente an den rekonstruierten Wafer gebondet wird, der rekonstruierte Wafer das erste Array und das zweite Array auf. Gemäß einer Ausführungsform umfasst das Verfahren ferner Befestigen eines Sockets an dem zusätzlichen Package, wobei zu einer Zeit, nachdem das Socket befestigt wurde, der rekonstruierte Wafer sowohl das erste Array als auch das zweite Array aufweist. Gemäß einer Ausführungsform umfasst das Verfahren ferner Einkapseln der ersten mehreren Speicher-Dies und der mehreren Brücken-Dies in einem ersten Verkapselungsmaterial; Einkapseln der mehreren Logik-Dies in einem zweiten Verkapselungsmaterial; und Einkapseln der zweiten mehreren Speicher-Dies in einem dritten Verkapselungsmaterial. Gemäß einer Ausführungsform ist der rekonstruierte Wafer frei von Logik-Dies in dem ersten Verkapselungsmaterial und dem dritten Verkapselungsmaterial und frei von Speicher-Dies in dem zweiten Verkapselungsmaterial. Gemäß einer Ausführungsform weisen die mehreren Logik-Dies untere Oberflächen in physischem Kontakt mit einer oberen Oberfläche des ersten Verkapselungsmaterials auf. Gemäß einer Ausführungsform wird das zweite Verkapselungsmaterial über dem ersten Verkapselungsmaterial verkapselt und steht damit in physischem Kontakt. Gemäß einer Ausführungsform sind die ersten mehreren Speicher-Dies untereinander identisch, die mehreren Logik-Dies untereinander identisch und die zweiten mehreren Speicher-Dies untereinander identisch. Gemäß einer Ausführungsform werden die mehreren Logik-Dies mittels Hybridbonden an die ersten mehreren Speicher-Dies gebondet. Gemäß einer Ausführungsform wird das Bonden der mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies mittels Die-zu-Wafer-Bonden durchgeführt. Gemäß einer Ausführungsform wird das Bonden der mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies mittels eines Wafer-zu-Wafer-Bondprozesses durchgeführt, der umfasst: Einkapseln der ersten mehreren Speicher-Dies und der mehreren Brücken-Dies, um einen ersten rekonstruierten Wafer auszubilden; Einkapseln der mehreren Logik-Dies, um einen zweiten rekonstruierten Wafer auszubilden; und Bonden des zweiten rekonstruierten Wafers an den ersten rekonstruierten Wafer mittels Wafer-zu-Wafer-Bonding.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Package auf: eine Redistributionsstruktur; erste mehrere Speicher-Dies über der Redistributionsstruktur; mehrere Brücken-Dies über der Redistributionsstruktur; mehrere Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies, wobei jeder aus den mehreren Brücken-Dies mindestens zwei von den mehreren Logik-Dies miteinander verbindet und durch Eckbereiche davon überlappt wird, wobei die mehreren Logik-Dies untereinander identisch sind; und zweite mehrere Speicher-Dies über den mehreren Logik-Dies an diese gebondet sind, wobei die mehreren Logik-Dies ein erstes Array bilden und die zweiten mehreren Speicher-Dies ein zweites Array bilden. Gemäß einer Ausführungsform sind die ersten mehreren Speicher-Dies untereinander identisch, die zweiten mehreren Speicher-Dies untereinander identisch, die mehreren Logik-Dies untereinander identisch und die mehreren Brücken-Dies untereinander identisch. Gemäß einer Ausführungsform weisen die mehreren Brücken-Dies ferner darin Kondensatoren auf. Gemäß einer Ausführungsform weist das Package ferner auf: ein erstes Verkapselungsmaterial, das die ersten mehreren Speicher-Dies darin einkapselt; ein zweites Verkapselungsmaterial, das die mehreren Logik-Dies darin einkapselt, wobei die mehreren Logik-Dies untere Oberflächen aufweisen, die eine obere Oberfläche des ersten Verkapselungsmaterials berühren; und ein drittes Verkapselungsmaterial, das die zweiten mehreren Speicher-Dies darin einkapselt. Gemäß einer Ausführungsform steht das dritte Verkapselungsmaterial mit dem zweiten Verkapselungsmaterial in physischem Kontakt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Package auf: einen rekonstruierten Wafer, der eine Redistributionsstruktur aufweist, die mehrere Redistributionsleitungen aufweist; mehrere Brücken-Dies über der Redistributionsstruktur and daran gebondet; mehrere Logik-Dies über den mehreren Brücken-Dies und daran gebondet, wobei mindestens einer von den mehreren Brücken-Dies an Eckbereiche von vier von den mehreren Logik-Dies gebondet ist; und zweite mehrere Speicher-Dies über den mehreren Logik-Dies und daran gebondet, wobei die zweiten mehreren Speicher-Dies an die mehreren Logik-Dies gebondet sind. Gemäß einer Ausführungsform weist das Package ferner eine Package-Komponente auf, die an den rekonstruierten Wafer gebondet ist. Gemäß einer Ausführungsform weist das Package ferner ein Socket auf, das an die Package-Komponente gebondet ist.

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines rekonstruierten Wafers, umfassend: Ausbilden einer Redistributionsstruktur über einem Träger; Bonden von ersten mehreren Speicher-Dies über der Redistributionsstruktur; Bonden von mehreren Brücken-Dies über der Redistributionsstruktur; Bonden von mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies, wobei jeder von den mehreren Brücken-Dies vier von den mehreren Logik-Dies miteinander verbindet und durch Eckbereiche davon überlappt wird; und Bonden von zweiten mehreren Speicher-Dies über den mehreren Logik-Dies, wobei die mehreren Logik-Dies ein erstes Array bilden und die zweiten mehreren Speicher-Dies ein zweites Array bilden.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bonden einer Package-Komponente an den rekonstruierten Wafer, um ein zusätzliches Package auszubilden.
  3. Verfahren nach Anspruch 2, wobei zu einer Zeit, zu der die Package-Komponente an den rekonstruierten Wafer gebondet wird, der rekonstruierte Wafer das erste Array und das zweite Array aufweist.
  4. Verfahren nach Anspruch 3, ferner umfassend ein Befestigen eines Sockets an dem zusätzlichen Package, wobei zu einer Zeit, nachdem das Socket befestigt wurde, der rekonstruierte Wafer sowohl das erste Array als auch das zweite Array aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Einkapseln der ersten mehreren Speicher-Dies und der mehreren Brücken-Dies in einem ersten Verkapselungsmaterial; Einkapseln der mehreren Logik-Dies in einem zweiten Verkapselungsmaterial; und Einkapseln der zweiten mehreren Speicher-Dies in einem dritten Verkapselungsmaterial.
  6. Verfahren nach Anspruch 5, wobei der rekonstruierte Wafer frei von Logik-Dies in dem ersten Verkapselungsmaterial und dem dritten Verkapselungsmaterial und frei von Speicher-Dies in dem zweiten Verkapselungsmaterial ist.
  7. Verfahren nach Anspruch 5 oder 6, wobei die mehreren Logik-Dies untere Oberflächen in physischem Kontakt mit einer oberen Oberfläche des ersten Verkapselungsmaterials aufweisen.
  8. Verfahren nach Anspruch 5, 6 oder 7, wobei das zweite Verkapselungsmaterial über dem ersten Verkapselungsmaterial verkapselt wird und in physischem Kontakt damit steht.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten mehreren Speicher-Dies untereinander identisch sind, die mehreren Logik-Dies untereinander identisch sind und die zweiten mehreren Speicher-Dies untereinander identisch sind.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mehreren Logik-Dies mittels Hybridbonden an die ersten mehreren Speicher-Dies gebondet werden.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bonden der mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies mittels Die-zu-Wafer-Bonden durchgeführt wird.
  12. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Bonden der mehreren Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies mittels eines Wafer-zu-Wafer-Bondprozesses durchgeführt wird, umfassend: Einkapseln der ersten mehreren Speicher-Dies und der mehreren Brücken-Dies, um einen ersten rekonstruierten Wafer auszubilden; Einkapseln der mehreren Logik-Dies, um einen zweiten rekonstruierten Wafer auszubilden; und Bonden des zweiten rekonstruierten Wafers an den ersten rekonstruierten Wafer mittels Wafer-zu-Wafer-Bonden.
  13. Package, aufweisend: eine Redistributionsstruktur; erste mehrere Speicher-Dies über der Redistributionsstruktur; mehrere Brücken-Dies über der Redistributionsstruktur; mehrere Logik-Dies über den ersten mehreren Speicher-Dies und den mehreren Brücken-Dies, wobei jeder von den mehreren Brücken-Dies mindestens zwei von den mehreren Logik-Dies miteinander verbindet und durch Eckbereiche davon überlappt wird; und zweite mehrere Speicher-Dies über den mehreren Logik-Dies und daran gebondet, wobei die mehreren Logik-Dies ein erstes Array bilden und die zweiten mehreren Speicher-Dies ein zweites Array bilden.
  14. Package nach Anspruch 13, wobei die ersten mehreren Speicher-Dies untereinander identisch sind, die zweiten mehreren Speicher-Dies untereinander identisch sind, die mehreren Logik-Dies untereinander identisch sind und die mehreren Brücken-Dies untereinander identisch sind.
  15. Package nach Anspruch 13 oder 14, wobei die mehreren Brücken-Dies ferner Kondensatoren darin aufweisen.
  16. Package nach Anspruch 13, 14 oder 15, ferner aufweisend: ein erstes Verkapselungsmaterial, das die ersten mehreren Speicher-Dies darin einkapselt; ein zweites Verkapselungsmaterial, das die mehreren Logik-Dies darin einkapselt, wobei die mehreren Logik-Dies untere Oberflächen aufweisen, die eine obere Oberfläche des ersten Verkapselungsmaterials berühren; und ein drittes Verkapselungsmaterial, das die zweiten mehreren Speicher-Dies darin einkapselt.
  17. Package nach Anspruch 16, wobei das dritte Verkapselungsmittel mit dem zweiten Verkapselungsmittel in physischem Kontakt steht.
  18. Package, aufweisend: einen rekonstruierten Wafer, aufweisend: eine Redistributionsstruktur, die mehrere Redistributionsleitungen aufweist; mehrere Brücken-Dies über der Redistributionsstruktur und daran gebondet; mehrere Logik-Dies über den mehreren Brücken-Dies und daran gebondet, wobei mindestens einer von den mehreren Brücken-Dies an Eckbereiche von vier von den mehreren Logik-Dies gebondet ist; und zweite mehrere Speicher-Dies über den mehreren Logik-Dies und daran gebondet, wobei die zweiten mehreren Speicher-Dies an die mehreren Logik-Dies gebondet sind.
  19. Package nach Anspruch 18, ferner aufweisend eine Package-Komponente, die an den rekonstruierten Wafer gebondet ist.
  20. Package nach Anspruch 19, ferner aufweisend ein Socket, das an die Package-Komponente gebondet ist.
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