KR102573010B1 - 컴퓨팅 시스템 패키지를 위한 아키텍처 - Google Patents

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치에옌 천
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    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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Abstract

방법은 재구성된 웨이퍼를 형성하는 단계를 포함하고, 재구성된 웨이퍼를 형성하는 단계는 캐리어 위에 재배선 구조물을 형성하는 단계; 재배선 구조물 위에 제 1 복수의 메모리 다이를 본딩하는 단계; 재배선 구조물 위에 복수의 브리지 다이를 본딩하는 단계; 및 제 1 복수의 메모리 다이 및 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계를 포함한다. 복수의 브리지 다이 각각은 복수의 로직 다이 중 4 개를 상호 연결하고, 복수의 로직 다이 중 4 개의 코너 영역과 오버랩된다. 제 2 복수의 메모리 다이가 복수의 로직 다이 위에 본딩된다. 복수의 로직 다이는 제 1 어레이를 형성하고, 제 2 복수의 메모리 다이는 제 2 어레이를 형성한다.

Description

컴퓨팅 시스템 패키지를 위한 아키텍처 {ARCHITECTURE FOR COMPUTING SYSTEM PACKAGE}
우선권 주장 및 상호 참조
본 출원은 2021년 1월 14일자에 출원된 발명의 명칭이 "메모리 컴퓨팅 시스템 아키텍처의 새로운 몰입을 위한 SoIC 기술(SoIC Technology for New Immersion in Memory Compute System Architecture)"인 미국 가출원 제 63/137,375 호의 이익을 주장하며, 이 가출원은 참조에 의해 본 명세서에 포함된다.
집적 회로의 패키지는 점점 복잡해지고 있으며, 더 많은 기능을 달성하기 위해 더 많은 디바이스 다이가 동일한 패키지에 통합된다. 예를 들어, 시스템 패키지는 동일한 패키지에 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이를 포함하도록 개발되었다. 시스템 패키지에서, 상이한 기능을 갖고 상이한 기술을 사용하여 형성된 디바이스 다이를 2D 수평 방식 및 3D 적층 방식으로 본딩하여 높은 컴퓨팅 효율성, 높은 대역폭, 높은 기능성 패킹 밀도, 낮은 통신 지연 시간 및 비트 데이터 당 낮은 에너지 소비를 갖는 시스템을 형성할 수 있다.
본 개시의 일부 실시예들에 따르면, 방법은 재구성된 웨이퍼를 형성하는 단계를 포함하고, 재구성된 웨이퍼를 형성하는 단계는 캐리어 위에 재배선 구조물을 형성하는 단계; 재배선 구조물 위에 제 1 복수의 메모리 다이를 본딩하는 단계; 재배선 구조물 위에 복수의 브리지 다이를 본딩하는 단계; 제 1 복수의 메모리 다이 및 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계 - 복수의 브리지 다이 각각은 복수의 로직 다이 중 4 개를 상호 연결하고, 복수의 로직 다이 중 4 개의 코너 영역과 오버랩됨 - ; 및 복수의 로직 다이 위에 제 2 복수의 메모리 다이를 본딩하는 단계 - 복수의 로직 다이는 제 1 어레이를 형성하고, 제 2 복수의 메모리 다이는 제 2 어레이를 형성함 - 를 포함한다. 일 실시예에 따르면, 방법은 추가 패키지를 형성하기 위해 재구성된 웨이퍼에 패키지 컴포넌트를 본딩하는 단계를 더 포함한다. 일 실시예에 따르면, 패키지 컴포넌트가 재구성된 웨이퍼에 본딩될 때, 재구성된 웨이퍼는 제 1 어레이 및 제 2 어레이를 포함한다. 일 실시예에 따르면, 방법은 추가 패키지에 소켓을 부착하는 단계를 더 포함하고, 소켓이 부착된 후, 재구성된 웨이퍼는 제 1 어레이 및 제 2 어레이를 모두 포함한다. 일 실시예에 따르면, 방법은 제 1 봉지재에 제 1 복수의 메모리 다이 및 복수의 브리지 다이를 캡슐화하는 단계; 제 2 봉지재에 복수의 로직 다이를 캡슐화하는 단계; 및 제 3 봉지재에 제 2 복수의 메모리 다이를 캡슐화하는 단계를 더 포함한다. 일 실시예에 따르면, 재구성된 웨이퍼는 제 1 봉지재 및 제 3 봉지재에 로직 다이가 없고, 제 2 봉지재에 메모리 다이가 없다. 일 실시예에 따르면, 복수의 로직 다이는 제 1 봉지재의 상부 표면과 물리적으로 접촉하는 하부 표면을 갖는다. 일 실시예에 따르면, 제 2 봉지재는 제 1 봉지재 위에 캡슐화되고 제 1 봉지재와 물리적으로 접촉한다. 일 실시예에 따르면, 제 1 복수의 메모리 다이는 서로 동일하고, 복수의 로직 다이는 서로 동일하고, 제 2 복수의 메모리 다이는 서로 동일하다. 일 실시예에 따르면, 복수의 로직 다이는 하이브리드 본딩을 통해 제 1 복수의 메모리 다이에 본딩된다. 일 실시예에 따르면, 제 1 복수의 메모리 다이 및 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계는 다이 대 웨이퍼 본딩을 통해 수행된다. 일 실시예에 따르면, 제 1 복수의 메모리 다이 및 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계는 제 1 재구성된 웨이퍼를 형성하기 위해 제 1 복수의 메모리 다이 및 복수의 브리지 다이를 캡슐화하는 단계; 제 2 재구성된 웨이퍼를 형성하기 위해 복수의 로직 다이를 캡슐화하는 단계; 및 웨이퍼 대 웨이퍼 본딩을 통해 제 2 재구성된 웨이퍼를 제 1 재구성된 웨이퍼에 본딩하는 단계를 포함하는 웨이퍼 대 웨이퍼 본딩 공정을 통해 수행된다.
본 개시의 일부 실시예들에 따르면, 패키지는 재배선 구조물; 재배선 구조물 위의 제 1 복수의 메모리 다이; 재배선 구조물 위의 복수의 브리지 다이; 제 1 복수의 메모리 다이 및 복수의 브리지 다이 위의 복수의 로직 다이 - 복수의 브리지 다이 각각은 복수의 로직 다이 중 적어도 2 개를 상호 연결하고, 복수의 로직 다이 중 적어도 2 개의 코너 영역과 오버랩되며, 복수는 로직 다이는 서로 동일함 - ; 및 복수의 로직 다이 위에 본딩된 제 2 복수의 메모리 다이 - 복수의 로직 다이는 제 1 어레이를 형성하고, 제 2 복수의 메모리 다이는 제 2 어레이를 형성함 - 를 포함한다. 일 실시예에 따르면, 제 1 복수의 메모리 다이는 서로 동일하고, 제 2 복수의 메모리 다이는 서로 동일하고, 복수의 로직 다이는 서로 동일하고, 복수의 브리지 다이는 서로 동일하다. 일 실시예에 따르면, 복수의 브리지 다이는 내부에 커패시터를 더 포함한다. 일 실시예에 따르면, 패키지는 제 1 복수의 메모리 다이를 내부에 캡슐화하는 제 1 봉지재; 복수의 로직 다이를 내부에 캡슐화하는 제 2 봉지재 - 복수의 로직 다이는 제 1 봉지재의 상부 표면과 접촉하는 하부 표면을 가짐 - ; 및 제 2 복수의 메모리 다이를 내부에 캡슐화하는 제 3 봉지재를 더 포함한다. 일 실시예에 따르면, 제 3 봉지재는 제 2 봉지재와 물리적으로 접촉한다.
본 개시의 일부 실시예들에 따르면, 패키지는 재구성된 웨이퍼를 포함하고, 재구성된 웨이퍼는 복수의 재배선 라인을 포함하는 재배선 구조물; 재배선 구조물 위에 본딩된 복수의 브리지 다이; 복수의 브리지 다이 위에 본딩된 복수의 로직 다이 - 복수의 브리지 다이 중 적어도 하나가 복수의 로직 다이 중 4 개의 코너 영역에 본딩됨 - ; 및 복수의 로직 다이 위에 본딩된 제 2 복수의 메모리 다이 - 제 2 복수의 메모리 다이는 복수의 로직 다이에 본딩됨 - 를 포함한다. 일 실시예에 따르면, 패키지는 재구성된 웨이퍼에 본딩되는 패키지 컴포넌트를 더 포함한다. 일 실시예에 따르면, 패키지는 패키지 컴포넌트에 본딩되는 소켓을 더 포함한다.
본 개시의 실시예들은 일부 유리한 특징을 갖는다. 중간 계층에는 로직 다이가 있고 상부 계층 및 하부 계층에는 메모리 다이가 있는 3 개의 계층을 포함하는 컴퓨팅 시스템 패키지를 형성함으로써, 로직 다이는 메모리 다이에 대한 최단 경로를 갖는다. 브리지 다이는 이웃하는 로직 다이를 상호 연결하기 위해 형성된다. 로직 다이, 메모리 다이 및 브리지 다이의 어레이의 채택으로 인해 시스템의 확장성은 향상된다. 컴퓨팅 효율성은 향상될 수 있고, 시스템의 대역폭은 증가될 수 있으며, 지연 시간은 감소될 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g는 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 단면도, 사시도, 평면도 및 저면도를 도시한다.
도 2 내지 도 14는 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 형성에서 중간 단계들의 단면도를 도시한다.
도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b 및 도 17c는 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 단면도를 도시한다.
도 18a 및 도 18b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 평면도 및 저면도를 도시한다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 단면도를 도시한다.
도 23은 일부 실시예들에 따른 다이 대 웨이퍼 본딩 공정의 사시도를 도시한다.
도 24는 일부 실시예들에 따른 웨이퍼 대 웨이퍼 본딩 공정의 사시도를 도시한다.
도 25는 일부 실시예들에 따른 브리지 다이의 상호 연결 구조물의 일부를 도시한다.
도 26은 일부 실시예들에 따른 브리지 다이의 커패시터를 도시한다.
도 27은 일부 실시예들에 따른 컴퓨팅 시스템 패키지의 봉지재의 확대도를 도시한다.
도 28은 일부 실시예들에 따른 컴퓨팅 시스템 패키지를 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정한 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
컴퓨팅 시스템 패키지 및 이를 형성하는 방법이 다양한 실시예들에 따라 제공된다. 컴퓨팅 시스템 패키지는 3 개의 계층을 포함할 수 있으며, 중간 계층은 로직 다이를 포함하고, 하부 계층 및 상부 계층은 메모리 다이를 포함한다. 따라서, 로직 다이는 자신이 액세스하는 메모리 다이에 대한 최단 경로를 갖는다. 브리지 다이는 하부 계층에 있고, 로직 다이를 상호 연결하기 위해 사용된다. 따라서, 각각의 로직 다이는 시스템의 복잡성을 증가시키지 않고 다른 로직 다이 및 메모리 다이에 대한 액세스를 최대화했다. 또한, 로직 다이, 메모리 다이 및 브리지 다이 어레이의 채택으로 인해 시스템의 확장성이 향상된다. 이러한 설정으로, 컴퓨팅 효율성이 향상될 수 있고, 시스템의 대역폭이 증가될 수 있으며, 메모리 다이와 로직 다이의 근접성 및 효율적인 레이아웃으로 인해 지연 시간이 감소될 수 있다. 패키지 형성의 중간 단계들은 일부 실시예들에 따라 도시된다. 일부 실시예들의 일부 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 지정하기 위해 사용된다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)의 단면도, 사시도, 평면도 및 저면도를 도시한다. 컴퓨팅 시스템 패키지(100)는 봉지재(130, 132, 134)에 각각 캡슐화된 계층-1, 계층-2 및 계층-3을 포함하는 복수의 계층에 분산된 로직 다이, 메모리 다이 및 브리지 다이를 포함한다. 계층-1은 메모리 다이(MD1) 및 브리지 다이(BD)를 포함할 수 있다. 계층-2는 로직 다이(LD)를 포함할 수 있다. 계층-3은 메모리 다이(MD3)를 포함할 수 있다. 로직 다이(LD)는 컴퓨팅 기능을 수행하고, 로직 다이(LD)는 메모리 다이(MD1 및 MD3)에 액세스한다. 본 개시의 도면에서, 디바이스 다이의 참조 번호는 기호 "LD", 기호 "MD" 또는 기호 "BD"로 시작할 수 있다. 기호 "LD"는 해당 다이가 로직 다이임을 나타내기 위해 사용된다. 기호 "MD1"은 해당 다이가 계층-1의 메모리 다이임을 나타내기 위해 사용되며, 기호 "MD3"는 해당 다이가 계층-3의 메모리 다이임을 나타내기 위해 사용된다. 메모리 다이(MD1 및 MD3)는 집합적으로 메모리 다이(MD)로 지칭된다. 문자 "BD"는 해당 다이가 브리지 다이임을 나타내기 위해 사용된다. 각각의 계층(계층-1, 계층-2 및 계층-3)에서, 로직 다이의 수 및 메모리 다이의 수는 도시된 것보다 많을 수 있다. 3 계층 패키지가 예로서 도시되었지만, 컴퓨팅 시스템 패키지는 4 계층, 5 계층 또는 그 이상과 같은 3 계층 이상을 포함할 수 있고, 추가 계층은 도시된 계층-1 아래에 및/또는 도시된 계층-3 위에 있을 수 있음이 이해된다.
본 개시의 일부 실시예들에 따르면, 로직 다이(LD)는 애플리케이션 프로세서(Application Processor; AP) 다이, 그래픽 처리 장치(Graphics Processing Unit; GPU) 다이, 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Array; FPGA) 다이, 주문형 집적 회로(Application Specific Integrated Circuit; ASIC) 다이, 입력-출력(IO) 다이, 네트워크 처리 장치(Network Processing Unit; NPU) 다이, 텐서 처리 장치(Tensor Processing Unit; TPU) 다이, 인공 지능(Artificial Intelligence; AI) 엔진 다이 등일 수 있다.
본 개시의 일부 실시예들에 따르면, 메모리 다이(MD1 및 MD3)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이, 와이드 I/O 메모리 다이, NAND 메모리 다이, 저항성 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM) 다이, 자기 저항 랜덤 액세스 메모리(Magneto-resistive Random Access Memory; MRAM) 다이, 상 변화 랜덤 액세스 메모리(Phase Change Random Access Memory; PCRAM) 다이 등 또는 기타 유형의 휘발성 또는 비휘발성 메모리 다이를 포함할 수 있다. 메모리 다이는 내부에 제어기를 포함할 수 있거나 포함하지 않을 수 있다. 메모리 다이가 제어기를 포함하지 않는 실시예들에서, 제어기는 로직 다이에 내장될 수 있다. 메모리 다이는 또한 단일 메모리 다이 또는 미리 적층된 메모리 큐브의 형태일 수 있다.
컴퓨팅 시스템 패키지(100)에서, 그리고 가능하면 각각의 계층에서, 상이한 유형의 메모리 다이가 혼합될 수 있다. 예를 들어, 계층-1은 전술한 바와 같은 메모리 다이 중 하나의 유형의 메모리 다이를 채택할 수 있고, 계층-3은 다른 유형의 메모리 다이를 채택할 수 있다. 그러나, 시스템의 확장성을 향상시키고 패키지 두께를 감소시키기 위해, 계층-1의 모든 메모리 다이는 동일한 유형일 수 있고 서로 동일할 수 있으며, 계층-3의 메모리 다이는 동일한 유형일 수 있고 서로 동일할 수 있다(상이한 유형이 혼합된 경우, 해당 계층의 두께는 가장 두꺼운 유형에 의해 결정됨). 계층-2의 로직 다이(LD)는 전술한 것을 포함할 수 있는 상이한 유형의 로직 다이를 포함할 수 있다. 대안적으로, 계층-2의 모든 로직 다이는 동일한 유형일 수 있고 서로 동일할 수 있다.
계층-1은 복수의 메모리 다이(MD1) 및 복수의 브리지 다이(BD)를 포함할 수 있고, 로직 다이, 독립 수동 디바이스 다이 등과 같은 다른 유형의 다이가 있을 수 있거나 없을 수 있다. 계층-2는 복수의 로직 다이(LD)를 포함할 수 있고, 메모리 다이, 브리지 다이, 수동 디바이스 다이 등과 같은 다른 유형의 다이가 있을 수 있거나 없을 수 있다. 계층-3은 복수의 메모리 다이(MD3)를 포함할 수 있고, 로직 다이, 브리지 다이, 수동 디바이스 다이 등과 같은 다른 유형의 다이가 있을 수 있거나 없을 수 있다.
로직 다이(LD), 메모리 다이(MD1/MD3), 브리지 다이(BD) 각각은 실리콘 기판일 수 있는 반도체 기판(20A, 20B, 또는 20C)을 포함할 수 있다. 상호 연결 구조물(22)이 대응하는 반도체 기판(20A/20B/20C) 상에 형성되고, 대응하는 다이의 디바이스를 상호 연결하기 위해 사용된다. 기판 관통 비아(26A 및 26B)가 계층-1 다이 및 계층-2 다이의 대응하는 반도체 기판(20)을 관통하도록 형성될 수 있고, 상부 컴포넌트를 하부 컴포넌트에 상호 연결하기 위해 사용된다. 또한, 전기 커넥터(28)가 다른 디바이스 다이에 본딩하기 위해 형성될 수 있다. 전기 커넥터(28)는 상이한 계층의 다이들 사이의 본딩을 위해 사용되며, 금속 패드, 금속 기둥, 솔더 영역 등일 수 있다. 일부 실시예들에 따르면, 전기 커넥터(28)는 금속 기둥(예컨대, 구리 기둥)이고, 대응하는 표면 유전체 층(30)에 있다. 일부 실시예들에 따르면, 표면 유전체 층(30)은 실리콘 산화물로 형성되거나 이를 포함한다. 다른 실시예들에 따르면, 표면 유전체 층(30)은 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 폴리머를 포함한다. 설명 전반에 걸쳐, 상호 연결 구조물(22)(및 도시되지 않은 트랜지스터와 같은 능동 디바이스)을 갖는 반도체 기판(20)의 면은 전면(또는 "앞면")으로 지칭되고 반대 면은 후면(또는 "뒷면")으로 지칭된다. 따라서, 다이의 어느 면이 서로 본딩되는지에 따라, 본딩은 전면 대 후면 본딩, 전면 대 전면 본딩, 후면 대 후면 본딩일 수 있다. 예를 들어, 도 1a에서, 전면 대 후면 본딩이 채택된다.
다시 도 1a, 도 1f 또는 도 1g를 참조하면, 이웃하는 계층이 직접 금속 대 금속 본딩, 솔더 본딩 또는 하이브리드 본딩을 통해 서로 본딩된다. 하이브리드 본딩에는 유전체 대 유전체가 포함된다(융합 본딩으로도 공지되어 있으며, 여기서 Si-O-Si 본드가 2 개의 본딩된 유전체 층 사이에 형성될 수 있다).
하부 계층-1 다이는 상호 연결 구조물(재배선 구조물)(50)을 가질 수 있다. 재배선 구조물(50)은 유전체 층(54, 108 및 116), RDL(106 및 112), 및 언더 범프 금속(UBM)(114)을 포함할 수 있다. 솔더 영역, 금속 기둥, 마이크로 범프 등을 포함할 수 있는 전기 커넥터(142)가 재배선 구조물(50)의 하부 표면에 형성된다.
도 1b 및 도 1c는 도 1a에 도시된 컴퓨팅 시스템 패키지(100)의 평면도 및 저면도를 각각 도시한다. 컴퓨팅 시스템 패키지(100)의 단면은 도 1a, 도 1f 및 도 1g를 참조하여 찾을 수 있으며, 도 1a는 도 1b 및 도 1c의 기준 단면(1A-1A)을 도시하고, 도 1f는 도 1b 및 도 1c의 기준 단면(1F-1F)을 도시하며, 도 1g는 도 1b 및 도 1c의 기준 단면(1G-1G)을 도시한다. 도 1b에 도시된 바와 같이, 메모리 다이(MD1) 및 브리지 다이(BD)는 로직 다이(LD) 아래에 있기 때문에, 점선으로 도시되어 있다. 일부 실시예들에 따르면, 메모리 다이(MD3)는 어레이로서 배열될 수 있다. 로직 다이(LD)는 어레이로 배열될 수 있다. 브리지 다이(BD)는 어레이로 배열될 수 있고, 메모리 다이(MD1)도 또한 어레이로 배열될 수 있다. 3x3 어레이가 예로서 도시되었지만, 더 큰 어레이가 형성될 수 있다. 어레이로 디바이스 다이를 형성하는 것은 확장성이 높은 유리한 특징을 갖는다. 이것은 더 많은 로직 다이, 메모리 다이 및 브리지 다이를 추가하여 컴퓨팅 능력을 증가시키는 데 특히 유용하다. 후속 단락에서 논의되는 바와 같이, 로직 다이의 협력은 메모리 다이를 공유하고 브리지 다이를 통해 상호 작용함으로써 달성될 수 있으므로, 시스템을 확장하고 컴퓨팅 능력을 증가시키는 것은 디바이스 어레이를 확대함으로써 쉽게 달성될 수 있다.
일부 실시예들에 따르면, 모든 로직 다이(LD)는 서로 동일하다. 대안적인 실시예들에 따르면, 일부 로직 다이(LD)는 서로 동일하고, 또한 서로 동일한 다른 로직 다이(LD)와 상이하다. 예를 들어, 제 1 복수의 로직 다이(LD)는 서로 동일할 수 있고, 제 2 복수의 로직 다이(LD)는 서로 동일할 수 있고, 제 1 복수의 로직 다이(LD)와 상이할 수 있다. 제 1 및 제 2 복수의 로직 다이(LD)는 교번하는 레이아웃으로, 예를 들어, 어레이의 각각의 행 및 열에서 교번하여 배치될 수 있다.
일부 실시예들에 따르면, 각각의 메모리 다이(MD3)는 로직 다이(LD) 중 하나에 본딩되고 이에 의해 신호적으로 액세스된다. 각각의 메모리 다이(MD1)는 2 개의 이웃하는 로직 다이(LD)에 본딩되고 이들에 의해 신호적으로 액세스되며, 이는 또한 도 1g에 도시된다. 이러한 레이아웃으로, 각각의 로직 다이는 라우팅 라인을 사이에 두지 않고 3 개의 메모리 다이에 적접 액세스할 수 있다. 이는 전력 소비와 지연 시간을 증가시키지 않고 로직 다이가 액세스하는 메모리 양을 크게 증가시킨다.
도 1b 및 도 1c를 더욱 참조하면, 각각의 브리지 다이(BD)는 4 개의 로직 다이(LD)에 본딩되고 상호 연결된다. 브리지 다이(BD)는 4 개의 연결된 로직 다이가 서로 상호 통신하는 데 사용된다. 예를 들어, 브리지 다이(BD)는 4 개의 로직 다이(LD)의 각 쌍을 직접 상호 연결하는 도전성 라인을 내부에 포함할 수 있다. 브리지 다이(BD)는 또한 4 개의 로직 다이의 각 쌍 사이에서 신호를 스위칭하기 위한 스위치, 라우터 회로 등을 포함하는 네트워킹 회로(따라서 네트워킹 온 칩 다이일 수 있음)를 포함할 수 있다. 따라서, 브리지 다이(BD)를 통해, 4 개의 로직 다이(LD) 모두가 통합 시스템으로서 기능을 할 수 있다. 더욱이, 각각의 로직 다이(LD)는 4 개의 브리지 다이에 연결되고, 따라서 4 개의 브리지 다이 중 어느 하나에서 다른 것으로 신호를 라우팅할 수 있다. 따라서, 모든 로직 다이(LD)는 통합 컴퓨팅 시스템을 형성하고 병렬 컴퓨팅을 달성하기 위해 (브리지 다이(BD)를 통해) 서로 작동할 수 있다. 도 1b 및 도 1c로부터 생각될 수 있는 바와 같이, 컴퓨팅 시스템 패키지(100)는 로직 다이(LD), 메모리 다이(MD1 및 MD3), 및 브리지 다이(BD)의 어레이를 복제하고 확대함으로써 컴퓨팅 능력을 증가시키도록 확장될 수 있다.
도 1d 및 도 1e는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)의 사시도를 도시하고, 도 1d는 상부 측으로부터의 사시도를 도시하며, 도 1e는 하부 측으로부터의 사시도를 도시한다.
도 1f는 도 1b 및 도 1c에 도시된 기준 단면(1F-1F)을 도시한다. 메모리 다이(MD1)는 도시된 단면에 있지 않기 때문에, 메모리 다이(MD1)는 도 1f에 도시되지 않는다. 동일한 브리지 다이에 연결된 2 개의 로직 다이(LD)가 도시된 반면, 동일한 브리지 다이(BD)에 연결된 다른 2 개의 로직 다이는 도시된 단면에 없기 때문에 도시되지 않는다.
도 25는 로직 다이(LD)를 상호 연결하기 위한 브리징 구조물(34)을 포함하는 브리지 다이(BD)를 개략적으로 도시한다. 일부 실시예들에 따르면, 브리징 구조물(34)은 브리지 다이(BD)의 상호 연결 구조물(22)에 형성된다. 예를 들어, 상호 연결 구조물(22)은 로우-k 유전체 물질을 포함할 수 있는 유전체 층(때때로 금속 간 유전체(Inter-Metal Dielectrics; IMD)라고도 함)을 포함할 수 있다. 브리징 구조물(34)은 상호 연결 구조물(22)의 복수의 금속화 층으로 연장될 수 있는 금속 라인 및 비아를 포함할 수 있다. 금속 라인 및 비아는 상호 연결되어 복수의 전기 경로(36)를 형성하고, 각각의 전기 경로(36)의 대향 단부는 금속 패드, 금속 기둥, 솔더 영역 등을 포함할 수 있는 전기 커넥터(28A)에 연결된다. 로직 다이(LD)는 전기 커넥터(28A)에 본딩되는 전기 커넥터(28B)를 갖는다. 브리징 구조물(34)은 또한 전기 경로 및 스위치(트랜지스터 및 제어 회로와 같은 능동 디바이스를 포함함)를 포함할 수 있는 디지털 스위치, 라우터 등을 포함할 수 있다.
다시 도 1f를 참조하면, 브리지 다이(BD)는 또한 커패시터, 저항기, 인덕터 등과 같은 수동 디바이스(42/43)를 포함할 수 있다. 도 26은 예시적인 브리지 다이(BD)를 도시한다. 일부 실시예들에 따르면, 브리지 다이(BD)는 딥 트렌치 커패시터(42) 및/또는 금속 절연체 금속(Metal-Insulator-Metal; MIM) 커패시터(43)를 포함한다. 딥 트렌치 커패시터(42)는 커패시터 전극(42B) 및 커패시터 전극(42B) 사이의 절연체(42A)를 포함할 수 있으며, 딥 트렌치 커패시터(42)는 반도체 기판(20)에 형성된 트렌치로 연장되어 커패시턴스가 증가될 수 있다. MIM 캐패시터(43)는 캐패시터 전극(43B) 및 캐패시터 전극(43B) 사이의 절연체(43A)를 포함할 수 있으며, 브리지 다이(BD)의 상호 연결 구조물(22)에 형성될 수 있다. 일부 실시예들에 따르면, MIM 커패시터(43) 및 전기 경로(36)(도 25)는 브리지 다이(BD)의 동일한 상호 연결 구조물(22)로 연장된다.
도 1g는 도 1b 및 도 1c에 도시된 기준 단면(1G-1G)을 도시한다. 브리지 다이(BD)가 도시된 단면에 없기 때문에 브리지 다이(BD)는 도 1g에 도시되지 않는다.
도 1a, 도 1f 및 도 1g에 도시된 바와 같이, 관통 비아(26A)가 메모리 다이(MD1) 및 브리지 다이(BD)에 형성되고, 메모리 다이(MD1) 및 브리지 다이(BD)의 반도체 기판(20A)을 관통한다. 관통 비아(26A)는 재배선 구조물(50)을 로직 다이(LD)에 전기적 및 신호적으로 결합하기 위해 사용된다. 도 1f 및 도 1g에 도시된 바와 같이, 관통 비아(120)(몰딩 관통 비아)가 봉지재(130)를 관통하도록 형성되고, 재배선 구조물(50)을 로직 다이(LD)에 전기적 및 신호적으로 결합하기 위해 사용된다.
도 2 내지 도 14는 본 개시의 일부 실시예들에 따른 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g에 도시된 바와 같은 컴퓨팅 시스템 패키지(100)의 형성에서 중간 단계들의 단면도를 도시한다. 일부 실시예들에 따르면, 도 2 내지 도 14에 도시된 바와 같이, 다이를 배치하고 본딩하기 전에 재배선 구조물(50)(도 1a)이 형성되는 RDL-퍼스트("RDL"은 "재배선 라인"을 나타냄) 접근법이 채택된다. 대응하는 공정이 또한 도 28에 도시된 공정 흐름에 개략적으로 반영되어 있다. 대안적인 실시예들에 따르면, 다이가 먼저 배치되고 본딩되고, 그런 다음 재배선 구조물(50)이 형성되는 RDL-라스트 접근법이 채택될 수 있다.
도 2는 캐리어(102) 및 캐리어(102) 상에 형성된 이형 필름(104)을 도시한다. 캐리어(102)는 유리 캐리어, 실리콘 웨이퍼, 유기 캐리어 등일 수 있다. 캐리어(102)는 일부 실시예들에 따라 둥근 평면도 형상을 가질 수 있다. 이형 필름(104)은 폴리머 기반 물질(예컨대, 광열 변환(Light-To-Heat-Conversion; LTHC) 물질)로 형성될 수 있으며, 이는 레이저 빔과 같은 열 전달 방사선 하에서 분해될 수 있으므로, 캐리어(102)는 후속 공정에서 형성될 상부 구조물로부터 디본딩될 수 있다. 본 개시의 일부 실시예들에 따르면, 이형 필름(104)은 캐리어(102) 상에 코팅된 에폭시 기반 열 방출 물질로 형성된다.
도 2 내지 도 5에 도시된 바와 같이, 복수의 유전체 층 및 복수의 RDL이 이형 필름(104) 위에 형성된다. 도 2를 참조하면, 유전체 층(54)이 이형 필름(104) 상에 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체 층(54)은 폴리머로 형성되며, 이는 또한 노광 공정과 현상 공정을 포함한 포토 리소그래피 공정을 사용하여 패턴화될 수 있는 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 감광성 물질일 수 있다.
일부 실시예들에 따라, 재배선 라인(Redistribution Lines; RDL)(106)이 유전체 층(54) 위에 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(202)으로서 도시되어 있다. RDL(106)의 형성은 유전체 층(54) 위에 금속 시드 층(도시되지 않음)을 형성하는 단계, 금속 시드 층 위에 포토 레지스트와 같은 패턴화된 마스크(도시되지 않음)를 형성하는 단계, 및 노출된 시드 층 상에 금속 도금 공정을 수행하는 단계를 포함할 수 있다. 그런 다음, 패턴화된 마스크 및 패턴화된 마스크에 의해 커버된 시드 층의 부분은 제거되어, 도 2에 도시된 바와 같이 RDL(106)을 남긴다. 본 개시의 일부 실시예들에 따르면, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리 기상 증착(Physical Vapor Deposition; PVD) 등의 공정을 사용하여 형성될 수 있다. 도금은, 예를 들어, 전기 화학 도금 공정 또는 무전해 도금 공정을 사용하여 수행될 수 있다.
도 3을 참조하면, 유전체 층(108)이 RDL(106) 상에 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(204)으로서 도시되어 있다. 유전체 층(108)의 하부 표면은 RDL(106) 및 유전체 층(54)의 상부 표면과 접촉한다. 본 개시의 일부 실시예들에 따르면, 유전체 층(108)은 PBO, 폴리이미드, BCB 등과 같은 감광성 물질일 수 있는 폴리머로 형성된다. 대안적으로, 유전체 층(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 무기(non-organic) 유전체 물질을 포함할 수 있다. 그런 다음, 유전체 층(108)은 내부에 개구(110)를 형성하도록 패턴화된다. RDL(106)의 일부 부분은 유전체 층(108)의 개구(110)를 통해 노출된다.
다음으로, 도 4를 참조하면, RDL(106)에 연결하기 위해 RDL(112)이 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(206)으로서 도시되어 있다. RDL(112)은 유전체 층(108) 위의 금속 트레이스(금속 라인)를 포함한다. RDL(112)은 또한 유전체 층(108)의 개구(110)로 연장되는 비아를 포함한다. RDL(112)은 또한 도금 공정을 통해 형성될 수 있으며, 각각의 RDL(112)은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속 물질을 포함한다. 일부 실시예들에 따르면, RDL(112)의 형성은 비아 개구 내로 연장되는 블랭킷 금속 시드 층을 성막하는 단계, 개구가 비아 개구 위에 형성되고 결합되는 제 1 도금 마스크(예컨대, 포토 레지스트)를 형성하고 패턴화하는 단계를 포함할 수 있다. 그런 다음, 비아 개구(110)(도 3)를 완전히 충전하고 유전체 층(108)의 상부 표면보다 더 높은 일부 부분을 갖는 금속 물질을 도금하기 위해 도금 공정이 수행된다. 그런 다음, 제 1 도금 마스크는 제거된다.
금속 시드 층 및 도금된 물질은 동일한 물질 또는 상이한 물질로 형성될 수 있다. RDL(112)의 금속 물질은 구리, 알루미늄, 텅스텐 또는 이들의 합금을 포함하는 금속 또는 금속 합금을 포함할 수 있다. RDL(112)은 RDL 라인(트레이스 또는 트레이스 부분이라고도 함)(112L) 및 비아 부분(비아라고도 함)(112V)을 포함하며, 여기서 트레이스 부분(112L)은 유전체 층(108) 위에 있고, 비아 부분(112V)은 유전체 층(108) 내에 있다. 트레이스 부분(112L) 및 비아 부분(비아라고도 함)(112V)이 동일한 도금 공정으로 형성되기 때문에, 비아(112V)와 대응하는 상부 트레이스 부분(112L) 사이에 구별 가능한 계면이 없다. 또한, 각각의 비아(112V)는 상부 부분이 대응하는 하부 부분보다 더 넓은 테이퍼드 프로파일을 가질 수 있다.
도 4를 더욱 참조하면, 도전성 범프(114)가 RDL(112) 상에 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(208)으로서 도시되어 있다. 도시된 바와 같이 예시적인 실시예들에서 하나의 RDL 층(112)이 도시되었지만, RDL 층(112) 위에 형성되고 전기적으로 연결되는 더 많은 RDL 층이 있을 수 있다는 것이 이해된다. 후속 형성 공정은 디바이스 다이(MD1)(도 7) 및 디바이스 다이(BD)(도 1a)를 본딩하는 본딩 방식과 관련이 있으며, 디바이스 다이가 아래를 향하거나 위를 향하도록 배치되는지 여부 및 솔더 본딩, 직접 금속 대 금속 본딩 또는 하이브리드 본딩이 사용되는지 여부와 관련이 있다. 따라서, 하나의 형성 공정이 예로서 논의되었지만, 다른 형성 공정 및 구조물이 본 개시의 범위 내에 있다.
일부 실시예들에 따르면, 도전성 범프(114)는 제 2 도금 마스크를 사용하여 도금되고, RDL(112)을 도금하기 위한 것과 동일한 금속 시드 층을 사용하여 도금될 수 있다. 도전성 범프(114)는 구리, 니켈, 금 등을 포함할 수 있다. 도전성 범프(114)가 도금된 후, 제 2 도금 마스크는 제거되고, 제 2 도금 마스크 및 도금된 RDL(112)에 의해 이전에 커버되었던 금속 시드 층의 노출된 부분을 제거하기 위해 에칭 공정이 이어진다. 금속 시드 층의 나머지 부분은 또한 RDL(112)의 일부로 간주된다. 따라서, 재배선 구조물(50)이 형성된다.
다음으로, 도 5에 도시된 바와 같이, 유전체 층(116)이 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(210)으로서 도시되어 있다. 도전성 범프(114) 및 유전체 층(116)의 상부 표면을 대등하게 하기 위해 평탄화 공정이 수행될 수 있다. 하이브리드 본딩이 수행될 때, 유전체 층(116)은 실리콘 산화물과 같은 실리콘 함유 유전체 물질을 포함할 수 있다. 대안적인 실시예들에 따르면, 도전성 범프(114)는 유전체 층(116)의 형성 후에 형성될 수 있고, 형성 공정은 하부 RDL(112)을 드러내기 위해 유전체 층(116)에 개구를 형성하는 단계, 및 그런 다음 도전성 범프(114)를 형성하는 단계를 포함할 수 있다. 대응하는 유전체 층(116)은 PBO, 폴리이미드, BCB 등과 같은 유기 물질 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 유전체 물질을 포함할 수 있다. 형성 공정은 또한 금속 시드 층을 형성하는 단계, 도금 마스크를 형성하는 단계, 금속 물질을 도금하는 단계, 도금 마스크를 제거하는 단계, 및 금속 시드 층의 바람직하지 않은 부분을 에칭하는 단계를 포함한다.
다음으로, 도 6에 도시된 바와 같이, 금속 포스트(120)가 형성된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(212)으로서 도시되어 있다. 형성 공정은 금속 시드 층을 형성하는 단계, 금속 시드 층 위에 도금 마스크(도시되지 않음, 포토 레지스트일 수 있음)를 형성하는 단계, 하부 금속 시드 층을 드러내기 위해 도금 마스크를 패턴화하는 단계, 및 도금 마스크의 개구에 금속 물질을 도금하는 단계를 포함할 수 있다. 금속 포스트(120)는 후속적으로 형성되는 캡슐화 물질(몰딩 컴파운드일 수 있음)을 관통할 것이기 때문에 대안적으로 관통 비아 또는 몰딩 관통 비아로 지칭된다. 도금된 금속 물질은 구리 또는 구리 합금일 수 있다. 금속 포스트(120)는 실질적으로 수직 및 직선 에지를 가질 수 있다. 대안적인 실시예들에 따르면, 도전성 범프(114A)는 선행 공정에서 형성되지 않는다. 오히려, 이들은 금속 포스트(120)를 형성하기 위한 것과 동일한 공정으로 형성된다.
도 7은 메모리 다이(MD1) 및 브리지 다이(BD)(도 1a 참조)를 포함하는 계층-1 다이의 배치/부착을 도시한다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(214)으로서 도시되어 있다. 브리지 다이(BD)는 도시되지 않은 단면에 있으므로, 도 7에는 도시되지 않는다. 일부 실시예들에 따르면, 계층-1 다이(MD1 및 BD)는 아래를 향하고, 계층-1 다이(MD1 및 BD)의 전기 커넥터(122)는 도전성 범프(114)에 본딩된다. 대안적인 실시예들에 따르면, 예를 들어, 도 16a, 도 16b 및 도 16c에 도시된 바와 같이, 다이(MD1 및 BD)는 위를 향할 수 있고, 디바이스 다이(MD1 및 BD)의 후면 상의 전기 커넥터가 도전성 범프(114)에 본딩된다.
메모리 다이(MD1) 및 브리지 다이(BD)는 각각의 디바이스 다이의 일부로서 미리 형성된 전기 커넥터(124A)(예컨대, 금속 패드, 금속 범프 등)를 가질 수 있다. 전기 커넥터(124A)는 각각의 다이의 후면 상에 있다. 유전체 층(126A)이 또한 메모리 다이(MD1) 및 브리지 다이(BD)의 후면 상에 형성될 수 있다. 대안적인 실시예들에 따르면, 전기 커넥터(124A)는 메모리 다이(MD1) 및 브리지 다이(BD)에 미리 형성되지 않는다. 오히려, 관통 비아(26A)는 반도체 기판(20)의 상부 표면과 후면 사이의 중간 레벨로 연장되고, 전기 커넥터는 메모리 다이(MD1) 및 브리지 다이(BD)가 캡슐화된 후에 형성되고 도 8에 도시된 공정과 도 9에 도시된 공정 사이에 형성된다.
다음으로, 도 8에 도시된 바와 같이, 계층-1 다이(MD1 및 BD) 및 금속 포스트(120)는 봉지재(130)에 캡슐화된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(216)으로서 도시되어 있다. 봉지재(130)는 이웃하는 관통 비아(120)와 계층-1 다이(MD1 및 BD) 사이의 갭을 충전한다. 봉지재(130)는 몰딩 컴파운드, 몰딩 언더필, 에폭시 및/또는 수지를 포함할 수 있다. 몰딩 컴파운드로 형성되는 경우, 봉지재(130)는 폴리머, 수지, 에폭시 등일 수 있는 기반 물질과 기반 물질 내의 충전제 입자를 포함할 수 있다. 충전제 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있으며, 구형 형상을 가질 수 있다. 또한, 구형 충전제 입자는 복수의 상이한 직경을 가질 수 있다.
그런 다음, 관통 비아(120) 및 계층-1 다이(MD1 및 BD)가 노출될 때까지 봉지재(130)를 얇게 하기 위해 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 단계 또는 기계적 연삭 단계와 같은 평탄화 공정이 수행된다. 평탄화 공정으로 인해, 관통 비아(120)의 상단은 전기 커넥터(124A)(사전 형성된 경우)의 상부 표면과 실질적으로 대등하고(동일 평면에 있음), 봉지재(130)의 상부 표면과 실질적으로 동일 평면에 있다. 설명 전반에 걸쳐, 계층-1 다이 및 봉지재(130)는 집합적으로 재구성된 웨이퍼(131)로 지칭된다.
도 9를 참조하면, 계층-2 다이(LD)가 계층-1 다이(MD1 및 BD) 및 관통 비아(120)에 (및 재구성된 웨이퍼(131)에) 본딩된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(218)으로서 도시되어 있다. 도시된 예시적인 실시예들에서, 계층-2 다이(LD)는 계층-1 다이(MD1 및 BD) 및 관통 비아(120)에 직접 본딩되며, 그 사이에는 RDL이 없다. 대안적인 실시예들에 따르면, 유전체 층 및 RDL을 포함하는 추가적인 팬-아웃 재배선 구조물(도시되지 않음)이 계층-1 다이(MD1 및 BD) 및 관통 비아(120) 상에 형성되고 이에 연결될 수 있으며, 계층-2 다이(LD)는 추가적인 팬-아웃 재배선 구조물에 본딩된다. 계층-1 다이와 유사하게, 전기 커넥터(124B) 및 유전체 층(126B)은 계층-2 다이(LD)에 미리 형성될 수 있거나 계층-2 다이(LD) 위의 또 다른 추가적인 팬-아웃 재배선 구조물에 형성될 수 있다.
도 10은 봉지재(130)와 유사하거나 동일할 수 있는 봉지재(132)에 계층-2 다이(LD)의 캡슐화를 도시한다. 그런 다음, 계층-2 다이(LD) 및 봉지재(132)의 상부 표면을 대등하게 하기 위해 평탄화 공정이 수행된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(220)으로서 도시되어 있다. 설명 전반에 걸쳐, 계층-2 다이(LD) 및 봉지재(132)는 집합적으로 재구성된 웨이퍼(133)로 지칭된다.
도 9 및 도 10에 도시된 예시적인 실시예들에서, 계층-1 다이가 먼저 배치되고 캡슐화되어 재구성된 웨이퍼(131)를 형성하고, 개별 계층-2 다이가 다이 대 웨이퍼 본딩을 통해 재구성된 웨이퍼(131) 상에 배치된다. 다이 대 웨이퍼 본딩 공정의 사시도가 도 23에 도시되어 있으며, 재구성된 웨이퍼(131)는 계층-1 다이(MD1 및 BD) 및 봉지재(130)를 포함한다. 계층-2 다이(LD)는 재구성된 웨이퍼(131) 상에 배치된다. 도 24는 재구성된 웨이퍼(131 및 133)가 모두 미리 형성되고 재구성된 웨이퍼(133)가 웨이퍼 대 웨이퍼 본딩을 통해 재구성된 웨이퍼(131)에 본딩되는 대안적인 실시예를 도시한다. 도 23 및 도 24에 도시된 것과 유사하게, 계층-3 다이(MD3)가 또한 다이 대 웨이퍼 본딩 또는 웨이퍼 대 웨이퍼 본딩을 통해 계층-2 다이에 본딩될 수 있다.
도 11을 참조하면, 계층-3 다이(MD3)는 계층-2 다이(LD)에 (및 재구성된 웨이퍼(133)에) 본딩된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(222)으로서 도시되어 있다. 도시된 예시적인 실시예들에서, 계층-3 다이(MD3)는 계층-2 다이(LD)에 직접 본딩되며, 그 사이에는 RDL이 없다. 대안적인 실시예들에 따르면, 유전체 층 및 RDL을 포함하는 추가적인 팬-아웃 재배선 구조물(도시되지 않음)이 계층-2 다이(LD) 상에 형성되고 이에 연결될 수 있으며, 계층-3 다이(MD3)는 추가적인 팬-아웃 재배선 구조물에 본딩된다.
도 12는 봉지재(130 및/또는 132)와 유사하거나 동일할 수 있는 봉지재(134)에 계층-3 다이(MD3)의 캡슐화를 도시한다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(224)으로서 도시되어 있다. 그런 다음, 계층-3 다이(MD3) 및 봉지재(134)의 상부 표면을 대등하게 하기 위해 평탄화 공정이 수행된다. 계층-3 다이(MD3) 및 봉지재(134)는 집합적으로 재구성된 웨이퍼(135)로 지칭된다. 설명 전반에 걸쳐, 유전체 층(54) 및 상부 구조물을 포함하는 구조물은 재구성된 웨이퍼(100)로 지칭되며, 이는 컴퓨팅 시스템 패키지(100)로도 지칭된다. 다음으로, 재구성된 웨이퍼(100)는, 예를 들어, 이형 필름(104) 상에 레이저 빔을 투영함으로써 이형 필름(104)이 분해되어 캐리어(102)(도 11)로부터 디본딩된다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(226)으로서 도시되어 있다.
도 13은 솔더 영역, 금속 패드, 금속 기둥 또는 이들의 조합을 포함할 수 있는 전기 커넥터(142)의 형성을 도시한다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(228)으로서 도시되어 있다. 형성 공정은 유전체 층(54)에 개구를 형성하는 단계, 및 RDL(106)과 접촉하도록 개구로 연장되는 전기 커넥터(142)를 형성하는 단계를 포함할 수 있다.
도 14는 인쇄 회로 기판, 패키지 기판, 실리콘 인터포저, 유기 인터포저, 전력 모듈, 소켓 등일 수 있거나 이를 포함할 수 있는 패키지 컴포넌트(144)에 재구성된 웨이퍼(100)의 본딩을 도시한다. 각각의 공정은 도 28에 도시된 바와 같이 공정 흐름(200)에서 공정(230)으로서 도시되어 있다. 언더필(146)이 재구성된 웨이퍼(100)와 패키지 컴포넌트(144) 사이의 갭으로 분배된다. 따라서, 패키지(148)가 형성된다. 일부 실시예들에 따르면, 어댑터, 소켓(핀을 삽입하기 위한 핀 구멍을 포함) 등일 수 있는 커넥터(152)가 패키지(148)에 형성될 수 있으며, 예를 들어, 패키지 컴포넌트(144)에 부착될 수 있어 패키지(148)의 회로는 외부 컴포넌트에 전기적으로 연결될 수 있다.
일부 실시예들에 따르면, 절단되지 않은 전체 재구성된 웨이퍼(100)는 패키지 컴포넌트(144)에 본딩되고 결과적인 패키지(148)에 포함된다. 따라서, 패키지(148) 내의 재구성된 웨이퍼(100)는 도 23 및 도 24에 도시된 것과 유사한 둥근 평면도를 가질 수 있다. 대안적인 실시예들에 따르면, 재구성된 웨이퍼(100)는 디바이스 다이 및 도전성 라인이 없는 부분을 제거하기 위해 트리밍되는 반면, 디바이스를 포함하는 부분 및 도전성 라인을 포함하는 부분은 트리밍되지 않는다. 또 다른 대안적인 실시예들에 따르면, 재구성된 웨이퍼(100)는 스크라이브 라인(141)(도 13)을 따라 복수의 동일한 패키지로 절단되고, 각각은 도 13에 도시된 바와 같이 도시된 다수의 디바이스 다이를 모두 포함하고, 동일한 패키지 중 하나가 도 14에서와 같이 패키지를 형성하기 위해 사용된다.
도 27은 도 14의 영역(150)의 확대도를 도시한다. 도 27에 도시된 바와 같이, 봉지재(130)는 기반 물질(130A) 및 기반 물질(130A) 내의 충전제 입자(130B)를 포함한다. 봉지재(132)는 기반 물질(132A) 및 기반 물질(132A) 내의 충전제 입자(132B)를 포함한다. 봉지재(134)는 기반 물질(134A) 및 기반 물질(134A) 내의 충전제 입자(134B)를 포함한다. 봉지재(130)의 하부 표면 상에 평탄화가 수행되지 않기 때문에, 재배선 구조물(50)과 접촉하는 구형 입자(130B)는 둥글고, 둥근 표면은 재배선 구조물(50)과 접촉한다. 봉지재(132)(또는 추가적인 재배선 구조물(있는 경우))와 접촉하는 봉지재(130)의 부분은 도 8에 도시된 단계에서 평탄화되었다. 따라서, 봉지재(130)의 상부 표면에서의 구형 입자(130B)는 평탄화 동안 부분적으로 연마되고, 따라서 실질적으로 평평한 상부 표면을 가질 것이다. 유사하게, 각각의 봉지재(132 및 134)에서, 하부 표면에서의 구형 입자(132B/134B)는 연마되지 않고 구형이며, 상부 표면에서의 구형 입자(132B/134B)는 연마되고, 둥근 하부 표면 및 평평한 상부 표면을 갖는 부분 구형 입자이다.
도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b는 대안적인 실시예들에 따른 컴퓨팅 시스템 패키지(100)의 단면도를 도시한다. 이들 실시예들은 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g(및 도 2 내지 도 13)에 도시된 실시예들과 유사하며, 일부 부분이 수정된다. 따라서, 선행 실시예들에서 제공된 논의는 적용 가능할 때마다 이들 실시예들에도 적용될 수 있다.
도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b 및 도 17c에 도시된 실시예들은 또한 도 1b 및 도 1c의 기준 단면(1A-1A, 1F-1F 및 1G-1G)으로부터 획득될 수 있다.
도 15a, 도 15b 및 도 15c는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 13에서 각각의 메모리 다이(MD1 및 MD3)는 단일 메모리 다이이지만, 도 15a, 도 15b 및 도 15c의 실시예들에서, 메모리 스택(MD1' 및 MD3')이 사용될 수 있으며, 이는 각각 복수의 적층된 메모리 다이(MD1 및 MD3)를 포함한다는 점을 제외하고는 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g의 실시예들(도 13의 구조물일 수도 있음)과 유사하다. 복수의 메모리 다이(MD1)는 내부에 형성된 기판 관통 비아를 통해 상호 연결될 수 있다. 이들 실시예들에 따라, 계층-1 다이, 계층-2 다이 및 계층-3 다이는 아래를 향한다. 계층-3 다이(MD3)는 또한 다이 스택(MD3')의 일부일 수 있다.
도 16a, 도 16b 및 도 16c는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 13에서 계층-1 다이(MD1 및 BD)는 아래를 향하지만, 도 16a, 도 16b 및 도 16c의 실시예들에서, 계층-1 다이(MD1 및 BD)는 위를 향한다는 점을 제외하고는 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g의 실시예들(도 13의 구조물일 수도 있음)과 유사하다. 계층-2 다이(LD) 및 계층-3 다이(MD3)는 여전히 아래를 향한다.
도 17a, 도 17b 및 도 17c는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 15a, 도 15b 및 도 15c에서 메모리 다이(MD1) 및 브리지 다이(BD)는 아래를 향하지만, 도 17a, 도 17b 및 도 17c의 실시예에서, 메모리 다이(MD1) 및 브리지 다이(BD)는 위를 향한다는 점을 제외하고는 도 15a, 도 15b 및 도 15c의 실시예들과 유사하다. 계층-2 다이(LD) 및 계층-3 다이(MD3)는 여전히 아래를 향한다.
도 18a 및 도 18b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)의 평면도 및 저면도를 각각 도시하고, 이들 실시예들은 4 개의 로직 다이를 상호 연결하는 브리지 다이(BD)(BD1로 표시됨) 외에 브리지 다이(BD)(BD2로 표시됨)가 2 개의 이웃하는 로직 다이(LD)를 상호 연결하기 위해 추가될 수 있다는 점을 제외하고는 도 1b 및 도 1c에 도시된 실시예들과 유사하다. 대안적인 실시예들에 따르면, 브리지 다이(BD1)는 형성되지 않고, 브리지 다이(BD2)는 형성된다. 후속 도면 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b에서, 문자 "a"를 포함하는 도면 번호를 가진 도면은 도 18a 및 도 18b의 기준 단면(A-A)으로부터 획득되고, 문자 "b"를 포함하는 도면 번호를 가진 도면은 도 18a 및 도 18b의 기준 단면(B-B)으로부터 획득된다.
도 19a 및 도 19b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 브리지 다이(BD1)로서 4 개의 계층-2 다이(LD)를 상호 연결하기보다는 브리지 다이(BD2)가 추가되고 도시된 브리지 다이(BD2) 각각은 2 개의 계층-2 다이(LD)를 상호 연결한다는 점을 제외하고는 도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f 및 도 1g의 실시예들(도 13의 구조물일 수도 있음)과 유사하다. 계층-1 및 계층-3의 메모리 다이는 단일 메모리 다이이다.
도 20a 및 도 20b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 20a 및 도 20b에서 메모리 다이 스택(MD1' 및 MD3')이 사용된다는 점을 제외하고는 도 19a 및 도 19b의 실시예들과 유사하다.
도 21a 및 도 21b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 19a 및 도 19b에서 계층-1 다이(MD1 및 BD1)는 아래를 향하지만, 도 21a 및 도 21b에서 계층-1 다이(MD1 및 BD1)는 위를 향한다는 점을 제외하고는 도 19a 및 도 19b의 실시예와 유사하다.
도 22a 및 도 22b는 일부 실시예들에 따른 컴퓨팅 시스템 패키지(100)를 도시한다. 이들 실시예들은 도 20a 및 도 20b에서 브리지 다이(BD) 및 메모리 다이 스택(MD1')의 계층-1 다이(MD1)는 아래를 향하지만, 도 22a 및 도 22b에서 브리지 다이(BD) 및 메모리 다이 스택(MD1')의 계층-1 다이(MD1)는 위를 향한다는 점을 제외하고는 도 20a 및 도 20b의 실시예와 유사하다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
재구성된 웨이퍼를 형성하는 단계
를 포함하고,
상기 재구성된 웨이퍼를 형성하는 단계는:
캐리어 위에 재배선 구조물을 형성하는 단계;
상기 재배선 구조물 위에 제 1 복수의 메모리 다이를 본딩하는 단계;
상기 재배선 구조물 위에 복수의 브리지 다이를 본딩하는 단계;
상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계 - 상기 복수의 브리지 다이 각각은 상기 복수의 로직 다이 중 4 개를 상호 연결하고, 상기 복수의 로직 다이 중 4 개의 코너 영역과 오버랩됨 - ; 및
상기 복수의 로직 다이 위에 제 2 복수의 메모리 다이를 본딩하는 단계
를 포함하며,
상기 복수의 로직 다이는 제 1 어레이를 형성하고,
상기 제 2 복수의 메모리 다이는 제 2 어레이를 형성하는 것인, 방법.
실시예 2. 실시예 1에 있어서,
추가 패키지를 형성하기 위해 상기 재구성된 웨이퍼에 패키지 컴포넌트를 본딩하는 단계
를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서,
상기 패키지 컴포넌트가 상기 재구성된 웨이퍼에 본딩될 때, 상기 재구성된 웨이퍼는 상기 제 1 어레이와 상기 제 2 어레이를 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 추가 패키지에 소켓을 부착하는 단계
를 더 포함하고,
상기 소켓이 부착된 후, 상기 재구성된 웨이퍼는 상기 제 1 어레이와 상기 제 2 어레이 둘 다를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이를 제 1 봉지재 내에 캡슐화하는 단계;
상기 복수의 로직 다이를 제 2 봉지재 내에 캡슐화하는 단계; 및
상기 제 2 복수의 메모리 다이를 제 3 봉지재 내에 캡슐화하는 단계
를 더 포함하는 방법.
실시예 6. 실시예 5에 있어서,
상기 재구성된 웨이퍼는 상기 제 1 봉지재와 상기 제 3 봉지재 내에서 로직 다이가 없고, 상기 제 2 봉지재 내에서 메모리 다이가 없는 것인, 방법.
실시예 7. 실시예 5에 있어서,
상기 복수의 로직 다이는 상기 제 1 봉지재의 상부 표면과 물리적으로 접촉하는 하부 표면을 갖는 것인, 방법.
실시예 8. 실시예 5에 있어서,
상기 제 2 봉지재는 상기 제 1 봉지재 위에서 캡슐화되고 상기 제 1 봉지재와 물리적으로 접촉하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제 1 복수의 메모리 다이는 서로 동일하고,
상기 복수의 로직 다이는 서로 동일하며,
상기 제 2 복수의 메모리 다이는 서로 동일한 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 복수의 로직 다이는 하이브리드 본딩을 통해 상기 제 1 복수의 메모리 다이에 본딩되는 것인, 방법.
실시예 11. 실시예 1에 있어서,
상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위에 상기 복수의 로직 다이를 본딩하는 단계는 다이 대 웨이퍼 본딩을 통해 수행되는 것인, 방법.
실시예 12. 실시예 1에 있어서,
상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위에 상기 복수의 로직 다이를 본딩하는 단계는:
제 1 재구성된 웨이퍼를 형성하기 위해 상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이를 캡슐화하는 단계;
제 2 재구성된 웨이퍼를 형성하기 위해 상기 복수의 로직 다이를 캡슐화하는 단계; 및
웨이퍼 대 웨이퍼 본딩을 통해 상기 제 2 재구성된 웨이퍼를 상기 제 1 재구성된 웨이퍼에 본딩하는 단계
를 포함하는 웨이퍼 대 웨이퍼 본딩 공정을 통해 수행되는 것인, 방법.
실시예 13. 패키지에 있어서,
재배선 구조물;
상기 재배선 구조물 위의 제 1 복수의 메모리 다이;
상기 재배선 구조물 위의 복수의 브리지 다이;
상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위의 복수의 로직 다이 - 상기 복수의 브리지 다이 각각은 상기 복수의 로직 다이 중 적어도 2 개를 상호 연결하고, 상기 복수의 로직 다이 중 적어도 2 개의 코너 영역과 오버랩됨 - ; 및
상기 복수의 로직 다이 위에 있고, 상기 복수의 로직 다이에 본딩된 제 2 복수의 메모리 다이
를 포함하고,
상기 복수의 로직 다이는 제 1 어레이를 형성하고,
상기 제 2 복수의 메모리 다이는 제 2 어레이를 형성하는 것인, 패키지.
실시예 14. 실시예 13에 있어서,
상기 제 1 복수의 메모리 다이는 서로 동일하고,
상기 제 2 복수의 메모리 다이는 서로 동일하고,
상기 복수의 로직 다이는 서로 동일하며,
상기 복수의 브리지 다이는 서로 동일한 것인, 패키지.
실시예 15. 실시예 13에 있어서,
상기 복수의 브리지 다이는 내부에 커패시터를 더 포함하는 것인, 패키지.
실시예 16. 실시예 13에 있어서,
상기 제 1 복수의 메모리 다이를 내부에 캡슐화하는 제 1 봉지재;
상기 복수의 로직 다이를 내부에 캡슐화하는 제 2 봉지재 - 상기 복수의 로직 다이는 상기 제 1 봉지재의 상부 표면과 접촉하는 하부 표면을 가짐 - ; 및
상기 제 2 복수의 메모리 다이를 내부에 캡슐화하는 제 3 봉지재
를 더 포함하는 패키지.
실시예 17. 실시예 16에 있어서,
상기 제 3 봉지재는 상기 제 2 봉지재와 물리적으로 접촉하는 것인, 패키지.
실시예 18. 패키지에 있어서,
재구성된 웨이퍼
를 포함하고,
상기 재구성된 웨이퍼는:
복수의 재배선 라인을 포함하는 재배선 구조물;
상기 재배선 구조물 위에 있고 상기 재배선 구조물에 본딩된 복수의 브리지 다이;
상기 복수의 브리지 다이 위에 있고 상기 복수의 브리지 다이에 본딩된 복수의 로직 다이 - 상기 복수의 브리지 다이 중 적어도 하나는 상기 복수의 로직 다이 중 4 개의 로직 다이의 코너 영역에 본딩됨 - ; 및
상기 복수의 로직 다이 위에 있고 상기 복수의 로직 다이에 본딩된 제 2 복수의 메모리 다이
를 포함하며,
상기 제 2 복수의 메모리 다이는 상기 복수의 로직 다이에 본딩된 것인, 패키지.
실시예 19. 실시예 18에 있어서,
상기 재구성된 웨이퍼에 본딩되는 패키지 컴포넌트
를 더 포함하는 패키지.
실시예 20. 실시예 19에 있어서,
상기 패키지 컴포넌트에 본딩되는 소켓
을 더 포함하는 패키지.

Claims (10)

  1. 방법에 있어서,
    재구성된 웨이퍼를 형성하는 단계
    를 포함하고,
    상기 재구성된 웨이퍼를 형성하는 단계는:
    캐리어 위에 재배선 구조물을 형성하는 단계;
    상기 재배선 구조물 위에 제 1 복수의 메모리 다이를 본딩하는 단계;
    상기 재배선 구조물 위에 복수의 브리지 다이를 본딩하는 단계;
    상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위에 복수의 로직 다이를 본딩하는 단계 - 상기 복수의 브리지 다이 각각은 상기 복수의 로직 다이 중 4 개를 상호 연결하고, 상기 복수의 로직 다이 중 4 개의 코너 영역과 오버랩됨 - ; 및
    상기 복수의 로직 다이 위에 제 2 복수의 메모리 다이를 본딩하는 단계
    를 포함하며,
    상기 복수의 로직 다이는 제 1 어레이를 형성하고,
    상기 제 2 복수의 메모리 다이는 제 2 어레이를 형성하는 것인, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위에 상기 복수의 로직 다이를 본딩하는 단계는:
    제 1 재구성된 웨이퍼를 형성하기 위해 상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이를 캡슐화하는 단계;
    제 2 재구성된 웨이퍼를 형성하기 위해 상기 복수의 로직 다이를 캡슐화하는 단계; 및
    웨이퍼 대 웨이퍼 본딩을 통해 상기 제 2 재구성된 웨이퍼를 상기 제 1 재구성된 웨이퍼에 본딩하는 단계
    를 포함하는 웨이퍼 대 웨이퍼 본딩 공정을 통해 수행되는 것인, 방법.
  3. 패키지에 있어서,
    재배선 구조물;
    상기 재배선 구조물 위의 제 1 복수의 메모리 다이;
    상기 재배선 구조물 위의 복수의 브리지 다이;
    상기 제 1 복수의 메모리 다이와 상기 복수의 브리지 다이 위의 복수의 로직 다이 - 상기 복수의 브리지 다이 각각은 상기 복수의 로직 다이 중 적어도 2 개를 상호 연결하고, 상기 복수의 로직 다이 중 적어도 2 개의 코너 영역과 오버랩됨 - ; 및
    상기 복수의 로직 다이 위에 있고, 상기 복수의 로직 다이에 본딩된 제 2 복수의 메모리 다이
    를 포함하고,
    상기 복수의 로직 다이는 제 1 어레이를 형성하고,
    상기 제 2 복수의 메모리 다이는 제 2 어레이를 형성하는 것인, 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 복수의 메모리 다이는 서로 동일하고,
    상기 제 2 복수의 메모리 다이는 서로 동일하고,
    상기 복수의 로직 다이는 서로 동일하며,
    상기 복수의 브리지 다이는 서로 동일한 것인, 패키지.
  5. 제 3 항에 있어서,
    상기 복수의 브리지 다이는 내부에 커패시터를 더 포함하는 것인, 패키지.
  6. 제 3 항에 있어서,
    상기 제 1 복수의 메모리 다이를 내부에 캡슐화하는 제 1 봉지재;
    상기 복수의 로직 다이를 내부에 캡슐화하는 제 2 봉지재 - 상기 복수의 로직 다이는 상기 제 1 봉지재의 상부 표면과 접촉하는 하부 표면을 가짐 - ; 및
    상기 제 2 복수의 메모리 다이를 내부에 캡슐화하는 제 3 봉지재
    를 더 포함하는 패키지.
  7. 제 6 항에 있어서,
    상기 제 3 봉지재는 상기 제 2 봉지재와 물리적으로 접촉하는 것인, 패키지.
  8. 패키지에 있어서,
    재구성된 웨이퍼
    를 포함하고,
    상기 재구성된 웨이퍼는:
    복수의 재배선 라인을 포함하는 재배선 구조물;
    상기 재배선 구조물 위에 있고 상기 재배선 구조물에 본딩된 복수의 브리지 다이;
    상기 복수의 브리지 다이 위에 있고 상기 복수의 브리지 다이에 본딩된 복수의 로직 다이 - 상기 복수의 브리지 다이 중 적어도 하나는 상기 복수의 로직 다이 중 4 개의 로직 다이의 코너 영역에 본딩됨 - ; 및
    상기 복수의 로직 다이 위에 있고 상기 복수의 로직 다이에 본딩된 복수의 메모리 다이
    를 포함하는, 패키지.
  9. 제 8 항에 있어서,
    상기 재구성된 웨이퍼에 본딩되는 패키지 컴포넌트
    를 더 포함하는 패키지.
  10. 제 9 항에 있어서,
    상기 패키지 컴포넌트에 본딩되는 소켓
    을 더 포함하는 패키지.
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