CN219917166U - 半导体封装装置 - Google Patents

Abstract

本申请提出了一种半导体封装装置，包括：导线结构，具有第一表面以及与所述第一表面相对的第二表面；多个第一焊垫，设置在所述第一表面上；多个第二焊垫，设置在所述第二表面上；第一电子元件，电连接于所述第一焊垫；第二电子元件，电连接于所述第二焊垫；沟槽，形成于所述导线结构，并由所述第一表面延伸至所述第二表面；多条迹线，延伸于所述沟槽的内侧，所述迹线分别电连接所述第一焊垫与所述第二焊垫。本申请通过在导线结构上设置沟槽，利用沟槽内侧的迹线来电连接导线结构两侧的电子元件，由于迹线的线宽和线距可以达到精细线路的等级要求，以此可以减少占用布线空间，减少制程，降低成本。

Description

半导体封装装置

技术领域

本申请涉及半导体封装技术领域，具体涉及一种半导体封装装置。

背景技术

参考图1，图1示出了一种FOCoS(Fan-Out Chip on Substrate，扇出型基板上芯片封装)结构。如图1所示的FOCoS结构中，第一芯片91如ASIC(Application SpecificIntegrated Circuit，专用集成电路)芯片与第二芯片92如HBM(High Bandwidth Memory，高带宽存储器)芯片，在RDL(Redistribution Layer，重布线层)93上并排(side by side)设置，通过位于第一芯片91与第二芯片92间隙(gap)下方的RDL 93上的trace(迹线)94彼此通信，然而并排设置使得通讯距离拉长，不利于电性性能。

为此可以改用3D方式设计，将ASIC芯片与HBM芯片在垂直方向上堆叠设置。参考图2，图2示出了一种堆叠设计的封装结构。如图2所示，RDL 81设置在ASIC芯片82与HBM芯片83之间，RDL 81内形成有由至少两层通孔(Via)纵向堆叠、电性连接而成的堆叠通孔(stacking Via)84，ASIC芯片82与HBM芯片83通过RDL 81内的堆叠通孔84直上直下通讯，以此可以缩短通讯距离。但是，目前通孔因受到深宽比(aspect ratio，AR)的限制，无法达到精细线路(fine line)的等级要求，因此，堆叠通孔84会占用布线空间，影响布线设计，并且堆叠通孔84是由多层通孔堆叠而成，需要多道制程，成本较高。

实用新型内容

本申请的目的是提出一种半导体封装装置，用于解决FOCoS结构中的堆叠通孔无法达到精细线路等级要求及其延伸的技术问题。

为实现上述目的，本申请采用如下技术方案：一种半导体封装装置，包括：导线结构，具有第一表面以及与所述第一表面相对的第二表面；多个第一焊垫，设置在所述第一表面上；多个第二焊垫，设置在所述第二表面上；第一电子元件，电连接于所述第一焊垫；第二电子元件，电连接于所述第二焊垫；沟槽，形成于所述导线结构，并由所述第一表面延伸至所述第二表面；多条迹线，延伸于所述沟槽的内侧，所述迹线分别电连接所述第一焊垫与所述第二焊垫。

在一些可选的实施方式中，所述导线结构包括多个供所述沟槽贯穿的介电层。

在一些可选的实施方式中，所述导线结构还包括多个接触所述介电层的电路层，所述沟槽与所述电路层在水平方向上重叠。

在一些可选的实施方式中，所述导线结构包括多个内通孔，所述沟槽与所述内通孔在水平方向上重叠，所述内通孔的宽度大于所述迹线的宽度。

在一些可选的实施方式中，所述内通孔的厚度大于所述迹线的厚度。

在一些可选的实施方式中，所述第一电子元件与所述第二电子元件在第一水平方向上具有间隙，所述沟槽设置于所述间隙中。

在一些可选的实施方式中，所述沟槽在第二水平方向上延伸，所述第二水平方向实质垂直于所述第一水平方向。

在一些可选的实施方式中，多条所述迹线在所述沟槽的内侧沿着所述第二水平方向排列设置。

在一些可选的实施方式中，多条所述迹线的宽度不完全相同。

在一些可选的实施方式中，在一些可选的实施方式中，所述沟槽具有开口以及与所述开口相对的底部，所述开口露出于所述第一表面，所述开口的宽度大于底部的宽度。

为了解决FOCoS结构若以3D方式设计，堆叠通孔会因深宽比限制无法达到精细线路等级要求，导致占用布线空间，需要多道制程，成本较高的技术问题，本申请提出了一种半导体封装装置。本申请通过将第一电子元件与第二电子元件分别设置在导线结构的第一表面与第二表面，并在导线结构上设置从第一表面延伸至第二表面的沟槽，利用沟槽内侧延伸的迹线来电连接第一电子元件与第二电子元件，由于迹线的线宽和线距均最小可以达到2微米或以下，达到精细线路(fine line)的等级要求，以此可以减少占用布线空间，减少制程，降低成本，解决如上所述的技术问题。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是现有的一种FOCoS结构的纵向截面结构示意图；

图2是现有的一种堆叠设计的封装结构的纵向截面结构示意图；

图3是根据本申请一个实施例的半导体封装装置3a的纵向截面结构示意图；

图4是图3所示的半导体封装装置3a的部分结构的纵向截面结构示意图；

图5是图4中所示的沟槽所在区域的俯视结构示意图；

图6是图4和图5中所示的沟槽部分的立体示意图；

图7是图5中所示的沟槽部分的局部放大示意图；

图8是根据本申请一个实施例的半导体封装装置8a的纵向截面结构示意图；

图9是根据本申请一个实施例的半导体封装装置9a的纵向截面结构示意图；

图10是根据本申请一个实施例的半导体封装装置10a的纵向截面结构示意图；

图11是根据本申请一个实施例的半导体封装装置11a的纵向截面结构示意图；

图12是根据本申请一个实施例的半导体封装装置的沟槽所在区域的俯视结构示意图；

图13是根据本申请一个实施例的半导体封装装置的沟槽所在区域的俯视结构示意图；

图14-42是根据本申请一个实施例的半导体封装装置的制造步骤的示意图。

附图标记/符号说明：

10-导线结构；101-第一表面；102-第二表面；103-介电层；104-电路层；1041-第一电路层；1042-第二电路层；105-内通孔；11-第一焊垫；12-第二焊垫；13-第一电子元件；14-第二电子元件；15-沟槽；151-内侧壁；152-迹线；16-微凸块；17-第三电子元件；18-封装材；19-电连接件；20-底部填充料；21-打线；22-第三焊垫；24-第四电子元件；30-载体；31-金属层；32-种子层；33-光刻胶；f1-第一水平方向；f2-第二水平方向；d1-开口的宽度；d2-底部的宽度；θ-倾斜角度。

具体实施方式

下面结合附图和实施例对说明本申请的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本申请所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明创造，而非对该发明创造的限定。另外，为了便于描述，附图中仅示出了与有关发明创造相关的部分。

应容易理解，本申请中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。

此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90°或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。

本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。例如，基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。

本文中使用的术语“基板(substrate)”是指在其上添加后续材料层的材料。基板本身可以被图案化。添加到基板顶部的材料可以被图案化或可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、碳化硅、氮化镓、锗、砷化镓、磷化铟等。可替选地，基板可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶片等。进一步可替选地，基板可以具有在其中形成的半导体装置或电路。

如本文中所使用的术语“实质上”、“实质的”、“大约”及“约”用于指示和解释较小变化。举例而言，当结合数值使用时，上述术语可指小于或等于相应数值±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的变化范围。作为另一实施例，膜或层的厚度「实质上均一」可指膜或层的平均厚度小于或等于±10％的标准差，比如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的标准差。术语「实质上共面」可指沿同一平面处于50μm内(诸如沿同一平面处于40μm内、30μm内、20μm内、10μm内或1μm内)的两个表面。若例如两个组件重叠或在200μm内、150μm内、100μm内、50μm内、40μm内、30μm内、20μm内、10μm内或1μm内重叠，则两个组件可认为为“实质上对准”。若两个表面或组件之间的角度为例如90°±10°(诸如±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，则两个表面或组件可视为“实质上垂直」。当结合事件或情形使用时，术语“实质上”、“实质的”、“大约”及“约”可指事件或情形精确发生的情况以及事件或情形极近似发生的情况。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本申请可实施的范畴。

还需要说明的是，本申请的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

参考图3至图7，图3是根据本申请一个实施例的半导体封装装置3a的纵向截面结构示意图，图4是图3所示的半导体封装装置3a的部分结构的纵向截面结构示意图，图5是图4中所示的沟槽所在区域的俯视结构示意图，图6是图4和图5中所示的沟槽部分的立体示意图，图7是图5中所示的沟槽部分的局部放大示意图。

如图3至图7所示，本申请实施例的半导体封装装置3a包括：

导线结构10，具有第一表面101以及与第一表面101相对的第二表面102；

多个第一焊垫11，设置在第一表面101上；

多个第二焊垫12，设置在第二表面102上；

第一电子元件13，电连接于第一焊垫11；

第二电子元件14，电连接于第二焊垫12；

沟槽15，形成于导线结构10上，并由第一表面101延伸至第二表面102；

多条迹线152，延伸于沟槽15的内侧，迹线152分别电连接第一焊垫11与第二焊垫12。

这里，导线结构10可以是重布线层(Redistribution Layer，RDL)，它可以包括多个(至少两个)介电层103和多个(至少两个)接触介电层103的电路层104，介电层103和电路层104间隔设置，它还可以包括多个内通孔105，内通孔105穿过介电层103以电连接不同的电路层104。导线结构10中的电路层104可以是满足精细线路等级要求的电路层104，其线宽和线距最小均可以达到2微米或以下。为便于说明，将位于第一表面101的电路层104称为第一电路层1041，将位于第二表面102的电路层104称为第二电路层1042。

这里，第一焊垫11可以与第一电路层1041电连接；第二焊垫12可以与第二电路层1042电连接。在一些可选的实施方式中，第一电子元件13可以靠近第一表面101及第一焊垫11设置，第二电子元件14可以靠近第二表面102及第二焊垫12设置。

这里，第一电子元件13和第二电子元件14可以是各种类型、各种功能的芯片(chip)，例如可以是实现逻辑功能的ASIC(Application Specific Integrated Circuit，专用集成电路)芯片和实现存储功能的HBM(High Bandwidth Memory，高带宽存储器)芯片。

这里，沟槽15是从导线结构10的第一表面101向内凹陷的槽，其开口露出于(或者说朝向)第一表面101，其与开口相对的底部延伸至第二表面102。

这里，迹线152形成于沟槽15内侧，具体为沟槽15的内侧壁151上。迹线152可作为桥接线路，用于沟通连接位于第一表面101的第一焊垫11和位于第二表面102的第二焊垫12。

这里，迹线152可以采用电镀工艺形成，其材料可以为以下材料中至少一种：石墨烯、Au(金)、Ag(银)、Cu(铜)、Al(铝)、Ni(镍)、Ti(钛)、焊料、Pd(钯)、Pt(铂)及其合金。

本申请实施例中，内侧设有迹线152的沟槽15，可用于沟通位于导线结构10两侧的第一电子元件13与第二电子元件14，起到类似于一般通孔(Via)的功效，但是一般通孔只能提供一条导电路径且不能满足精细线路的要求，而本申请实施例的沟槽15可以设置多条彼此分隔开的迹线152来提供多条导电路径，且迹线152的线宽最小可以达到2微米以下且间距最小可以达到2微米以下，满足精细线路的等级要求。以此，可以减少占用布线空间，减少制程，降低成本。

在一些可选的实施方式中，迹线152的一端可以延伸至第一表面101以电连接第一焊垫11，另一端可以延伸至第二表面102以电连接第二焊垫12。

在另外一些可选的实施方式中，迹线152的一端可以电连接第一电路层1041，通过第一电路层1041电连接第一焊垫11；另一端可以电连接第二电路层1042，通过第二电路层1042电连接第二焊垫12。

在一些可选的实施方式中，沟槽15贯穿多个介电层103，例如贯穿导线结构10中全部的介电层103。

在一些可选的实施方式中，沟槽15贯穿多个电路层104，例如贯穿导线结构10中全部的电路层104。

在一些可选的实施方式中，沟槽15的内侧壁151为倾斜面，以此，有助于在内侧壁151上制作迹线152。

在一些可选的实施方式中，沟槽15具有相对的两个内侧壁151，迹线152可以仅形成在一侧的内侧壁151上，另一侧的内侧壁151上可以不设置迹线。但另一些可选的实施方式中，两个相对侧的内侧壁151上可以分别都形成有迹线152。

在一些可选的实施方式中，沟槽15的开口的宽度d1大于底部的宽度d2。示例性的，沟槽15的纵向截面可以呈梯形。由于沟槽15是从第一表面101向第二表面102方向加工，通过使宽度d1大于宽度d2，以此有助于沟槽15的加工制造。

在一些可选的实施方式中，沟槽15与电路层104在水平方向上重叠，即，从水平方向上看，沟槽15与电路层104的投影重叠。

在一些可选的实施方式中，沟槽15可以与内通孔105在水平方向上重叠，而且内通孔105的宽度可以大于迹线152的宽度。

在一些可选的实施方式中，迹线152的线宽最小可以达到2微米以下，线距最小可以达到2微米以下，从而达到精细线路(fine line)的等级要求。

在一些可选的实施方式中，内通孔105的厚度可以大于迹线的厚度。

在一些可选的实施方式中，第一电子元件13与第二电子元件14可以沿第一水平方向f1排列设置，且第一电子元件13与第二电子元件14间在第一水平方向f1上可以具有间隙，沟槽15沿着第一电子元件13与第二电子元件14的间隙设置，第一电子元件13与第二电子元件14可以分别位于沟槽15的两侧。

在一些可选的实施方式中，如图5所示，沟槽15可以在不同于第一水平方向f1的第二水平方向f2上延伸其长度，其中，第二水平方向f2可以垂直于第一水平方向f1。

在一些可选的实施方式中，如图5和图6所示，多条迹线152可以在沟槽15的内侧壁151上沿着第二水平方向f2排列设置。

在一些可选的实施方式中，多条迹线152的宽度可以完全相同，也可以不完全相同。

在一些可选的实施方式中，如图7所示，可以有至少一条迹线152用来实现第一表面101上不同的第一焊垫11之间或者与其它线路之间的连接，即图中“T-T(Top-Top)”所指向的迹线152；可以有至少一条迹线152用来实现第二表面102上不同的第二焊垫12之间或者与其它线路之间的连接，即图中“D-D(Down-Down)”所指向的迹线152；可以有至少一条迹线152用来实现沟槽15左侧的第一焊垫11、第二焊垫12及其线路之间的相互连接，即图中“L-L(Left-Left)”所指向的迹线152；可以有至少一条迹线152用来实现沟槽15左侧的第一焊垫11、第二焊垫12或其它线路与右侧的第一焊垫11、第二焊垫12或其它线路之间的相互连接，即图中“L-R(Left-Right)”所指向的迹线152；也可以有至少一条迹线152用来实现沟槽15右侧的第一焊垫11、第二焊垫12及其线路之间的相互连接，可以用“R-R(Right-Right)”表示(图中未示出)。

在一些可选的实施方式中，如图3所示，还可以包括至少一个第三电子元件17，设置于第一表面101。

在一些可选的实施方式中，第一电子元件13、第二电子元件14和第三电子元件17(如果包括)，可通过微凸块(μbump，Micro Bump)16电性连接至导线结构10。微凸块16例如可以为Solder(焊料)。

在一些可选的实施方式中，还可以包括封装材18，封装材18可以将位于第一表面101上的第一电子元件13和第三电子元件17及它们底部的微凸块16包覆在内。封装材18还可以填充到沟槽15中，对迹线152进行保护和支撑。封装材18可以采用各种模封材料(Molding Compound)形成。

在一些可选的实施方式中，还可以包括电连接件19，设置于导线结构10的第二表面102，电连接至第二表面102所设置的第三焊垫22上。电连接件19可以配置成连接外部装置，例如基板或印制电路板等。电连接件19例如可以为焊球(Solder ball)。

在一些可选的实施方式中，还可以包括底部填充料20，填充于第二电子元件14和导线结构10的第二表面102之间。底部填充料20的作用可包括填充间隙，包覆和保护微凸块16，以及提高连接强度等。在其它一些可选的实施方式中，第一电子元件13与导线结构10之间，以及第三电子元件17与导线结构10之间，也可以填充有底部填充料20。

在一些可选的实施方式中，本申请实施例中一些组件的尺寸如下：

导线结构10中，介电层103的厚度约为2～10微米，电路层104的线宽和线距均在数十纳米到数百微米之间；

沟槽15的深度约为数微米到数十微米，沟槽15的宽度(d1或d2)约为数微米到数十微米，沟槽15的长度(第二方向f2上)约为数微米到数百微米；

迹线152的长度约为数十微米到数百微米；

沟槽15的宽度(d1或d2)与沟槽15的深度的比值约为0.01-1000；

迹线152的长度与沟槽15的深度的比值约为0.01以上，例如0.01-1；

沟槽15的内侧壁151的倾斜角度θ(见图4)约为30度到80度。

在一些可选的实施方式中，本申请实施例中的介电层103、封装材18和底部填充料20等非导电材料，可选用自PI(Polyimide，聚酰亚胺)、环氧树脂、ABF(Ajinomoto Build-upFilm，味之素堆积膜)、聚丙烯或/和丙烯酸树脂等。

在一些可选的实施方式中，本申请实施例中的电路层104、迹线152、打线21、微凸块16、第一焊垫11、第二焊垫12和第三焊垫22等导电材料，可以选用自以下材料：石墨烯、Au(金)、Ag(银)、Cu(铜)、Al(铝)、Ni(镍)、Ti(钛)、焊料、Pd(钯)、Pt(铂)及其合金等。

以上，本申请提出了一种半导体封装装置。本申请通过在导线结构10上设置沟槽15，利用沟槽15内侧的迹线152来电连接导线结构10两侧的第一电子元件13与第二电子元件14，由于迹线152通过电镀工艺制成，其线宽和线距最小可以均达到2微米或以下，达到精细线路(fine line)的等级要求，以此可以减少占用布线空间，减少制程，降低成本。

本申请实施例可应用于3D堆叠结构，将堆叠的电子元件通过沟槽15电性连接，利用沟槽15内达到精细线路等级要求的迹线152达成高速运算效果，实现良好的性能。

本申请实施的半导体封装装置，在高密度I/O(输入/输出)、小型化和低成本方向具有优势。它的导线结构10可以为较薄的重布线层，从而使得整个装置的厚度更薄。它整体上可按照晶圆(或面板)级别制造，成本更低。它的沟槽15提供了最短的迹线152作为桥接线路，具有较低的电阻，可实现更高的电性能。

参考图8，图8是根据本申请一个实施例的半导体封装装置8a的纵向截面结构示意图。图8所示的半导体封装置8a类似于图3所示的半导体封装装置3a，不同之处在于：

半导体封装置8a中，还可以包括至少一个第四电子元件24，第四电子元件24设置于第二表面102。

在一些可选的实施方式中，第四电子元件24可通过微凸块(μbump，Micro Bump)16电性连接至导线结构10。

参考图9，图9是根据本申请一个实施例的半导体封装装置9a的纵向截面结构示意图。图9所示的半导体封装置9a类似于图3所示的半导体封装装置3a，不同之处在于：

半导体封装装置9a中，第二电子元件14与第一电子元件13设置在沟槽15的同一侧。

其中，在垂直方向上，第二电子元件14与第一电子元件13可以有重叠。

参考图10，图10是根据本申请一个实施例的半导体封装装置10a的纵向截面结构示意图。图10所示的半导体封装置8a类似于图3所示的半导体封装装置3a，不同之处在于：

半导体封装装置10a中，第三电子元件17通过打线21电连接至导线结构10，具体为电连接至第一表面101的第一电路层1041。打线21又称为接合线或键合引线，它是利用键合材料(例如金、银、铜、铝、钯、铂、镍及其合金等)制成的细导线，用来在引线键合(WireBonding)制程中，实现芯片与其它部件间的电连接。

在一些可选的实施方式中，第三电子元件17可通过粘着材料结合在导线结构10的第一表面101上。粘着材料包括但不限于为非导电胶。

参考图11，图11是根据本申请一个实施例的半导体封装装置11a的纵向截面结构示意图。图11所示的半导体封装置11a类似于图10所示的半导体封装装置10a，不同之处在于：

半导体封装装置11a中，第二电子元件14也通过打线21电连接至导线结构10，具体为电连接至第二表面102的第二电路层1042。

可以理解，在进一步的实施方式中，第一电子元件13也可以通过打线21电连接至导线结构10，具体为电连接至第一表面101的第一电路层1041。

参考图12，图12是根据本申请一个实施例的半导体封装装置的沟槽所在区域的俯视结构示意图。

如图12所示，在一些可选的实施方式中，沟槽15在第二水平方向f2上可以延伸更长的长度，沟槽15的两端分别接近导线结构10的两个相对的侧边，沟槽15内可以设置更多的迹线152，以此实现更多数量的连接。

参考图13，图13是根据本申请一个实施例的半导体封装装置的沟槽所在区域的俯视结构示意图。

如图13所示，在一些可选的实施方式中，导线结构10上可以设置有至少两个沟槽15，以实现更多数量的连接。

在一些可选的实施方式中，沟槽15可以沿第二水平方向f2排列设置。

在其它一些可选的实施方式中，沟槽15也可以沿其它方向排列设置。

参考图14至图42，图14至图42是根据本申请一个实施例的半导体封装装置的制造步骤的示意图。如图14至图42所示，本申请实施例的半导体封装装置的制造步骤可包括：

步骤1，参考图14，提供一载体30，于载体30上开始制作。首先，在载体30上设置一个金属层31，以及，通过在金属层31上制作一个种子层32来增加金属厚度，以利于后续的电镀步骤。

步骤2，参考图15-17，如图15在种子层32上涂布一层光刻胶33，进行光刻和曝光以及显影，使光刻胶33定义出电镀区域，接着如图16于光刻胶33定义的电镀区域进行电镀，形成一个电路层104(即第二电路层1042)，然后如图17移除光刻胶33。

步骤3，参考图18-19，如图18于形成的电路层104上，以各种层压或涂布工艺设置一个介电层103，接着对介电层103进行光刻和曝光以及显影，然后如图19在介电层103上形成内通孔105，并制作一个种子层32。

步骤4，参考图20-22，如图20在种子层32上涂布一层光刻胶33，并进行光刻和曝光以及显影，使光刻胶33定义出电镀区域，接着如图21于光刻胶33定义的电镀区域(包括内通孔105)进行电镀，形成下一个电路层104，并将内通孔105金属化，然后如图22移除光刻胶33。

步骤5，参考图23，通过重复至少一轮上述步骤3-4，可以继续叠加更多的介电层103和电路层104，最后再在最上层设置一个介电层103，即形成导线结构10。

步骤6，参考图23-24，如图23对形成的导线结构10的顶层的介电层103进行光刻和曝光以及显影，接着如图24在导线结构10的顶层形成所需要的内通孔105。以及，通过各种钻孔工艺(例如激光钻孔或干蚀刻或湿蚀刻)，形成从导线结构10的第一表面101延伸至第二表面102的沟槽15。然后制作覆盖导线结构10上表面、内通孔105内侧，以及沟槽15内侧的种子层32。

步骤7，参考图25-27，如图25在种子层32上涂布一层光刻胶33，并进行光刻和曝光以及显影，使光刻胶33定义出电镀区域。接着，如图26于光刻胶33定义的电镀区域(包括内通孔105)进行电镀，以形成下一个电路层104(即第一电路层1041)，并将内通孔105金属化，并在沟槽15内侧形成迹线152。然后如图27移除光刻胶33，并通过蚀刻去除多余的种子层32。

步骤8，参考图28-31，如图28在导线结构10上制作一个覆盖其第一表面101的种子层32，然后如图29在种子层32上涂布一层光刻胶33，并进行光刻和曝光以及显影，使光刻胶33定义出电镀区域。接着如图30于光刻胶33定义的电镀区域(包括内通孔105)进行电镀，以形成多个第一焊垫11，然后如图31移除光刻胶33，并通过蚀刻去除多余的种子层32。

步骤9，参考图32，进行芯片键合，将第一电子元件13和第三电子元件17通过微凸块16电连接至导线结构10上的第一焊垫11上。

步骤10，参考图33-34，如图33进行模封，形成包覆第一电子元件13和第三电子元件17的封装材18，然后如图34移除载体30，此时导线结构10由封装材18支撑。

步骤11，参考图35-37，如图35进行翻转使导线结构10的第二表面102朝上，于第二表面102上设置一层光刻胶33，并对光刻胶33进行光刻、曝光以及显影，如图36使光刻胶33定义出蚀刻区域。接着，于光刻胶33定义出的蚀刻区域，利用化学药水对金属层31进行蚀刻，以如图37形成多个第二焊垫12和多个第三焊垫22。

步骤12，参考图38-39，如图38进行芯片键合，将第二电子元件14通过微凸块16电连接至导线结构10上的第二焊垫12上，并如图39将第二电子元件14和导线结构10之间的间隙用底部填充料20填充。此时，分别位于导线结构10两侧的第一电子元件13和第二电子元件14通过沟槽15内侧的迹线152彼此电性连接。

步骤13，参考图40，进行植球，将电连接件19电连接到第三焊垫22上。

步骤14，参考图41-42，如图41进行切单，制得如图42所示的本申请实施例的半导体封装装置。

尽管已参考本申请的特定实施例描述并说明本申请，但这些描述和说明并不限制本申请。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本申请的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本申请中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本申请的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本申请的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本申请的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本申请。

Claims (10)

1.一种半导体封装装置，其特征在于，包括：

导线结构，具有第一表面以及与所述第一表面相对的第二表面；

多个第一焊垫，设置在所述第一表面上；

多个第二焊垫，设置在所述第二表面上；

第一电子元件，电连接于所述第一焊垫；

第二电子元件，电连接于所述第二焊垫；

沟槽，形成于所述导线结构，并由所述第一表面延伸至所述第二表面；

多条迹线，延伸于所述沟槽的内侧，所述迹线分别电连接所述第一焊垫与所述第二焊垫。

2.根据权利要求1所述的半导体封装装置，其特征在于，所述导线结构包括多个供所述沟槽贯穿的介电层。

3.根据权利要求2所述的半导体封装装置，其特征在于，所述导线结构还包括多个接触所述介电层的电路层，所述沟槽与所述电路层在水平方向上重叠。

4.根据权利要求1所述的半导体封装装置，其特征在于，所述导线结构包括多个内通孔，所述沟槽与所述内通孔在水平方向上重叠，所述内通孔的宽度大于所述迹线的宽度。

5.根据权利要求4所述的半导体封装装置，其特征在于，所述内通孔的厚度大于所述迹线的厚度。

6.根据权利要求1所述的半导体封装装置，其特征在于，所述第一电子元件与所述第二电子元件在第一水平方向上具有间隙，所述沟槽设置于所述间隙中。

7.根据权利要求6所述的半导体封装装置，其特征在于，所述沟槽在第二水平方向上延伸，所述第二水平方向实质垂直于所述第一水平方向。

8.根据权利要求7所述的半导体封装装置，其特征在于，多条所述迹线在所述沟槽的内侧沿着所述第二水平方向排列设置。

9.根据权利要求1所述的半导体封装装置，其特征在于，多条所述迹线的宽度不完全相同。

10.根据权利要求1所述的半导体封装装置，其特征在于，所述沟槽具有开口以及与所述开口相对的底部，所述开口露出于所述第一表面，所述开口的宽度大于底部的宽度。