CN205542764U - 封装结构及其中介板 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title abstract description 7
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 238000005538 encapsulation Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 28
- 239000010703 silicon Substances 0.000 abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 238000000034 method Methods 0.000 abstract description 12
- 238000012545 processing Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 abstract 2
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 238000011068 loading method Methods 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 150000003376 silicon Chemical class 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000084 colloidal system Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 241000218202 Coptis Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000005030 aluminium foil Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- -1 circuit boards Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
一种封装结构及其中介板，该中介板包括：一封装层、以及嵌埋于该封装层中并外露于该封装层的多个导线体，以通过简易的现有打线接合方式制作该导线体，故相比于现有硅中介板的制程，本实用新型的中介板能大幅降低制作成本。
Description
技术领域
本实用新型有关一种封装结构，尤其是关于一种应用打线技术的封装结构及其中介板。
背景技术
目前应用于芯片封装领域的技术繁多，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi－Chip Module，简称MCM)等覆晶型态的封装模组、或将芯片立体堆迭化整合为三维积体电路(3D IC)芯片堆迭技术等。
图1A至图1C为现有2.5D及/或3D半导体封装件1的制法的剖面示意图。
如图1A所示，提供一硅基板10’，且形成多个穿孔100a于该硅基板10’上。
如图1B所示，先形成绝缘材100b于该些穿孔100a的孔壁上，并填充金属材于该些穿孔100a中，再形成一线路重布结构(Redistribution layer，简称RDL)15于该硅基板10’上，以形成具有导电硅穿孔(Through-silicon via，简称TSV)100的硅中介板(Siliconinterposer)10。
如图1C所示，将一半导体芯片11以其间距较小的电极垫110通过多个焊锡凸块13采用覆晶方式电性结合该导电硅穿孔100，再以底胶12包覆该些焊锡凸块13。接着，形成封装胶体16于该硅中介板10上，以覆盖该半导体芯片11。之后，于该线路重布结构15上通过多个焊球17电性结合一封装基板18之间距较大的焊垫180，并以底胶14包覆该些焊球17。
然而，现有2.5D及/或3D半导体封装件1的制法中，于制作该硅中介板10时，该导电硅穿孔100的制造方法需于该硅基板10’上挖孔(即通过曝光显影蚀刻等图案化制程而形成该些穿孔100a)及金属填孔，致使整体制程的制作成本提高，且制作时间耗时(因前述步骤流程冗长，特别是蚀刻该硅基板10’以形成该些穿孔100a)，以致于最终产品的成本及价格难以降低。
此外，该导电硅穿孔100的端面宽度D极大，且该导电硅穿孔100的端面是作为外接点，故当该外接点的数量增加时，该导电硅穿孔100之间的间距需缩小，因而于回焊该焊锡凸块13时，各该焊锡凸块13之间容易发生桥接(bridge)问题。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
实用新型内容
鉴于上述现有技术的种种缺失，本实用新型提供一种中介板，包括：一封装层；以及多个导线体，其嵌埋于该封装层中，且各具有外露于该封装层的相对的球端与线端。
本实用新型还提供一种封装结构，其包括：一封装层；至少一电子元件，其嵌埋于该封装层中；多个导线体，其嵌埋于该封装层中，且各具有外露于该封装层的相对的球端与线端；以及一线路层，其形成于该封装层上并电性连接各该导线体。
前述的封装结构中，该电子元件上设有多个位于该封装层中并外露于该封装层的导电元件。例如，该导电元件包含钉状线与包覆该钉状线的焊锡凸块。
前述的封装结构中，该线路层与该封装层上设有另一电子元件。
前述的封装结构中，还包括设于该线路层与该封装层上的另一线路层、另一封装层与另一电子元件，其中，该另一电子元件设于该线路层与该封装层上，该另一封装层设于该线路层与该封装层上并包覆该另一电子元件，该另一线路层设于该另一封装层上。
前述的封装结构及中介板中，该导线体呈钉状。
前述的封装结构及中介板中，该导线体的线宽不大于300微米。
由上可知，本实用新型的封装结构及其中介板中，通过该导线体作为导电路径，其线宽可不大于300微米，因而使各该导线体之间的距离能缩小，故相比于现有技术受限于导电硅穿孔的规格，本实用新型的封装结构及中介板能使各该接点之间的距离缩小，以增加接点密度，因而能缩小该封装结构(及该中介板)的面积或体积，且能增加该电子元件的电性I/O密度。
此外，该导线体是以简易的现有打线接合方式制作，故相比于现有硅中介板的制程，本实用新型的中介板能大幅降低成本及制造周期。
附图说明
图1A至图1C为现有2.5D及/或3D半导体封装件的制法的剖面示意图；
图2A至图2D为本实用新型的中介板的制法的剖视示意图；以及
图3A至图3F为本实用新型的封装结构的制法的剖视示意图；其中，图3A’为图3A的一种实施例的局部放大图。
符号说明：
1 半导体封装件
10 硅中介板
10’ 硅基板
100 导电硅穿孔
100a 穿孔
100b 绝缘材
11 半导体芯片
110,300 电极垫
12,14 底胶
13,31a 焊锡凸块
15 线路重布结构
16 封装胶体
17,36 焊球
18 封装基板
180 焊垫
2 中介板
20 承载板
21 离型层
22 金属层
23,23’ 导线体
23a 球端
23b 线端
24,24’,24” 封装层
24a 第一表面
24b 第二表面
3 封装结构
30 第一电子元件
30a 作用面
30b 非作用面
31,31’,31” 导电元件
32 钉状线
32a 头端
32b 尖端
33,33’ 线路层
34 第二电子元件
35 第三电子元件
37 电性接触垫
D 端面宽度
d 距离
t 厚度
w 线宽。
具体实施方式
以下通过特定的具体实施例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本实用新型的其它优点及功效。
须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”及“一”等用语，也仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
图2A至图2D为本实用新型的中介板2的制法的剖视示意图。
如图2A所示，提供一承载板20，并于该承载板20上依序形成一离型层21及一金属层22。
于本实施例中，形成该承载板20的材质为高分子聚合物材或复合材料。具体地，形成该承载板20的材质为金属材、介电材、陶瓷材、玻璃材、半导体材、电路板材、塑胶材或、同质复合材或异质复合材，但不限于此，且以涂布或贴合方式形成具黏性的离型层21于该承载板20上。
此外，该金属层22为铜箔、铝箔、银箔或金箔，但不限于此，其厚度t可为50微米(μm)以下。
如图2B所示，于该金属层22上形成多个导线体23，且该导线体23具有结合该金属层22的球端23a与相对该球端23a的线端23b。
于本实施例中，该导线体23以打线接合(Wire Bonding，简称WB)方式形成直立钉状(stub)，以作为内连线路结构，其可均匀或非均匀分布，且制作该导线体23的材质为金、银、铜、上述材质的合金、镍包铜、镍包银、钯包铜或镍钯包铜等。
此外，该导线体23的线宽w可依需求制作，其尺寸可多于一种以上。具体地，该导线体23的线宽w不大于300微米，较合适者为不大于100微米，最好不大于50微米。
又，由于该导线体23与该金属材的结合较佳，故通过该金属层22的设计，能有利于该导线体23立设于该承载板20上。
如图2C所示，于该金属层22上形成用以包覆该些导线体23的封装层24，且该封装层24具有用以结合该金属层22的第一表面24a及相对该第一表面24a的第二表面24b。
于本实施例中，该封装层24的制程可选择液态封胶(liquid compound)、喷涂(injection)或模压(compression molding)等制程。
此外，该导线体23的线端23b外露于该封装层24的第二表面24b。例如，通过整平制程，使该导线体23的线端23b外露于该封装层24的第二表面24b。具体地，该整平制程通过研磨及抛光方式，移除该封装层24的部分材质与该导线体23的线端23b的部分材质，使该导线体23的线端23b齐平该封装层24的第二表面24b。
如图2D所示，移除该承载板20、离型层21及金属层22，以令该导线体23的球端23a外露于该封装层24的第一表面24a，而形成本实用新型的中介板2。
于本实施例中，先以离型层21将其与该承载板20自该金属层22上剥离，再蚀刻该金属层22。
于其它实施例中，也可保留该金属层22，以于后续制程中，利用该金属层22制作RDL。
本实用新型的中介板2的制法主要通过该导线体23作为导电路径，其线宽w能不大于50微米(μm)，因而使各该导线体23之间的距离d能极小，故相比于现有技术受限于导电硅穿孔的规格，本实用新型的中介板2能符合微小化的需求。
此外，利用该导线体23取代现有导电硅穿孔，可使接点(如该球端23a或线端23b)之间距密度增加，故不仅能缩小该中介板2的面积或体积，且能增加电性I/O的密度。
又，该导线体23以简易的现有打线接合方式制作，故相比于现有硅中介板，本实用新型的中介板能大幅降低成本。
图3A至图3F为本实用新型的封装结构3的制法的剖视示意图。本实施例应用上述中介板2的制程，故以下仅说明相异处，而不再赘述相同处。
如图3A所示，接续图2A，于该金属层22上立设多个导线体23及设置一第一电子元件30。
于本实施例中，该第一电子元件30例如为主动元件(如半导体芯片)或被动元件(如电容、电感或电阻)。具体地，该第一电子元件30为半导体芯片，其具有相对的作用面30a与非作用面30b，该作用面30a具有多个电极垫300(如图3A’所示)，且各该电极垫300通过多个导电元件31结合该金属层22。
此外，如图3A’所示，该导电元件31由钉状线32与焊锡凸块31a构成，该钉状线32为打线机制作的金线、银线、铜线或其合金，且该焊锡凸块31a包覆该钉状线32。具体地，该钉状线32具有结合该电极垫300的头端32a与相对该头端32a的尖端32b，且该焊锡凸块31a接触该金属层22，而该尖端32b可选择接触或未接触该金属层22。
又，于其它实施例中，也可于该金属层22上设置多个第一电子元件30。
如图3B所示，形成一封装层24于该金属层22上，以令该封装层24包覆各该导线体23与该第一电子元件30。
于本实施例中，该第一电子元件30的非作用面30b埋设于该封装层24的第二表面24b中，并使该导线体23的线端23b外露出该封装层24的第二表面20b。
如图3C所示，形成一线路层33于该封装层24的第二表面24b上，且该线路层33接触并电性连接各该导线体23的线端23b。
于本实施例中，该线路层33为一层线路重布层(redistributionlayer，简称RDL)，其为扇出(fan out)型式；于其它实施例中，可依实际需求选择制作多层线路重布层(RDL)于该封装层24的第二表面24b上。
如图3D所示，依需求重复图3A至图3C的制程，也就是于该线路层33上形成导线体23’及设置至少一第二电子元件34，再形成另一封装层24’于该封装层24的第二表面24b上，并形成另一线路层33’于该另一封装层24’上，且该线路层33’接触并电性连接各该导线体23’。
于本实施例中，该第二电子元件34例如为主动元件(如半导体芯片)或被动元件(如电容、电感或电阻)。
此外，该第二电子元件34通过多个导电元件31’结合该线路层33，且该导电元件31’的结构可与上述导电元件31的结构相同。
如图3E所示，依需求重复图3A至图3B的局部制程，也就是于该线路层33’上设置至少一第三电子元件35，再形成另一封装层24”于该封装层24’上。
于本实施例中，该第三电子元件35例如为主动元件(如半导体芯片)或被动元件(如电容、电感或电阻)。
此外，该第三电子元件35通过多个导电元件31”结合该线路层33’，且该导电元件31”的结构可与上述导电元件31的结构相同。
应可理解地，各层封装层24,24’,24”内可含不等数的第一电子元件30、第二电子元件34及第三电子元件35，且它们可各自为不同尺寸，并可依设计需求而不等距离地分布于同一封装体内。
如图3F所示，移除该承载板20、离型层21及金属层22，以令该导线体23的球端23a与该导电元件31外露于该封装层24的第一表面24a，以成为堆迭式封装结构3。之后，可形成多个焊球36于该导线体23的球端23a上，且各该焊球36电性连接该导线体23，以令该堆迭式封装结构3通过该些焊球36接置如电路板的电子装置(图略)。
于本实施例中，于该封装层24的第一表面24a上，可先形成电性接触垫37于该导线体23的球端23a与导电元件31上，再形成该焊球36于该电性接触垫37上。
本实用新型的封装结构3的制法通过该导线体23作为导电路径，其线宽w能不大于50微米(μm)，因而使各该导线体23之间的距离d能极小，故相比于现有技术受限于导电硅穿孔的规格，本实用新型的封装结构3能符合微小化的需求。
此外，利用该导线体23取代现有导电硅穿孔，可使接点(如各该电性接触垫37或各该线路层33,33’)密度增加，也就是接点之间的距离缩小，故不仅能缩小该封装结构3的面积或体积，且能增加电性I/O的密度。
另外，若各该封装层24,24,24’中埋设有多个电子元件，则该些电子元件可均匀或非均匀布设。
综上所述，本实用新型的封装结构及其中介板，主要通过该导线体作为导电路径，因其线宽极小而使各该导线体之间的距离能极小化，故不仅能符合微小化的需求，且能大幅降低成本。同时，该些导线体不会在中介板中产生重大应力场，没有现有伴随导电硅穿孔的残余应力导致功能上的衰减及可靠性问题。
上述实施例仅用以例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何本领域技术人员均可在不违背本实用新型的精神及范畴下，对上述实施例进行修改。因此本实用新型的权利保护范围，应如权利要求书所列。
Claims (10)
1.一种中介板，其特征为，该中介板包括：
一封装层；以及
多个导线体，其嵌埋于该封装层中，且各具有外露于该封装层的相对的球端与线端。
2.如权利要求1所述的中介板，其特征为，该导线体呈钉状。
3.如权利要求1所述的中介板，其特征为，该导线体的线宽不大于300微米。
4.一种封装结构，其特征为，该封装结构包括：
一封装层；
至少一电子元件，其嵌埋于该封装层中；
多个导线体，其嵌埋于该封装层中，且各具有外露于该封装层的相对的球端与线端；以及
一线路层，其形成于该封装层上并电性连接各该导线体。
5.如权利要求4所述的封装结构，其特征为，该电子元件上设有多个位于该封装层中并外露于该封装层的导电元件。
6.如权利要求5所述的封装结构，其特征为，该导电元件包含钉状线与包覆该钉状线的焊锡凸块。
7.如权利要求4所述的封装结构，其特征为，该导线体呈钉状。
8.如权利要求4所述的封装结构，其特征为，该导线体的线宽不大于300微米。
9.如权利要求4所述的封装结构，其特征为，该封装结构还包括设于该线路层与该封装层上的另一电子元件。
10.如权利要求4所述的封装结构，其特征为，该封装结构还包括设于该线路层与该封装层上的另一线路层、另一封装层与另一电子元件，其中，该另一电子元件设于该线路层与该封装层上，该另一封装层设于该线路层与该封装层上并包覆该另一电子元件，该另一线路层设于该另一封装层上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105201416U TWM521807U (zh) | 2016-01-29 | 2016-01-29 | 封裝結構及其中介板 |
| TW105201416 | 2016-01-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN205542764U true CN205542764U (zh) | 2016-08-31 |
Family
ID=56510402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201620112891.4U Active CN205542764U (zh) | 2016-01-29 | 2016-02-04 | 封装结构及其中介板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN205542764U (zh) |
| TW (1) | TWM521807U (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833052B2 (en) * | 2016-10-06 | 2020-11-10 | Micron Technology, Inc. | Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods |
| CN111834232B (zh) * | 2020-06-12 | 2021-04-09 | 珠海越亚半导体股份有限公司 | 一种无特征层结构的转接载板及其制造方法 |
-
2016
- 2016-01-29 TW TW105201416U patent/TWM521807U/zh unknown
- 2016-02-04 CN CN201620112891.4U patent/CN205542764U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWM521807U (zh) | 2016-05-11 |
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