CN101465341A - 堆叠式芯片封装结构 - Google Patents

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Abstract

本发明涉及一种堆叠式芯片封装结构，其配置多个相互堆叠的芯片以及多个相互堆叠的软板于一基板上。芯片分别借由一间隙层而相互堆叠。此外，这些相互堆叠的软板之间以及基板上配置有多个导电块，以使这些软板与基板电性连接。另外，多条导线电性连接于这些软板与这些芯片之间，以形成一具有多层芯片的封装结构于基板上，进而提供芯片的电性效能及可靠度。

Description

堆叠式芯片封装结构
技术领域
本发明是有关于一种芯片封装结构，且特别是有关于一种堆叠式芯片封装结构及其制造方法。
背景技术
堆叠式芯片封装结构是利用三维封装技术将多个芯片垂直堆叠的半导体封装结构，可应用于存储器模组、记忆卡或随身碟等储存装置中。存储器模组是一种规格化的产品，例如是动态随机存取存储器(DRAM)模组，常用于桌上型电脑、笔记型电脑或工业用的电脑中，其存储容量和存取速度不断地加大、加快，以符合电脑运算的要求。现有的存储器模组是在单一电路板上设置多个存储器芯片，而这些存储器芯片以单面直排或双面直排的方式配置，并利用表面粘着技术(Surface Mount Technology，SMT)将其接脚焊接于基板上。此外，利用电路板上设置的插入式表面接合接口(例如金手指)，存储器模组可插置于电脑的主机板的PCI插槽中，用以传输所需的资料。
然而，存储器模组的需求容量越大，相对地，存储器芯片的数量越高且基板所需的面积越大。因此，依照现有方式配置的存储器模组无法快速且大量的扩充其存储容量，势必朝三维封装结构发展。
常见应用在存储器模组的封装技术，例如是打线接合(Wire bonding)封装、覆晶结合(Flip-chip bonding)封装、层叠式封装(Package On Package)、金凸块接合(Gold to Gold interconnection，GGI)封装以及硅穿孔(ThroughSilicon Via，TSV)封装等。这些封装技术都是为了满足高密度存储器容量的需求，而发展出来的三维封装结构。
以硅穿孔封装技术为例，首先在硅基材上制作高深宽比的微通孔(Via)，接着，填入一导电材料于微通孔中，并形成锡球(solder bump)于硅基材上，以使锡球与微通孔中的导电材料电性连接。请参考图1的堆叠式芯片封装结构，将多个芯片10依序堆叠且相邻二芯片10之间借由一粘着层40相隔。多个锡球30配置在相邻二芯片10之间，其与相邻微通孔12内的导电材料20电性连接，以达成芯片10之间的电性导通。然后，芯片10之间可再填入封胶50，以保护锡球30。
然而，在硅基材上制作高深宽比的微通孔的成本高，不利于大量生产。此外，当芯片10上的锡球30排列朝向微细间距(fine pitch)发展时，由于锡球30间的间距缩短，进而使得各锡球30在回焊的过程中容易因外溢而发生短路的情形。另外，硅基材因制作高深宽比的微通孔，其对芯片内的集成电路的电性效能及可靠度有不良的影响，因而影响电路系统的操作。
发明内容
本发明提供一种堆叠式芯片封装结构，其借由相互堆叠的软板与相互堆叠的芯片电性连接，以组成高密度的芯片封装结构。
本发明提出一种堆叠式芯片封装结构，其包括一基板、多个芯片、多个相互堆叠的软板、多个导电块以及多条导线。基板具有一第一表面与一第二表面。这些芯片以及相互堆叠的软板配置于第一表面，而这些芯片分别借由一间隙层而相互堆叠。这些导电块配置于相互堆叠的软板之间以及基板上，并与这些软板以及基板电性连接。此外，这些导线电性连接于这些软板与这些芯片之间。
在本发明的堆叠式芯片封装结构中，这些相互堆叠的软板包括多个相互堆叠的第一软板以及多个相互堆叠的第二软板。
在本发明的堆叠式芯片封装结构中，这些导电块包括多个垂直排列于这些第一软板之间并与这些第一软板电性连接的第一导电块，以及多个垂直排列于这些第二软板之间且与这些第二软板电性连接的第二导电块。
在本发明的堆叠式芯片封装结构中，这些第一软板分别具有多个导电柱，其与这些第一导电块电性连接。此外，这些第二软板分别具有多个导电柱，其与这些第二导电块电性连接。
在本发明的堆叠式芯片封装结构中，这些导线包括多条电性连接于这些第一软板与这些芯片之间的第一导线，以及多条电性连接于这些第二软板与这些芯片之间的第二导线。
在本发明的堆叠式芯片封装结构中，堆叠式芯片封装结构更包括一封胶，形成于基板上，且包覆这些芯片、这些软板、这些导电块以及这些导线。此外，堆叠式芯片封装结构还包括多个焊球，其配置于基板的第二表面。
在本发明的堆叠式芯片封装结构中，这些相互堆叠的芯片分别具有多个呈中央排列的打线用焊垫。在另一实施例中，这些相互堆叠的芯片分别具有多个呈周围排列的打线用焊垫。
本发明将具有导电柱的软板依序堆叠于导电块上，并使各层的芯片与软板之间借由各层的导线电性连接，以形成具有多层芯片的封装结构于一基板上。由于在软板上制作导电柱，不会对芯片内的集成电路的电性效能及可靠度有不良的影响，且软板具有较佳的重工性及可挠性，并可提高生产的效率及可靠度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是现有一种堆叠式芯片封装结构的示意图。
图2A～图2H分别是本发明一实施例之堆叠式芯片封装结构的制作方法的示意图。
图3A及图3B分别是图2C的软板的俯视图以及沿着I-I线的剖面示意图。
图4及图5分别是本发明二实施例的堆叠式芯片封装结构的示意图。
主要元件符号说明：
10：芯片
12：微通孔
20：导电材料
30：锡球
40：粘着层
50：封胶
100、170：芯片
102：焊垫
110：基板
120、150：导电块
130、180：软板
132、134：接垫
132a、132b：接垫部位
136、186：导电柱
140、190：导线
160：间隙层
200：堆叠结构
210：封胶
220：焊球
300：芯片
302：焊垫
304：间隙层
310：基板
312：第一表面
314：第二表面
320：第一导电块
330：第一软板
336：导电柱
340：第一导线
350：第二导电块
360：第二软板
366：导电柱
370：第二导线
380：封胶
390：焊球
具体实施方式
图2A～图2H分别绘示本发明一实施例之堆叠式芯片封装结构的制作方法的示意图。请参考下列步骤：
(a)配置第一层的芯片100于一基板110上；
(b)以打线结球的方式配置多个第一层的导电块120于基板110上；
(c)配置第一层的软板130于这些第一层的导电块120上；
(d)将多条第一层的导线140以打线接合方式电性连接于第一层的芯片100与第一层的软板130之间；
(e)以打线结球的方式配置多个第二层的导电块150于第一层的软板130上；
(f)配置第一层的间隙层160于第一层的芯片100上；
(g)配置第二层的芯片170于第一层的间隙层160上；
(h)配置第二层的软板180于这些第二层的导电块150上；以及
(i)将多条第二层的导线190以打线接合方式电性连接于第二层的芯片170与第二层的软板180之间，以形成一具有二层芯片的堆叠结构200于基板110上。
请参考图2A，在本实施例的步骤(a)中，第一层的芯片100以其背面贴附于基板110上，而第一层的芯片100的有源表面朝上，并设置有多个呈中央排列的打线用焊垫102，作为第一层的芯片100的内部电路的输入/输出接口。在其他实施例中，这些焊垫102的位置可借由芯片100的有源表面上的一重布线层(redistribution layer，图未示)重新布局，以使第一层的芯片100的有源表面设置有多个呈周围排列的打线用焊垫。
接着，请参考图2B，在本实施例的步骤(b)中，配置多个第一层的导电块120的步骤包括：利用打线机台将金线的一端加热熔化成一凸块，并将此凸块压在基板110的一接垫位置上。接着，切断金线与此凸块。重复上述步骤，以使基板110的各个接垫位置上形成第一层的导电块120。由于打线机台是可靠度高、成本较低的制程设备，因此可符合大量生产的需求。在其他实施例中，导电块亦可选用其他的材质或其他的凸块制程取代。
接着，请参考图2C，在本实施例的步骤(c)和步骤(d)中，将多个具有导电柱136的第一层的软板130配置于这些第一层的导电块120上，并将多条第一层的导线140以打线接合方式电性连接于第一层的芯片100与各个第一层的软板130之间。更进一步说，在第一层的软板130上制作导电柱136的步骤包括：在软性基材(例如聚酰亚胺)上以激光穿孔或光刻方式蚀刻所需的微通孔，接着，填入一导电材料于微通孔中，并覆盖一接垫材料(例如金)于导电材料上。请同时参考图2C、图3A以及图3B，而图3A及图3B分别绘示图2C之软板的俯视图以及沿着I-I线的剖面示意图。软性基材131的上表面的每一接垫132具有打线用的接垫部位132a以及用以配置导电块的接垫部位132b，其形状由上观之约为一匙形结构，而下方的每一接垫134则借由导电柱136与其上方的接垫132电性连接，并与其下方的导电块120电性连接，以达成相互堆叠的软板130之间的电性导通。
值得注意的是，在软性基材上制作低深宽比的微通孔的成本相对于在硅基材上制作高深宽比的微通孔的成本低，且不会占用硅基材的可用面积，因此每一个晶圆可切割的最多芯片数不会因芯片尺寸变大而变少。此外，在软性基材上制作微通孔，不会对芯片内的集成电路的电性效能及可靠度有不良的影响，且软板具有较佳的重工性及可挠性，并可提高生产的效率及可靠度。
接着，请参考图2D，在本实施例的步骤(e)中，以打线结球的方式配置多个第二层的导电块150于第一层的软板130的导电柱136上，也就是配置在导电柱上方用以配置导电块150的接垫部位132b上。如此，第一层的导电块120与第二层的导电块150电性导通。
请参考图2E，在本实施例的步骤(f)和步骤(g)中，将第一层的间隙层160(例如环氧树脂)配置于第一层的芯片100上，并将第二层的芯片170配置于第一层的间隙层160上。也就是说，第一层的间隙层160配置于第一层的芯片100以及第二层的芯片170之间，用以保持相邻二芯片之间的间距，让第一层的导线140能有足够的打线高度而不至于崩塌。
接着，请参考图2F，在本实施例的步骤(h)和步骤(i)中，将多个具有导电柱186的第二层的软板180配置于这些第二层的导电块150上，并将多条第二层的导线190以打线接合方式电性连接于第二层的芯片170与第二层的软板之间。更进一步说，各层的导电块120、150垂直排列于相互堆叠的软板130、180之间以及基板110上，以借由相互堆叠的导电块120、150及软板130、180的电性导通，让各层的芯片100、170与基板110电性连接，进而形成一具有二层芯片的堆叠结构200于基板110上。
最后，请参考图2G和图2H，在本实施例中，以模穴覆盖于基板上，并填入液态的封胶于模穴内，接着固化液态的封胶使之成形，如此形成一封胶210于基板110上，且封胶210包覆此具有二层芯片的堆叠结构200，以隔绝外界的污染及湿气。接着，利用植球装置将多个焊球220配置于基板110的下表面，也就是配置在基板110的下表面的各个接垫上，接着回焊焊球使之成形，如此基板110可借由这些焊球220与外部电路板进行表面接合封装，以构成三维堆叠的多芯片模组。
以存储器模组而言，本发明除了形成具有二层芯片的堆叠结构之外，还可配置更多相互堆叠的存储器芯片，以增加存储容量。这些存储器芯片的数量可以依照存储容量的需求而增加，以构成具有N层芯片的堆叠结构于基板上，其中N为大于3的正整数。基板可以是印刷电路板或导线架等载体，基板可利用表面粘着技术将其接脚或焊球焊接于电路板上。此外，利用电路板上设置的插入式表面接合接口(例如金手指)，存储器模组可插置于电脑的主机板的PCI插槽中，用以传输所需的资料。
请参考图4及图5，其分别绘示本发明二实施例之堆叠式芯片封装结构的示意图。在图4中，芯片300的焊垫302排列于中央区域，因此打线制程所用的导线的行程较长，而在图5中，芯片300的焊垫302借由重布线层(图未示)转移到周围区域，因此打线制程所用的导线的行程较短。在此二堆叠式芯片封装结构中，多个芯片300配置于基板310的第一表面312(即上表面)，而这些芯片300分别借由一间隙层304而相互堆叠，以符合打线高度。这些相互堆叠的芯片300由下而上依序以面对背(face to back)的方式堆叠。此外，多个第一导电块320垂直排列于相互堆叠的第一软板330之间，并与这些第一软板330的导电柱336电性连接；多个第二导电块350垂直排列于相互堆叠的第二软板360之间，并与这些第二软板360的导电柱366电性连接。另外，多条第一导线340电性连接于各层的第一软板330与芯片300之间，而多条第二导线370电性连接于各层的第二软板360与芯片300之间。如此，构成一具有四层芯片的封装结构于基板310上。另外，基板310的第一表面还可形成一封胶380，其包覆此具有四层芯片的封装结构，以隔绝外界的污染及湿气。基板310的第二表面314(即下表面)还可配置多个焊球390或其他导电结构，以进行表面接合封装。
在本实施例中，这些相互堆叠的软板区分为二部分，即是多个相互堆叠的第一软板330以及多个相互堆叠的第二软板360。第一软板330的数量与芯片300的数量一致，而第二软板360的数量与芯片300的数量一致。但在其他实施例中，相互堆叠的软板可依照实际需求区分为更多部分(或更少部分)，以增加(或减少)资料输出/输入的数量。
由上述的堆叠式芯片封装结构及其制程可知，本实施例由下而上依序配置第一层的芯片、导电块、第一软板、第二软板、导线以及间隙层，再配置第二层的芯片、导电块、第一软板、第二软板以及导线，若要进行更高层的封装制程，则重复步骤(f)至少一次，以配置第N-1层的间隙层于第N-1层的芯片上；重复步骤(g)至少一次，以配置第N层的芯片于该第N-1层的间隙层上；重复步骤(e)至少一次，以打线结球的方式配置多个第N层的导电块于第N-1层的软板上；重复步骤(h)至少一次，以配置第N层的软板于这些第N层的导电块上；重复步骤(i)至少一次，以将多条第N层的导线以打线接合方式电性连接于第N层的芯片与第N层的软板之间。如此，形成一具有N层芯片的堆叠结构于基板上。
综上所述，本发明将具有导电柱的软板依序堆叠于导电块上，并使各层的芯片与软板之间借由各层的导线电性连接，以形成具有多层芯片的封装结构于一基板上。利用本发明的堆叠式芯片封装结构及其制作方法，可有效地增加存储容量、降低成本，并使高密度封装的存储器模组具有优良的电性效能及可靠度。此外，由于在软板上制作导电柱，不会对芯片内的集成电路的电性效能及可靠度有不良的影响，且软板具有较佳的重工性及可挠性，并可提高生产的效率。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (12)

1.一种堆叠式芯片封装结构，其特征在于包括：
一基板，具有一第一表面与一第二表面；
多个芯片，配置于该第一表面上，该些芯片分别借由一间隙层而相互堆叠；
多个相互堆叠的软板，配置于该第一表面；
多个导电块，配置于该些相互堆叠的软板之间以及该基板上，并与该些软板以及该基板电性连接；以及
多条导线，电性连接于该些软板与该些芯片之间。
2.如权利要求1所述的堆叠式芯片封装结构，其特征在于，该些相互堆叠的软板包括多个相互堆叠的第一软板以及多个相互堆叠的第二软板。
3.如权利要求2所述的堆叠式芯片封装结构，其特征在于，该些导电块包括多个垂直排列于该些第一软板之间并与该些第一软板电性连接的第一导电块，以及多个垂直排列于该些第二软板之间且与该些第二软板电性连接的第二导电块。
4.如权利要求3所述的堆叠式芯片封装结构，其特征在于，该些第一软板分别具有多个导电柱，其与该些第一导电块电性连接。
5.如权利要求3所述的堆叠式芯片封装结构，其特征在于，该些第二软板分别具有多个导电柱，其与该些第二导电块电性连接。
6.如权利要求2所述的堆叠式芯片封装结构，其特征在于，该些导线包括多条电性连接于该些第一软板与该些芯片之间的第一导线，以及多条电性连接于该些第二软板与该些芯片之间的第二导线。
7.如权利要求1所述的堆叠式芯片封装结构，其特征在于，还包括一封胶，形成于该基板上，且包覆该些芯片、该些软板、该些导电块以及该些导线。
8.如权利要求1所述的堆叠式芯片封装结构，其特征在于，还包括多个焊球，配置于该基板的该第二表面。
9.如权利要求1所述的堆叠式芯片封装结构，其特征在于，该些相互堆叠的芯片由下而上依序以面对背的方式堆叠。
10.如权利要求1所述的堆叠式芯片封装结构，其特征在于，该些相互堆叠的芯片分别具有多个呈中央排列的打线用焊垫。
11.如权利要求1所述的堆叠式芯片封装结构，其特征在于，该些相互堆叠的芯片分别具有多个呈周围排列的打线用焊垫。
12.如权利要求1所述的堆叠式芯片封装结构，其特征在于，每一该软板包括一软性基材、多个导电柱以及多个接垫，该些导电柱贯穿该软性基材，而该些接垫配置于该些导电柱上。
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