CN115547961A - 高密度集成式三维立体芯片封装结构及其制造方法 - Google Patents

高密度集成式三维立体芯片封装结构及其制造方法 Download PDF

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Abstract

本发明公开了一种高密度集成式三维立体芯片封装结构及其制造方法，其包括位于同一高度空间内的若干导电柱、倒装设置在高度空间内的若干第一芯片、填充于高度空间且将导电柱与第一芯片包覆在内的第一塑封主体、位于第一塑封主体上表面的第一重布线层、位于第一塑封主体下表面的第二重布线层、倒装在第一重布线层上表面上的若干第二芯片以及将第二芯片包覆在内的第二塑封主体；第二芯片与第一重布线层贴合实现电连接；第一重布线层与第二布线层通过导电柱实现电信号连接，第一芯片与第二重布线层贴合实现电连接。本发明实现了三维立体高密度芯片的封装，降低了产品厚度，提高了产品的热性能，降低了生产工艺难度。

Description

高密度集成式三维立体芯片封装结构及其制造方法
【技术领域】
本发明属于芯片封装技术领域，特别是涉及一种高密度集成式三维立体芯片封装结构及其制造方法。
【背景技术】
随着集成电路芯片制造技术节点的发展，遵循摩尔定律的芯片制造技术渐渐接近物理极限，相应地，芯片性价比也越来越差；另一方面，物联网、大数据、云计算等要求电子封装件集成度越来越高，芯片与芯片之间、芯片与基板之间的电连接越来越短，三维封装体的散热性能好。
鉴于芯片封装技术、基板技术与芯片制造技术存在巨大的技术差距，业界普遍认为，由芯片封装技术提升为主导方向，借以提高电子产品的性价比时代已经来临，系统级封装(SiP，system in package)将是超越摩尔定律的必然途径之一。SiP技术通过混合各种技术如传统封装技术、先进封装技术、基板技术、表面贴装技术等，把芯片和被动元件电信号连接而成的具有(子)系统功能的产品。作为SiP技术不可或缺的先进封装技术即晶圆级封装(WLP)，自2000年以来得到了快速的发展。扇出晶圆级封装技术(fan-out WLP)解决了扇入晶圆级封装(fan-in WLP)不能封装high-pin(即非low I/O)芯片的技术问题，而且开辟了晶圆级封装多芯片的途径，也使得晶圆级的系统级封装(wafer level SiP)成为可能。
目前，基于硅通孔TSV的硅转接板技术(Si interposer)和基于TSV的三维封装技术被认为是高集成度封装多芯片的理想选择方案。硅转接板技术可以使相临芯片之间可以通过转接板上的重布线技术(芯片制造中后道技术可以使线宽/线距达到0.6um)实现信号的互联，也使得high pin芯片的窄节距(pitch)经由转接板，放大成与基板结合的宽节距。
然而，由于TSV的制作技术难度极高(电镀Cu filling时易产生void)，费用也高昂，影响了上述技术的普及。基板制造公司试图用把芯片嵌入基板中，达到芯片高密度封装的目的，但由于技术本身的限制，使得制作良率很低或者成本高昂。
现有技术中，专利公开号为CN113192904A公开了一种多芯片三维堆叠扇出型封装结构及其封装方法，其采用金属柱实现上下层布线层之间的互联，但其在同一层布线层的上下表面上均集成贴装有多个芯片，使得该布线层的布线压力较大，要在同一重布线层上实现如此多芯片的互联，则需要设计多层线路连接图层，使得封装芯片整体的厚度增加，且布线层布线过密，对制备得到的线路图案要求较高，难以有对应的光刻胶能够实现如此高分辨率的线路图案，因此，制作工艺较难；且所有的芯片均集成在同一层布线层上，发热较为集中，热性能差；该专利还公开了一种封装方法，其包括：S1：在衬底晶片上先贴装第一芯片；S2：然后进行封装，得到第一封装体；S3：然后在第一封装体的上表面设置一重布线层；S4：再在一重布线层的表面通过涂胶、曝光以及显影的方式制备得到若干互联金属柱；S5：在一重布线层上倒装第二芯片；S6：然后进行二次封装，得到第二封装体；S7：对第二封装体的上表面进行磨平直至露出互联金属柱，然后在第二封装体上表面制作二重布线层；S8：在二重布线层上表面设置焊盘并通过回流形成球栅极阵列焊球；S9：截掉底部的衬底晶片，再涂上保护层得到封装芯片。
该封装工艺中，互联金属柱是直接在一重布线层上面进行涂胶、曝光以及显影的方式制备得到，由于互联金属柱为细长的立体柱状结构，直接在一重布线层上制备，底部的一重布线层上的金属导电层难以提供足够的贴附力来支撑互联金属柱，导致一重布线层上的金属导电层的局部应力过大，容易导致金属导电层变形，线路图形遭到破坏，甚至产生撕裂分层现象，对应到互联金属柱上则会发生歪斜，最终导致产品不良，且无法正常的进行后续的工艺制程。
因此，有必要提供一种新的高密度集成式三维立体芯片封装结构及其制造方法来解决上述问题。
【发明内容】
本发明的主要目的之一在于提供一种高密度集成式三维立体芯片封装结构，解决了芯片与芯片之间、芯片与基板之间的短距离电信号连接，省去了TSV的制作工艺，且降低了封装件的厚度，提高了封装件的热性能。
本发明通过如下技术方案实现上述目的：一种高密度集成式三维立体芯片封装结构，其包括位于同一高度空间内的若干导电柱、位于所述高度空间内的若干第一芯片、填充于所述高度空间且将导电柱与第一芯片包覆在内形成固有形状的第一塑封主体、位于第一塑封主体上表面的第一重布线层、位于第一塑封主体下表面的第二重布线层、倒装在第一重布线层上表面上的若干第二芯片以及将第二芯片包覆在内形成固有形状的第二塑封主体；所述第二芯片与所述第一重布线层贴合实现电连接；所述第一重布线层与所述第二布线层通过所述导电柱实现电信号连接，所述第一芯片倒装位于所述高度空间内且与所述第二重布线层贴合实现电连接；所述第一塑封主体的上表面与所述第一芯片的背面和所述导电柱的顶部表面平齐。
进一步的，所述第一重布线层与所述第一塑封主体之间还设置有绝缘胶层。
进一步的，所述绝缘胶层为涂布在所述第一重布线层表面一层缓冲层，且裸露出所述第一重布线层与所述导电柱电连接的金属连接部所述导电柱与所述第一重布线层电信号连通；所述第二重布线层与所述导电柱的底部电信号连通。
进一步的，所述第一芯片的下表面形成有第一焊脚，所述第二重布线层通过所述第一焊脚与所述第一芯片电信号连接。
进一步的，所述第二芯片的下表面形成有第二焊脚，所述第一重布线层通过所述第二焊脚与所述第二芯片电信号连接。
进一步的，所述第二重布线层的下表面阵列设置有若干BGA焊球，所述第一塑封主体、所述导电柱以及所述第一芯片形成第一塑封组件，所述第二塑封主体与所述第二芯片形成第二塑封组件，所述第二塑封组件、所述第一重布线层、所述第一塑封组件以及所述第二重布线层依次叠设在一起构成封装芯片，所述封装芯片通过所述BGA焊球倒装焊接在一个PCB基板上，形成所述芯片封装结构。
本发明的另一目的在于提供一种高密度集成式三维立体芯片封装结构的制造方法，其包括以下步骤：
S1)提供一衬底晶片，在所述衬底晶片表面溅射一层金属层，在所述金属层上进行曝光、显影、电镀得到若干导电柱；
S2)将长有焊脚的第一芯片倒装在所述衬底晶片上；
S3)采用第一塑封主体将所述第一芯片和所述导电柱全部包覆在内形成固有形状，形成重构圆片；
S4)对所述第一塑封主体的上表面进行研磨，露出所述第一芯片与所述导电柱，得到第一塑封组件；
S5)在所述第一塑封主体的上表面上通过涂胶、曝光、显影和电镀制备得到第一重布线层，所述第一重布线层与所述导电柱电信号连接，在所述第一重布线层的表面涂布一层绝缘胶层，所述绝缘胶层裸露出所述第一重布线层与所述导电柱电连接的金属连接部；
S6)在所述第一重布线层上采用SMT贴装工艺倒装若干第二芯片，所述第二芯片上的焊脚朝下，且通过所述焊脚与所述第一重布线层实现电连接；
S7)采用第二塑封主体将所述第二芯片全部包覆在内形成固有形状，所述第二塑封主体的上表面完全覆盖住所述第二芯片的背面，得到第二塑封组件；
S8)将所述衬底晶片从所述第一塑封组件的下表面揭下来，此时所述导电柱与所述第一芯片下表面的焊脚均露出所述第一塑封组件的下表面；
S9)在所述第一塑封组件的下表面重新布线制备得到第二重布线层，所述第二重布线层与所述导电柱电信号连接，且通过所述第一芯片上的焊脚与所述第一芯片电信号连接；
S10)将整片晶圆片切割为若干单颗的封装芯片；
S11)在所述封装芯片的下表面形成若干BGA焊球，然后倒装焊接在PCB基板上，得到高密度集成式三维立体芯片封装结构。
进一步的，所述步骤S3)中，所述第一塑封主体完全覆盖住所述第一芯片与所述导电柱的上表面。
与现有技术相比，本发明一种高密度集成式三维立体芯片封装结构及其制造方法的有益效果在于：
1)通过叠层设计两重布线层，并在两重布线层上设定的位置贴装设定数量的芯片，两重布线层之间通过巨型支柱实现电信号连接，构成高密度互联的三维立体芯片封装结构；
2)本方案中，两重布线层均只单面承载芯片贴装，将芯片进行了双层布局的分流，相比于在同一重布线层的双侧表面上进行芯片贴装而言，相同面积内的布线压力大大减小，单个线路图层上可设计更大的走线间距，降低了制程难度；
3)单个布线层上承担更少芯片的互联，因此，连接线路图层数量也可以减少，进而减薄了布线层的厚度，减小了封装芯片的整体厚度；
4)封装芯片的发热相对分散，更加利于散热，提高了封装芯片的热性能；
5)本方案在衬底晶片上先制备金属导电柱，利用衬底晶片为金属导电柱提供足够的底部支撑强度与附着抓力，保障金属导电柱能够可靠的站立在衬底晶片上，保障了后续制备布线层时，布线层与金属导电柱电连接的精准度和电连接的可靠性；相比于现有技术中在布线层上制备金属导电柱而言，消除了布线层变形、撕裂分层的问题，且保障了金属导电柱的位置稳定性。
【附图说明】
图1为本发明实施例的结构示意图；
图2为本发明实施例的制造流程工艺图；
图3-12为本发明实施例的制造流程过程中的结构变化示意图；
图中数字表示：
100-高密度集成式三维立体芯片封装结构；
1-PCB基板；2-导电柱；3-第一芯片，31-第一焊脚；4-第一塑封主体；5-第一重布线层；6-第二重布线层；7-第二芯片，71-第二焊脚；8-第二塑封主体；9-绝缘胶层；10-BGA焊球；11-衬底晶片。
【具体实施方式】
请参照图1，本实施例为一种高密度集成式三维立体芯片封装结构100，其包括位于同一高度空间内的若干导电柱2、倒装在所述高度空间内的若干第一芯片3、填充于所述高度空间且将导电柱2与第一芯片3包覆在内形成固有形状的第一塑封主体4、位于第一塑封主体4上表面的第一重布线层5、位于第一塑封主体4下表面的第二重布线层6、倒装在第一重布线层5上表面上的若干第二芯7以及将第二芯片7包覆在内形成固有形状的第二塑封主体8。
第一重布线层5面朝第一塑封主体4的一侧表面上涂布有绝缘胶层9，绝缘胶层9为聚合物材料层，如聚酰亚胺聚合物材料，一方面起到绝缘作用，另一方面起到粘合作用，且可减少第一重布线层5与第一塑封主体4之间的内应力，起到缓冲作用。绝缘胶层9上裸露出第一重布线层5与导电柱2实现电连接的金属连接部。
导电柱2的顶部穿过绝缘胶层9与第一重布线层5电信号连通。第二重布线层6与导电柱2的底部电信号连通。通过导电柱2实现了第二重布线层6与第一重布线层5之间的电信号连接。
第一芯片3的下表面形成有第一焊脚31，第二重布线层6通过第一焊脚31与第一芯片3电信号连接。
第二芯片7的下表面形成有第二焊脚71，第一重布线层5通过第二焊脚71与第二芯片7电信号连接。
第一芯片3与第二芯片7通过第一重布线层5、导线柱2以及第二重布线层6实现了高密度的互联。
第二重布线层6的下表面阵列设置有若干BGA焊球10，第一塑封主体4、导电柱2以及第一芯片3形成第一塑封组件，第二塑封主体8与第二芯片7形成第二塑封组件，所述第二塑封组件、第一重布线层5、所述第一塑封组件以及第二重布线层6依次叠设在一起构成封装芯片，封装芯片通过BGA焊球10倒装焊接在一个PCB基板1上，形成本实施例的高密度集成式三维立体芯片封装结构100。
本实施例一种高密度集成式三维立体芯片封装结构100，通过叠层设计两重布线层，并在两重布线层上设定的位置贴装设定数量的芯片，两重布线层之间通过巨型支柱(导电柱2)实现电信号连接，构成高密度互联的三维立体芯片封装结构；本实施例中，两重布线层均只单面承载芯片贴装，将芯片进行了双层布局的分流，相比于在同一重布线层的双侧表面上进行芯片贴装而言，相同面积内的布线压力大大减小，且布线层的发热量也会大大减少，提高了封装芯片的热性能。
本实施例还提供了一种高密度集成式三维立体芯片封装结构的制造方法，其包括以下步骤：
S1)提供一衬底晶片11，在衬底晶片11表面溅射一层金属层，在所述金属层的表面涂布光刻胶，然后进行曝光、显影，将掩膜(mask)上的设计图案转移到衬底晶片11上，利用光刻胶的特性，在衬底晶片11上进行电镀得到上述导电柱2，如图3所示；导电柱2的高度高于拟贴装到衬底晶片11上的第一芯片3的厚度；
S2)将长有焊脚的第一芯片3按照设定的位置倒装在衬底晶片11上，如图4所示；
S3)采用第一塑封主体4将第一芯片3和导电柱2全部包覆在内形成固有形状，第一塑封主体4的上表面完全覆盖住第一芯片3与导电柱2的上表面，形成重构圆片，如图5所示；
S4)对第一塑封主体4的上表面进行研磨减薄，露出第一芯片3与导电柱2，且使得第一塑封主体4的上表面与第一芯片3、导电柱2的上表面平齐，得到第一塑封组件；此处露出第一芯片3的背面，可以最大程度的减小所述第一塑封组件的厚度，如图6所示；
S5)在第一塑封主体4的上表面上通过多次的涂胶、曝光、显影和电镀制备得到第一重布线层5，在制备第一重布线层5的过程中，在其下表面形成有一层绝缘胶层9，绝缘胶层9上裸露出第一重布线层5与导电柱2电信号连接的金属连接部，且通过金属连接部与导电柱2电连接，如图7所示；
S6)在第一重布线层5上采用SMT贴装工艺倒装若干第二芯片7，第二芯片7上的焊脚朝下，且通过焊脚与第一重布线层5实现电连接，如图8所示；
S7)采用第二塑封主体8将第二芯片7全部包覆在内形成固有形状，第二塑封主体8的上表面完全覆盖住第二芯片7的背面，得到第二塑封组件，如图9所示；
S8)采用激光或湿法、或加热方式将衬底晶片11从所述第一塑封组件的下表面去除，此时导电柱2与第一芯片3下表面的焊脚露出所述第一塑封组件的下表面，如图10所示；
S9)在所述第一塑封组件的下表面重新布线，通过多次的涂胶、曝光、显影和电镀制备得到第二重布线层6，第二重布线层6与导电柱2电信号连接，且通过第一芯片3上的焊脚与第一芯片3电信号连接，如图11所示；
S10)将整片晶圆片采用激光切割为若干单颗的封装芯片，封装芯片约50～80um；
S11)在封装芯片的下表面布置若干BGA焊球10，如图12所示，然后倒装焊接在PCB基板1上，得到高密度集成式三维立体芯片封装结构。
以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (8)

1.一种高密度集成式三维立体芯片封装结构，其包括位于同一高度空间内的若干导电柱(2)、位于所述高度空间内的若干第一芯片(3)、填充于所述高度空间且将所述导电柱(2)与所述第一芯片(3)包覆在内形成固有形状的第一塑封主体(4)、位于所述第一塑封主体(4)上表面的第一重布线层(5)、位于所述第一塑封主体(4)下表面的第二重布线层(6)、倒装在所述第一重布线层(5)上表面上的若干第二芯片(7)以及将所述第二芯片(7)包覆在内形成固有形状的第二塑封主体(8)；所述第二芯片(7)与所述第一重布线层(5)贴合实现电连接；所述第一重布线层(5)与所述第二布线层通过所述导电柱(2)实现电信号连接，其特征在于：所述第一芯片(3)倒装位于所述高度空间内且与所述第二重布线层(6)贴合实现电连接；所述第一塑封主体(4)的上表面与所述第一芯片(3)的背面和所述导电柱(2)的顶部表面平齐。
2.如权利要求1所述的高密度集成式三维立体芯片封装结构，其特征在于：所述第一重布线层(5)与所述第一塑封主体(4)之间还设置有绝缘胶层(9)。
3.如权利要求2所述的高密度集成式三维立体芯片封装结构，其特征在于：所述绝缘胶层(9)为涂布在所述第一重布线层(5)表面一层缓冲层，且裸露出所述第一重布线层(5)与所述导电柱(2)电连接的金属连接部所述导电柱(2)与所述第一重布线层(5)电信号连通；所述第二重布线层(6)与所述导电柱(2)的底部电信号连通。
4.如权利要求1所述的高密度集成式三维立体芯片封装结构，其特征在于：所述第一芯片(3)的下表面形成有第一焊脚(31)，所述第二重布线层(6)通过所述第一焊脚(31)与所述第一芯片(3)电信号连接。
5.如权利要求1所述的高密度集成式三维立体芯片封装结构，其特征在于：所述第二芯片(7)的下表面形成有第二焊脚(71)，所述第一重布线层(5)通过所述第二焊脚(71)与所述第二芯片(7)电信号连接。
6.如权利要求1所述的高密度集成式三维立体芯片封装结构，其特征在于：所述第二重布线层(6)的下表面阵列设置有若干BGA焊球(10)，所述第一塑封主体(4)、所述导电柱(2)以及所述第一芯片(3)形成第一塑封组件，所述第二塑封主体(8)与所述第二芯片(7)形成第二塑封组件，所述第二塑封组件、所述第一重布线层(5)、所述第一塑封组件以及所述第二重布线层(6)依次叠设在一起构成封装芯片，所述封装芯片通过所述BGA焊球(10)倒装焊接在一个PCB基板上，形成所述芯片封装结构。
7.一种高密度集成式三维立体芯片封装结构的制造方法，其特征在于：其包括以下步骤：
S1)提供一衬底晶片(11)，在所述衬底晶片(11)表面溅射一层金属层，在所述金属层上布置若干导电柱(2)；
S2)将长有焊脚的第一芯片(3)倒装在所述衬底晶片(11)上；
S3)采用第一塑封主体(4)将所述第一芯片(3)和所述导电柱(2)全部包覆在内形成固有形状，形成重构圆片；
S4)对所述第一塑封主体(4)的上表面进行研磨，露出所述第一芯片(3)与所述导电柱(2)，得到第一塑封组件；
S5)在所述第一塑封主体(4)的上表面制备得到第一重布线层(5)，所述第一重布线层(5)与所述导电柱(2)电信号连接，在所述第一重布线层(5)的表面涂布一层绝缘胶层(9)，所述绝缘胶层(9)裸露出所述第一重布线层(5)与所述导电柱(2)电连接的金属连接部；
S6)在所述第一重布线层(5)上采用SMT贴装工艺倒装若干第二芯片(7)，所述第二芯片(7)上的焊脚朝下，且通过所述焊脚与所述第一重布线层(5)实现电连接；
S7)采用第二塑封主体(8)将所述第二芯片(7)全部包覆在内形成固有形状，所述第二塑封主体(8)的上表面完全覆盖住所述第二芯片(7)的背面，得到第二塑封组件；
S8)去除所述衬底晶片(11)，此时所述导电柱(2)与所述第一芯片(3)下表面的焊脚均露出所述第一塑封组件的下表面；
S9)在所述第一塑封组件的下表面重新布线制备得到第二重布线层(6)，所述第二重布线层(6)与所述导电柱(2)电信号连接，且通过所述第一芯片(3)上的焊脚与所述第一芯片(3)电信号连接；
S10)将整片晶圆片切割为若干单颗的封装芯片；
S11)在所述封装芯片的下表面形成若干BGA焊球(10)，然后倒装焊接在PCB基板上，得到高密度集成式三维立体芯片封装结构。
8.如权利要求7所述的高密度集成式三维立体芯片封装结构的制造方法，其特征在于：所述步骤S3)中，所述第一塑封主体(4)完全覆盖住所述第一芯片(3)与所述导电柱(2)的上表面。
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