DE112019000113T5

DE112019000113T5 - Halbleiterbauteil mit einem verteilten speicherchip-modul

Info

Publication number: DE112019000113T5
Application number: DE112019000113.2T
Authority: DE
Inventors: Toshiki Hirano; Gokul Kumar; Akio Nishida; Yan Li; Michael Mostovoy; Chin-Tien Chiu; Shrikar Bhagath; Cong Zhang; Xuyi Yang; Yazhou Zhang
Original assignee: Western Digital Technologies Inc
Current assignee: Western Digital Technologies Inc
Priority date: 2018-05-01
Filing date: 2019-02-22
Publication date: 2020-05-14
Also published as: CN111164752A; WO2019212623A1; CN111164752B

Abstract

Es wird ein Halbleiterbauelement offenbart, das ein oder mehrere integrierte Speichermodule enthält. Jedes integrierte Speichermodul kann ein Paar von Halbleiterchips enthalten, die zusammen als ein einziger integrierter Speicher arbeiten. In einem Beispiel kann der erste Chip das Speicherzellenarray und der zweite Chip die Logikschaltung, wie z. B. integrierte CMOS-Schaltungen, enthalten. In einem Beispiel kann der erste Chip mit dem zweiten Chip in Flip-Chip-Technik gebondet sein.

Description

Hintergrund
Die stark wachsende Nachfrage nach tragbarer Unterhaltungselektronik treibt den Bedarf an Speichergeräten mit hoher Speicherkapazität voran. Nichtflüchtige Halbleiterspeicherbauelemente, wie z. B. Flash-Speicherkarten, sind weit verbreitet, um die ständig wachsenden Anforderungen an die digitale Informationsspeicherung und den digitalen Informationsaustausch zu erfüllen. Aufgrund ihrer Tragbarkeit, Vielseitigkeit und robusten Bauweise sowie ihrer hohen Zuverlässigkeit und großen Kapazität sind solche Speichergeräte ideal für den Einsatz in einer Vielzahl von elektronischen Geräten, wie z. B. Digitalkameras, digitalen Musikabspielgeräten, Videospielkonsolen, PDAs und Mobiltelefonen.
Vor kurzem wurden Speicherbauelemente mit extrem hoher Dichte vorgeschlagen, die eine 3D-Stapelspeicherstruktur mit schichtweise angeordneten Speicherzellenketten verwenden. Ein solches Speicherbauelement wird manchmal als Bit Cost Scalable (BiCS)-Architektur bezeichnet. Zusätzlich zu den geschichteten Speicherzellen enthalten 3D-Speicherbauelemente eine Logikschaltung zur Steuerung des Lese-/Schreibvorgangs in den Speicherzellen. Die Logikschaltung, die oft unter Verwendung der komplementären Metalloxid-Halbleiter-(CMOS-)Technologie hergestellt wird, kann typischerweise unter gestapelten Speicherebenen innerhalb eines Halbleiterwafers gebildet werden.
Da die Anzahl der Speicherschichten in 3D-Speicherstrukturen zunimmt, um den ständig wachsenden Speicherbedarf zu decken, wird es immer schwieriger, die Logikschaltung unter der 3D-Speicherzellenstruktur zu positionieren. Außerdem ist bekannt, dass die 3D-Speicherzellenstruktur durch Hitze ausgeheilt wird. Obwohl dies für die Speicherzellenstruktur vorteilhaft ist, kann die Wärme den Betrieb der Logikschaltung nachteilig beeinflussen.
Figurenliste

1 ist ein Flussdiagramm für die Herstellung eines Halbleiterchip-Bauelements nach Ausführungsformen der vorliegenden Technologie.
2 ist eine Draufsicht auf eine erste Hauptoberfläche eines ersten Halbleiterwafers und einen ersten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
3 ist eine Draufsicht auf eine erste Hauptoberfläche eines zweiten Halbleiterwafers und einen zweiten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
4 ist eine Draufsicht, die den Zusammenbau des ersten und des zweiten Halbleiterchips zu einem integrierten Speichermodul gemäß Ausführungsformen der vorliegenden Technologie zeigt.
5 ist eine Draufsicht auf ein fertiges integriertes Speichermodul gemäß Ausführungsformen der vorliegenden Technologie.
Die 6 und 7 sind Querschnittsansichten des Randbereichs und Draufsichten, die ein integriertes Speichermodul gemäß Ausführungsformen der vorliegenden Technologie zeigen.
8 ist ein funktionales Blockschaltbild eines integrierten Speichermoduls, das über einen Controller mit einem Host-Baustein gemäß Ausführungsformen der vorliegenden Technologie gekoppelt ist.
9 ist eine Seitenansicht eines Teils eines Halbleiterbauelements, das eine Anzahl gestapelter integrierter Speichermodule gemäß Ausführungsformen der vorliegenden Technologie enthält.
10 ist eine Seitenansicht eines Teils eines Halbleiterbauelements, das eine Anzahl gestapelter und drahtgebondeter integrierter Speichermodule gemäß Ausführungsformen der vorliegenden Technologie enthält.
11 ist eine perspektivische Ansicht eines Teils eines Halbleiterbauelements, das eine Anzahl von gestapelten und drahtgebondeten integrierten Speichermodulen gemäß Ausführungsformen der vorliegenden Technologie enthält.
12 ist eine Seitenansicht eines fertigen Halbleiterbauelements mit einer Anzahl von gestapelten und drahtgebondeten integrierten Speichermodulen gemäß Ausführungsformen der vorliegenden Technologie.
Die 13-15 sind perspektivische Ansichten von Halbleiterbauelementen gemäß alternativen Ausführungsformen der vorliegenden Technologie.
Die 16-19 sind Drauf- und Seitenansichten von integrierten Speichermodulen gemäß alternativen Ausführungsformen der vorliegenden Technologie.
Die 20-21 sind Seitenansichten von Halbleiterbauelementen gemäß weiterer alternativer Ausführungsformen der vorliegenden Technologie.
22 ist ein Flussdiagramm für die Bildung eines Halbleiterbauelements gemäß Ausführungsformen der vorliegenden Technologie.
23 ist eine Draufsicht auf eine erste Hauptoberfläche eines ersten Halbleiterwafers und einen ersten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
24 ist eine Draufsicht auf eine erste Hauptoberfläche eines zweiten Halbleiterwafers und einen zweiten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
Die 25-27 sind Seitenansichten eines zweiten Halbleiterchips während der Herstellung gemäß den Ausführungsformen der vorliegenden Technologie.
Die 28 und 28A sind Seitenansichten eines zweiten Halbleiterchips mit Verbindungs-Metallbumps gemäß einer alternativen Ausführungsform der vorliegenden Technologie.
29 ist eine Draufsicht, die den Zusammenbau des ersten und des zweiten Halbleiterchips zu einem integrierten Speichermodul gemäß Ausführungsformen der vorliegenden Technologie zeigt.
30 ist eine Draufsicht auf ein fertiges integriertes Speichermodul gemäß Ausführungsformen der vorliegenden Technologie.
Die 31 und 32 sind Querschnittsansichten des Randbereichs und Seitenansichten, die ein integriertes Speichermodul gemäß Ausführungsformen der vorliegenden Technologie zeigen.
Die 33-41 sind perspektivische, Drauf- und Seitenansichten eines Halbleiterbauelements, das eine Anzahl gestapelter integrierter Speichermodule während der Herstellung gemäß Ausführungsformen der vorliegenden Technologie zeigt.
Die 42-45 sind perspektivische Ansichten und Seitenansichten eines Halbleiterbauelements mit einer Anzahl gestapelter integrierter Speichermodule während der Herstellung gemäß alternativen Ausführungsformen der vorliegenden Technologie.
46 ist eine Seitenansicht eines Halbleiterbauelements mit einer Anzahl von gestapelten integrierten Speichermodulen während der Herstellung gemäß einer weiteren alternativen Ausführungsform der vorliegenden Technologie.
47 ist eine Seitenansicht eines Halbleiterbauelements mit einer Anzahl gestapelter integrierter Speichermodule während der Herstellung gemäß einer weiteren alternativen Ausführungsform der vorliegenden Technologie.
48 ist eine Seitenansicht eines Halbleiterbauelements mit einer Anzahl von gestapelten integrierten Speichermodulen während der Herstellung gemäß einer weiteren alternativen Ausführungsform der vorliegenden Technologie.
49 ist ein Flussdiagramm für die Herstellung eines Halbleiterbauelements gemäß Ausführungsformen der vorliegenden Technologie.
50 ist ein Flussdiagramm, das den zusätzlichen Detailschritt 2214 in 49 zeigt.
51 ist eine Draufsicht auf eine erste Hauptoberfläche eines ersten Halbleiterwafers und einen ersten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
52 ist eine Draufsicht auf eine erste Hauptoberfläche eines zweiten Halbleiterwafers und einen zweiten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
Die 53 und 53A sind Seitenansichten des ersten und zweiten Halbleiterchips einschließlich der Verbindungsmetall-Bumps gemäß Ausführungsformen der vorliegenden Technologie.
Die 54 und 55 sind Seitenansichten des ersten und des zweiten Halbleiterchips, die gemäß Ausführungsformen der vorliegenden Technologie aneinander befestigt sind.
56 ist eine perspektivische Ansicht eines integrierten Speichermoduls, das den ersten und zweiten Halbleiterchip entsprechend den Ausführungsformen der vorliegenden Technologie enthält.
57 ist eine Querschnittsansicht des Randbereichs eines integrierten Speichermoduls gemäß Ausführungsformen der vorliegenden Technologie.
Die 58-74 sind Seiten- und Perspektivansichten eines Halbleiterbauelements, das eine Anzahl gestapelter integrierter Speichermodule während der Herstellung gemäß Ausführungsformen der vorliegenden Technologie aufweist.
75 ist ein Flussdiagramm für die Herstellung eines Halbleiterbauelements gemäß Ausführungsformen der vorliegenden Technologie.
76 ist eine Draufsicht auf eine erste Hauptoberfläche eines ersten Halbleiterwafers und einen ersten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
77 ist eine Draufsicht auf eine erste Hauptoberfläche eines zweiten Halbleiterwafers und einen zweiten Halbleiterchip daraus, gemäß Ausführungsformen der vorliegenden Technologie.
78 ist eine Querschnittsansicht des Randbereichs eines ersten Halbleiterchips mit Siliziumdurchkontaktierungen.
79 ist eine Querschnittsansicht des Randbereichs des ersten Halbleiterchips, der in 78 dargestellt ist, und umfasst außerdem Bond-Pads auf den Siliziumdurchkontaktierungen auf der oberen und unteren Oberfläche des ersten Halbleiterchips.
80 ist eine Querschnittsansicht des Randbereichs eines zweiten Halbleiterchips mit Siliziumdurchkontaktierungen.
81 ist eine Querschnittsansicht des Randbereichs des zweiten Halbleiterchips, der in 80 dargestellt ist, und umfasst außerdem Bond-Pads auf den Siliziumdurchkontaktierungen auf einer oberen Fläche des zweiten Halbleiterchips.
82 ist eine Explosionsseitenansicht eines integrierten Speichermoduls, das auf einem Träger montiert ist.
Die 83-86 sind Seitenansichten einer Anzahl von Halbleiterbauelementen auf einem Träger während der Herstellung gemäß Ausführungsformen der vorliegenden Technologie.
Die 87-89 sind Seitenansichten einer Reihe von Halbleiterbauelementen, einschließlich einzelner erster Halbleiterchips, die während der Herstellung gemäß Ausführungsformen der vorliegenden Technologie auf einen Wafer aus zweiten Halbleiterchips montiert werden.
Die 90-92 sind Seitenansichten einer Reihe von Halbleiterbauelementen, einschließlich eines oder mehrerer Wafer aus ersten Halbleiterchips, die während der Herstellung nach Ausführungsformen der vorliegenden Technologie auf einen Wafer aus zweiten Halbleiterchips montiert werden.
Die 93-95 sind Seitenansichten einer Reihe von Halbleiterbauelementen, einschließlich einzelner erster Halbleiterchips, die während der Herstellung gemäß Ausführungsformen der vorliegenden Technologie auf einen Wafer aus zweiten Halbleiterchips und einen Trägers montiert werden.

Detaillierte Beschreibung
Die vorliegende Technologie wird nun anhand der Figuren beschrieben, die sich in Ausführungsformen auf ein Halbleiterbauelement mit einem oder mehreren integrierten Speichermodulen beziehen. Jedes integrierte Speichermodul kann ein Paar von Halbleiterchips enthalten, die zusammen als ein einziger integrierter Speicher arbeiten. Die Aufteilung der Speicherfunktionalität zwischen dem Chip-Paar im Modul kann in Ausführungsformen variieren, aber in einem Beispiel kann der erste Chip das Speicherzellenarray und der zweite Chip die Logikschaltung, wie z. B. eine integrierte CMOS-Schaltung, enthalten.
In Ausführungsformen kann der zweite Halbleiterchip des integrierten Speichermoduls kleiner als der erste Chip sein und kann mit einer Oberfläche des ersten Chips neben einer Reihe von Chip-Bond-Pads auf dem ersten Chip in Flip-Chip-Technik gebondet werden. Bei einer solchen Konfiguration kann eine Anzahl solcher integrierten Speichermodule in einer versetzten, abgestuften Konfiguration so übereinander gestapelt werden, dass der zweite Chip jedes integrierten Speichermoduls nicht die Gesamthöhe des Stapels beeinflusst.
Es versteht sich, dass die vorliegende Erfindung in vielen verschiedenen Formen ausgeführt werden kann und nicht so ausgelegt werden sollte, dass sie auf die hier aufgeführten Ausführungsformen beschränkt ist. Vielmehr werden diese Ausführungsformen so bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und die Erfindung den Fachleuten auf dem Gebiet der Technik vollständig vermittelt. Die Erfindung soll tatsächlich Alternativen, Modifikationen und Äquivalente dieser Ausführungsformen abdecken, die in den Umfang und Geist der Erfindung fallen, wie sie durch die beigefügten Ansprüche definiert sind. Darüber hinaus werden in der folgenden ausführlichen Beschreibung der vorliegenden Erfindung zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Denjenigen, die über gewöhnliche Fertigkeiten auf dem technischen Gebiet verfügen, wird jedoch klar sein, dass die vorliegende Erfindung auch ohne solche spezifischen Details ausgeführt werden kann.
Die Begriffe „oben“ und „unten“, „ oberer“ und „unterer“ und „vertikaler“ und „horizontaler“ sowie deren Varianten, wie sie hier möglicherweise verwendet werden, dienen nur als Beispiel und zur Veranschaulichung und sind nicht dazu gedacht, die Beschreibung der Technologie insofern einzuschränken, als dass der referenzierte Gegenstand in Position und Ausrichtung ausgetauscht werden kann. Die hier verwendeten Begriffe „im Wesentlichen“ und/oder „ungefähr“ bedeuten auch, dass die angegebenen Abmessungen oder Parameter innerhalb einer akzeptablen Fertigungstoleranz für eine bestimmte Anwendung variiert werden können. In einer Ausführungsform beträgt die akzeptable Fertigungstoleranz ± 2,5 % einer gegebenen Abmessung.
Eine Ausführungsform der vorliegenden Technologie wird nun anhand des Flussdiagramms von 1 und der Ansichten der 2-21 erläutert. In Schritt 200 kann ein erster Halbleiterwafer 100 zu einer Anzahl erster Halbleiterchips 102 verarbeitet werden, wie in 2 dargestellt. Der erste Halbleiterwafer 100 kann als ein Ingot aus Wafermaterial beginnen, das aus monokristallinem Silizium bestehen kann, das entweder nach einem Czochralski-(CZ)- oder einem Floating-Zone-(FZ)-Prozess gezüchtet wurde. Der erste Wafer 100 kann jedoch in weiteren Ausführungsformen aus anderen Materialien und durch andere Prozesse gebildet sein.
Der Halbleiterwafer 100 kann aus dem Ingot geschnitten und sowohl auf der ersten Hauptoberfläche 104 als auch auf der zweiten Hauptoberfläche (nicht abgebildet) gegenüber der Oberfläche 104 poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 104 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den Wafer 100 in die jeweiligen ersten Halbleiterchips 102 zu teilen und um integrierte Schaltungen der jeweiligen ersten Halbleiterchips 102 auf und/oder in der ersten Hauptoberfläche 104 zu bilden. Diese verschiedenen Verarbeitungsschritte können Metallisierungsschritte umfassen, bei denen Metallkontakte einschließlich der Chip-Bond-Pads 106 und der Flip-Chip-Bond-Pads 108, die auf der ersten Hauptoberfläche 104 freiliegen, abgeschieden werden. Die Metallisierungsschritte können ferner das Abscheiden von metallischen Verbindungsschichten und Durchkontaktierungen innerhalb des Wafers umfassen. Diese Metallverbindungsschichten und Durchkontaktierungen können für die Übertragung von Signalen zu und von den integrierten Schaltungen und zur strukturellen Unterstützung der integrierten Schaltungen vorgesehen werden, wie unten in Bezug auf die 6-7 erläutert wird.
Die in 2 auf dem Wafer 100 gezeigte Anzahl der ersten Halbleiterchips 102 dient der Veranschaulichung, und der Wafer 100 kann in weiteren Ausführungsformen mehr erste Halbleiterchips 102 enthalten als dargestellt sind. In ähnlicher Weise ist die Anzahl der Bond-Pads 106, 108 auf dem ersten Halbleiterchip 102 zur Veranschaulichung dargestellt, und jeder erste Chip 102 kann in weiteren Ausführungsformen mehr Bond-Pads 106, 108 enthalten als dargestellt sind.
In einer Ausführungsform kann der erste Halbleiterchip 102 so verarbeitet werden, dass er Speicherzellen in integrierten Schaltungen enthält, wie z. B. ein oder mehrere 3D-Stapelspeicherzellenarrays mit NAND-Speicher-Strings. Der erste Halbleiterchip 102 kann andere und/oder zusätzliche Schaltungen in weiteren Ausführungsformen enthalten, wie unten erläutert.
Vor, nach oder parallel zur Bildung der ersten Halbleiterchips auf dem Wafer 100 kann ein zweiter Halbleiterwafer 110 in Schritt 202 zu einer Anzahl von zweiten Halbleiterchips 112 verarbeitet werden, wie in 3 dargestellt. Der Halbleiterwafer 110 kann als ein Ingot aus monokristallinem Silizium beginnen, der entweder nach einem CZ-, FZ- oder einem anderen Prozess gezüchtet wird. Der zweite Halbleiterwafer 110 kann sowohl auf der ersten Hauptfläche 114 als auch auf der zweiten Hauptfläche (nicht abgebildet) gegenüber der Fläche 114 geschnitten und poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 114 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den zweiten Wafer 110 in die entsprechenden zweiten Halbleiterchips 112 zu teilen und um integrierte Schaltungen der entsprechenden zweiten Halbleiterchips 112 auf und/oder in der ersten Hauptoberfläche 114 zu bilden. Diese verschiedenen Bearbeitungsschritte können Metallisierungsschritte umfassen, bei denen Metallkontakte einschließlich Flip-Chip-Bond-Pads 118, die auf der ersten Hauptoberfläche 114 freiliegen, abgeschieden werden. Die Metallisierungsschritte können ferner das Abscheiden von metallischen Verbindungsschichten und Durchkontaktierungen innerhalb des Wafers umfassen. Diese metallischen Verbindungsschichten und Durchkontaktierungen können für die Übertragung von Signalen zu und von den integrierten Schaltungen vorgesehen werden, wie unten in Bezug auf die 6-7 erläutert wird.
Die Anzahl der zweiten Halbleiterchips 112 auf Wafer 110 in 3 dient der Veranschaulichung, und der Wafer 110 kann in weiteren Ausführungsformen mehr zweite Halbleiterchips 112 enthalten als dargestellt sind. In ähnlicher Weise ist die Anzahl der Flip-Chip-Bond-Pads 118 auf dem zweiten Halbleiterchip 112 zur Veranschaulichung dargestellt, und jeder zweite Chip 112 kann in weiteren Ausführungsformen mehr Bond-Pads 118 enthalten als dargestellt sind.
In einer Ausführungsform kann der zweite Halbleiterchip 112 so verarbeitet werden, dass er integrierte Logikschaltungen enthält, die so konfiguriert sind, dass sie Lese-/Schreibvorgänge für ein oder mehrere integrierte Speicherzellenarrays steuern. Die Logikschaltungen können mit Hilfe der CMOS-Technologie hergestellt werden, obwohl die Logikschaltungen in weiteren Ausführungsformen auch mit anderen Technologien hergestellt werden können. Der zweite Halbleiterchip 112 kann andere und/oder zusätzliche Schaltungen in weiteren Ausführungen enthalten, wie unten erläutert.
In Schritt 204 können die ersten Halbleiterchips 102, die aus dem Wafer 100 geschnitten wurden, und die zweiten Halbleiterchips, die aus dem Wafer 110 geschnitten wurden, physikalisch und elektrisch miteinander gekoppelt werden, wie in den 4 und 5 dargestellt. In einer Ausführungsform kann die Struktur der Flip-Chip-Bond-Pads 108 auf dem ersten Halbleiterchip 102 mit der Struktur der Flip-Chip-Bond-Pads 118 auf dem zweiten Halbleiterchip 112 übereinstimmen, wie in 4 gezeigt. Die in 4 gezeigten Strukturen der Bond-Pads 108, 118 sind nur als Beispiel zu verstehen und können in weiteren Ausführungsformen variieren. Der zweite Halbleiterchip 112 kann umgedreht werden, und die entsprechenden Bond-Pads 118 können physikalisch und elektrisch mit den entsprechenden Bond-Pads 108 gekoppelt werden, wobei Wärme und Druck zum Aufschmelzen eines Lötbumps 146 (6) an jeder Bond-Pad-Schnittstelle angewandt werden.
Einmal miteinander verbunden, bilden der erste und der zweite Halbleiterchip 102, 112 zusammen ein integriertes Speichermodul 120, wie in 5 gezeigt. Das integrierte Speichermodul 120 fungiert nach Aspekten der vorliegenden Technologie als ein einziger, vollständiger Speicher, wie z. B. ein BiCS-Flash-Speicher. Es versteht sich, dass das integrierte Speichermodul 120 auch als anderer Typ von Flash-Speicher funktionieren kann, einschließlich 2D-Speicher und andere 3D-Speicher sowie andere Arten von Speichern. Zu diesen anderen Speichertypen gehören unter anderem Magnet-RAM, resistiver RAM, Phasenwechsel-RAM usw.
Die Bildung des integrierten Speichermoduls 120 aus zwei separaten Halbleiterchips hat mehrere Vorteile gegenüber herkömmlichen Speicherchips, die aus einem einzigen Chip gebildet sind. Wenn beispielsweise der erste Chip 102 ein Speicherzellenarray enthält, wird durch das Entfernen der Logikschaltung aus dem ersten Chip wertvoller Platz für zusätzliche Speicherzellen frei. Wenn z. B. Speicherzellen und Logikschaltungen auf einem Wafer in „Side-by-Side“-Konfiguration hergestellt werden, kann durch das Entfernen der Logikschaltung zusätzlicher Platz für den Speicherstapel geschaffen werden.
Darüber hinaus ermöglicht die Trennung der Speicherzellen und der Logikschaltungen in zwei getrennte Wafer, die Herstellungsprozesse für beide Wafer auf die jeweiligen integrierten Schaltungen, die auf den jeweiligen Wafern gebildet werden, abzustimmen und zu optimieren. Beispielsweise waren herkömmliche Verfahren zur Bildung integrierter Flash-Speicherschaltungen mit einem Erhitzungsschritt verbunden, der sich nachteilig auf die CMOS-Logikschaltungen auswirken konnte. Durch die Herstellung der Logikschaltungen auf einem eigenen Wafer kann dieses Problem gemildert werden.
Erneut auf 5 verweisend, kann der zweite Halbleiterchip 112 des integrierten Speichermoduls 120 deutlich kleiner sein als der erste Halbleiterchip 102. Somit kann die Gesamtgrundfläche des integrierten Speichermoduls 120 ausschließlich durch die Grundfläche des ersten Halbleiterchips 102 bestimmt werden. Das heißt, die Größe des zweiten Halbleiterchips 112 vergrößert sich nicht oder beeinflusst die Grundfläche des integrierten Speichermoduls 120 nicht anderweitig. Wie unten erläutert, können die relativen Größen des ersten und zweiten Halbleiterchips 102, 112 von der in 5 gezeigten Größe abweichen. In einem weiteren Beispiel kann der zweite Halbleiterchip 112 die gesamte Oberfläche des ersten Halbleiterchips 102 bedecken, mit der Ausnahme, dass die Die-Bond-Pads 106 des ersten Halbleiterchips 102 freiliegen und vom zweiten Halbleiterchip 112 unbedeckt bleiben.
In den in 4-5 gezeigten Ausführungsformen enthalten der erste und der zweite Halbleiterchip 102, 112 eine Struktur von Bond-Pads für das Flip-Chip-Bonden der Chips. Es versteht sich, dass der erste und der zweite Halbleiterchip 102, 112 elektrisch miteinander gekoppelt werden können, indem andere Schemata in weiteren Ausführungsformen verwendet werden. In einer solchen weiteren Ausführungsform können der erste und der zweite Halbleiterchip 102, 112 unter Verwendung von Siliciumdurchkontaktierungen (TSV) elektrisch miteinander gekoppelt werden. In einer weiteren solchen Ausführungsform können der erste und der zweite Halbleiterchip 102, 112 mittels eines Drahtbondings miteinander verbunden werden. Die Flip-Chip-Bond-Pads 108, 118 können in solchen alternativen Ausführungsformen weggelassen werden.
Weitere Details zur physikalischen und elektrischen Verbindung des ersten und zweiten Halbleiterchips 102, 112 werden im Folgenden anhand der Querschnittsansicht des Randbereichs und der Draufsicht von 6 bzw. 7 erläutert. Der erste Halbleiterchip 102 kann ein Speicherzellenarray 122 enthalten, das in und/oder auf einer Substratschicht 124 innerhalb eines Chipbereichs des Halbleiterchips 102 gebildet wird. Wie bereits erwähnt, kann das Speicherzellenarray 122 als eine 3D-Stapelspeicherstruktur mit in Schichten geformten Speicherzellenketten ausgebildet werden. Nach der Bildung des Speicherzellenarrays 122 können mehrere Schichten von Metallverbindungen 126 und Durchkontaktierungen 128 nacheinander in Schichten eines dielektrischen Films 130 gebildet werden. Wie auf dem Gebiet bekannt ist, können die Metallverbindungen 126, die Durchkontaktierungen 128 und die dielektrischen Filmschichten 130 schichtweise mit Hilfe von photolithographischen und Dünnfilm-Abscheidungsprozessen gebildet werden. Die photolithographischen Prozesse können zum Beispiel Strukturdefinition, Plasma, chemisches oder trockenes Ätzen und Polieren umfassen. Die Dünnschichtabscheidung kann z. B. Sputtern und/oder chemische Gasphasenabscheidung umfassen. Die Metallverbindungen 126 können aus einer Vielzahl elektrisch leitfähiger Metalle gebildet werden, einschließlich z. B. Kupfer und Kupferlegierungen, wie es in der Technik bekannt ist, und die Durchkontaktierungen 128 können mit einer Vielzahl elektrisch leitfähiger Metalle ausgekleidet und/oder gefüllt werden, einschließlich z. B. Wolfram, Kupfer und Kupferlegierungen, wie es in der Technik bekannt ist.
Auf der oberen dielektrischen Filmschicht 130 kann eine Passivierungsschicht 132 gebildet werden. Die Passivierungsschicht 132 kann geätzt werden, um die Bond-Pads 106, 108 zu bilden. Jedes Bond-Pad 106, 108 kann eine Kontaktschicht 134 enthalten, die über einem Liner 136 gebildet wird. Wie in der Technik bekannt, kann die Kontaktschicht 134 z. B. aus Kupfer, Aluminium und deren Legierungen gebildet werden, und der Liner 136 kann z. B. aus einem Titan/Titannitrid-Stapel wie z. B. Ti/TiN/Ti gebildet werden, wobei diese Materialien in weiteren Ausführungsformen variieren können. Die Bond-Pads 106, 108 (Kontaktschicht plus Liner) können eine Dicke von 720 nm haben, wobei diese Dicke in weiteren Ausführungsformen größer oder kleiner sein kann.
Die metallischen Verbindungen 126 und Durchkontaktierungen 128 können zur Bildung von leitenden Knoten 140 verwendet werden, wie es auf dem Gebiet der Chips für die Übertragung von Signalen und Spannungen zwischen den Chip-Bond-Pads 108 und den integrierten Schaltungen 122 bekannt ist. In Übereinstimmung mit Aspekten der vorliegenden Technologie können die Metallverbindungen 126 verwendet werden, um die Chips auf den Bond-Pads 106 mit einer ersten Gruppe der Flip-Chip-Bond-Pads 108 (Bond-Pads 108a in 6) elektrisch zu verbinden. So können, wie unten erläutert, Signale, z. B. von einem Speicher-Controller, zum/vom zweiten Halbleiterchip 112 über die Chip-Bond-Pads 106 und die erste Gruppe der Flip-Chip-Bond-Pads 108a auf dem ersten Chip 102 übertragen werden. Signale können auch zwischen dem ersten Chip 102 und dem zweiten Chip 112 über eine zweite Gruppe von Flip-Chip-Bond-Pads (Bond-Pads 108b in 6) übertragen werden. Während in 6 die Chip-Bond-Pads 106 mit einer einzigen Reihe von Flip-Chip-Bond-Pads 108a elektrisch verbunden sind, ist es denkbar, dass die Chip-Bond-Pads 106 mit mehr als einer Reihe von Flip-Chip-Bond-Pads 108a oder weniger als einer ganzen Reihe von Flip-Chip-Bond-Pads 108a elektrisch verbunden sind.
Die Metallverbindungen 126 und Durchkontaktierungen 128 können auch zur Bildung eines Dichtrings 142 verwendet werden, wie es auf dem Gebiet der Dichtringe bekannt ist. Der Dichtring 142 kann die integrierte Schaltung 122 und die leitenden Knoten 140 umgeben und eine mechanische Unterstützung bieten, um eine Beschädigung der integrierten Schaltungen 122 und der leitenden Knoten 140 z. B. beim Zerschneiden des Wafers 100 zu verhindern.
Der zweite Halbleiterchip 112 kann, obwohl er nicht im Detail dargestellt ist, auf ähnliche Weise gebildet werden, um integrierte Schaltungen zu beinhalten (wobei in den Beispielen die Logikschaltung durch die Speicherzellenarray ersetzt wird). Wie beim ersten Chip 102 können die integrierten Schaltungen im zweiten Chip 112 mit den Flip-Chip-Bond-Pads 118 des zweiten Chips 112 über ein Gerüst aus Metallverbindungen und Durchkontaktierungen elektrisch verbunden werden.
7 zeigt eine weitere Draufsicht auf ein integriertes Speichermodul 120 einschließlich des ersten und zweiten Chips 102, 112. In Ausführungsformen, in denen der erste Chip 102 integrierte Schaltungen 122 enthält, die als Speicherzellenarrays konfiguriert sind, kann der zweite Halbleiterchip 112 über Teilen der Speicherzellenarrays im integrierten Speichermodul 120 liegen.
Wie bereits erwähnt, kann in Ausführungsformen der erste Halbleiterchip 102 Speicherzellenarrays und der zweite Halbleiterchip 112 Steuerlogikschaltungen enthalten, sodass das integrierte Speichermodul 120 als ein einziger, vollständiger Speicher funktionieren kann. Entsprechend den Aspekten der vorliegenden Technologie ist der Speicher in zwei separate Halbleiterchips aufgeteilt, die zusammengefügt werden. 8 ist ein funktionales Blockdiagramm, das weitere Details einer Ausführungsform zeigt, bei der der erste Chip Speicherzellenarrays und der zweite Chip 112 eine Logikschaltung aufweist.
Der erste Chip 102 des integrierten Speichermoduls 120 kann eine Speicherstruktur 160 aus Speicherzellen, wie z. B. ein Array von Speicherzellen, und Lese-/Schreibschaltungen 168 enthalten. Der zweite Chip 112 kann eine Steuerlogikschaltung 150 enthalten. Die Speicherstruktur 160 ist durch Wortleitungen über einen Zeilendecoder 164 und durch Bitleitungen über einen Spaltendecoder 166 adressierbar. Die Lese-/Schreibschaltungen 168 können mehrere Leseblöcke (Leseschaltungen) enthalten, die das parallele Lesen oder Programmieren einer Speicherzellenseite ermöglichen.
Mehrere Speicherelemente in der Speicherstruktur 160 können so konfiguriert werden, dass sie in Reihe geschaltet sind oder dass jedes Element einzeln zugänglich ist. Beispielsweise enthalten Flash-Speichersysteme in einer NAND-Konfiguration (NAND-Speicher) in der Regel in Reihe geschaltete Speicherelemente. Eine NAND-Kette ist ein Beispiel für einen Satz in Reihe geschalteter Transistoren, die Speicherzellen und Auswahl-Gate-Transistoren umfassen.
Ein NAND-Speicherarray kann so konfiguriert werden, dass das Array aus mehreren Speicherketten besteht, wobei sich eine Kette aus mehreren Speicherelementen zusammensetzt, die sich eine einzelne Bitleitung teilen und auf die als Gruppe zugegriffen wird. Alternativ können Speicherelemente der Speicherstruktur 160 so konfiguriert werden, dass auf jedes Element einzeln zugegriffen werden kann, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind beispielhaft, und Speicherelemente können auch anders konfiguriert werden.
Die Speicherstruktur 160 kann zweidimensional (2D) oder dreidimensional (3D) sein. Die Speicherstruktur 160 kann ein oder mehrere Arrays von Speicherelementen (auch als Speicherzellen bezeichnet) umfassen. Ein 3D-Speicherarray ist so angeordnet, dass die Speicherelemente mehrere Ebenen oder mehrere Speicherbauelement-Levels belegen und dadurch eine Struktur in drei Dimensionen bilden (d. h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats 124 verlaufen, 6).
Die Speicherstruktur 160 auf dem ersten Chip 102 kann durch die Steuerlogikschaltung 150 auf dem zweiten Chip 112 gesteuert werden. Die Steuerlogikschaltung 150 kann über Schaltungen verfügen, die zur Steuerung und Ansteuerung von Speicherelementen verwendet werden, um Funktionen wie z. B. Programmieren und Lesen auszuführen. Die Steuerschaltung 150 arbeitet mit den Lese-/Schreibschaltungen 168 zusammen, um Speicheroperationen auf der Speicherstruktur 160 durchzuführen. In Ausführungsformen kann die Steuerschaltung 150 einen Zustandsautomaten 152, einen On-Chip-Adressdecoder 154 und ein Leistungssteuermodul 156 enthalten. Der Zustandsautomat 152 ermöglicht die Steuerung von Speicheroperationen auf Chip-Ebene. Ein Speicherbereich 153 kann für den Betrieb der Speicherstruktur 160 vorgesehen werden, z. B. für die Programmierung von Parametern für verschiedene Reihen oder andere Gruppen von Speicherzellen. Diese Programmierparameter könnten Bitleitungsspannungen und Verifikationsspannungen umfassen.
Der On-Chip-Adressdekoder 154 bietet eine Adressschnittstelle zwischen der vom Host-Baustein oder dem Speicher-Controller (unten erläutert) verwendeten Adresse und der von den Dekodern 164 und 166 verwendeten Hardware-Adresse. Das Leistungssteuerungsmodul 156 steuert die Leistung und die Spannungen, die während der Speicheroperationen an die Wort- und Bitleitungen geliefert werden. Es kann Treiber für Wortleitungslagen in einer 3D-Konfiguration, quellseitige Auswahl-Gate, drainseitige Auswahl-Gate und Quellleitungen enthalten. Ein source-seitiges Auswahl-Gate ist ein Gate-Transistor am Source-Ende einer NAND-Zeichenkette, und ein drainseitiges Auswahl-Gate ist ein Transistor am Drain-Ende einer NAND-Zeichenkette.
Die oben beschriebenen Komponenten des integrierten Speichermoduls 170 sind nach Aspekten der vorliegenden Technologie in zwei separate Halbleiterchips 102 und 112 aufgeteilt, wobei die Chips 102, 112 in 8 beispielhaft dargestellt sind. Es wird jedoch davon ausgegangen, dass die Aufteilung der oben beschriebenen Komponenten auf die beiden unterschiedlichen Chips 102, 112 von der in 8 gezeigten abweichen kann. Einige oder alle der oben als Teil des Chips 102 gezeigten und beschriebenen Komponenten können auf dem Chip 112 bereitgestellt werden, während einige oder alle der oben als Teil des Chips 112 gezeigten und beschriebenen Komponenten auf dem Chip 102 bereitgestellt werden können. Zusätzliche Komponenten können entweder zum Chip 102 oder zum Chip 112 in weiteren Ausführungsformen hinzugefügt werden. In Ausführungsformen kann die Steuerlogikschaltung 150 die in 8 gezeigten und oben beschriebenen Komponenten enthalten. In weiteren Ausführungsformen können alle Komponenten mit Ausnahme der Speicherzellen 160 als eine oder mehrere Steuerlogikschaltungen betrachtet werden, die für die Durchführung der hier beschriebenen Aktionen konfiguriert sind. Eine oder mehrere Steuerlogikschaltungen können z. B. eine(n) oder eine Kombination von Steuerschaltung 150, Zustandsautomat 152, Decodern 154/164/166, Leistungssteuermodul 156, Leseblöcke von Lese-/Schreibschaltungen und so weiter umfassen.
Daten und Befehle können durch einen Speicher-Controller 170 zum und vom integrierten Schaltungsmodul 120 übertragen werden. Der Speicher-Controller 170 kann z. B. ein ASIC umfassen und auf einem Halbleiterchip verarbeitet werden, der von den Chips 102 und 112 getrennt ist. In weiteren Ausführungsformen kann der Speicher-Controller 170 in einen der Chips 102, 112 eingebaut werden, wie z. B. auf dem Chip 112. Der Speicher-Controller 170 kann einen Prozessor wie z. B. einen Mikroprozessor 170c und Speichereinrichtungen (Speicher) wie z. B. ROM 170a und RAM 170b umfassen. RAM 170b kann SRAM und DRAM sein, ist aber nicht darauf beschränkt. Die Speichereinrichtungen bestehen aus Code, wie z. B. einem Befehlssatz, und der Prozessor ist in der Lage, den Befehlssatz auszuführen, um die hier beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code aus einem Speichereinrichtungsbereich der Speicherstruktur 160 zugreifen, z. B. auf einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen.
Der Code wird vom Speicher-Controller 170 verwendet, um auf die Speicherstruktur 160 zuzugreifen, z. B. für Programmier-, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Befehlssatz) enthalten. Der Boot-Code ist eine Software, die den Speicher-Controller 170 während eines Boot- oder Startvorgangs initialisiert und dem Speicher-Controller den Zugriff auf die Speicherstruktur 160 ermöglicht. Nach dem Einschalten holt der Prozessor 170c den Boot-Code aus dem ROM 170a oder dem Speichereinrichtungsbereich der Speicherstruktur 160 zur Ausführung, und der Boot-Code initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 170b. Sobald der Steuercode in den RAM 170b geladen ist, wird er durch den Prozessor 170c ausgeführt. Der Steuercode enthält Treiber zur Durchführung grundlegender Aufgaben wie die Steuerung und Zuweisung von Speicher, die Priorisierung der Verarbeitung von Befehlen und die Steuerung von Ein- und Ausgangsports.
Der Speicher-Controller 170 steuert die Kommunikation zwischen dem integrierten Speichermodul 120 und einem Host-Baustein 174. Der Host-Baustein kann z. B. eine Leiterplatte sein, auf der das integrierte Speichermodul 120 und/oder der Speicher-Controller 162 montiert sind. Der Host-Baustein kann alternativ ein Computersystem sein. Befehle und Daten werden zwischen dem Host-Baustein 174 und dem Speicher-Controller 170 über eine Schnittstelle (z. B. Datenbus) 172 und zwischen dem Speicher-Controller und dem integrierten Speichermodul 120 über die Leitung 158 übertragen. Die Schnittstelle 172 zwischen dem Host-Baustein 174 und dem Speicher-Controller 170 kann einen PCIe-Bus (Peripheral Component Interconnect Express) umfassen, aber die Schnittstelle 172 ist nicht auf einen PCIe-Bus beschränkt.
Bezugnehmend auf 1 kann, nachdem der erste und zweite Chip 102, 112 gebildet und miteinander zu einem integrierten Speichermodul 120 gekoppelt wurden, das Speichermodul 120 wie bekannt in Schritt 208 getestet werden, z. B. mit Lese-/Schreib- und Burn-In-Operationen.
In Schritt 212 können zwei oder mehr integrierte Speichermodule auf einem Substrat 180 gestapelt werden, wie in der Seitenansicht von 9 dargestellt. Das Substrat kann eines von verschiedenen chiptragenden Medien sein, einschließlich leitender Pads, elektrischer Leiterbahnen und Durchkontaktierungen zur Übertragung von Daten und Befehlen zwischen den gestapelten integrierten Speichermodulen 120 und einem Host-Baustein wie dem oben beschriebenen Host-Baustein 174. Solche Chip-Trägermedien können unter anderem eine Leiterplatte (PCB), ein Leiterrahmen (Leadframe) oder ein Tape Automated Bonded (TAB)-Band sein, sind aber nicht darauf beschränkt. Passive Komponenten (nicht abgebildet) können entweder vor oder nach den integrierten Speichermodulen 120 auf das Substrat montiert werden. Die passiven Komponenten können z. B. einen oder mehrere Kondensatoren, Widerstände und/oder Induktivitäten enthalten, wobei aber auch andere Komponenten denkbar sind.
Die integrierten Speichermodule 120 können in z-Richtung so aufeinander montiert werden, dass sie einen Chipstapel 182 auf dem Substrat 180 bilden, wie in der Seitenansicht von 9 dargestellt. Während in den 4 Speichermodule 120 gezeigt werden, kann es 1, 2, 4, 8, 16, 32, 64 oder eine andere Anzahl von Speichermodulen 120 in verschiedenen Ausführungsformen geben. Wenn sie, wie unten erläutert, elektrisch miteinander verbunden und verkapselt sind, können das Substrat 180 und der Chipstapel 182 ein fertiges Halbleiterbauelement 190 bilden.
Entsprechend den Aspekten der vorliegenden Technologie können die integrierten Speichermodule 120 so übereinander gestapelt werden, dass der zweite Chip 112 jedes Moduls 120 die im Halbleiterbauelement 190 für den Chip-Stapel 182 erforderliche Gesamthöhe nicht erhöht oder anderweitig beeinflusst. Insbesondere können die integrierten Speichermodule 120 im Stapel 182 in einer versetzt abgestuften Konfiguration aufeinander montiert werden, wobei der erste Halbleiterchip 102 eines Speichermoduls 120 direkt auf dem ersten Halbleiterchip 102 des Speichermoduls 120 unmittelbar darunter angebracht wird.
Die Speichermodule 120 können in y-Richtung um einen Abstand voneinander versetzt werden, sodass der erste Chip 102 eines gestapelten Speichermoduls neben dem zweiten Chip 112 eines unmittelbar darunter liegenden Speichermoduls sitzt. Das heißt, wenn ein oberes Speichermodul 120 auf einem unteren Speichermodul 120 montiert ist, werden sowohl das obere Speichermodul 120 als auch der zweite Chip 112 des unteren Speichermoduls 120 direkt auf der Oberfläche des ersten Chips 102 des unteren Speichermoduls 120 montiert. Der zweite Chip 112 kann eine Dicke haben, die kleiner oder gleich der des ersten Chips 102 ist. Daher addiert sich der zweite Chip 112 jedes Moduls 120 nicht zu der Gesamthöhe, die im Halbleiterbauelement 190 für den Die-Stapel 182 erforderlich ist. Die Speichermodule 120 können unter Verwendung einer Die-Attach-Folie (DAF) auf der Unterseite jedes der ersten Chips 102 übereinander gestapelt werden.
Der zweite Chip 112 des unteren Speichermoduls kann zwischen den Chip-Bond-Pads 106 im unteren Speichermodul und dem darauf montierten oberen Speichermodul sitzen und in y-Richtung leicht davon beabstandet sein. In einer Ausführungsform kann ein zweiter Chip 112 in einem Abstand von 20 µm bis 50 µm von den benachbarten Chip-Bond-Pads 106 und 20 µm bis 50 µm vom ersten Chip 102 des darauf gestapelten nächsten Moduls 120 angeordnet sein. Diese Abstände sind beispielhaft und können bei weiteren Ausführungsformen variieren.
Sobald der Chipstapel 182 gebildet ist, kann der Chipstapel 182 in einem Schritt 214 elektrisch miteinander und mit dem Substrat 180 gekoppelt werden. Wie in der Seitenansicht von 10 und der perspektivischen Ansicht von 11 dargestellt, können Drahtbondings 192 an der abgestuften Kante des Chipstapels 182 zwischen ausgerichteten Chip-Bond-Pads 106 auf den ersten Chips 102 der integrierten Speichermodule 120 im Stapel 182 gebildet werden. Drahtbondings 192 können auch verwendet werden, um den Chipstapel 182 mit den Kontaktpads 194 auf dem Substrat 180 elektrisch zu verbinden. Drahtbondings können verwendet werden, um die ausgerichteten Die-Bond-Pads 106 auf den jeweiligen Speichermodulen 120 untereinander und mit dem Substrat 180 elektrisch zu verbinden und so die Signalübertragung zwischen dem Substrat und den Speichermodulen 120 im Stapel 182 zu ermöglichen.
Wie in den 10 und 11 zu sehen ist, ist es ein Merkmal der vorliegenden Technologie, dass sich die Drahtbondings zwischen den Kontaktpads 106 auf verschiedenen Ebenen über den zweiten Chip 112 in jedem Modul 120 (mit Ausnahme des oberen Moduls) erstrecken können. Somit kann der zweite Chip 112 in einem ansonsten ungenutzten Raum angeordnet werden.
In einer Ausführungsform können die Drahtbondings 192 unter Verwendung von Ball-Bondings gebildet werden, obwohl andere Arten von Bondings in Betracht gezogen werden. Die Drahtbondings 192 können aus Gold, einer Goldlegierung oder anderen Materialien hergestellt werden. Die Drahtbondings 130 werden im Allgemeinen in einer geraden vertikalen Säule von einer Chip-Schicht zur nächsten im Chip-Stapel 182 und zum Substrat 180 dargestellt. Eine oder mehrere der Drahtbondings können sich jedoch in alternativen Ausführungsformen diagonal von einem Chip zum nächsten erstrecken. Außerdem kann es sein, dass ein Drahtbonding eine oder mehrere Lagen im Chip-Stapel 182 überspringt. Die in 11 gezeigte Anzahl von Draht-Bondings 192 ist nur ein Beispiel, und es kann in weiteren Ausführungsformen mehr Drahtbondings geben.
Nachdem die Drahtbondings 192 gebildet wurden, kann das Halbleiterbauelement 190 in Schritt 216 und wie in 12 gezeigt, in eine Gussmasse 196 eingekapselt werden. Die Gussmasse 196 kann zum Beispiel festes Epoxidharz, Phenolharz, Quarzglas, kristallines Siliziumdioxid, Ruß und/oder Metallhydroxid enthalten. Solche Gussmassen sind beispielsweise von Sumitomo Corp. und Nitto-Denko Corp. erhältlich, die beide ihren Hauptsitz in Japan haben. Andere Gussmassen anderer Hersteller sind auch denkbar. Die Gussmasse kann durch ein FFT-Verfahren (Flow Free Thin) oder durch andere bekannte Verfahren, einschließlich Transfer-Molding oder Spritzgusstechniken, aufgetragen werden.
In Schritt 220 können optional Lötkugeln 198 (12) auf die Kontaktpads 194 auf einer unteren Fläche des Substrats 180 des Halbleiterbauelements 190 aufgebracht werden. Die Lötkugeln 198 können verwendet werden, um das Halbleiterbauelement 190 an einem Host-Baustein 174 (8), z. B. einer Leiterplatte, zu befestigen. Die Lötkugeln 198 können weggelassen werden, wenn das Halbleiterbauelement 190 als LGA-Paket verwendet werden soll.
Um Größenvorteile zu nutzen, können mehrere Halbleiterbauelemente 190 gleichzeitig auf einem Panel von Substraten 180 gebildet werden. Nach der Bildung und Verkapselung der Bauelemente 190 auf der Platte können die Bauelemente 190 in Schritt 224 voneinander vereinzelt werden, um ein fertiges Halbleiterbauelement 190 zu bilden, wie in 12 dargestellt. Die Halbleiterbauelemente 190 können mit einer Vielzahl von Schneidverfahren vereinzelt werden, einschließlich Sägen, Wasserstrahlschneiden, Laserschneiden, wassergeführtem Laserschneiden, Trockenmedienschneiden und Schneiden mit diamantbeschichtetem Draht. Während geradlinige Schnitte im Allgemeinen rechteckige oder quadratische Halbleiterbauelemente 190 definieren werden, versteht sich, dass das Halbleiterbauelement 190 in weiteren Ausführungsformen der vorliegenden Technologie andere Formen als rechteckig und quadratisch haben kann.
In den oben beschriebenen Ausführungsformen kann der Chip-Stapel 182 in einer einzigen Richtung abgestuft sein. 13 zeigt eine alternative Ausführungsform, bei der der Chipstapel 182 eine erste Gruppe von integrierten Speichermodulen 120, die in eine erste abgestufte Richtung versetzt sind, und eine zweite Gruppe von integrierten Speichermodulen 120, die in eine zweite, der ersten abgestuften Richtung entgegengesetzte abgestufte Richtung versetzt sind, enthält. Während die erste und die zweite Gruppe jeweils vier Speichermodule 120 enthalten, kann es in der ersten und/oder zweiten Gruppe weniger oder mehr als vier Speichermodule 120 geben. Beide Gruppen von integrierten Speichermodulen 120 können wie gezeigt miteinander und mit dem Substrat durch Drahtbonding 192 gekoppelt werden. Die Speichermodule 120 in der ersten und zweiten Gruppe werden so montiert, dass der erste Chip 102 jedes Speichermoduls auf dem ersten Chip 102 des unmittelbar darunter liegenden Speichermoduls gestapelt wird.
In den oben beschriebenen Ausführungsformen werden der zweite Chip 112 und der erste Chip 102 des nächsthöheren Speichermoduls 120 jeweils auf dem ersten Chip 102 des niedrigeren Speichermoduls 120 befestigt. Es werden jedoch auch andere Konfigurationen von Chips im Chipstapel 182 in Betracht gezogen. 14 zeigt eine weitere Ausführungsform, bei der Speichermodule so übereinander gestapelt sind, dass der erste Chip 102 auf dem zweiten Chip 112 des nächstniedrigeren Speichermoduls 120 befestigt ist.
In der Ausführungsform von 14 können Abstandshalter 250 neben dem zweiten Chip 112 aller Speichermodule mit Ausnahme des obersten Speichermoduls 120 im Stapel 182 vorgesehen werden. Die Abstandhalter 250 können aus einem Gel oder Film geformt sein oder ein dielektrischer Feststoff wie Siliziumdioxid sein. Die Speichermodule 120 können in einer versetzten, abgestuften Konfiguration gestapelt werden. Da jedoch kein Platz für den zweiten Chip 112 gelassen werden muss, kann der Versatz in dieser Ausführungsform geringer sein als in den z. B. in Bezug auf 10 und 11 beschriebenen Ausführungsformen. Der Versatz kann groß genug sein, um die Chip-Bond-Pads 106 auf dem ersten Chip 102 jedes Speichermoduls 120 freizulegen.
In den oben beschriebenen Ausführungsformen wurden mehrere integrierte Schaltungsmodule 120 aufeinander montiert, um den Chipstapel 182 zu bilden. In weiteren Ausführungsformen können andere als die integrierten Schaltungsmodule 120 in den Stapel 182 aufgenommen werden. 15 zeigt zum Beispiel eine Ausführungsform, bei der der Stapel 182 ein integriertes Schaltungsmodul 120 und dann zusätzliche einzelne Halbleiterchips umfasst, wobei es sich in Ausführungsformen um erste Chips 102 einschließlich Speicherzellenarrays handeln kann. In dieser Ausführungsform kann der gezeigte einzelne zweite Chip 112 eine Logikschaltung enthalten, die die Übertragung von Daten und Befehlen zu/von nur seinem zugehörigen ersten Chip 102 oder jedem der ersten Chips 102, die im Chipstapel 182 dargestellt sind, steuert.
In der Ausführungsform von 15 kann der auf dem Speichermodul 120 montierte Chip 102 um einen Abstand versetzt sein, der Platz für die Chip-Bond-Pads 106 und den zweiten Chip 112 lässt, wie oben beschrieben. Die verbleibenden Chips 102 können auf dem unteren einzelnen ersten Chip 102 um einen Abstand versetzt werden, der Platz für die Chip-Bond-Pads 106 lässt. Die gezeigte Ausführungsform umfasst ein integriertes Speichermodul 120 und drei einzelne erste Chips 102. Es wird jedoch davon ausgegangen, dass es mehrere integrierte Speichermodule 120 gemischt mit einem oder mehreren anderen individuellen Halbleiterchips geben kann. Das/die integrierte(n) Speichermodul(e) 120 müssen in weiteren Ausführungsformen nicht am Boden des Stapels 182 liegen.
Wie oben erwähnt, können die Abmessungen des ersten und des zweiten Chips 102, 112 in Bezug aufeinander variieren. 5 zeigt ein Beispiel, bei dem die Länge und Breite des zweiten Chips 112 deutlich kleiner ist als die des ersten Chips 102. 16 zeigt ein weiteres Beispiel, bei dem die Länge des zweiten Chips 112 nur geringfügig kleiner ist als die Länge des ersten Chips 102. Der zweite Halbleiterchip 112 kann in weiteren Ausführungsformen die gleiche Länge wie der erste Halbleiterchip 102 haben.
17 zeigt eine weitere Ausführungsform, bei der mehrere kleinere zweite Chips 112 auf der Oberfläche des ersten Chips 102 montiert sind. Das Beispiel zeigt vier solcher zweiten Chips 112, aber es kann in weiteren Ausführungsformen mehr oder weniger als vier zweite Chips 112 geben. Es ist vorstellbar, dass die in 17 gezeigten mehreren zweiten Chips 112 zur Steuerung der Übertragung von Daten und Befehlen an die in der Ausführungsform von 15 gezeigten mehreren ersten Chips 102 verwendet werden.
Die 18 und 19 zeigen eine Drauf- und Seitenansicht einer weiteren Ausführungsform der vorliegenden Technologie, bei der die Bond-Pads 106 auf dem Chip 102 weggelassen wurden. In dieser Ausführungsform ist eine Struktur von Chip-Bond-Pads 258 auf einer Oberseite des zweiten Chips 112 vorgesehen. Diese Bond-Pads 258 können mit der Struktur der Chip-Bond-Pads 118 auf der gegenüberliegenden Seite des zweiten Chips 112 durch TSVs 260 elektrisch verbunden werden. Die Bond-Pads 118 können wie oben beschrieben mit den Bond-Pads 108 auf dem ersten Chip 102 flip-chip verbunden werden. Die besondere Struktur der Bond-Pads 258 dient nur als Beispiel und kann in weiteren Ausführungsformen variieren.
20 zeigt eine Seitenansicht eines Beispiels eines Halbleiterbauelements 190 einschließlich einer Anzahl gestapelter integrierter Speichermodule 120 einschließlich zweiter Chips 112 mit TSVs 260, wie in 18 und 19 gezeigt. Die Speichermodule 120 in 20 können mit Hilfe der Chip-Bond-Pads 258 auf den zweiten Chips 112 jedes Speichermoduls 120 elektrisch miteinander und mit dem Substrat 180 verbunden werden. Die Chip-Bond-Pads 258 ermöglichen den Zugriff sowohl auf den ersten als auch auf den zweiten Chip 102, 112 in jedem Speichermodul 120 und die elektrische Verbindung der Speichermodule 120 untereinander und mit dem Substrat 180.
21 zeigt eine Seitenansicht eines Halbleiterbauelements 190 ähnlich der von 20, aber die Ausführungsform von 21 enthält ein einzelnes Speichermodul 120 mit einem zweiten Chip 112 mit TSVs 260, wie in 18 und 19 gezeigt. Die übrigen Halbleiterchips in dem Bauelement 190 von 21 sind einzelne Halbleiterchips, die in Ausführungsformen erste Chips 102 einschließlich Speicherzellenarrays sein können. In dieser Ausführungsform kann der gezeigte einzelne zweite Chip 112 eine Logikschaltung enthalten, die die Übertragung von Daten und Befehlen zu/von nur seinem zugehörigen ersten Chip 102 oder jedem der ersten Chips 102 im Chipstapel 182 steuert.
In der Ausführungsform von 21 kann der auf dem Speichermodul 120 montierte Chip 102 um einen Betrag versetzt sein, der ausreicht, um Platz für den zweiten Chip 112 zu lassen. Die restlichen Chips 102 können auf dem unteren einzelnen ersten Chip 102 um einen Betrag versetzt werden, der ausreicht, um Platz für die Chip-Bond-Pads 106 zu lassen. Die gezeigte Ausführungsform umfasst ein integriertes Speichermodul 120 und drei einzelne erste Chips 102. Es versteht sich jedoch, dass es mehrere integrierte Speichermodule 120 gemischt mit einem oder mehreren anderen individuellen Halbleiterchips geben kann. Das/die integrierte(n) Speichermodul(e) 120 müssen in weiteren Ausführungsformen nicht am Boden des Stapels 182 liegen.
Zusammenfassend bezieht sich ein Beispiel für die vorliegende Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: einen ersten Halbleiterchip; einen zweiten Halbleiterchip, der auf eine Oberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet ist, um den zweiten Halbleiterchip elektrisch und physikalisch mit dem ersten Halbleiterchip zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als integrierter Speicher konfiguriert sind.
Das integrierte Speichermodul von oben, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das integrierte Speichermodul von oben, wobei die Steuerschaltung eine integrierte komplementäre Metalloxid-Halbleiterschaltung umfasst.
Das integrierte Speichermodul von oben, wobei der erste und der zweite Chip zusammen als ein nichtflüchtiges Speicherbauelement konfiguriert sind.
Das integrierte Speichermodul von oben, wobei das nichtflüchtige Speicherbauelement ein NAND-Flash-Speicherbauelement, ein magnetisches RAM-Bauelement (RAM), ein Phasenwechsel-RAM-Bauelement und ein resistives RAM-Bauelement umfasst.
Das integrierte Speichermodul von oben, wobei der erste Halbleiterchip eine Vielzahl von Bond-Pads umfasst, die zum Drahtbonden des ersten Halbleiterchips konfiguriert sind.
Das integrierte Speichermodul von oben, wobei das integrierte Speichermodul eine Grundfläche hat, die gleich einer Grundfläche des ersten Halbleiterchips ist.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip kleiner als der erste Halbleiterchip ist.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip eine erste Gruppe von Bond-Pads auf einer ersten Oberfläche des zweiten Halbleiterchips neben dem ersten Halbleiterchip aufweist, um ein Flip-Chip-Bonden des zweiten Halbleiterchips mit dem ersten Halbleiterchip durchzuführen.
Das integrierte Speichermodul von oben, das ferner einen zweiten Satz von Bond-Pads auf einer zweiten Oberfläche des ersten Halbleiterchips gegenüber der ersten Oberfläche umfasst.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein Halbleiterbauelement, umfassend: ein Substrat; ein erstes integriertes Speichermodul, das an dem Substrat befestigt ist, umfassend: einen ersten Halbleiterchip, der eine Oberfläche mit einer Vielzahl von Chip-Bond-Pads aufweist; einen zweiten Halbleiterchip, der an die Oberfläche des ersten Halbleiterchips benachbart zu der Vielzahl von Chip-Bond-Pads gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind.
Das obige Halbleiterbauelement, ferner umfassend einen dritten Halbleiterchip, der auf der Oberfläche des ersten Halbleiterchips, angrenzend an den zweiten Halbleiterchip, montiert ist.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip einen Speicherchip umfasst.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip eine Vielzahl von Speicherzellen umfasst, wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiters gebondet ist, wobei der dritte und vierte gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind.
Das obige Halbleiterbauelement, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip in Flip-Chip-Technik gebondet ist.
Das obige Halbleiterbauelement, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip unter Verwendung von Siliziumdurchkontaktierungen elektrisch verbunden ist.
Das obige Halbleiterbauelement, ferner umfassend ein Drahtbonding, das sich zwischen einem Kontaktpad auf dem Substrat und einem Chip-Bond-Pad auf dem ersten Halbleiterchip erstreckt.
Das obige Halbleiterbauelement, ferner umfassend ein Drahtbonding, das sich zwischen einem Kontaktpad auf dem Substrat und einem Chip-Bond-Pad auf dem zweiten Halbleiterchip erstreckt.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein Halbleiterbauelement, umfassend: ein Substrat; ein erstes integriertes Speichermodul, das an dem Substrat befestigt ist, umfassend: einen ersten Halbleiterchip, der eine Oberfläche mit einer ersten Vielzahl von Chip-Bond-Pads aufweist; einen zweiten Halbleiterchip, der an die Oberfläche des ersten Halbleiterchips benachbart zu der Vielzahl von Chip-Bond-Pads gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind; einen dritten Halbleiterchip, der an dem ersten integrierten Speichermodul benachbart zu dem zweiten Halbleiterchip montiert ist, wobei der dritte Halbleiterchip eine zweite Vielzahl von Chip-Bond-Pads aufweist; und Drahtbondings, die zwischen die erste und die zweite Vielzahl von Chip-Bond-Pads geschaltet sind, wobei sich die Drahtbondings über den zweiten Halbleiterchip erstrecken.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip auf der ersten Oberfläche des ersten Halbleiterchips montiert ist.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip auf einer Oberfläche des zweiten Halbleiterchips montiert ist.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip einen Speicherchip umfasst.
Das obige Halbleiterbauelement, wobei der dritte Halbleiterchip eine Vielzahl von Speicherzellen umfasst, wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiters gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind.
Das obige Halbleiterbauelement, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip in Flip-Chip-Technik gebondet ist.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: einen ersten Halbleiterchip, der Speichermittel umfasst; einen zweiten Halbleiterchip, der Steuermittel umfasst, wobei der zweite Halbleiterchip mit einer Oberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet ist, um den zweiten Halbleiterchip elektrisch und physikalisch mit dem ersten Halbleiterchip zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind.
Eine weitere Ausführungsform der vorliegenden Technologie wird nun unter Bezugnahme auf die 22-48 beschrieben, die sich in Ausführungsformen auf ein Halbleiterbauelement mit gestapelten integrierten Speichermodulen beziehen. Jedes integrierte Speichermodul kann ein Paar von Halbleiterchips enthalten, die zusammen als ein einziger integrierter Flash-Speicher arbeiten. Die Aufteilung der Flash-Speicherfunktionalität zwischen dem Chip-Paar im Modul kann in den Ausführungsformen unterschiedlich sein, aber in einem Beispiel kann der erste Chip das Speicherzellenarray und der zweite Chip die Logikschaltung, wie z. B. eine integrierte CMOS-Schaltung, enthalten.
In Ausführungsformen kann der zweite Halbleiterchip des integrierten Speichermoduls kleiner sein als der erste Halbleiterchip und kann auf eine Oberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet sein. In einer Ausführungsform kann der zweite Halbleiterchip mit dem ersten Halbleiterchip entlang eines Randbereichs des ersten Chips gebondet sein. In solchen Ausführungsformen können die integrierten Speichermodule in einer verschobenen, versetzten Konfiguration gestapelt werden, sodass die ersten Chips direkt übereinander gestapelt werden können, wobei die zweiten Chips an den Randbereichen der ersten Chips freiliegen. In einer anderen Ausführungsform kann der zweite Chip an einen zentralen Teil des ersten Chips gebondet werden. In solchen Ausführungsformen können die ersten Chips einen FOD (Film-on-Die) auf einer Unterseite des ersten Chips enthalten, sodass ein zweiter Chip in den Film des ersten Chips im nächsthöheren integrierten Speichermodul eingebettet wird.
Eine Ausführungsform der vorliegenden Technologie wird nun anhand des Flussdiagramms von 22 und der Ansichten von 23-48 erläutert. In Schritt 1200 kann ein erster Halbleiterwafer 1110 zu einer Anzahl erster Halbleiterchips 1102 verarbeitet werden, wie in 23 dargestellt. Der erste Halbleiterwafer 1110 kann als ein Ingot aus Wafermaterial beginnen, das aus monokristallinem Silizium bestehen kann, das nach einem Czochralski-(CZ)- oder einem Floating-Zone-(FZ)-Prozess gezüchtet wird. Der erste Wafer 1110 kann jedoch in weiteren Ausführungsformen auch aus anderen Materialien und durch andere Prozesse gebildet werden.
Der Halbleiterwafer 1110 kann vom Ingot geschnitten und sowohl auf der ersten Hauptoberfläche 1104 als auch auf der zweiten Hauptoberfläche (nicht abgebildet) gegenüber der Oberfläche 1104 poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 1104 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den Wafer 1110 in die jeweiligen ersten Halbleiterchips 1102 zu teilen und um integrierte Schaltungen der jeweiligen ersten Halbleiterchips 1102 auf und/oder in der ersten Hauptoberfläche 1104 zu bilden. Diese verschiedenen Verarbeitungsschritte können Metallisierungsschritte umfassen, bei denen Metallkontakte einschließlich Chip-Bond-Pads 1106 und Flip-Chip-Bond-Pads 1108, die auf der ersten Hauptoberfläche 1104 freiliegen, abgeschieden werden. Die Metallisierungsschritte können ferner das Abscheiden von metallischen Verbindungsschichten und Durchkontaktierungen innerhalb des Wafers umfassen. Diese Metallverbindungsschichten und Durchkontaktierungen können für die Übertragung von Signalen zu und von den integrierten Schaltungen und zur strukturellen Unterstützung der integrierten Schaltungen vorgesehen werden, wie unten in Bezug auf 31 erläutert wird.
Die Anzahl der ersten Halbleiterchips 1102 auf dem Wafer 1110 in 23 dient der Veranschaulichung, und der Wafer 1110 kann in weiteren Ausführungen mehr erste Halbleiterchips 1102 enthalten als gezeigt werden. In ähnlicher Weise ist die Anzahl der Bond-Pads 1106, 1108 auf dem ersten Halbleiterchip 1102 zur Veranschaulichung dargestellt, und jeder erste Chip 1102 kann mehr Bond-Pads 1106, 1108 enthalten, als in den weiteren Ausführungsformen dargestellt sind.
In einer Ausführungsform kann der erste Halbleiterchip 1102 so verarbeitet werden, dass er integrierte Speicherzellen enthält, wie z. B. ein oder mehrere 3D-Stapelspeicherzellenarrays mit NAND-Speicherketten. Der erste Halbleiterchip 1102 kann in weiteren Ausführungsformen andere und/oder zusätzliche Schaltungen aufweisen, wie unten erläutert.
Vor, nach oder parallel zur Bildung des ersten Halbleiterchips auf dem Wafer 1110 kann ein zweiter Halbleiterwafer 1110 zu einer Anzahl von zweiten Halbleiterchips 1112 in den Schritten 1202 und 204 verarbeitet werden, wie in 24 dargestellt. Der Halbleiterwafer 1110 kann als ein Ingot aus monokristallinem Silizium beginnen, der entweder nach einem CZ-, FZ- oder einem anderen Prozess gezüchtet wird. Der zweite Halbleiterwafer 1110 kann sowohl auf der ersten Hauptoberfläche 1114 als auch auf der zweiten Hauptoberfläche (nicht abgebildet) gegenüber der Oberfläche 1114 geschnitten und poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 1114 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den zweiten Wafer 1110 in die entsprechenden zweiten Halbleiterchips 1112 zu teilen und um integrierte Schaltungen der entsprechenden zweiten Halbleiterchips 1112 auf und/oder in der ersten Hauptoberfläche 1114 zu bilden. Die in 24 auf dem Wafer 1110 gezeigte Anzahl der zweiten Halbleiterchips 1112 dient der Veranschaulichung, wobei der Wafer 1110 in weiteren Ausführungsformen mehr zweite Halbleiterchips 1112 enthalten kann als dargestellt sind.
In einer Ausführungsform kann der zweite Halbleiterchip 1112 so verarbeitet werden, dass er integrierte Logikschaltungen 1115 (25) aufweist, die so konfiguriert sind, dass sie Lese-/Schreibvorgänge für ein oder mehrere integrierte Speicherzellenarrays steuern. Die Logikschaltungen können mit Hilfe der CMOS-Technologie hergestellt werden, obwohl die Logikschaltungen in weiteren Ausführungsformen auch mit anderen Technologien hergestellt werden können. Der zweite Halbleiterchip 1112 kann andere und/oder zusätzliche Schaltungen in weiteren Ausführungsformen aufweisen, wie unten erläutert. Jede Logikschaltung 1115 kann elektrisch mit einem Metallpad 1116 auf einer Oberseite der Chips 1112 durch metallische Verbindungsschichten und/oder Durchkontaktierungen gekoppelt werden.
Wie unten beschrieben, werden die Metallpads 1116 der Logikschaltungen 1115 mit den Bond-Pads 1108 auf den ersten Chips 1102 elektrisch gekoppelt. In Ausführungsformen wird dies mit Hilfe einer Umverteilungsebene in Schritt 1204 erreicht, um die Positionen der Metallpads 1116 auf dem zweiten Chip 1112 in eine Struktur umzupositionieren oder umzuverteilen, die der Struktur der Bond-Pads 1108 auf den ersten Chips 1102 entspricht. Eine solche Umverteilungsebene (RDL) 1117 ist in 26 dargestellt. Die in 26 gezeigte Struktur der RDL 1117 dient nur als Beispiel und kann in weiteren Ausführungsformen variieren. Es ist denkbar, dass die Metallpads 1116 auf dem zweiten Halbleiterchip 1116 in einer Struktur angeordnet werden, die für das Zusammenpassen mit den Kontaktpads 1108 auf dem ersten Halbleiterchip 1102 benötigt wird. In diesem Fall kann der RDL 1117 weggelassen werden.
Auf den Pads auf einer Oberseite des RDL 1117 kann eine Struktur von Bumps 1118 gebildet werden, wie in 27 dargestellt. Die Bumps 1118 können durch eine Vielzahl von Techniken gebildet werden, z. B. durch Stud-Bumping auf dem zweiten Wafer 1110 oder durch die Verwendung von Mikrobumps. Die Bumps 1118 können aus verschiedenen Materialien gebildet werden, darunter z. B. Cu, Cu-Sn, Pb-Sn, Au, deren Legierungen oder andere Lötmaterialien und Metalle mit relativ hohen Schmelzpunkten. Die Bumps 1118 werden in einer Struktur bereitgestellt, die der der Bond-Pads 1108 auf den ersten Chips 1102 entspricht. In Ausführungsformen kann der Abstand zwischen den Bumps 1118 zwischen 5 micron (µm) und 50 µm variieren, wobei der Abstand in weiteren Ausführungsformen kleiner oder größer sein kann.
In Ausführungsformen können die Bumps 1118 zylindrische Säulen oder Kugeln sein. In weiteren Ausführungsformen können die Bumps 1118 jedoch kegelförmig sein, wie in 28 und der vergrößerten Ansicht von 28A dargestellt. Die kegelförmigen Bumps 1118 können gerade Seitenwände haben, um einen echten Konus zu bilden, oder Seitenwände mit einem konkaven Teil an der Basis, der in einen konvexen Teil an der Spitze übergeht, wie in den Figuren gezeigt. Kegelförmige Bumps 1118 können auf die RDL-Pads abgeschieden werden, indem zunächst eine Ti/Cu-Keimschicht auf die Pads auf der Oberseite des RDL 1117 abgeschieden wird. Anschließend können unter Verwendung einer Resiststruktur über der Keimschicht durch Fotolithografie hinterschnittene Löcher gebildet werden. Die hinterschnittenen Löcher in der Resistschicht können dann z. B. in einem Galvanikprozess mit Bump-Material gefüllt werden. Der Fotolack und die Keimschicht können dann mit einem oder mehreren Lösungsmitteln entfernt werden, um die kegelförmigen Bumps 1118 zu hinterlassen.
Die kegelförmigen Bumps 1118 können in Ausführungsformen einen Basisdurchmesser d₁ von 8-10 µm, einen Spitzendurchmesser d₂ von 2-3 µm und eine Höhe h von 8-9 µm haben. Jede dieser Abmessungen kann jedoch in weiteren Ausführungsformen sowohl proportional als auch unproportional zueinander variieren. Der Abstand zwischen den kegelförmigen Höckern kann etwa 20 µm betragen, aber dieser Abstand kann in weiteren Ausführungsformen variieren. Wie unten erläutert, haben die kegelförmigen Bumps 1118 gewisse Vorteile in Bezug auf die Scherfestigkeit, wenn die kegelförmigen Bumps der Chips 1112 mit den Pads 1108 der Chips 1102 durch Ultraschall gebondet werden. Wie bereits erwähnt, können die Höcker 1118 jedoch in weiteren Ausführungsformen auch als Säulen, kugelförmig oder in anderen Formen vorliegen. Die Anzahl der Bumps 1118 auf dem zweiten Halbleiterchip 1112 in den 24, 27 und 28 dient der Veranschaulichung, und jeder zweite Chip 1112 kann in weiteren Ausführungsformen mehr Bumps 1118 enthalten als dargestellt sind.
In Schritt 1206 können die ersten Halbleiterchips 1102, die aus dem Wafer 1110 geschnitten wurden, und die zweiten Halbleiterchips, die aus dem Wafer 1110 geschnitten wurden, physikalisch und elektrisch miteinander verbunden werden, wie in den 29 und 30 gezeigt. In Ausführungsformen kann ein zweiter Halbleiterchip 1112 auf einer planaren Hauptoberfläche eines ersten Halbleiterchips 1102 an einem Randbereich der planaren Hauptoberfläche montiert werden. Wie bereits erwähnt, kann in einer Ausführungsform der Struktur der Flip-Chip-Bond-Pads 1108 auf dem ersten Halbleiterchip 1102 mit der Struktur der Bumps 1118 auf dem zweiten Halbleiterchip 1112 übereinstimmen, wie in 29 gezeigt. Die in 29 gezeigte besondere Struktur der Bond-Pads 1108 und Bumps 1118 ist nur ein Beispiel und kann in weiteren Ausführungsformen variieren.
Um den ersten und zweiten Chip 1102 und 1112 aneinander zu befestigen, kann der zweite Halbleiterchip 1112 umgedreht werden, und entsprechende Bumps 1118 können physikalisch und elektrisch mit entsprechenden Bond-Pads 1108 gekoppelt werden, wobei Wärme und Druck zum Aufschmelzen der Bumps 1118 an jeder Pad-Schnittstelle eingesetzt werden. Insbesondere können die Bumps 1118 in Ausführungsformen unter Verwendung einer Thermokompressionstechnik elektrisch und physikalisch mit den Bond-Pads 1108 gekoppelt werden, wobei die Bumps 1118 bei erhöhter Temperatur für eine Zeitspanne gegen die Bond-Pads 1108 gepresst werden, um die Bumps, die mit den Bond-Pads 1108 diffundieren oder anderweitig an diesen haften, aufzuschmelzen. In weiteren Ausführungsformen können zusätzlich oder anstelle der Temperaturerhöhung Ultraschallschwingungen auf die Bumps 1118 aufgebracht werden, um das Bonden der Bumps 1118 an die Pads 1108 zu erleichtern. In Ausführungsformen können die kegelförmigen Bumps 1118 besser haften als andere Arten von Bumps 1118 (d. h. größerer Widerstand gegen Scherkräfte zwischen Bumps 1118 und Pads 1108), da das Ultraschallschweißen und/oder der Druck über eine Spitze mit kleinem Durchmesser konzentriert werden (d₂ in 28A). Wie bereits erwähnt, können die Bumps 1118 jedoch in verschiedenen Ausführungsformen eine Vielzahl von Formen aufweisen.
Wie bereits erwähnt, können der erste und der zweite Halbleiterchip 1102 und 1112 miteinander verbunden werden, nachdem sie von ihren jeweiligen Wafern 1100 und 1110 geschnitten wurden. In weiteren Ausführungsformen kann der zweite Halbleiterchip 1112 jedoch auf den ersten Halbleiterchip 1102 aufgebracht werden, bevor der erste Halbleiterchip 1102 vom Wafer 1110 geschnitten wird. Nachdem der erste und der zweite Chip 1102 und 1112 gekoppelt sind, können die ersten Chips 1102 vom Wafer 1110 geschnitten werden.
Sobald sie miteinander verbunden sind, bilden der erste und der zweite Halbleiterchip 1102, 1112 zusammen ein integriertes Speichermodul 1120, wie in 30 dargestellt. Das integrierte Speichermodul 1120 ist nach Aspekten der vorliegenden Technologie ein einzelner, vollständig integrierter Flash-Speicher, wie z. B. ein BiCS-Flash-Speicher. Die Bildung des integrierten Speichermoduls 1120 aus zwei separaten Halbleiterchips hat mehrere Vorteile gegenüber herkömmlichen Speicherchips, die auf einem einzigen Chip gebildet werden. Wenn beispielsweise der erste Chip 1102 ein Speicherzellenarray umfasst, wird durch das Entfernen der Logikschaltung aus dem ersten Chip wertvoller Platz für zusätzliche Speicherzellen frei. Wenn die Speicherzellen beispielsweise als geschichteter 3D-Speicherstapel konfiguriert sind, ermöglicht das Entfernen der Logikschaltung die Bereitstellung zusätzlicher Schichten im Speicherstapel.
Darüber hinaus ermöglicht die Trennung der Speicherzellen und der Logikschaltungen in zwei separate Wafer, die Herstellungsprozesse für beide Wafer auf die jeweiligen integrierten Schaltungen, die auf den jeweiligen Wafern gebildet werden, abzustimmen und zu optimieren. Beispielsweise beinhalten herkömmliche Verfahren zur Bildung integrierter Flash-Speicherschaltungen einen Hitzeschritt, der sich nachteilig auf die CMOS-Logikschaltungen auswirken könnte. Durch die Herstellung der Logikschaltungen auf einem eigenen Wafer kann dieses Problem gemildert werden.
Nochmals auf 30 Bezug nehmend, kann der zweite Halbleiterchip 1112 des integrierten Speichermoduls 1120 deutlich kleiner sein als der erste Halbleiterchip 1102. Daher kann die Gesamtgrundfläche des integrierten Speichermoduls 1120 ausschließlich durch die Grundfläche des ersten Halbleiterchips 1102 bestimmt werden. Das heißt, dass die Größe des zweiten Halbleiterchips 1112 die Grundfläche des integrierten Speichermoduls 1120 nicht vergrößert oder anderweitig beeinflusst.
In den in den 29-30 gezeigten Ausführungsformen enthalten der erste und der zweite Halbleiterchip 1102, 1112 eine Struktur von Bond-Pads für das Flip-Chip-Bonden der Chips. Es versteht sich, dass der erste und der zweite Halbleiterchip 1102, 1112 elektrisch miteinander gekoppelt werden können, indem andere Schemata in weiteren Ausführungsformen verwendet werden. In einer solchen weiteren Ausführungsform können der erste und der zweite Halbleiterchip 1102, 1112 unter Verwendung von Silizium-Durchkontaktierungen (TSV) elektrisch miteinander gekoppelt werden. In einer weiteren solchen Ausführung können der erste und der zweite Halbleiterchip 1102, 1112 miteinander drahtgebondet werden. Die Flip-Chip-Bond-Pads 1108 und Bumps 1118 können in solchen alternativen Ausführungsformen weggelassen werden.
Weitere Einzelheiten zur physikalischen und elektrischen Kopplung des ersten und zweiten Halbleiterchips 1102, 1112 werden nun anhand der Querschnittsansicht von 31 und der Seitenansicht von 32 erläutert. Der erste Halbleiterchip 1102 kann eine integrierte Speicherzellenarray 1122 enthalten, die in und/oder auf einer Substratschicht 1124 innerhalb eines Chipbereichs des ersten Halbleiterchips 1102 gebildet wird. Wie bereits erwähnt, kann das Speicherzellenarray 1122 als eine 3D-Stapelspeicherstruktur mit in Schichten geformten Speicherzellenketten ausgebildet werden. Nach der Bildung des Speicherzellenarrays 1122 können mehrere Schichten von Metallverbindungen 1126 und Durchkontaktierungen 1128 nacheinander in Schichten eines dielektrischen Films 1130 gebildet werden. Wie auf dem Gebiet bekannt ist, können die Metallverbindungen 1126, die Durchkontaktierungen 1128 und die dielektrischen Filmschichten 1130 schichtweise mit Hilfe von fotolithografischen und Dünnfilm-Abscheidungsprozessen gebildet werden. Die photolithographischen Prozesse können zum Beispiel Strukturdefinition, Plasma-, chemisches oder trockenes Ätzen und Polieren umfassen. Die Dünnschichtabscheidung kann z. B. durch Sputtern und/oder chemische Gasphasenabscheidung erfolgen. Die Metallverbindungen 1126 können aus einer Vielzahl elektrisch leitfähiger Metalle gebildet werden, einschließlich z. B. Kupfer und Kupferlegierungen, wie es auf dem Gebiet bekannt ist, und die Durchkontaktierungen 1128 können mit einer Vielzahl elektrisch leitfähiger Metalle ausgekleidet und/oder gefüllt werden, einschließlich z. B. Wolfram, Kupfer und Kupferlegierungen, wie es auf dem Gebiet bekannt ist.
Auf der oberen dielektrischen Filmschicht 1130 kann eine Passivierungsschicht 1132 gebildet werden. Die Passivierungsschicht 1132 kann geätzt werden, um die Bond-Pads 1106, 1108 zu bilden. Jeder Bond-Pad 1106, 1108 kann eine Kontaktschicht 1134 enthalten, die über einem Liner 1136 gebildet wird. Wie auf dem Gebiet bekannt ist, kann die Kontaktschicht 1134 beispielsweise aus Kupfer, Aluminium und deren Legierungen und der Liner 1136 beispielsweise aus einem Titan/Titannitrid-Stapel wie z. B. Ti/TiN/Ti gebildet werden, wobei diese Materialien in weiteren Ausführungsformen variieren können. Die Bond-Pads 1106, 1108 (Kontaktschicht plus Liner) können eine Dicke von 720 nm haben, wobei diese Dicke in weiteren Ausführungen größer oder kleiner sein kann.
Die Metallverbindungen 1126 und die Durchkontaktierungen 1128 können zur Bildung leitender Knoten 1140 verwendet werden, wie es auf dem Gebiet der Chips für die Übertragung von Signalen und Spannungen zwischen den Chip-Bond-Pads 1108 und den integrierten Schaltungen 1122 bekannt ist. Die Metallverbindungen 1126 können auch zur Übertragung von Signalen zwischen den Kontaktpads 1106 und den integrierten Schaltungen 1122 und/oder dem zweiten Chip 1112 verwendet werden. So können, wie unten erläutert, Signale, z. B. von einem Speicher-Controller, zum/vom zweiten Halbleiterchip 1112 über die Chip-Bond-Pads 1106, die Metallverbindungen 1126 und die Bond-Pads 1108 auf den ersten Chip 1102 übertragen werden. Signale können auch zwischen dem ersten Chip 1102 und dem zweiten Chip 1112 über die Metallverbindungen 1126 und die Bond-Pads 1108 auf den ersten Chip 1102 übertragen werden.
Die Metallverbindungen 1126 und die Durchkontaktierungen 1128 können auch verwendet werden, um einen Dichtungsring 1142 zu bilden, wie es auf dem Gebiet der Dichtungsringe bekannt ist. Der Dichtungsring 1142 kann die integrierten Schaltungen 1122 und die leitenden Knoten 1140 umgeben und eine mechanische Unterstützung bieten, um eine Beschädigung der integrierten Schaltungen 1122 und der leitenden Knoten 1140 z. B. beim Schneiden des Wafers 1110 zu verhindern.
Wie oben erwähnt, kann der zweite Halbleiterchip 1112 auf ähnliche Weise gebildet werden, um integrierte Schaltungen wie z. B. CMOS-Logikschaltungen 1115 zu enthalten. Wie beim ersten Chip 1102 können die integrierten Schaltungen im zweiten Chip 1112 mit den Bumps 1118 des zweiten Chips 1112 über ein Gerüst aus Metallverbindungen und Durchkontaktierungen sowie mit RDL 1117, wie oben beschrieben, elektrisch verbunden werden. Die in 31 gezeigte Ausführungsform enthält kegelförmige Bumps 1118, aber es können auch andere Arten von Bumps verwendet werden, einschließlich säulenförmige und kugelförmige Bumps.
32 zeigt eine allgemeinere Seitenansicht eines integrierten Speichermoduls 1120 einschließlich eines zweiten Chips 1112, der durch Bumps 1118 am ersten Chip 1102 befestigt ist. Die in den 31 und 32 gezeigte Anzahl der Bumps 1118 dient der Veranschaulichung und wird in weiteren Ausführungsformen variieren. Sobald der zweite Chip 1112 auf dem ersten Chip 1102 befestigt ist, kann ein Raum zwischen dem ersten und zweiten Chip mit einem Epoxidharz oder einem anderen Harz oder Polymer 1144 unterfüllt werden. Das Unterfüllmaterial 1144 kann als Flüssigkeit aufgetragen werden, die dann zu einer festen Schicht aushärtet. Dieser Unterfüllungsschritt schützt die elektrischen Verbindungen zwischen dem ersten und zweiten Chip 1102, 1112 und sichert den zweiten Chip 1112 auf dem ersten Chip 1102. Als Unterfüllmaterial 1144 können verschiedene Materialien verwendet werden, in Ausführungsformen kann es aber auch Hysol-Epoxidharz von Henkel Corp. mit Sitz in Kalifornien, USA, sein.
Bezugnehmend auf 22 kann, nachdem der erste und der zweite Chip 1102, 1112 geformt und miteinander zu einem integrierten Speichermodul 1120 gekoppelt wurden, das Speichermodul 1120 in Schritt 1208 wie bekannt getestet werden, z. B. mit Lese-/Schreib- und Burn-In-Operationen.
In Schritt 1212 können zwei oder mehr integrierte Speichermodule 1120 auf einem Substrat 1180 gestapelt werden, wie in den perspektivischen Ansichten von 33 und 34 gezeigt. Das Substrat kann eines von verschiedenen Chip tragenden Medien sein, einschließlich der leitfähigen Pads 1182, 1184, elektrischen Leiterbahnen und Durchkontaktierungen zur Übertragung von Daten und Befehlen zwischen den gestapelten integrierten Speichermodulen 1120 und einem Host-Baustein wie dem oben beschriebenen Host-Baustein 1174. Solche Chip-Trägermedien können unter anderem eine Leiterplatte (PCB), einen Leadframe oder ein Tape Automated Bonded (TAB)-Band sein. Passive Komponenten (nicht abgebildet) können entweder vor oder nach den integrierten Speichermodulen 1120 auf das Substrat montiert werden. Die passiven Komponenten können z. B. einen oder mehrere Kondensatoren, Widerstände und/oder Induktivitäten enthalten, wobei auch andere Komponenten in Betracht gezogen werden.
Wie in 31 oben erwähnt, kann auch ein Speicher-Controller-Chip 1170, z. B. ein ASIC, auf das Substrat 1180 montiert werden, um den Informationsaustausch zwischen den integrierten Speichermodulen 1120 und dem Host-Baustein zu steuern. In Ausführungsformen kann der Controller-Die 1170 mit dem Substrat 1180 drahtgebondet werden, obwohl er in weiteren Ausführungsformen auch durch andere Methoden verbunden werden kann.
Ein erstes integriertes Speichermodul 1120 kann in Schritt 1212 auf das Substrat 1180 montiert werden, wie durch einen Die-Attach-Film (DAF) auf einer Unterseite des ersten Chips 1102. Elektrische Verbindungen in Form von Drahtbondings 1185 können dann zwischen den Kontaktpads 1106 auf dem ersten Chip 1102 und einem ersten Satz von Pads 1182 auf dem Substrat 1180 in Schritt 1214 gebildet werden. Drahtbondings 1185 können auf konventionelle Weise, z. B. mit Kugelbondings, gebildet werden, wobei andere Arten von Bondings in Betracht gezogen werden. Die Drahtbondings 1185 können aus Gold, einer Goldlegierung oder anderen Materialien gebildet werden. Das Substrat 1180 und das eine oder mehreren drahtgebondeten integrierten Speichermodule 1120 können zusammen ein Halbleiterbauelement 1190 bilden. Wie in 33 gezeigt und oben beschrieben, kann der zweite Halbleiterchip 1112 entlang eines Randbereichs des ersten Halbleiterchips 1102 in dem Halbleiterbauelement 1190 montiert werden.
Die Schritte 1212 und 214 können wiederholt werden (wie durch die gestrichelte Linie in 22 dargestellt), um dem Halbleiterbauelement 1190 zusätzliche Speichermodule 1120 für integrierte Schaltungen hinzuzufügen. Wie in den 34 und 35 dargestellt, kann ein zweites integriertes Speichermodul 1120 auf das erste integrierte Speichermodul 1120 montiert werden, wobei wiederum eine DAF-Schicht auf einer Unterseite des Chips 1102 des zweiten integrierten Speichermoduls 1120 benutzt wird. Gemäß Aspekten der vorliegenden Technologie kann das zweite integrierte Speichermodul 1120 in einer verschobenen, versetzten Konfiguration montiert werden.
Insbesondere kann das zweite integrierte Speichermodul 1120 gegenüber dem ersten integrierten Speichermodul 1120 um einen Abstand, y' (35), entlang der y-Achse versetzt werden, um Platz für die Drahtbondings 1185 auf den Bond-Pads 1106 zu lassen. In Ausführungsformen kann der Abstand y' zwischen 50 und 1100 µm liegen, wobei dieser Abstand in weiteren Ausführungsformen kleiner oder größer sein kann. Das zweite integrierte Speichermodul 1120 kann auch relativ zum ersten integrierten Speichermodul 1120 um einen Abstand x' entlang der x-Achse versetzt sein, um auf dem ersten Halbleiterchip 1102 Platz für den zweiten Halbleiterchip 1112 des ersten integrierten Speichermoduls 1120 zu lassen. Somit kann der erste Chip 1102 des zweiten integrierten Speichermoduls 1120 direkt auf einer Oberfläche des ersten Chips 1102 des ersten integrierten Speichermoduls 1120 neben dem zweiten Chip 1112 des ersten integrierten Speichermoduls 1120 montiert werden. In Ausführungsformen kann der Abstand x' zwischen 1100 und 500 µm liegen, wobei dieser Abstand in weiteren Ausführungsformen kleiner oder größer sein kann.
Das zweite integrierte Speichermodul 1120 kann um 180° relativ zum ersten integrierten Speichermodul 1120 gedreht werden, sodass die Chip-Bond-Pads 1106 des zweiten integrierten Speichermoduls neben einem zweiten Satz von Pads 1184 an einem zweiten Randbereich des Substrats 1180 liegen. Die Chip-Bond-Pads 1106 können unter Verwendung eines zweiten Satzes von Drahtbondings 1185 mit dem zweiten Satz von Pads 1184 drahtgebondet werden. Wie in 35 zum Beispiel zu sehen ist, befindet sich der zweite Halbleiterchip 1112 des zweiten integrierten Speichermoduls 1120 ebenfalls an einer dem zweiten Halbleiterchip 1112 des ersten integrierten Speichermoduls 1120 gegenüberliegenden Kante des Halbleiterbauelements 1190.
Wie in den 36 und 37 dargestellt, kann dann ein drittes integriertes Speichermodul 1120 zum Halbleiterbauelement 1190 hinzugefügt werden. Das dritte integrierte Speichermodul 1120 kann auf das zweite integrierte Speichermodul 1120 montiert werden, wiederum unter Verwendung einer DAF-Schicht auf einer Unterseite des Chips 1102 des dritten integrierten Speichermoduls 1120. Das dritte integrierte Speichermodul 1120 kann relativ zum zweiten integrierten Speichermodul 1120 um einen Abstand, y" (37), entlang der y-Achse versetzt werden, um Platz für die Drahtbondings 1185 auf den Bond-Pads 1106 des zweiten integrierten Speichermoduls 1120 zu lassen. Das dritte integrierte Speichermodul 1120 kann auch relativ zum zweiten integrierten Speichermodul 1120 um einen Abstand, x", entlang der x-Achse versetzt sein, um Platz für den zweiten Halbleiterchip 1112 am Randbereich des zweiten integrierten Speichermoduls 1120 zu lassen.
In Ausführungsformen kann das dritte integrierte Speichermodul 1120 direkt über dem ersten integrierten Speichermodul 1120 positioniert werden. Das heißt, in Ausführungsformen kann der Abstand y" gleich wie y', jedoch in entgegengesetzter Richtung, und der Abstand x" gleich wie x', jedoch in entgegengesetzter Richtung, sein. Es versteht sich, dass die Abstände y' und y" in weiteren Ausführungsformen nicht gleich sein müssen, und dass die Abstände x' und x" in weiteren Ausführungsformen nicht gleich sein müssen.
Das erste und das dritte integrierte Speichermodul 1120 können um die Dicke des ersten Halbleiterchips und der DAF-Schicht des zweiten Speichermoduls 1120 voneinander beabstandet sein. Dieser Abstand ist ausreichend groß, um Platz für den zweiten Halbleiterchip 1112 unter dem dritten integrierten Speichermodul 1120 zu lassen. Das dritte integrierte Speichermodul 1120 kann mit dem Substrat 1180 mittels Drahtbondings 1185 zwischen den Bond-Pads 1106 auf dem dritten integrierten Speichermodul und dem ersten Satz von Pads 1182 auf dem Substrat 1180 drahtgebondet werden.
Wie in 38 und 39 dargestellt, kann dann ein viertes integriertes Speichermodul 1120 zum Halbleiterbauelement 1190 hinzugefügt werden. Das vierte integrierte Speichermodul 1120 kann auf das dritte integrierte Speichermodul 1120 montiert werden, wiederum unter Verwendung einer DAF-Schicht auf einer Unterseite des Chips 1102 des vierten integrierten Speichermoduls 1120. Das vierte integrierte Speichermodul 1120 kann gegenüber dem dritten integrierten Speichermodul 1120 verschoben versetzt werden, sodass es direkt über dem zweiten integrierten Speichermodul liegt und am Randbereich des dritten integrierten Speichermoduls 1120 Platz für den zweiten Halbleiterchip 1112 lässt. Das vierte integrierte Speichermodul 1120 kann mittels Drahtbondings 1185 zwischen den Bond-Pads 1106 auf dem vierten integrierten Speichermodul und dem zweiten Satz von Pads 1184 auf dem Substrat 1180 mit dem Substrat 1180 drahtgebondet werden.
Die integrierten Speichermodule 1120 können in z-Richtung in einer abwechselnd verschobenen, versetzten Konfiguration wie oben beschrieben aufeinander montiert werden, sodass ein Chipstapel 1186 auf dem Substrat 1180 gebildet wird, wie in der Seitenansicht von 40 gezeigt. Während in den 4 Speichermodule 1120 gezeigt werden, kann es 1, 2, 4, 8, 16, 32, 64 oder eine andere Anzahl von Speichermodulen 1120 im Stapel 1186 in verschiedenen Ausführungsformen geben.
In Übereinstimmung mit Aspekten der vorliegenden Technologie können die integrierten Speichermodule 1120 so übereinander gestapelt werden, dass der zweite Chip 1112 jedes Moduls 1120 die im Halbleiterbauelement 1190 für den Chipstapel 1186 erforderliche Gesamthöhe nicht erhöht oder anderweitig beeinflusst. Insbesondere können die integrierten Speichermodule 1120 im Stapel 1186 in einer verschobenen, versetzten Konfiguration aufeinander montiert werden, sodass der erste Halbleiterchip 1102 eines Speichermoduls 1120 direkt auf dem ersten Halbleiterchip 1102 des unmittelbar darunter liegenden Speichermoduls 1120 angebracht werden kann.
Der zweite Chip 1112 kann eine Dicke haben, die kleiner oder gleich der Dicke des ersten Chips 1102 ist. Daher erhöht der zweite Chip 1112 jedes Moduls 1120 nicht die Gesamthöhe, die im Halbleiterbauelement 1190 für den Chipstapel 1186 erforderlich ist.
Um übermäßige Spannungen an den überhängenden Teilen jedes des ersten Chips 1102 (mit Ausnahme des Chips 1102 direkt auf dem Substrat 1180) zu verhindern, können Abstandhalter oder Lötsäulen 1192 unter den überhängenden Teilen wie in 4 dargestellt vorgesehen sein, um die überhängenden Teile zu unterstützen. Auf jeder Ebene kann eine einzelne Lötsäule 1192 vorgesehen werden. Alternativ kann eine Anzahl solcher Lötsäulen 1192 auf jeder Ebene (in die Seite der Figuren) oder ein langer Abstandshalter vorgesehen sein. Die Lötsäulen 1192 können in weiteren Ausführungen weggelassen werden.
Nachdem alle integrierten Speichermodule zum Stapel 1186 hinzugefügt und drahtgebondet wurden, kann die Halbleitervorrichtung 1190 in Schritt 1216 und wie in 41 gezeigt in einer Gussmasse 1196 eingekapselt werden. Die Gussmasse 1196 kann z. B. festes Epoxidharz, Phenolharz, Quarzglas, kristallines Siliziumdioxid, Ruß und/oder Metallhydroxid enthalten. Solche Gussmassen sind beispielsweise von Sumitomo Corp. und Nitto-Denko Corp. erhältlich, die beide ihren Hauptsitz in Japan haben. Andere Gussmassen anderer Hersteller sind denkbar. Die Gussmasse kann durch ein FFT-Verfahren (Flow Free Thin) oder durch andere bekannte Verfahren, einschließlich Transfer-Molding oder Spritzgusstechniken, aufgetragen werden.
In Schritt 1220 können Lötkugeln 1198 (41) optional auf die Kontaktpads 1194 auf einer unteren Oberfläche des Substrats 1180 des Halbleiterbauelements 1190 aufgebracht werden. Die Lötkugeln 1198 können zur elektrischen und mechanischen Kopplung des Halbleiterbauelements 1190 mit einem Host-Baustein 1174 (42), z. B. einer Leiterplatte, verwendet werden. Die Lötkugeln 1198 können weggelassen werden, wenn das Halbleiterbauelement 1190 als LGA-Verkapselung verwendet werden soll.
Um Größenvorteile zu nutzen, können mehrere Halbleiterbauelemente 1190 gleichzeitig auf einem Panel von Substraten 1180 gebildet werden. Nach der Bildung und Verkapselung der Bauelemente 1190 auf der Platte können die Bauelemente 1190 in Schritt 1224 voneinander vereinzelt werden, um ein fertiges Halbleiterbauelement 1190 zu bilden, wie in 41 dargestellt. Die Halbleiterbauelemente 1190 können mit einer Vielzahl von Schneidverfahren vereinzelt werden, einschließlich Sägen, Wasserstrahlschneiden, Laserschneiden, wassergeführtem Laserschneiden, Trockenmedienschneiden und Schneiden mit diamantbeschichtetem Draht. Während geradlinige Schnitte im Allgemeinen rechteckige oder quadratische Halbleiterbauelemente 1190 definieren werden, versteht sich, dass das Halbleiterbauelement 1190 in weiteren Ausführungsformen der vorliegenden Technologie andere Formen als rechteckig und quadratisch haben kann.
In den oben beschriebenen Ausführungsformen wird der zweite Halbleiterchip 1112 an einem Randbereich des ersten Halbleiterchips 1102 montiert, sodass integrierte Speichermodule 1120 ohne Störung durch den zweiten Halbleiterchip 1112 übereinander gestapelt werden können. In einer weiteren Ausführung kann der zweite Halbleiterchip 1112 mittig auf dem ersten Halbleiterchip 1102 montiert werden. Eine solche Ausführungsform wird nun mit Bezug auf die 42-45 beschrieben.
42 ist eine perspektivische Ansicht eines Halbleiterbauelements 290 einschließlich eines integrierten Speichermoduls 1120, das auf einem Substrat 280 montiert ist. Das integrierte Speichermodul 1120 kann einen ersten Chip 1102 und einen zweiten Chip 1112 umfassen, die entsprechend einer der oben beschriebenen Ausführungsformen hergestellt und aneinander befestigt werden können. In der Ausführungsform von 42 kann der zweite Halbleiterchip 1112 jedoch auf einem zentralen, von den Randbereichen entfernten Teil der Oberseite des ersten Halbleiterchips 1102 montiert werden. In Ausführungsformen kann ein zentraler Teil des Chips an einer beliebigen Stelle sein, die von den Randbereichen des ersten Halbleiterchips 1102 um mindestens eine Breite des zweiten Halbleiterchips 1112 und von den Chip-Bond-Pads 1106 um mindestens eine Breite des zweiten Halbleiterchips 1112 beabstandet ist. In weiteren Ausführungsformen kann der zentrale Teil die mittleren 20 % bis 50 % der Fläche des ersten Halbleiterchips 1102 sein.
Das Substrat 280 in der Ausführungsform von 42 kann dem oben beschriebenen Substrat 1180 ähnlich sein, kann aber eine einzelne Reihe von Kontaktpads 1182 enthalten (die Kontaktpads 1184 des Substrats 1180 können weggelassen werden). Das Substrat 280 kann in weiteren Ausführungsformen die erste und zweite Reihe der Kontaktpads 1182, 1184 enthalten. Das integrierte Speichermodul 1120 kann wie oben beschrieben elektrisch mit dem Substrat 280 verbunden werden, z. B. über Drahtbondings 1185 zwischen den Pads 1106 auf dem ersten Chip 1102 und den Pads 1182 auf dem Substrat 280.
Entsprechend dieser Ausführungsform kann ein zweites integriertes Speichermodul 1120 direkt auf das erste integrierte Speichermodul 1120 montiert werden, wie in 43 dargestellt. Zur Aufnahme des zweiten Halbleiterchips 1112 und der Drahtbondings 1185 auf dem ersten integrierten Speichermodul 1120 kann auf einer Unterseite des ersten Halbleiterchips 1102 des zweiten integrierten Speichermoduls 1120 eine FOD-Schicht (Film on Die) 250 vorgesehen werden.
Die FOD-Schicht 250 kann ein A- oder B-Stufen wärmehärtbares Harz sein oder mit einer gewissen Viskosität dazwischen, das auf die Unterseite des ersten Halbleiterchips 1102 des zweiten integrierten Speichermoduls 1120 geklebt wird. Wenn das zweite integrierte Speichermodul 1120 auf das erste integrierte Speichermodul 1120 gelegt wird, verdrängen der zweite Halbleiterchip 1112 und die Drahtbondings 1185 des ersten integrierten Speichermoduls 1120 Teile der FOD-Schicht 250. Somit werden der zweite Halbleiterchip 1112 und Drahtbondings 25 des ersten integrierten Speichermoduls 1120 in die FOD-Schicht 250 des zweiten integrierten Speichermoduls 1120 eingebettet, und das zweite integrierte Speichermodul 1120 kann flach auf dem ersten integrierten Speichermodul 1120 liegen, wie in 43 dargestellt.
In Ausführungsformen kann die FOD-Schicht 250 die DAF-Schicht sein, die während der Wafer-Herstellung auf einer Unterseite der ersten Chips 1102 gebildet wird. In weiteren Ausführungsformen kann die FOD-Schicht 250 zusätzlich oder anstelle der DAF-Schicht auf die Unterseite von ersten Chips 1102 aufgebracht werden. Obwohl nicht dargestellt, kann die Unterseite des ersten Halbleiterchips 1102 des untersten integrierten Speichermoduls 1120, das in 42 dargestellt ist, auch die FOD-Schicht 250 enthalten.
Die FOD-Schicht 250 kann eine Dicke haben, die etwas größer ist als die Dicke des zweiten Halbleiterchips 1112 und/oder die Höhe der Drahtbondings 1185 über der Oberseite des ersten Chips 1102. In Ausführungsformen kann die Dicke der FOD-Schicht 250 zwischen 30 und 1100 µm liegen, wobei sie jedoch in weiteren Ausführungsformen auch dünner oder dicker sein kann als diese.
Sobald das zweite integrierte Speichermodul 1120 auf dem ersten integrierten Speichermodul 1120 montiert ist, kann das zweite integrierte Speichermodul 1120 elektrisch mit dem Substrat 280 verbunden werden, z. B. über Drahtbondings 1185 zwischen den Pads 1106 auf dem ersten Chip 1102 und den Pads 1182 auf dem Substrat 280, wie in 43 dargestellt.
Zusätzliche integrierte Speichermodule 1120 (mit einer FOD-Schicht 250 auf einer Unterseite des ersten Halbleiterchips 1102) können dem Halbleiterbauelement 290 hinzugefügt und wie oben beschrieben drahtgebondet werden. 44 ist eine Seitenansicht eines Halbleiterbauelements 290 mit vier integrierten Speichermodulen 1120, die übereinander gestapelt sind. Wie gezeigt, sind die zweiten Halbleiterchips 1112 und die Drahtbondings 1185 in die FOD-Schicht 250 des darüber montierten integrierten Speichermoduls 1120 eingebettet. Obwohl vier Schichten gezeigt werden, versteht sich, dass das Halbleiterbauelement 290 eine unterschiedliche Anzahl von gestapelten integrierten Speichermodulen 1120 enthalten kann, darunter z. B. 1, 2, 4, 8, 16, 32 und 64 integrierte Speichermodule 1120. Andere Anzahlen von integrierten Speichermodulen 1120 können in weiteren Ausführungsformen bereitgestellt werden.
Nachdem alle integrierten Speichermodule übereinander gestapelt und drahtgebondet wurden, kann das Halbleiterbauelement 290 in einer Gussmasse 1196, wie oben beschrieben und wie in 45 dargestellt, eingekapselt werden. Wie bereits erwähnt, kann die Gussmasse 1196 zum Beispiel festes Epoxidharz, Phenolharz, Quarzglas, kristallines Siliziumdioxid, Ruß und/oder Metallhydroxid enthalten. Zusätzlich können Lötkugeln 1198 optional an den Kontaktpads 1194 auf einer Unterseite des Substrats 280 des Halbleiterbauelements 290 angebracht werden.
46 veranschaulicht eine weitere Ausführungsform der vorliegenden Technologie. Das Halbleiterbauelement 290 in 46 ist identisch mit dem in 44 gezeigten, außer dass die integrierten Schaltungsmodule in einer abgestuften Konfiguration zueinander versetzt sind, sodass die Pads 1106 von einem darüber montierten integrierten Speichermodul 1120 unbedeckt bleiben. Wie in 44 sind die zweiten Halbleiterchips 1112 in die FOD-Schicht 250 des darüber montierten integrierten Speichermoduls 1120 eingebettet. In dieser Ausführungsform können alle integrierten Speichermodule 1120 auf dem Substrat 280 gestapelt und anschließend mit Drahtbondings 1185 im Stapel nach unten drahtgebondet werden.
47 veranschaulicht eine weitere Ausführungsform der vorliegenden Technologie, einschließlich einer ersten Gruppe von gestapelten integrierten Speichermodulen 1120, die in einer ersten Richtung versetzt angeordnet sind, und einer zweiten Gruppe von gestapelten integrierten Speichermodulen 1120, die auf der ersten Gruppe montiert und in einer zweiten, der ersten Richtung entgegengesetzten Richtung versetzt angeordnet sind. Eine FOD-Schicht 250 kann auf der Unterseite jedes integrierten Speichermoduls 1120 in der ersten und zweiten Gruppe von gestapelten, versetzt angeordneten integrierten Speichermodulen 1120 vorgesehen sein. Um die zweite (obere) Gruppe gestapelter integrierter Speichermodule 1120 mit dem Substrat 280 elektrisch zu verbinden, kann eine Zwischenschicht 260 zwischen der ersten und zweiten Gruppe integrierter Speichermodule 1120 vorgesehen sein. In dieser Ausführung können die integrierten Speichermodule 1120 in der ersten Gruppe und die Zwischenschicht 260 auf dem Substrat 280 gestapelt und anschließend mit Drahtbondings 1185 im Stapel nach unten gebondet werden. Die zweite Gruppe von integrierten Speichermodulen 1120 kann dann auf die Zwischenschicht 260 gestapelt und anschließend mit Drahtbondings 1185 im Stapel nach unten drahtgebondet werden. Wie gezeigt, kann das Drahtbonding 1185 zwischen der Zwischenschicht 260 und dem obersten integrierten Speichermodul 1120 in der ersten Gruppe in die FOD-Schicht 250 des untersten integrierten Speichermoduls 1120 der zweiten Gruppe eingebettet sein. Alternativ kann ein Abschnitt der FOD-Schicht 250 auf der Zwischenschicht 260 (in gestrichelten Linien) von unterhalb der Zwischenschicht 250 weggelassen werden.
47 zeigt jeweils vier integrierte Speichermodule 1120 in der ersten und zweiten Gruppe. Es versteht sich, dass die Anzahl der integrierten Speichermodule 1120 in der ersten und/oder zweiten Gruppe in weiteren Ausführungsformen variieren kann.
48 ist eine Seitenansicht einer weiteren Ausführungsform der vorliegenden Technologie, die einen oder mehrere Abstandshalter 270 um eine oder mehrere Randbereiche des zweiten Halbleiterchips 1112 von mindestens einigen der integrierten Speichermodule 1120 in dem Halbleiterbauelement 290 enthält. Insbesondere können sich auf einem zweiten Halbleiterchip 1112 beim Einbetten in die FOD-Schicht 250 beim Einbau des nächsthöheren integrierten Speichermoduls 1120 Scher- oder andere Spannungen entwickeln. Die Abstandshalter 270 können vorgesehen sein, um diese Spannungen zu reduzieren und/oder abzuschwächen. Wie bereits erwähnt, können die Abstandshalter 270 um einen einzigen Randbereich, zwei Randbereiche, drei Randbereiche oder alle vier Randbereiche des zweiten Halbleiterchips 1112 herum angebracht werden. Die Abstandhalter 270 können eine Dicke haben, die etwas kleiner, gleich oder größer als die Dicke des zweiten Halbleiterchips 1112 ist. Die Abstandhalter 270 können aus einem inerten Material, wie z. B. Siliziumdioxid, gebildet werden, wobei auch andere Materialien möglich sind.
Obwohl nicht dargestellt, können die in den Ausführungsformen der 46-48 gezeigten Bauelemente 290 wie oben beschrieben in der Gussmasse 1196 eingekapselt werden. Zusätzlich können die Lötkugeln 1198 optional an den Kontaktpads 1194 auf einer Unterseite des Substrats 280 der Halbleiterbauelemente 290 der 46-48 befestigt werden.
Zusammenfassend bezieht sich ein Beispiel für die vorliegende Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: einen ersten Halbleiterchip; einen zweiten Halbleiterchip, der an eine planare Hauptoberfläche des ersten Halbleiterchips an einem Randbereich der planaren Hauptoberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet ist, um den zweiten Halbleiterchip mit dem ersten Halbleiterchip elektrisch und physikalisch zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als integrierter Flash-Speicher konfiguriert sind.
Das obige Beispiel des integrierten Speichermoduls, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Das obige Beispiel des integrierten Speichermoduls, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das obige Beispiel des integrierten Speichermoduls, wobei die Steuerschaltung eine komplementäre Metalloxid-Halbleiterschaltung umfasst.
Das obige Beispiel des integrierten Speichermoduls, bei dem der erste Halbleiterchip eine Vielzahl von Bond-Pads umfasst, die zum Drahtbonden des ersten Halbleiterchips ausgebildet sind.
Das obige Beispiel des integrierten Speichermoduls, wobei der erste Halbleiterchip eine Vielzahl von Bond-Pads umfasst, die zum Bonden des ersten Halbleiterchips an den zweiten Halbleiterchip ausgebildet sind.
Das obige Beispiel des integrierten Speichermoduls, wobei der zweite Halbleiterchip eine Vielzahl von Bumps umfasst, die so konfiguriert sind, dass sie mit der Vielzahl von Bond-Pads auf dem ersten Halbleiterchip zusammenpassen.
Das obige Beispiel des integrierten Speichermoduls, wobei die Vielzahl von Bumps kegelförmig ist.
Das obige Beispiel des integrierten Speichermoduls, wobei der zweite Halbleiterchip kleiner als der erste Halbleiterchip ist.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein Halbleiterbauelement, umfassend: ein Substrat; ein erstes integriertes Speichermodul, das an dem Substrat befestigt ist, umfassend: einen ersten Halbleiterchip, der eine Oberfläche mit einer Vielzahl von Chip-Bond-Pads aufweist; einen zweiten Halbleiterchip, der an die Oberfläche des ersten Halbleiterchips benachbart zu der Vielzahl von Chip-Bond-Pads gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und einen dritten Halbleiterchip, der auf der Oberfläche des ersten Halbleiterchips benachbart zu dem zweiten Halbleiterchip montiert ist.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip entlang einer ersten Achse in Bezug auf den ersten Halbleiterchip versetzt ist, und wobei der dritte Halbleiterchip entlang einer zweiten Achse in Bezug auf den ersten Halbleiterchip versetzt ist, wobei die zweite Achse orthogonal zur ersten Achse ist.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip eine Vielzahl von Speicherzellen umfasst, wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiters gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen einen zweiten integrierten Flash-Speicher umfassen.
Das obige Beispiel des Halbleiterbauelements, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip in Flip-Chip-Technik gebondet ist.
Das obige Beispiel des Halbleiterbauelements, bei dem der vierte Halbleiterchip mit dem dritten Halbleiterchip unter Verwendung von Siliziumdurchkontaktierungen elektrisch verbunden ist.
Das obige Beispiel des Halbleiterbauelements, ferner umfassend ein Drahtbonding, das sich zwischen einem Kontaktpad auf dem Substrat und einem Chip-Bond-Pad auf dem ersten Halbleiterchip erstreckt.
Das obige Beispiel des Halbleiterbauelements, wobei die Vielzahl von Bond-Pads auf dem ersten Halbleiterchip eine erste Vielzahl von Bond-Pads umfasst, und wobei der dritte Halbleiterchip eine zweite Vielzahl von Bond-Pads umfasst.
Das obige Beispiel des Halbleiterbauelements, wobei die erste Vielzahl von Bond-Pads mit einem ersten Satz von Kontaktpads an einem ersten Randbereich des Substrats drahtgebondet ist, und wobei die zweite Vielzahl von Bond-Pads mit einem zweiten Satz von Kontaktpads an einem zweiten Randbereich des Substrats gegenüber der ersten Kante des Substrats drahtgebondet ist.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip Folgendes umfasst: eine Oberfläche mit einer Vielzahl von Chip-Bond-Pads, die an einen ersten Randbereich des ersten Halbleiterchips und einen zweiten Randbereich angrenzen, der an den ersten Randbereich angrenzt, und einer Vielzahl von Speicherzellen in einem Inneren des dritten Halbleiterchips; wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiterchips an dem zweiten Randbereich des dritten Halbleiterchips gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen ein zweites integriertes Speichermodul umfassen; wobei das Halbleiterbauelement ferner einen fünften Halbleiterchip umfasst, der auf der Oberfläche des dritten Halbleiterchips, angrenzend an den vierten Halbleiterchip, montiert ist.
Das obige Beispiel des Halbleiterbauelements, wobei der fünfte Halbleiterchip entlang einer ersten Achse in Bezug auf den dritten Halbleiterchip versetzt ist, und wobei der fünfte Halbleiterchip entlang einer zweiten Achse in Bezug auf den dritten Halbleiterchip versetzt ist, wobei die zweite Achse orthogonal zur ersten Achse ist.
Das obige Beispiel des Halbleiterbauelements, bei dem der fünfte Halbleiterchip direkt über dem ersten Halbleiterchip ausgerichtet ist.
In einem weiteren Beispiel bezieht sich die vorliegende Technologie auf ein Halbleiterbauelement, umfassend: ein Substrat; ein erstes integriertes Speichermodul, das an dem Substrat befestigt ist, umfassend: einen ersten Halbleiterchip, der eine Oberfläche mit einer Vielzahl von Bond-Pads angrenzend an einen ersten Randbereich des ersten Halbleiterchips und einen zweiten Randbereich angrenzend an den ersten Randbereich aufweist; einen zweiten Halbleiterchip, der an dem zweiten Rand an die Oberfläche des ersten Halbleiterchips gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und einen dritten Halbleiterchip, der auf der Oberfläche des ersten Halbleiterchips angrenzend an den zweiten Halbleiterchip montiert ist.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip eine Vielzahl von Speicherzellen umfasst, wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiters gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen einen zweiten Flash-Speicher umfassen.
Das obige Beispiel des Halbleiterbauelements, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip in Flip-Chip-Technik gebondet ist.
Das obige Beispiel des Halbleiterbauelements, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip unter Verwendung von Siliziumdurchkontaktierungen elektrisch verbunden ist.
Das obige Beispiel des Halbleiterbauelements, ferner umfassend ein Drahtbonding, das sich zwischen einem Kontaktpad auf dem Substrat und einem Chip-Bond-Pad auf dem ersten Halbleiterchip erstreckt.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip umfasst: eine Oberfläche mit einer Vielzahl von Chip-Bond-Pads, die an einen ersten Randbereich des ersten Halbleiterchips angrenzen, und eine Vielzahl von Speicherzellen in einem Innenraum des dritten Halbleiterchips; wobei die Halbleitervorrichtung ferner einen vierten Halbleiterchip umfasst, der an die Oberfläche des dritten Halbleiterchips in einem zentralen Abschnitt der Oberfläche des dritten Halbleiterchips gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen ein zweites integriertes Speichermodul umfassen; wobei die Halbleitervorrichtung ferner einen fünften Halbleiterchip umfasst, der eine Filmschicht auf einer Oberfläche des fünften Halbleiterchips aufweist, wobei der fünfte Halbleiterchip an der Oberfläche des dritten Halbleiterchips montiert ist, und der vierte Halbleiterchip in die Filmschicht eingebettet ist.
Das obige Beispiel des Halbleiterbauelements, wobei der vierte Halbleiterchip direkt über dem zweiten Halbleiterchip ausgerichtet ist.
Das obige Beispiel des Halbleiterbauelements, wobei der dritte Halbleiterchip eine Vielzahl von Speicherzellen umfasst, wobei das Halbleiterbauelement ferner einen vierten Halbleiterchip umfasst, der an einen zentralen Abschnitt der Oberfläche des dritten Halbleiters gebondet ist, wobei der dritte und der vierte gekoppelte Halbleiterchip zusammen als integrierter Flash-Speicher konfiguriert sind.
Das obige Beispiel des Halbleiterbauelements, wobei der vierte Halbleiterchip mit dem dritten Halbleiterchip in Flip-Chip-Technik gebondet ist.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: ein Substrat; ein erstes integriertes Speichermodul, das auf dem Substrat befestigt ist und Folgendes umfasst: einen ersten Halbleiterchip, der eine Oberfläche mit einer Vielzahl von Bond-Pads benachbart zu einem ersten Randbereich des ersten Halbleiterchips aufweist; einen zweiten Halbleiterchip, der an die Oberfläche des ersten Halbleiterchips in einem zentralen Abschnitt der Oberfläche des ersten Halbleiterchips gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und einen dritten Halbleiterchip, der eine Filmschicht auf einer Oberfläche des dritten Halbleiterchips aufweist, wobei der dritte Halbleiterchip an der Oberfläche des ersten Halbleiterchips montiert ist, wobei der zweite Halbleiterchip in die Filmschicht eingebettet ist.
In einem weiteren Beispiel bezieht sich die vorliegende Technologie auf ein integriertes Speichermodul, umfassend: einen ersten Halbleiterchip mit Speichermitteln; einen zweiten Halbleiterchip mit Steuermitteln, wobei der zweite Halbleiterchip an einem Randbereich der planaren Hauptoberfläche des ersten Halbleiterchips mit einer planaren Hauptoberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet ist, um den zweiten Halbleiterchip elektrisch und physikalisch mit dem ersten Halbleiterchip zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Eine weitere Ausführungsform der vorliegenden Technologie wird nun unter Bezugnahme auf die 49-74 beschrieben, die sich in Ausführungsformen auf ein Halbleiterbauelement beziehen, das gestapelte integrierte Speichermodule und beschichtete elektrische Verbinder in Säulenform umfasst. Jedes integrierte Speichermodul kann ein Paar von Halbleiterchips enthalten, die zusammen als ein einziger integrierter Flash-Speicher arbeiten. Die Aufteilung der Flash-Speicherfunktionalität zwischen dem Chip-Paar im Modul kann in den Ausführungsformen unterschiedlich sein, aber in einem Beispiel kann der erste Chip das Speicherzellenarray und der zweite Chip die Logikschaltung, wie z. B. integrierte CMOS-Schaltungen, enthalten.
In Ausführungsformen kann der zweite Halbleiterchip des integrierten Speichermoduls mit einer Oberfläche des ersten Halbleiterchips zu einem integrierten Speichermodul in Flip-Chip-Technik gebondet werden. Eine Anzahl von integrierten Speichermodulen kann in einer versetzten, abgestuften Konfiguration übereinander gestapelt und eingekapselt werden, um ein Halbleiterbauelement zu bilden. In Ausführungsformen können auf jedem integrierten Speichermodul Säulen aus plattierten elektrischen Leitern gebildet werden, um jedes integrierte Speichermodul mit einer Oberfläche des Halbleiterbauelements elektrisch zu verbinden.
Eine Ausführungsform der vorliegenden Technologie wird nun anhand des Flussdiagramms der 49 und 50 sowie der Ansichten der 51-74 erläutert. In Schritt 2200 kann ein erster Halbleiterwafer 2100 zu einer Anzahl erster Halbleiterchips 2102 verarbeitet werden, wie in 51 dargestellt. Der erste Halbleiterwafer 2100 kann als ein Ingot aus Wafermaterial beginnen, das aus monokristallinem Silizium bestehen kann, das entweder nach einem Czochralski (CZ)- oder einem Floating-Zone-(FZ)-Prozess gezüchtet wird. Der erste Wafer 2100 kann jedoch in weiteren Ausführungsformen aus anderen Materialien und durch andere Prozesse gebildet werden.
Der Halbleiterwafer 2100 kann aus dem Ingot geschnitten und sowohl auf der ersten Hauptoberfläche 2104 als auch auf der zweiten Hauptoberfläche (nicht abgebildet) gegenüber der Oberfläche 2104 poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 2104 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den Wafer 2100 in die jeweiligen ersten Halbleiterchips 2102 zu teilen und um integrierte Schaltungen der jeweiligen ersten Halbleiterchips 2102 auf und/oder in der ersten Hauptoberfläche 2104 zu bilden. Diese verschiedenen Verarbeitungsschritte können Metallisierungsschritte umfassen, bei denen Metallkontakte einschließlich einer Reihe von Bond-Pads 2106 und Flip-Chip-Bond-Pads 2108, die auf der ersten Hauptoberfläche 2104 freiliegen, abgeschieden werden. Die Metallisierungsschritte können ferner das Abscheiden von metallischen Verbindungsschichten und Durchkontaktierungen innerhalb des Wafers umfassen. Diese metallischen Verbindungsschichten und Durchkontaktierungen können für die Übertragung von Signalen zu und von den integrierten Schaltungen vorgesehen werden, wie unten in Bezug auf 57 erläutert wird.
Die Anzahl der ersten Halbleiterchips 2102, die auf dem Wafer 2100 in 51 dargestellt ist, dient der Veranschaulichung, und der Wafer 2100 kann in weiteren Ausführungen mehr erste Halbleiterchips 2102 enthalten als gezeigt werden. In ähnlicher Weise sind zur Veranschaulichung die Struktur der Bond-Pads 2106, 2108 sowie die Anzahl der Bond-Pads 2106, 2108 auf dem ersten Halbleiterchip 2102 dargestellt. Jeder erste Chip 2102 kann in weiteren Ausführungsformen mehr Bond-Pads 2106, 2108 enthalten als dargestellt sind, und kann verschiedene Strukturen der Bond-Pads 2106 und/oder 2108 enthalten. In einer Ausführungsform werden die Bond-Pads 2106 in einer Reihe entlang einer Kante jedes ersten Chips 2102 gebildet.
In Ausführungsformen können die ersten Halbleiterchips 2102 so verarbeitet werden, dass sie integrierte Speicherzellen enthalten, wie z. B. ein oder mehrere 3D-Stapelspeicherzellenarrays mit NAND-Speicherketten. Die ersten Halbleiterchips 2102 können andere und/oder zusätzliche Schaltungen in weiteren Ausführungsformen enthalten, wie unten erläutert.
Vor, nach oder parallel zur Bildung der ersten Halbleiterchips auf dem Wafer 2100 kann ein zweiter Halbleiterwafer 2110 in Schritt 2202 zu einer Anzahl von zweiten Halbleiterchips 2112 verarbeitet werden, wie in 52 dargestellt. Der Halbleiterwafer 2110 kann als ein Ingot aus monokristallinem Silizium beginnen, der entweder nach einem CZ-, FZ- oder einem anderen Prozess gezüchtet wird. Der zweite Halbleiterwafer 2110 kann sowohl auf der ersten Hauptoberfläche 2114 als auch auf der zweiten Hauptoberfläche (nicht abgebildet) gegenüber der Oberfläche 2114 geschnitten und poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 2114 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den zweiten Wafer 2110 in die entsprechenden zweiten Halbleiterchips 2112 zu teilen und um integrierte Schaltungen der entsprechenden zweiten Halbleiterchips 2112 auf und/oder in der ersten Hauptoberfläche 2114 zu bilden. Die in 52 auf dem Wafer 2110 gezeigte Anzahl der zweiten Halbleiterchips 2112 dient der Veranschaulichung, und der Wafer 2110 kann in weiteren Ausführungsformen mehr zweite Halbleiterchips 2112 enthalten als dargestellt sind.
In einer Ausführungsform können die zweiten Halbleiterchips 2112 so verarbeitet sein, dass sie integrierte Logikschaltungen 2115 (57) enthalten, die so konfiguriert sind, dass sie Lese-/Schreibvorgänge für ein oder mehrere integrierte Speicherzellenarrays steuern. Die Logikschaltungen können mit Hilfe der CMOS-Technologie hergestellt werden, obwohl die Logikschaltungen in weiteren Ausführungsformen auch mit anderen Technologien hergestellt werden können. Die zweiten Halbleiterchips 2112 können andere und/oder zusätzliche Schaltungen in weiteren Ausführungsformen enthalten, wie nachstehend erläutert. Jede Logikschaltung 2115 kann mit einem MetallBond-Pad 2116 (53) auf der Oberseite der Chips 2112 durch metallische Verbindungsschichten und/oder Durchkontaktierungen elektrisch gekoppelt werden.
Eine Struktur von Bumps 2118 kann auf den Bond-Pads 2116 auf einer Oberfläche der Chips 2112 gebildet sein, wie z. B. in den 52 und 53 dargestellt. Die Bumps 2118 können durch eine Vielzahl von Techniken gebildet werden, z. B. durch Stud-Bumping auf dem zweiten Wafer 2110 oder durch die Verwendung von Mikrobumps. Die Bumps 2118 können aus verschiedenen Materialien gebildet werden, darunter z. B. Cu, Cu-Sn, Pb-Sn, Au, deren Legierungen oder anderen Lötmaterialien und Metallen mit relativ hohen Schmelzpunkten. Die Pads 2116 und Bumps 2118 sind in einer Struktur vorgesehen, die mit der Struktur der Bond-Pads 2108 auf den ersten Chips 2102 übereinstimmt. In Ausführungsformen kann der Abstand zwischen den Bumps 2118 zwischen 5 Mikrometer (µm) und 50 µm variieren, wobei der Abstand in weiteren Ausführungsformen kleiner oder größer sein kann.
In Ausführungsformen können die Bumps 2118 zylindrische Säulen oder Kugeln sein. In weiteren Ausführungsformen können die Bumps 2118 jedoch kegelförmig sein, wie in 53 und der vergrößerten Ansicht von 53A gezeigt. Die kegelförmigen Bumps 2118 können gerade Seitenwände haben, um einen echten Konus zu bilden, oder Seitenwände mit einem konkaven Teil an der Basis, der in einen konvexen Teil an der Spitze übergeht, wie in den Figuren dargestellt. Die kegelförmigen Bumps 2118 können auf die Pads 2106 abgeschieden werden, indem zunächst eine Ti/Cu-Keimschicht auf die Pads abgeschieden wird. Als nächstes können unter Verwendung einer Resiststruktur über der Keimschicht durch Fotolithografie hinterschnittene Löcher gebildet werden. Die hinterschnittenen Löcher in der Resistschicht können dann z. B. in einem galvanischen Prozess mit Bump-Material gefüllt werden. Der Fotolack und die Keimschicht können dann mit einem oder mehreren Lösungsmitteln entfernt werden, um die kegelförmigen Bumps 2118 zu hinterlassen.
Die kegelförmigen Bumps 2118 können in Ausführungsformen einen Basisdurchmesser d₁ von 8-10 µm, einen Spitzendurchmesser d₂ von 2-3 µm und eine Höhe h von 8-9 µm haben. Jede dieser Dimensionen kann jedoch in weiteren Ausführungsformen sowohl proportional als auch unverhältnismäßig zueinander variieren. Der Abstand zwischen den kegelförmigen Bumps kann etwa 20 µm betragen, kann aber in weiteren Ausführungsformen variieren. Wie unten erläutert, haben die kegelförmigen Bumps 2118 gewisse Vorteile in Bezug auf die Scherfestigkeit, wenn die kegelförmigen Bumps der Chips 2112 mit den Pads 2108 der Chips 2102 durch Ultraschall gebondet werden. Wie bereits erwähnt, können die Bumps 2118 jedoch in weiteren Ausführungsformen auch Säulen, kugelförmig oder andere Formen sein. Die Anzahl der Bumps 2118 auf dem zweiten Halbleiterchip 2112 in den 52-55 dient der Veranschaulichung, und jeder zweite Chip 2112 kann in weiteren Ausführungsformen mehr Bumps 2118 enthalten als dargestellt sind.
In Schritt 2206 können der erste Halbleiterchip 2102 von Wafer 2100 und der zweite Halbleiterchip von Wafer 2110 physikalisch und elektrisch miteinander gekoppelt werden, wie in den 54 und 55 gezeigt. Wie bereits erwähnt, kann in einer Ausführung die Struktur der Flip-Chip-Bond-Pads 2108 auf dem ersten Halbleiterchip 2102 mit der Struktur der Bumps 2118 auf dem zweiten Halbleiterchip 2112 übereinstimmen, wie in 54 gezeigt. Die Bumps 2118 können an jedes der Pads 2108 gebondet werden. Wie unten erläutert, werden auf den Bond-Pads 2106 der Chips 2102 leitende Säulen gebildet, um die Chips 2102 und/oder 2112 mit einem Host-Baustein, wie z. B. einer Leiterplatte, elektrisch zu verbinden. Dementsprechend können die Pads 2106 offen gelassen werden, wenn die Chips 2102 und 2112 miteinander gebondet werden. Das heißt, die Bumps 2118 werden mit den Pads 2108 auf den Chips 2102 und nicht mit den Pads 2106 auf den Chips 2102 gebondet.
Um den ersten und zweiten Chip 2102 und 2112 miteinander zu verbinden, kann der zweite Halbleiterchip 2112 umgedreht werden, und entsprechende Bumps 2118 können physikalisch und elektrisch mit entsprechenden Bond-Pads 2108 verbunden werden, wobei Wärme und Druck zum Aufschmelzen der Bumps 2118 an jeder Pad-Schnittstelle verwendet werden. Insbesondere können die Bumps 2118 in Ausführungsformen elektrisch und physikalisch mit den Bond-Pads 2108 unter Verwendung einer Thermokompressionstechnik verbunden werden, bei der die Bumps 2118 bei erhöhter Temperatur für eine Zeitspanne gegen die Bond-Pads 2108 gepresst werden, um die Bumps, die mit den Bond-Pads 2108 diffundieren oder anderweitig an diesen haften, wieder aufzuschmelzen. In weiteren Ausführungsformen können zusätzlich oder anstelle der Temperaturerhöhung Ultraschallschwingungen auf die Bumps 2118 aufgebracht werden, um das Bonden der Bumps 2118 an die Pads 2108 zu erleichtern. In Ausführungsformen können die kegelförmigen Bumps 2118 besser haften als andere Arten von Bumps 2118 (d.h. ein größerer Widerstand gegen Scherkräfte zwischen Bumps 2118 und Pads 2108), da das Ultraschallschweißen und/oder der Druck über eine Spitze mit kleinem Durchmesser konzentriert werden (d₂ in 53A). Wie bereits erwähnt, können die Bumps 2118 jedoch in verschiedenen Ausführungsformen eine Vielzahl von Formen aufweisen.
In den oben beschriebenen Ausführungsformen werden die Bumps 2118 an den zweiten Chips 2112 angebracht, um sie mit den Bond-Pads 2108 des ersten Chips 2102 zu verbinden. In weiteren Ausführungsformen ist es denkbar, dass die Bumps 2118 an den ersten Chips 2102 angebracht werden und zur Kopplung mit den Bond-Pads auf den zweiten Chips 2112 konfiguriert werden.
Sobald der zweite Chip 2112 auf dem ersten Chip 2102 befestigt ist, kann ein Raum zwischen dem ersten und dem zweiten Chip mit einem Epoxidharz oder einem anderen Harz oder Polymer 2117 unterfüllt werden (55). Das Unterfüllmaterial 2117 kann als Flüssigkeit aufgetragen werden, die dann zu einer festen Schicht aushärtet. Dieser Unterfüllungsschritt schützt die elektrischen Verbindungen zwischen dem ersten und zweiten Chip 2102, 2112 und sichert den zweiten Chip 2112 weiter auf dem ersten Chip 2102. Als Unterfüllmaterial 2117 können verschiedene Materialien verwendet werden, wobei es in Ausführungsformen auch Hysol-Epoxidharz von Henkel Corp. mit Sitz in Kalifornien, USA, sein kann.
Der erste und zweite Halbleiterchip 2102 und 2112 können miteinander verbunden werden, nachdem sie von ihren jeweiligen Wafern 2100 und 2110 geschnitten wurden. In weiteren Ausführungsformen kann der zweite Halbleiterchip 2112 jedoch auf dem ersten Halbleiterchip 2102 angebracht werden, bevor der erste Halbleiterchip 2102 vom Wafer 2100 abgeschnitten wird. Nachdem der erste und der zweite Chip 2102 und 2112 miteinander verbunden sind, kann der erste Chip 2102 vom Wafer 2100 abgeschnitten werden.
Einmal miteinander gekoppelt, bilden die ersten und zweiten Halbleiterchips 2102, 2112 zusammen ein integriertes Speichermodul 2120, wie in 56 dargestellt. Wie gezeigt, kann der zweite Chip 2112 einen wesentlichen Teil des ersten Chips 2102 abdecken, aber die Bond-Pads 2106 bleiben unbedeckt und zugänglich. In der gezeigten Ausführung liegen die Bond-Pads 2106 entlang eines einzigen Randbereichs. In weiteren Ausführungsformen können die Bond-Pads 2106 jedoch entlang mehrerer (zwei oder drei) oder um alle vier Randbereiche des Chips 2102 herum angeordnet sein. In solchen Ausführungsformen würde der zweite Chip 2112 so bemessen und geformt sein, dass alle diese Bond-Pads 2106 unbedeckt und zugänglich bleiben. Es ist auch denkbar, dass die Bond-Pads 2106 im Mittelteil des ersten Chips 2102 gebildet werden. In solchen Ausführungsformen kann der zweite Chip 2112 mit einer zentralen Öffnung gebildet werden, sodass die Bond-Pads 2106 in der Mitte des ersten Chips 2102 unbedeckt und zugänglich bleiben.
Das integrierte Speichermodul 2120 ist nach Aspekten der vorliegenden Technologie ein einzelner, vollständig integrierter Flash-Speicher, wie z. B. ein BiCS-Flash-Speicher. Die Herstellung des integrierten Speichermoduls 2120 aus zwei separaten Halbleiterchips hat mehrere Vorteile gegenüber herkömmlichen Flash-Speicher-Chips, die auf einem einzigen Chip gebildet werden. Wenn beispielsweise der erste Chip 2102 ein Speicherzellenarray enthält, wird durch das Entfernen der Logikschaltung aus dem ersten Chip wertvoller Platz für zusätzliche Speicherzellen frei. Wenn die Speicherzellen beispielsweise als geschichteter 3D-Speicherstapel konfiguriert sind, ermöglicht das Entfernen der Logikschaltung die Bereitstellung zusätzlicher Schichten im Speicherstapel.
Darüber hinaus ermöglicht die Trennung der Speicherzellen und der Logikschaltungen in zwei getrennte Wafer, dass die Herstellungsprozesse für beide Wafer auf die jeweiligen integrierten Schaltungen, die auf den jeweiligen Wafern gebildet werden, maßgeschneidert und optimiert werden können. Beispielsweise beinhalten herkömmliche Verfahren zur Bildung integrierter Flash-Speicherschaltungen einen Erhitzungsschritt, der sich nachteilig auf die CMOS-Logikschaltungen auswirken könnte. Durch die Herstellung der Logikschaltungen auf einem eigenen Wafer kann dieses Problem gemildert werden.
In den in den 53-56 gezeigten und beschriebenen Ausführungsformen enthalten der erste und zweite Halbleiterchip 2102, 2112 eine Struktur von Bond-Pads für das Flip-Chip-Bonden der Chips. Es versteht sich, dass der erste und der zweite Halbleiterchip 2102, 2112 elektrisch miteinander gekoppelt werden können, indem in weiteren Ausführungsformen andere Verfahren verwendet werden. In einer solchen weiteren Ausführungsform können der erste und der zweite Halbleiterchip 2102, 2112 unter Verwendung von Silizium-Durchkontaktierungen (TSV) elektrisch miteinander gekoppelt werden. In einer weiteren solchen Ausführung können der erste und der zweite Halbleiterchip 2102, 2112 miteinander drahtgebondet werden. Die Flip-Chip-Bond-Pads 2108 und die Bumps 2118 können in solchen alternativen Ausführungsformen weggelassen werden.
Weitere Details zur physikalischen und elektrischen Kopplung des ersten und zweiten Halbleiterchips 2102, 2112 werden nun anhand der Querschnittsansicht des Randbereichs in 57 erläutert. Der erste Halbleiterchip 2102 kann eine integrierte Speicherzellenarray 2122 enthalten, die in und/oder auf einer Substratschicht 2124 innerhalb eines Chipbereichs des ersten Halbleiterchips 2102 gebildet wird. Wie bereits erwähnt, kann das Speicherzellenarray 2122 als eine 3D-Stapelspeicherstruktur mit in Schichten geformten Speicherzellenketten ausgebildet sein. Nach der Bildung des Speicherzellenarrays 2122 können mehrere Schichten von Metallverbindungen 2126 und Durchkontaktierungen 2128 nacheinander in Schichten eines dielektrischen Films 2130 gebildet werden. Wie auf dem Gebiet bekannt ist, können die Metallverbindungen 2126, die Durchkontaktierungen 2128 und die dielektrischen Filmschichten 2130 schichtweise mit Hilfe von fotolithografischen und Dünnfilm-Abscheidungsprozessen gebildet werden. Die photolithographischen Prozesse können zum Beispiel Strukturdefinition, Plasma, chemisches oder trockenes Ätzen und Polieren umfassen. Die Dünnschichtabscheidung kann z. B. durch Sputtern und/oder chemische Gasphasenabscheidung erfolgen. Die Metallverbindungen 2126 können aus einer Vielzahl elektrisch leitfähiger Metalle gebildet werden, einschließlich z. B. Kupfer und Kupferlegierungen, wie es auf dem Gebiet bekannt ist, und die Durchkontaktierungen 2128 können mit einer Vielzahl elektrisch leitfähiger Metalle ausgekleidet und/oder gefüllt werden, einschließlich z. B. Wolfram, Kupfer und Kupferlegierungen, wie es auf dem Gebiet bekannt ist.
Auf der oberen dielektrischen Filmschicht 2130 kann eine Passivierungsschicht 2132 gebildet werden. Die Passivierungsschicht 2132 kann geätzt werden, um die Bond-Pads 2106, 2108 zu bilden. Jedes Bond-Pad 2106, 2108 kann eine Kontaktschicht 2134 enthalten, die über einem Liner 2136 gebildet wird. Wie auf dem Gebiet bekannt ist, kann die Kontaktschicht 2134 beispielsweise aus Kupfer, Aluminium und deren Legierungen gebildet werden, und der Liner 2136 kann beispielsweise aus einem Titan/Titannitrid-Stapel wie z. B. Ti/TiN/Ti gebildet werden, wobei diese Materialien in weiteren Ausführungsformen variieren können. Die Bond-Pads 2106, 2108 (Kontaktschicht plus Liner) können eine Dicke von 720 nm haben, wobei diese Dicke in weiteren Ausführungen größer oder kleiner sein kann.
Die Metall-Verbindungen 2126 und die Durchkontaktierungen 2128 können zur Bildung leitender Knoten 2140 verwendet werden, wie es auf dem Gebiet der Chips für die Übertragung von Signalen und Spannungen zwischen den integrierten Schaltungen 2122 und den Chip-Bond-Pads 2108 und wiederum zwischen den Bond-Pads 2108 und dem zweiten Chip 2112 bekannt ist. Metallverbindungen 2126 und Durchkontaktierungen 2128 können auch zur Übertragung von Signalen zwischen den integrierten Schaltungen 2122 und den Kontaktpads 2106 und wiederum zwischen den Bond-Pads 2106 und einem Host-Baustein verwendet werden, wie unten erläutert wird. Signale können auch zwischen dem ersten Chip 2102 und dem zweiten Chip 2112 über die Metallverbindungen 2126 übertragen werden, die sich direkt zwischen den Bond-Pads 2106 und 2108 erstrecken. Die Metallverbindungen 2126 können verwendet werden, um die Pads 2106 mit ausgewählten Pads 2108 zu koppeln.
Wie oben erwähnt, kann der zweite Halbleiterchip 2112 auf ähnliche Weise gebildet werden, um integrierte Schaltungen wie z. B. CMOS-Logikschaltungen 2115 zu enthalten. Wie bei den ersten Chips 2102 können die integrierten Schaltungen im zweiten Chip 2112 mit den Bumps 2118 des zweiten Chips 2112 über ein Gerüst aus metallischen Zwischenverbindungen und Durchkontaktierungen elektrisch verbunden werden. Die in 57 gezeigte Ausführung enthält kegelförmige Bumps 2118, aber es können auch andere Arten von Bumps verwendet werden, einschließlich Säulen- und Kugel-Bumps.
Bezugnehmend auf 49, nachdem der erste und zweite Chip 2102, 2112 geformt und miteinander zu einem integrierten Speichermodul 2120 gekoppelt wurden, kann das Speichermodul 2120 bekanntlich in Schritt 2208 getestet werden, z. B. mit Lese-/Schreib- und Burn-In-Operationen.
In Schritt 2212 können zwei oder mehr integrierte Speichermodule 2120 vertikal in z-Richtung auf einem Träger 2180 gestapelt werden, um einen Chipstapel 2186 zu bilden, wie in der Seitenansicht von 58 dargestellt. Die integrierten Speichermodule können z. B. durch eine Chipbefestigungsfolie (DAF) auf einer Unterseite jedes der Chips 2102 aneinander und am Träger 2180 befestigt werden. Der Träger 2180 kann aus einem isolierenden Material, wie z. B. Siliziumdioxid oder Glas, gebildet werden, wobei für den Träger 2180 auch andere Materialien möglich sind. Die integrierten Speichermodule 2120 können in einer versetzten, abgestuften Anordnung gestapelt werden, sodass die Bond-Pads 2106 jedes integrierten Speichermoduls von oben zugänglich bleiben. Während 58 vier gestapelte integrierte Speichermodule 2120 zeigt, können sich auf dem Träger 2180 in weiteren Ausführungsformen 1, 2, 4, 8, 16, 32, 64 oder eine andere Anzahl integrierter Speichermodule befinden.
Nach der Montage im Chipstapel 2186, wie in 58 gezeigt, können die elektrischen Verbindungen dann auf den Kontaktpads 2106 in Schritt 2214 hergestellt werden. Weitere Einzelheiten der Formung der elektrischen Verbindungen in Schritt 2214 werden nun in Bezug auf das Flussdiagramm in 50 und die Ansichten in 58-63 beschrieben. In Schritt 2228 wird der Stapel 2186 mit Fotolack 2188 umhüllt, wie in 59 dargestellt. Dann wird eine Strukturmaske 2190 über den Fotolack aufgetragen (60), und der Fotolack 2188 wird dann in Schritt 2230 belichtet und entwickelt, um den Fotolack in den Bereichen des Stapels zu entfernen, die nicht von der Maske 2190 bedeckt sind. Wie in 61 dargestellt, werden durch das Entfernen des Fotolacks in Schritt 2230 Löcher 2192 gebildet, die sich von der Oberseite des Fotolacks bis zu den Oberflächen der Bond-Pads 2106 auf jedem integrierten Speichermodul 2120 im Stapel 2186 nach unten erstrecken.
In Schritt 2232 kann die Maske 2190 entfernt werden (61), und die Öffnungen 2192 können in Schritt 2234 mit einem elektrischen Leiter gefüllt werden, um leitende Säulen 2194 zu bilden (61). In Ausführungsformen können die leitfähigen Säulen 2194 durch einen galvanischen Prozess gebildet werden, um den elektrischen Leiter in den Löchern 2192 zu plattieren. In Ausführungsformen kann der elektrische Leiter, der die leitenden Säulen 2194 bildet, aus Cu oder Legierungen davon bestehen, aber andere elektrische Leiter werden auch in Betracht gezogen. In Schritt 2238 wird der Fotolack 2188 entfernt, sodass sich die leitenden Säulen 2194 von den Kontaktpads 2106 aus erstrecken, wie in 62 dargestellt.
Nochmals auf das Flussdiagramm in 49 Bezug nehmend, können nach der Bildung der leitenden Säulen 2194 der Stapel 2186 und die leitenden Säulen 2194 in Schritt 2216 in eine Verkapselung wie die Gussmasse 2196 eingekapselt werden, um ein Halbleiterbauelement 2300 zu bilden, wie in den Seiten- und Perspektivansichten von 64 und 65 gezeigt. Die Oberseite der Gussmasse 2196 kann geschliffen und/oder poliert werden, sodass die oberen Enden der leitenden Säulen 2194 mit der Oberseite der Gussmasse 2196 bündig sind. In Ausführungsformen kann das in den 64 und 65 dargestellte Halbleiterbauelement 2300 in Bezug auf die Anzahl der integrierten Speichermodule 2120, die im Bauelement 2300 enthalten sind, vollständig sein. Wie nachstehend erläutert, können jedoch zusätzliche integrierte Speichermodule 2120 zum Halbleiterbauelement 2300 hinzugefügt werden.
Das Halbleiterbauelement 2300 kann in einer Gussmasse 2196 eingekapselt werden, die z. B. festes Epoxidharz, Phenolharz, Quarzglas, kristallines Siliziumdioxid, Ruß und/oder Metallhydroxid enthalten kann. Solche Gussmassen sind beispielsweise von Sumitomo Corp. und Nitto-Denko Corp. erhältlich, die beide ihren Hauptsitz in Japan haben. Andere Gussmassen anderer Hersteller sind ebenfalls denkbar. Die Gussmasse kann durch ein FFT-Verfahren (Flow Free Thin) oder durch andere bekannte Verfahren, einschließlich Transfer-Molding oder Spritzgusstechniken, aufgetragen werden. Die Verkapselung kann aus anderen Materialien geformt werden und in weiteren Ausführungsformen auf andere Weise um das Halbleiterbauelement 2300 herum geformt werden.
Wie bereits erwähnt, kann das in den 64 und 65 gezeigte Halbleiterbauelement 2300 im Wesentlichen vollständig sein. In weiteren Ausführungsformen können jedoch zusätzliche integrierte Speichermodule 2120 hinzugefügt werden (wie durch den gestrichelten Pfeil im Flussdiagramm von 49 angezeigt). Zum Beispiel kann, wie in 66 gezeigt, ein zweiter Satz integrierter Speichermodule 2120 auf der Gussmasse 2196 in einer abgestuften, versetzten Konfiguration gestapelt werden, sodass die Bond-Pads auf jeder Ebene des integrierten Speichermoduls 2120 unbedeckt und von oben zugänglich bleiben. Der zweite Satz integrierter Speichermodule 2120 kann unter Verwendung einer DAF-Schicht auf einer Unterseite des ersten Chips 2102 jedes integrierten Speichermoduls 2120 übereinander gestapelt werden.
Der zweite Satz integrierter Speichermodule 2120 kann dann in Schritt 2214 elektrisch miteinander verbunden und in Schritt 2216 wie oben beschrieben verkapselt werden. Insbesondere kann der zweite Satz integrierter Speichermodule in Fotolack 2288 eingekapselt werden, wie in 67 gezeigt. Dann wird eine Strukturmaske 2290 über den Fotolack appliziert (68), und der Fotolack 2288 wird dann in Schritt 2230 belichtet und entwickelt, um den Fotolack in den nicht von der Maske 2290 abgedeckten Bereichen des Stapels zu entfernen. Die Maskenstruktur hat eine erste Gruppe von Öffnungen, die sich direkt über den leitenden Säulen 2194 ausrichten. Wie in 68 dargestellt, werden durch das Entfernen des Fotolacks in Schritt 2230 Löcher 2292 gebildet, die sich von der Oberseite des Fotolacks bis zu den Oberflächen der Bond-Pads 2106 auf jedem integrierten Speichermodul 2120 der zweiten Gruppe nach unten erstrecken. Die Entfernung des Fotolacks in Schritt 2230 bildet ebenfalls Löcher 2292, die sich von der Oberseite des Fotolacks nach unten erstrecken, um sich mit den Oberseiten der leitenden Säulen 2194 zu verbinden, die an der Oberfläche der Gussmasse 2196 freiliegen.
In Schritt 2232 kann die Maske 2290 entfernt werden (69), und die Löcher 2292 können in Schritt 2234 mit einem elektrischen Leiter gefüllt werden, um eine zweite Gruppe leitfähiger Säulen 2294 zu bilden. Wie in 69 dargestellt, verlaufen die leitenden Säulen 2294 von den Bond-Pads 2106 der zweiten Gruppe von integrierten Speichermodulen 2120 aus. Die leitfähigen Säulen verbinden sich ebenfalls mit und erstrecken sich von den leitfähigen Säulen 2194. In Ausführungsformen kann eine leitende Säule 2294, die mit einer leitenden Säule 2194 verbunden ist, als eine einzige leitende Säule betrachtet werden.
In Ausführungsformen können die leitenden Säulen 2294 durch einen galvanischen Prozess gebildet werden, um den elektrischen Leiter innerhalb der Löcher 2292 zu beschichten. In Ausführungsformen kann der elektrische Leiter, der die leitenden Säulen 2294 bildet, derselbe sein wie der für die Säulen 2194 verwendete Leiter. In Schritt 2238 kann der Fotolack 2288 entfernt werden, wobei die leitfähigen Säulen 2294 wie in 70 gezeigt über die Oberfläche der Gussmasse 2196 hinausragen und sich von den Kontaktpads 2106 der zweiten Gruppe integrierter Speichermodule erstrecken.
Nachdem die leitenden Säulen 2294 gebildet wurden, kann die zweite Gruppe von integrierten Speichermodulen und leitenden Säulen 2294 in eine Verkapselung wie die Gussmasse 2296 in Schritt 2216 eingekapselt werden, um das Halbleiterbauelement 2300 zu bilden, wie in den Seiten- und Perspektivansichten der 71 und 72 gezeigt. Die Gussmasse 2296 kann mit der Gussmasse 2196 identisch sein und auf die gleiche Weise wie die Gussmasse 2196 abgeschieden werden. Die Oberseite der Gussmasse 2296 kann geschliffen und/oder poliert werden, sodass die oberen Enden der leitenden Säulen 2294 mit der Oberseite der Gussmasse 2296 bündig sind. Die Verkapselung um die zweite Gruppe von integrierten Speichermodulen 2120 kann aus anderen Materialien gebildet werden und in weiteren Ausführungsformen auf andere Weise um die zweite Gruppe von Speichermodulen geformt werden.
Die leitenden Säulen 2294 können verwendet werden, um die Bond-Pads 2106 des Halbleiterbauelements 2300 mit einem Host-Baustein, der beispielsweise eine Leiterplatte sein kann, elektrisch zu verbinden. Wie in den 73 und 74 gezeigt, kann die Struktur der leitenden Säulen unter Verwendung einer Umverteilungsschicht (RDL) 2295 in Schritt 2220 über einen größeren Teil der Oberfläche des Halbleiterbauelements 2300 verteilt werden. Die in den 73 und 27 gezeigte Struktur der RDL 2295 ist nur als Beispiel zu verstehen und kann in weiteren Ausführungsformen variieren.
In Schritt 2222 können Lötkugeln 2298 (73 und 74) optional an den Pads auf der Oberfläche der RDL 2295 angebracht werden. Die Lötkugeln 2298 können zur elektrischen und mechanischen Kopplung des Halbleiterbauelements 2300 mit einem Host-Baustein verwendet werden. Die Lötkugeln 2298 können entfallen, wenn das Halbleiterbauelement 2300 als LGA-Package verwendet werden soll.
Um Skaleneffekte zu nutzen, können mehrere Halbleiterbauelemente 2300 gleichzeitig auf einem großen Träger 2180 gebildet werden. Nach der Bildung und Verkapselung der Bauelemente 2300 auf dem Träger 2180 kann der Träger entfernt werden (Schritt 2224) und die Bauelemente 2300 können voneinander vereinzelt werden (Schritt 2226), um ein fertiges Halbleiterbauelement 2300 zu bilden, wie in 74 dargestellt. Die Bauelemente 2300 können vor dem Entfernen des Trägers in weiteren Ausführungsformen vereinzelt werden.
Die Halbleiterbauelemente 2300 können durch eine Vielzahl von Schneidverfahren vereinzelt werden, einschließlich Sägen, Wasserstrahlschneiden, Laserschneiden, wassergeführter Laserschneiden, Trockenmedienschneiden und Schneiden mit diamantbeschichtetem Draht. Während geradlinige Schnitte im Allgemeinen rechteckige oder quadratische Halbleiterbauelemente 2300 definieren werden, versteht sich, dass das Halbleiterbauelement 2300 in weiteren Ausführungsformen der vorliegenden Technologie andere Formen als rechteckig und quadratisch haben kann.
In den oben beschriebenen Ausführungsformen wird jede Gruppe von vier integrierten Speichermodulen 2120 gestapelt, es werden elektrische Verbindungen gebildet und dann wird sie verkapselt. Das Halbleiterbauelement 2300 kann in weiteren Ausführungsformen mehr als zwei Gruppen von integrierten Speichermodulen haben. Außerdem kann jede Gruppe mehr oder weniger als vier integrierte Speichermodule 2120 haben. Jede Gruppe kann die gleiche Anzahl von Speichermodulen haben, wobei sie in weiteren Ausführungsformen jedoch nicht die gleiche Anzahl von Speichermodulen haben müssen.
In den oben beschriebenen Ausführungsformen ist der erste Halbleiterchip 2102 etwas größer als der zweite Halbleiterchip 2112 und enthält eine zusätzliche Reihe von Pads 2106 zur Aufnahme der oben beschriebenen leitenden Säulen. In weiteren Ausführungsformen kann der zweite Halbleiterchip 2112 etwas größer sein als der erste Halbleiterchip 2102. In dieser Ausführungsform kann der zweite Halbleiterchip 2112 eine zusätzliche Reihe von Pads 2106 zur Aufnahme der leitenden Säulen, wie oben beschrieben, enthalten.
Zusammenfassend bezieht sich ein Beispiel der vorliegenden Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: einen ersten Halbleiterchip; einen zweiten Halbleiterchip, der an eine planare Hauptoberfläche des ersten Halbleiterchips an einem Randbereich der planaren Hauptoberfläche des ersten Halbleiterchips in Flip-Chip-Technik gebondet ist, um den zweiten Halbleiterchip mit dem ersten Halbleiterchip elektrisch und physikalisch zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als integrierter Flash-Speicher konfiguriert sind.
Das integrierte Speichermodul von oben, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das integrierte Speichermodul von oben, wobei die Steuerschaltung eine komplementäre Metalloxid-Halbleiterschaltung umfasst.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip eine Vielzahl von Bumps umfasst, die so konfiguriert sind, dass sie mit der zweiten Gruppe von Bond-Pads auf dem ersten Halbleiterchip zusammenpassen.
Das integrierte Speichermodul von oben, wobei die Vielzahl der Bumps kegelförmig ist.
Das integrierte Speichermodul von oben, wobei der zweite Halbleiterchip kleiner als der erste Halbleiterchip ist.
In einem anderen Beispiel bezieht sich die vorliegende Technologie auf ein Halbleiterbauelement, das Folgendes umfasst: ein oder mehrere integrierte Speichermodule, wobei jedes integrierte Speichermodul Folgendes umfasst: einen ersten Halbleiterchip, der eine Oberfläche mit einer ersten Vielzahl von Bond-Pads und einer zweiten Vielzahl von Bond-Pads aufweist; einen zweiten Halbleiterchip, der mit der zweiten Vielzahl von Bond-Pads gebondet ist; wobei der erste und der zweite gebondete Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; eine Verkapselung, die das eine oder die mehreren integrierten Speichermodule umschließt; und eine Vielzahl von leitenden Säulen, die mit der ersten Vielzahl von Bond-Pads auf jedem ersten Halbleiterchip in Kontakt stehen und sich von der ersten Vielzahl von Bond-Pads durch die Verkapselung zu einer Oberfläche der Verkapselung erstrecken, wobei die Vielzahl von leitenden Säulen so konfiguriert ist, dass sie das eine oder die mehreren integrierten Speichermodule mit einer Host-Vorrichtung elektrisch verbinden.
Das obige Halbleiterbauelement, bei dem die Vielzahl der leitenden Säulen elektroplattierte leitende Säulen sind.
Das obige Halbleiterbauelement, wobei das eine oder die mehreren integrierten Speichermodule eine Vielzahl von Speichermodulen umfassen, die in einer versetzten, abgestuften Konfiguration gestapelt sind, die die Vielzahl der ersten Bond-Pads unbedeckt und von oberhalb der Vielzahl von ersten Bond-Pads zugänglich lässt.
Das obige Halbleiterbauelement, wobei der erste und der zweite Halbleiterchip miteinander in Flip-Chip-Technik gebondet sind.
Das obige Halbleiter-Bauelement, ferner umfassend eine Vielzahl von Bumps auf einem der ersten und zweiten Chips, die so konfiguriert sind, dass sie die ersten und zweiten Chips während des Flip-Chip-Bondens der ersten und zweiten Halbleiterchips miteinander verbinden.
Das obige Halbleiterbauelement, wobei die Vielzahl von Bumps kegelförmig ist.
Das obige Halbleiterbauelement, wobei der erste und der zweite Halbleiterchip über Siliziumdurchkontaktierungen miteinander verbunden sind.
Das obige Halbleiterbauelement, wobei die erste und zweite Vielzahl von Bond-Pads auf dem ersten Halbleiterchip elektrisch miteinander gekoppelt sind.
Das obige Halbleiterbauelement, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Das obige Halbleiterbauelement, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das obige Halbleiterbauelement, wobei die Steuerschaltung eine komplementäre integrierte Metall-Oxid-Halbleiterschaltung umfasst.
Ein Halbleiterbauelement, umfassend: eine Vielzahl von integrierten Speichermodulen, die aufeinander gestapelt sind, wobei jedes integrierte Speichermodul Folgendes umfasst: einen ersten Halbleiterchip, der eine Oberfläche mit einer ersten Vielzahl von Bond-Pads und einer zweiten Vielzahl von Bond-Pads aufweist; einen zweiten Halbleiterchip, der mit der zweiten Vielzahl von Bond-Pads gebondet ist; wobei der erste und der zweite gebondete Halbleiterchip zusammen als integrierter Flash-Speicher konfiguriert sind; und wobei die Vielzahl von Speichermodulen in einer versetzten, abgestuften Konfiguration aufeinander gestapelt sind, die die Vielzahl von ersten Bond-Pads auf jedem ersten Halbleiterchip unbedeckt und von oberhalb der Vielzahl von ersten Bond-Pads zugänglich lässt; eine Verkapselung, die die Vielzahl von integrierten Speichermodulen umschließt; und eine Vielzahl von leitenden Säulen, die mit der ersten Vielzahl von Bond-Pads auf jedem ersten Halbleiterchip in Kontakt stehen und sich von der ersten Vielzahl von Bond-Pads durch die Verkapselung zu einer Oberfläche der Verkapselung erstrecken.
Das Halbleiterbauelement von oben, wobei: die Vielzahl von integrierten Speichermodulen eine erste Vielzahl von Speichermodulen umfasst, die Verkapselung eine erste Verkapselung umfasst, und eine Vielzahl von leitenden Säulen eine erste Vielzahl von leitenden Säulen umfasst, wobei das Halbleiterbauelement ferner Folgendes umfasst: eine zweite Vielzahl von integrierten Speichermodulen, die aufeinander gestapelt sind, wobei jedes integrierte Speichermodul in der zweiten Vielzahl Folgendes umfasst: einen dritten Halbleiterchip, der eine Oberfläche mit einer dritten Vielzahl von Bond-Pads und einer vierten Vielzahl von Bond-Pads aufweist; einen vierten Halbleiterchip, der mit der vierten Vielzahl von Bond-Pads gebondet ist; wobei der dritte und der vierte gebondete Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und wobei die zweite Vielzahl von Speichermodulen in einer versetzten, abgestuften Anordnung aufeinander gestapelt sind, die die Vielzahl von dritten Bond-Pads unbedeckt und von oberhalb der Vielzahl von dritten Bond-Pads zugänglich lässt; eine zweite Verkapselung, die die zweite Vielzahl von integrierten Speichermodulen umschließt; und eine zweite Vielzahl von leitenden Säulen, die mit der ersten Vielzahl von leitenden Säulen und der dritten Vielzahl von Bond-Pads auf jedem dritten Halbleiterchip in Kontakt stehen und sich von der ersten Vielzahl von leitenden Säulen und der dritten Vielzahl von Bond-Pads durch die zweite Verkapselung zu einer Oberfläche der zweiten Verkapselung erstrecken.
Das obige Halbleiterbauelement, wobei die Vielzahl von leitenden Säulen elektroplattierte leitende Säulen sind.
Das obige Halbleiterbauelement, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Das obige Halbleiterbauelement, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das obige Halbleiterbauelement, wobei die Steuerschaltung eine komplementäre integrierte Metall-Oxid-Halbleiterschaltung umfasst.
Ein Halbleiterbauelement mit: einer Vielzahl von gestapelten integrierten Speichermodulen, wobei jedes integrierte Speichermodul Folgendes umfasst: einen ersten Halbleiterchip, der eine erste Vielzahl von Bond-Pads und ein Speichermittel aufweist; einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip gebondet ist und ein Steuermittel für das Speichermittel aufweist;
wobei der erste und der zweite gebondete Halbleiterchip zusammen als integriertes Flash-Speichermittel konfiguriert sind; ein Verkapselungsmittel, das die Vielzahl von integrierten Speichermodulen umschließt; und ein elektrisches Verbindungsmittel, das mit der ersten Vielzahl von Bond-Pads auf jedem ersten Halbleiterchip in Kontakt steht und sich von der ersten Vielzahl von Bond-Pads durch das Verkapselungsmittel zu einer Oberfläche des Verkapselungsmittels erstreckt, wobei das elektrische Verbindungsmittel zum elektrischen Verbinden der Vielzahl von integrierten Speichermodulen mit einer Host-Vorrichtung dient.
Eine weitere Ausführungsform der vorliegenden Technologie wird nun anhand der 75-95 beschrieben, die sich in Ausführungsformen auf ein Halbleiterbauelement mit einem integrierten Speichermodul beziehen. Ein integriertes Speichermodul kann mehrere Speicherarray-Halbleiterchips enthalten, die auf einem CMOS-Logigschaltung-Halbleiterchip gestapelt sind und zusammen als ein einziger integrierter Flash-Speicher arbeiten. Jeder der Halbleiterchips in einem integrierten Speichermodul kann mit einer Struktur von Durchkontaktierungen (TSVs) gebildet werden, die mit elektrischen Anschlüssen auf gegenüberliegenden Oberflächen des Halbleiterchips bedeckt sind. In Ausführungsformen ist eine TSV ein Loch, das durch einen Halbleiterchip geätzt oder anderweitig gebildet wird. Das Loch kann plattiert oder mit einem elektrischen Leiter gefüllt sein. Bevor das Loch plattiert oder gefüllt wird, kann das Loch mit einer Sperr- und/oder Keimschicht ausgekleidet werden, um eine Diffusion des plattierten oder gefüllten Leiters zu verhindern.
Sobald die Halbleiterchips des integrierten Speichermoduls auf einem CMOS-Logikschaltung-Halbleiterchip gestapelt sind, können die TSVs der jeweiligen gestapelten Halbleiterchips ausgerichtet und aneinander befestigt werden, um jeden der Halbleiterchips im integrierten Speichermodul elektrisch und mechanisch zu verbinden. Weitere Einzelheiten des integrierten Speichermoduls und der TSVs nach der vorliegenden Technologie sind unten aufgeführt.
Eine Ausführungsform der vorliegenden Technologie wird nun anhand des Flussdiagramms in den 75 und 76 sowie der Ansichten in den 77-95 erläutert. In Schritt 3200 kann ein erster Halbleiterwafer 3100 zu einer Anzahl erster Halbleiterchips 3102 verarbeitet werden, wie in 77 dargestellt. Der erste Halbleiterwafer 3100 kann als ein Ingot aus Wafermaterial beginnen, das aus monokristallinem Silizium bestehen kann, das entweder nach einem Czochralski (CZ)- oder einem Floating-Zone-(FZ)-Prozess gezüchtet wird. Der erste Wafer 3100 kann jedoch in weiteren Ausführungsformen aus anderen Materialien und durch andere Prozesse gebildet werden.
Der Halbleiterwafer 3100 kann aus dem Ingot geschnitten und sowohl auf der ersten planaren Hauptoberfläche 3104 als auch auf der zweiten planaren Hauptoberfläche 3107 (78) gegenüber der Oberfläche 3104 poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 3104 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den Wafer 3100 in die jeweiligen ersten Halbleiterchips 3102 zu teilen und um integrierte Schaltungen der jeweiligen ersten Halbleiterchips 3102 auf und/oder in der ersten Hauptoberfläche 3104 zu bilden.
Insbesondere kann in Schritt 3200 der erste Halbleiterchip 3102 in Ausführungsformen so verarbeitet werden, dass er ein Speicherzellenarray 3122 integrierter Schaltungen enthält, das in einem dielektrischen Substrat mit den Schichten 3124 und 3126 gebildet wird, wie in 78 gezeigt. In Ausführungsformen kann das Speicherzellenarray 3122 als eine 3D-Stapelspeicherstruktur mit in Schichten geformten Speicherzellenketten gebildet werden. Es versteht sich jedoch, dass der erste Halbleiterchip 3102 so verarbeitet werden kann, dass er andere integrierte Schaltungen als eine 3D-Stapelspeicherstruktur enthält. Eine Passivierungsschicht 3128 kann auf der oberen dielektrischen Filmschicht 3126 gebildet werden.
Mehrere Schichten von Metallverbindungen und Durchkontaktierungen können in und durch die Schichten des Halbleiterchips 3102 gebildet werden. Insbesondere kann vor, während oder nach der Bildung des Speicherzellenarrays 3122 in Schritt 3204 eine Struktur von Silizium-Durchkontaktierungen (TSVs) 3105 gebildet werden, das sich zwischen den oberen und unteren planaren Hauptoberflächen des ersten Wafers 3100 erstreckt. Die TSVs 3105 können durch Ätzen von Löchern durch den ersten Halbleiterchip 3102 in die Struktur des fertigen TSVs 3105 gebildet werden. Die Löcher können dann mit einer Barriere gegen die Diffusion eines später aufgetragenen Metalls ausgekleidet werden, wie unten erläutert wird.
In einer Ausführungsform kann die Sperrschicht aus einer oder mehreren Schichten aus Titan, Titannitrid, Tantal, Tantalnitrid oder ähnlichem gebildet werden. Die Sperrschicht kann durch physikalische Abscheidung aus der Dampfphase (PVD), chemische Abscheidung aus der Dampfphase (CVD) oder atomare Abscheidung aus der Atomschicht (ALD) gebildet werden, wobei alternativ auch andere Techniken verwendet werden können. Die Barriereschicht kann wiederum mit einer Keimschicht ausgekleidet werden. Die Keimschicht kann durch PVD oder CVD abgeschieden werden, obwohl sie auch durch andere Techniken in weiteren Ausführungsformen abgeschieden werden kann. Die Keimschicht kann aus Kupfer, Aluminium, Zinn, Nickel, Gold, deren Legierungen oder anderen Materialien gebildet werden.
Auf die Keimschicht kann dann ein leitfähiges Material plattiert werden. Das leitende Material kann Kupfer umfassen, obwohl auch andere geeignete Materialien wie Aluminium, Zinn, Nickel, Gold, dotiertes Polysilizium und Legierungen oder Kombinationen davon verwendet werden können. Das leitende Material kann durch galvanisches Aufbringen von Kupfer oder einem anderen leitenden Material auf die Keimschicht gebildet werden. In Ausführungsformen können TSVs 3105 einen Durchmesser von *1 µm bis 50 µm haben, aber sie können in weiteren Ausführungsformen kleiner oder größer sein. Sobald die TSVs mit dem leitenden Material gefüllt sind, kann überschüssiges Material, das über die erste planare Oberfläche und/oder die planaren Hauptoberflächen der Halbleiterchips 3102 hinausgeht, durch einen Planarisierungsprozess wie chemisch-mechanisches Polieren (CMP) oder andere Prozesse entfernt werden.
In Schritt 3208 können an den gegenüberliegenden Enden jedes der TSVs 3105 Bond-Pads 3108 gebildet werden, um die Bond-Pads 3108 und TSVs 3105 physikalisch und elektrisch zu koppeln, wie in 79 dargestellt. Die Passivierungsschicht 3128 kann über die TSVs 3105 geätzt und leitende Metallschichten können aufgebracht werden, um die Bond-Pads 3108 auf der ersten Hauptoberfläche der Halbleiterchips 3102 zu bilden. Eine ähnliche Struktur von Bond-Pads 3108 kann auf den TSVs 3105 auf der gegenüberliegenden planaren Hauptoberfläche der Halbleiterchips 3102 in ähnlicher Weise gebildet werden.
Jedes Bond-Pad 3108 kann über einem Liner 3106 gebildet werden. Wie es auf dem Gebiet bekannt ist, können die Bond-Pads 3108 beispielsweise aus Kupfer, Aluminium und deren Legierungen und der Liner 3106 beispielsweise aus einem Titan/Titannitrid-Stapel wie z. B. Ti/TiN/Ti gebildet werden, wobei diese Materialien in weiteren Ausführungsformen variieren können. Die Bond-Pads 3108 und Liner 3106 können zusammen eine Dicke von 720 nm haben, wobei diese Dicke in weiteren Ausführungen größer oder kleiner sein kann. Die TSVs 3105 können zur Übertragung von Signalen und Spannungen zwischen den integrierten Schaltungen 3122 und den Bond-Pads 3108 verwendet werden.
76 zeigt die Halbleiterchips 3102 auf dem Wafer 3100 und eine Struktur von Bond-Pads 3108 auf einem der Halbleiterchips 3102, um eine Peripherie des Halbleiterchips 3102 herum. Die Anzahl von ersten Halbleiterchips 3102 auf dem Wafer 3100 in 76 dient der Veranschaulichung, und der Wafer 3100 kann in weiteren Ausführungen mehr erste Halbleiterchips 3102 enthalten als gezeigt werden. In ähnlicher Weise sind die Struktur der Bond-Pads 3108 sowie die Anzahl der Bond-Pads 3108 auf dem ersten Halbleiterchip 3102 zur Veranschaulichung dargestellt. Jeder erste Chip 3102 kann in weiteren Ausführungen mehr Bond-Pads 3108 enthalten als gezeigt werden, und kann verschiedene andere Strukturen von Bond-Pads 3108 enthalten.
Vor, nach oder parallel zur Bildung der ersten Halbleiterchips auf dem Wafer 3100 kann ein zweiter Halbleiterwafer 3110 in Schritt 3210 zu einer Anzahl von zweiten Halbleiterchips 3112 verarbeitet werden, wie in 77 gezeigt. Der Halbleiterwafer 3110 kann als ein Ingot aus monokristallinem Silizium beginnen, der entweder nach einem CZ-, FZ- oder einem anderen Prozess gezüchtet wird. Der zweite Halbleiterwafer 3110 kann sowohl auf der ersten Hauptoberfläche 3114 als auch auf der zweiten Hauptoberfläche 3117 (80) gegenüber der Oberfläche 3114 geschnitten und poliert werden, um glatte Oberflächen zu erhalten. Die erste Hauptoberfläche 3114 kann verschiedenen Bearbeitungsschritten unterzogen werden, um den zweiten Wafer 3110 in die jeweiligen zweiten Halbleiterchips 3112 zu teilen und um integrierte Schaltungen der jeweiligen zweiten Halbleiterchips 3112 auf und/oder in der ersten Hauptoberfläche 3114 zu bilden.
In einer Ausführungsform kann der zweite Halbleiterchip 3112 so verarbeitet sein, dass er integrierte Schaltungen 3132 (80) enthält, die in einem dielektrischen Substrat mit den Schichten 3134 und 3136 ausgebildet sind. Integrierte Schaltungen 3132 können als Logikschaltungen konfiguriert werden, um Lese-/Schreibvorgänge für ein oder mehrere integrierte Speicherzellenarrays zu steuern. Die Logikschaltungen können in CMOS-Technologie hergestellt werden, wobei die Logikschaltungen in weiteren Ausführungsformen auch in anderen Technologien hergestellt werden können. Der zweite Halbleiterchip 3112 kann andere und/oder zusätzliche integrierte Schaltungen in weiteren Ausführungsformen enthalten, wie nachstehend erläutert. Auf der oberen dielektrischen Filmschicht 3136 kann eine Passivierungsschicht 3138 gebildet werden.
In und durch die Schichten des zweiten Halbleiterchips 3112 können mehrere Schichten von Metallverbindungen und Durchkontaktierungen gebildet werden. Beispielsweise kann vor, während oder nach der Bildung von integrierten Schaltungen 3132 in Schritt 3214 eine Struktur von Silizium-Durchkontaktierungen (TSVs) 3115 gebildet werden, die sich zwischen den oberen und unteren planaren Hauptoberflächen des zweiten Wafers 3110 erstreckt. Die TSVs 3115 auf den zweiten Halbleiterchips 3112 können in der gleichen Struktur und auf die gleiche Weise wie die TSVs 3105 auf dem ersten Halbleiterchip 3102, die oben beschrieben wurden, gebildet werden.
In Schritt 3218 können Bond-Pads 3118 auf der aktiven Oberfläche jedes der TSVs 3115 gebildet werden, um die Bond-Pads 3118 und TSVs 3115 physikalisch und elektrisch zu koppeln, wie in 81 gezeigt. Die Passivierungsschicht 3138 kann über die TSVs 3115 geätzt und leitende Metallschichten können aufgetragen werden, um die Bond-Pads 3118 auf der ersten Hauptoberfläche der zweiten Halbleiterchips 3112 zu bilden. Jedes Bond-Pad 3118 kann wie oben beschrieben über einem Liner 3116 gebildet werden. Die Bond-Pads 3118 und die Liner 3116 im zweiten Halbleiterchip 3112 können aus den gleichen Materialien und auf die gleiche Weise wie die Bond-Pads 3108 und die Liner 3106 auf dem ersten Halbleiterchip 3102 gebildet werden.
77 zeigt den zweiten Halbleiterchip 3112 auf dem Wafer 3110 und eine Struktur von Bond-Pads 3118 auf einem der zweiten Halbleiterchips 3112, um eine Peripherie des zweiten Halbleiterchips 3102 herum. Die Anzahl der zweiten Halbleiterchips 3112 auf dem Wafer 3110 in 77 dient der Veranschaulichung, und der Wafer 3110 kann in weiteren Ausführungsformen mehr zweite Halbleiterchips 3112 enthalten als dargestellt sind. In ähnlicher Weise sind die Struktur der Bond-Pads 3118 sowie die Anzahl der Bond-Pads 3118 auf dem zweiten Halbleiterchip 3112 zur Veranschaulichung dargestellt. Jeder zweite Chip 3112 kann in weiteren Ausführungen mehr Bond-Pads 3118 enthalten als gezeigt werden, und kann verschiedene andere Strukturen von Bond-Pads 3118 enthalten, die mit der Struktur der Bond-Pads 3108 auf den ersten Chips 3102 übereinstimmen. In Ausführungsformen entsprechen die Größe und Form der zweiten Halbleiterchips 3112 der Größe und Form der ersten Halbleiterchips 3102. Die Struktur der Bond-Pads 3118 auf den zweiten Halbleiterchips 3112 kann auch mit der Struktur der Bond-Pads 3108 auf den ersten Halbleiterchips 3102 übereinstimmen.
In Schritt 3220 kann eine Umverteilungsschicht (RDL) 3140 auf der zweiten planaren Hauptoberfläche 3117 des zweiten Halbleiterchips 3112 gegenüber der ersten planaren Hauptoberfläche 3114 einschließlich der Bond-Pads 3118 gebildet werden, wie in 81 gezeigt. Der RDL 3140 kann die Bond-Pads 3118 und TSVs 3115 mit einer Struktur von Bond-Pads 3142 elektrisch verbinden, die über die zweite planare Hauptoberfläche 3117 der zweiten Halbleiterchips 3112 verteilt sind.
Bezugnehmend auf 82 kann in einer Ausführungsform in Schritt 3224 ein zweiter Halbleiterchip 3112 auf einem Träger 3144 und in Schritt 3226 eine Anzahl von ersten Halbleiterchips 3102 übereinander und auf dem zweiten Halbleiterchip 3112 zu einem integrierten Speichermodul 3120 gestapelt werden. Das Beispiel in 82 zeigt drei erste Chips 3102, die auf einen zweiten Chip 3112 gestapelt werden. Es können jedoch mehr oder weniger als drei erste Chips 3102 auf einem zweiten Chip 3112 in weiteren Ausführungsformen vorhanden sein. Der Stapel aus einem Träger 3144, einem zweiten Chip 3112 und einem oder mehreren ersten Chips 3102 kann in beliebiger Reihenfolge zusammengebaut werden. Als ein weiteres Beispiel kann eine Anzahl von ersten Chips 3102 aufeinander gestapelt werden, dieser Stapel kann auf dem zweiten Chip 3112 angebracht werden, und dieser kombinierte Stapel kann dann auf dem Träger 3144 angebracht werden.
Der Träger 3144 kann aus einem isolierenden Material, wie z. B. Siliziumdioxid, gebildet werden, wobei für den Träger 3144 auch andere Materialien möglich sind. Auf einer Oberfläche des Trägers 3144 kann eine Trennklebeschicht 3146 zur lösbaren Befestigung des integrierten Speichermoduls 3120 vorgesehen werden.
Die Halbleiterchips 3102, 3112 im integrierten Speichermodul 3120 können miteinander verbunden werden, indem die Bond-Pads 3108/3118 auf einem Chip 3102, 3112 mit den Bond-Pads 3108/3118 des nächsten benachbarten Chips 3102, 3112 im Stapel ausgerichtet werden. Danach können die Bond-Pads 3108/3118 des benachbarten Chips 3102, 3112 mit einer von verschiedenen Bondierungstechniken miteinander verbunden werden, teilweise abhängig von der Größe der Bond-Pads und dem Abstand der Bond-Pads (d. h. dem Rastermaß der Bond-Pads).
In einer Ausführungsform können ein oder beide Sätze von Bond-Pads 3108/3118 auf benachbarten Chips 3102, 3112 Bumps enthalten, die die benachbarten Chips unter Verwendung von Thermokompressions- und/oder Ultraschallbondverfahren aneinander haften lassen. Die Bumps können aus Cu, Cu-Sn, Pb-Sn, Au, deren Legierungen oder anderen Metallen und Materialien mit relativ hohen Schmelzpunkten gebildet werden. In solchen Ausführungen können die Bond-Pads etwa 70 µm im Quadrat sein und einen Abstand von 50 µm bis *100 µm voneinander haben.
In einer weiteren Ausführungsform kann eine kleine, kontrollierte Menge an Lot, Kupfer oder einem anderen Metall auf ein Bond-Pad 3108/3118 an einer Grenzfläche zwischen einem Paar von Bond-Pads in einem so genannten Mikrobump-Bondverfahren aufgebracht werden. Die jeweiligen Bondings können im Mikrobump-Bondprozess mittels Thermokompression miteinander gekoppelt werden. In solchen Ausführungsformen können die Bond-Pads 3108/3118 etwa 50 µm im Quadrat sein und einen Abstand von 30µm bis 50µm voneinander haben. Die aufgebrachten Mikrobumps können kugelförmig oder zylindrisch sein. In einer weiteren Ausführung können die aufgebrachten Mikrobumps eine konische Form haben, die eine breite Basis hat, die an einem der Bond-Pads befestigt ist, und sich zu einer schmalen Spitze verjüngt, die mit dem gegenüberliegenden Bond-Pad durch Thermokompressions- und/oder Ultraschall-Bonding-Techniken verbunden werden kann.
Wie unten erläutert, kann der erste Halbleiterchip 3102 in Ausführungsformen nur Speicherarrayschaltungen enthalten, und alle unterstützenden Controller-Schaltungen können auf den zweiten Chip 3112 ausgelagert werden. Solche Ausführungsformen können Vorteile haben, erfordern aber eine große Anzahl von elektrischen Verbindungen (TSVs 3105/3115 und Bond-Pads 3108/3118) zwischen dem ersten und zweiten Chip 3102 und 3112. Um eine so große Anzahl von elektrischen Verbindungen zu unterstützen, sollten die Bond-Pads 3108/3118 eine kleine Fläche und einen kleinen Abstand aufweisen.
Es ist bekannt, dass die Bond-Pads 3108/3118 in einem so genannten Cu-zu-Cu-Bondprozess direkt miteinander verbunden werden, ohne Lot oder anderes hinzugefügtes Material. Bei einem Cu-zu-Cu-Bondprozess werden die Bond-Pads 3108/3118 so gesteuert, dass sie hochgradig planar sind und in einer hochgradig kontrollierten Umgebung gebildet werden, die weitgehend frei von Umgebungspartikeln ist, die sich sonst auf einem Bond-Pad 3108/3118 absetzen könnten. Unter solchen Bedingungen werden die Bond-Pads 3108/3118 benachbarter Chips im Stapel ausgerichtet und gegeneinander gepresst, um eine auf der Oberflächenspannung basierende Verbindung zu bilden. Solche Verbindungen können bei Raumtemperatur gebildet werden, wobei auch Wärme zugeführt werden kann. Bei Ausführungsformen, die Cu-zu-Cu-Bonden verwenden, können die Bond-Pads 3108/3118 etwa 5 µm im Quadrat sein und einen Abstand von 3 µm bis 5 µm voneinander haben. Obwohl dieser Prozess als Cu-zu-Cu-Bonden bezeichnet wird, kann dieser Begriff auch dann zutreffen, wenn die Bond-Pads 3108/3118 aus anderen Materialien als Cu gebildet werden.
Wenn die Fläche und der Abstand der Bond-Pads 3108/3118 klein sind, wird es schwierig, ein Paar von Chips 3102, 3112 miteinander zu bonden. Der Abstand zwischen den Bond-Pads 3108/3118 kann weiter reduziert werden, indem eine Filmschicht auf den Oberflächen der ersten Chips 3102, einschließlich der Bond-Pads 3108, und eine Filmschicht auf der Oberfläche der zweiten Chips 3112, einschließlich der Bond-Pads 3118, aufgebracht wird. Die Filmschicht wird um die Bond-Pads 3108/3118 herum angebracht. Wenn zwei Chips 3102, 3112 zusammengebracht werden, können die Bond-Pads miteinander und die Filmschichten miteinander gebondet werden. Eine solche Verbindungstechnik kann als Hybridbonden bezeichnet werden. Bei Ausführungsformen, die das Hybridbonden verwenden, können die Bond-Pads 3108/3118 etwa 3 µm im Quadrat sein und einen Abstand von 31 µm bis 5 µm voneinander haben.
Wie bereits erwähnt, bilden die Gruppe aus einem oder mehreren ersten Halbleiterchips 3102 und der zweite Halbleiterchip 3112 zusammen ein integriertes Speichermodul 3120, sobald sie miteinander verbunden sind. Gemäß Aspekten der vorliegenden Technologie ist das integrierte Speichermodul 3120 ein einzelner, vollständig integrierter Flash-Speicher, wie z. B. ein BiCS-Flash-Speicher, der in eine Gruppe aus einem oder mehreren ersten Chips 3102 und einem zweiten Chip 3112 aufgeteilt ist. Die Bildung des integrierten Speichermoduls 3120 aus separaten Halbleiterchips hat mehrere Vorteile gegenüber herkömmlichen Flash-Speicher-Chips, die auf einem einzigen Chip gebildet werden. Wenn beispielsweise der erste Chip 3102 Speicherzellenarrays enthält, wird durch das Entfernen der Logikschaltung aus dem ersten Chip wertvoller Platz in jedem ersten Chip für zusätzliche Speicherzellen frei. Wenn die Speicherzellen beispielsweise als geschichteter 3D-Speicherstapel konfiguriert sind, ermöglicht das Entfernen der Logikschaltung die Bereitstellung zusätzlicher Schichten im Speicherstapel.
Darüber hinaus ermöglicht die Trennung der Speicherzellen und der Logikschaltungen in separate Wafer, dass die Herstellungsprozesse für die Wafer an die jeweiligen integrierten Schaltungen, die auf den jeweiligen Wafern gebildet werden, angepasst und optimiert werden können. Beispielsweise beinhalten herkömmliche Verfahren zur Bildung integrierter Flash-Speicherschaltungen einen Erhitzungsschritt, der sich nachteilig auf die CMOS-Logikschaltungen auswirken könnte. Durch die Herstellung der Logikschaltungen auf einem eigenen Wafer kann dieses Problem gemildert werden.
Die 83-86 zeigen die Bildung von Halbleiterbauelementen 3180 aus den integrierten Speichermodulen 3120 nach einer ersten Ausführungsform. Wie bereits erwähnt, kann in Schritt 3224 ein zweiter Halbleiterchip 3112 auf einen Träger 3144 aufgebracht werden, und in Schritt 3226 kann eine Gruppe von einem oder mehreren ersten Halbleiterchips 3102 (vier in 83-86) auf den zweiten Halbleiterchip 3112 aufgebracht werden. 83 zeigt eine Anzahl von integrierten Speichermodulen 3120, die auf einem Träger 3144 gestapelt sind, um Skaleneffekte bei der Herstellung der Halbleiterbauelemente 3180 zu nutzen. Der oberste erste Halbleiterchip 3102 im Stapel der ersten Halbleiterchips 3102 enthält auf einer Oberseite Bond-Pads 3108, die nicht mit anderen Bond-Pads gebondet werden. Diese Bond-Pads 3108 auf der Oberseite des obersten Chips 3102 können in weiteren Ausführungsformen weggelassen werden.
Nachdem die integrierten Speichermodule 3120 auf dem Träger 3144 montiert sind, können die jeweiligen integrierten Speichermodule 3120 wie bekannt in Schritt 3228 getestet werden, z. B. mit Lese-/Schreib- und Burn-In-Operationen.
Sobald der erste und zweite Halbleiterchip 3102, 3112 auf dem Träger 3144 montiert sind, kann ein Raum zwischen dem ersten und zweiten Chip in Schritt 3230 mit einem Epoxidharz oder einem anderen Harz oder Polymer 3165 unterfüllt werden (83). Das Unterfüllmaterial 3165 kann als Flüssigkeit aufgetragen werden, die dann zu einer festen Schicht aushärtet. Dieser Unterfüllungsschritt schützt die elektrischen Verbindungen zwischen dem ersten und dem zweiten Chip 3102, 3112 und sichert ferner die zweiten Chips 3112 untereinander und auf dem ersten Chip 3102. Als Unterfüllmaterial 3117 können verschiedene Materialien verwendet werden, aber in Ausführungsformen kann es sich um Hysol-Epoxidharz der Henkel Corp. mit Sitz in Kalifornien, USA, handeln.
Als nächstes können in Schritt 3232 alle integrierten Speichermodule 3120 auf dem Träger 3144 zusammen in einer Verkapselung wie beispielsweise der Gussmasse 3164, wie in 84 dargestellt, eingeschlossen werden. Die Gussmasse 3164 kann beispielsweise festes Epoxidharz, Phenolharz, Quarzglas, kristallines Siliziumdioxid, Ruß und/oder Metallhydroxid enthalten. Solche Gussmassen sind zum Beispiel von Sumitomo Corp. und Nitto-Denko Corp. erhältlich, die beide ihren Hauptsitz in Japan haben. Andere Gussmassen anderer Hersteller sind ebenfalls denkbar. Die Gussmasse kann durch ein FFT-(Flow Free Thin)-Verfahren oder durch andere bekannte Verfahren, einschließlich Transfer-Molding oder Spritzgusstechniken, aufgebracht werden. Die Verkapselung kann aus anderen Materialien geformt werden und in weiteren Ausführungsformen um die integrierten Speichermodule 3120 auf dem Träger 3144 herum geformt werden.
In Ausführungsformen kann die Gussmasse 3164 die Lücken zwischen dem ersten und dem zweiten Halbleiterchip 3102, 3112 ausfüllen. In solchen Ausführungsformen kann das Unterfüllmaterial 3165 weggelassen werden. Zusätzlich kann in einigen Ausführungsformen, z. B. denen, die das Hybridbonden verwenden, ein Film auf eine oder beide Oberflächen des ersten und zweiten Halbleiterchips 3102, 3112 aufgetragen werden, bevor sie auf den Träger 3144 gestapelt werden. Auch in solchen Ausführungsformen kann der Unterfüllungsschritt 3230 entfallen.
In Schritt 3234 kann der Träger 3144 wie in 85 gezeigt durch Auflösen der Trennschicht 3146 entfernt werden. Die Trennschicht 3146 kann mit Hilfe von Wärme, Chemikalien, einem Laser und/oder durch andere Verfahren aufgelöst werden.
Nach Entfernung des Trägers 3144 kann der Block der Gussmasse 3164 in Schritt 3236 zu einem fertigen Halbleiterbauelement 3180, wie in 86 dargestellt, vereinzelt werden. Die Halbleiterbauelemente 3180 können mit einer Vielzahl von Schneidverfahren vereinzelt werden, einschließlich Sägen, Wasserstrahlschneiden, Laserschneiden, wassergeführtem Laserschneiden, Trockenmedienschneiden und Schneiden mit diamantbeschichtetem Draht. Während geradlinige Schnitte im Allgemeinen rechteckige oder quadratische Halbleiterbauelemente 3180 definieren werden, versteht sich, dass die Halbleiterbauelemente 3180 in weiteren Ausführungsformen der vorliegenden Technologie andere Formen als rechteckig und quadratisch haben können. Die Vorrichtungen 3180 können in weiteren Ausführungsformen vor dem Entfernen des Trägers 3144 vereinzelt werden.
In Schritt 3238 können optional Lötkugeln 3182 (86) an den Pads 3142 auf der Unterseite von RDL 3140 eines oder mehrerer Halbleiterbauelemente 3180 angebracht werden. 86 zeigt ein einzelnes Bauelement 3180 einschließlich der Lötkugeln 3182, aber in weiteren Ausführungsformen können mehr oder weniger als eines der Bauelemente 3180 Lötkugeln 3182 aufweisen. Die Lötkugeln 3182 können zur elektrischen und mechanischen Kopplung des Halbleiterbauelements 3180 mit einem Host-Baustein verwendet werden. Die Lötkugeln 3182 können weggelassen werden, wenn das Halbleiterbauelement 3180 als LGA-Package verwendet werden soll. Der Schritt 3238 des Hinzufügens der Lötkugeln 3182 kann alternativ vor der Vereinzelung der Bauelemente 3180 in Schritt 3236 durchgeführt werden.
In der Ausführungsform von 83-86 können der erste und zweite Chip 3102, 3112 sowohl vom ersten als auch vom zweiten Wafer 3100, 3110 abgeschnitten werden, bevor die Chips 3102, 3112 auf den Träger 3144 gestapelt werden. In weiteren Ausführungsformen können einzelne erste Halbleiterchips 3102 aus dem Wafer 3100 geschnitten und auf einen zweiten Wafer 3110 montiert werden. Eine solche Ausführungsform ist in 87 dargestellt. Danach kann der zweite Wafer 3110 in einzelne integrierte Speichermodule 3120 geschnitten werden, die dann auf einen Träger 3144 montiert werden können, wie in 83 gezeigt. Die einzelnen integrierten Speichermodule 3120 können dann eingekapselt werden (84), der Träger 3144 kann entfernt werden (85) und die Halbleiterbauelemente 3180 können, wie oben beschrieben, vereinzelt werden (86).
Anstatt jedoch den zweiten Wafer 3110 nach Erhalt des ersten Halbleiterchips 3102 zu zerschneiden, kann der zweite Wafer 3110 als Ganzes, einschließlich der einzelnen ersten Halbleiterchips 3102, in die Gussmasse 3164 eingekapselt werden. Eine solche Ausführungsform ist in 88 dargestellt. In dieser Ausführungsform kann der Träger 3144 weggelassen werden. Aus 88 können die Gussmasse 3164 und der Wafer 3110, wie in 89 gezeigt, vereinzelt werden, um die fertigen Halbleiterbauelemente 3180 zu bilden.
In einer weiteren Ausführungsform können ein oder mehrere erste Wafer 3100 auf einen zweiten Wafer 3110 gestapelt werden. Eine solche Ausführungsform ist in 90 dargestellt. Danach können der erste und der zweite Wafer 3100, 3110 zu einzelnen integrierten Speichermodulen 3120 zerschnitten werden, die dann, wie in 83 gezeigt, auf einen Träger 3144 montiert werden können. Die einzelnen integrierten Speichermodule können dann eingekapselt (84), der Träger 3144 entfernt (85) und die Halbleiterbauelemente 3180 wie oben erläutert vereinzelt werden (86).
Anstatt jedoch den ersten und zweiten Wafer 3100, 3110 nach dem Aufeinandermontieren zu zerschneiden, können die ganzen Wafer 3100 und 3110 in der Gussmasse 3164 eingekapselt werden. Eine solche Ausführungsform ist in 91 dargestellt. In dieser Ausführungsform kann der Träger 3144 weggelassen werden. Aus 91 können die Gussmasse 3164, der erste Wafer 3100 und der zweite Wafer 3110 wie in 92 dargestellt vereinzelt werden, um die fertigen Halbleiterbauelemente 3180 zu bilden.
In den oben beschriebenen Ausführungsformen in Bezug auf die 83-86 werden die integrierten Speichermodule 3120 auf einen Träger 3144 montiert, um während der Herstellung der fertigen Halbleiterbauelemente 3180 Stabilität und ein festes Bezugsgerüst zu gewährleisten. In den Ausführungsformen der 87-92 kann der Träger 3144 weggelassen werden. Alternativ kann der Träger 3144 in den Ausführungsformen der 87-92 verwendet werden. Die 93-95 zeigen eine Ausführungsform wie in den 87-89, jedoch einschließlich eines Trägers 3144.
Anstelle des Trägers 3144 kann in den Ausführungsformen der 87-92 ein zweiter Wafer 3110 verwendet werden, der relativ dick belassen wird, z. B. mehr als 200 µm, um die jeweiligen Halbleiterbauelemente 3180 während der Herstellung strukturell zu unterstützen. In solchen Ausführungsformen können die TSVs 3115 durch den dicken zweiten Wafer 3110 gebildet werden. Der zweite Wafer 3110 kann nach dem Verkapseln gedünnt werden, wie z. B. in 88 gezeigt. Danach kann der RDL 3140 einschließlich der Pads 3142 auf dem gedünnten Wafer 3110 geformt werden. Die Lötkugeln 3182 können dann optional an den Pads 3142 befestigt werden, wie in 89 gezeigt.
Zusammengefasst bezieht sich ein Beispiel für die vorliegende Technologie auf ein integriertes Speichermodul, das Folgendes umfasst: Ein integriertes Speichermodul, das Folgendes umfasst: eine Vielzahl von ersten Halbleiterchips, die erste und zweite gegenüberliegende Oberflächen aufweisen, wobei jeder erste Halbleiterchip der Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste integrierte Schaltungen, eine erste Gruppe von Bond-Pads auf der ersten Oberfläche, eine zweite Gruppe von Bond-Pads auf der zweiten Oberfläche, und einen ersten Satz von Siliziumdurchkontaktierungen, die die ersten und zweiten Gruppen von Bond-Pads elektrisch verbinden; einen zweiten Halbleiterchip mit dritten und vierten gegenüberliegende Oberflächen, zweiten integrierten Schaltungen, einer dritten Gruppe von Bond-Pads auf der dritten Oberfläche und einem zweiten Satz von Siliziumdurchkontaktierungen, die elektrisch mit der dritten Gruppe von Bond-Pads gekoppelt sind; wobei die Vielzahl von ersten Halbleiterchips und der zweite Halbleiterchip durch die erste, zweite und dritte Gruppe von Bond-Pads miteinander gekoppelt sind; und wobei die Vielzahl von ersten Halbleiterchips und der zweite Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Das obige integrierte Speichermodul, wobei die ersten integrierten Schaltungen in jedem der mehreren ersten Halbleiterchips mehrere Speicherzellen umfassen.
Das obige integrierte Speichermodul, wobei die zweite integrierte Schaltung eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das obige integrierte Speichermodul, wobei die Steuerschaltung eine komplementäre integrierte Metall-Oxid-Halbleiterschaltung umfasst.
Das obige integrierte Speichermodul, wobei die mehreren ersten Halbleiterchips die gleiche Länge und Breite haben und die gleichen Strukturen der ersten und zweiten Bond-Pads aufweisen.
Das obige integrierte Speichermodul, wobei der zweite Halbleiterchip die gleiche Länge und Breite wie die Vielzahl der ersten Halbleiterchips und die gleiche Struktur der dritten und vierten Bond-Pads aufweist wie die Struktur der ersten und zweiten Bond-Pads aufweist.
Ein Halbleiterbauelement, umfassend: eine Vielzahl von ersten Halbleiterchips, die aufeinander gestapelt sind, wobei die Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste und zweite gegenüberliegende Oberflächen, wobei jeder erste Halbleiterchip der Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste integrierte Schaltungen, eine erste Gruppe von Bond-Pads auf der ersten Oberfläche, eine zweite Gruppe von Bond-Pads auf der zweiten Oberfläche, wobei die erste Gruppe von Bond-Pads eines Halbleiterchips aus der Vielzahl von ersten Halbleiterchips mit der zweiten Gruppe von Bond-Pads eines nächsten benachbarten Chips aus der Vielzahl von ersten Halbleiterchips in dem Stapel verbunden ist, und einen ersten Satz von Siliziumdurchkontaktierungen, die die ersten und zweiten Gruppen von Bond-Pads elektrisch verbinden; einen zweiten Halbleiterchip, wobei die Vielzahl von ersten Halbleiterchips auf dem zweiten Halbleiterchip gestapelt ist, wobei der zweite Halbleiterchip Folgendes umfasst: dritte und vierte gegenüberliegende Oberflächen, zweite integrierte Schaltungen, eine dritte Gruppe von Bond-Pads auf der dritten Oberfläche, wobei die dritte Gruppe von Bond-Pads mit der zweiten Gruppe von Bond-Pads eines untersten Chips der Vielzahl von ersten Halbleiterchips in dem Stapel gebondet ist, und einen zweiten Satz von Siliziumdurchkontaktierungen, die elektrisch mit der dritten Gruppe von Bond-Pads verbunden sind; wobei die Vielzahl von ersten Halbleiterchips und der zweite Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Das obige Halbleiterbauelement, ferner umfassend einen vierten Satz von Bond-Pads auf der vierten Oberfläche des zweiten Halbleiterchips.
Das obige Halbleiterbauelement, ferner umfassend eine Umverteilungsstruktur zur elektrischen Kopplung des zweiten Satzes von Siliziumdurchkontaktierungen mit dem vierten Satz von Bond-Pads auf der vierten Oberfläche des zweiten Halbleiterchips.
Das obige Halbleiterbauelement, ferner umfassend Lötkugeln, die an dem vierten Satz von Bond-Pads befestigt sind.
Das obige Halbleiterbauelement, wobei die ersten integrierten Schaltungen in jedem der mehreren ersten Halbleiterchips mehrere Speicherzellen umfassen.
Das obige Halbleiterbauelement, wobei die zweite integrierte Schaltung eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Das obige Halbleiterbauelement, wobei die Steuerschaltung eine komplementäre integrierte Metall-Oxid-Halbleiterschaltung umfasst.
Ein Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: Anbringen von Bond-Pads einer Vielzahl von ersten Halbleiterchips aneinander; Anbringen eines Satzes von Bond-Pads der Vielzahl von ersten Halbleiterchips an Bond-Pads eines zweiten Halbleiterchips, wobei die ersten Halbleiterchips und der zweite Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und Einkapseln der Vielzahl von ersten Halbleiterchips und des zweiten Halbleiterchips in eine Verkapselung.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) das Anbringen der Vielzahl von ersten Halbleiterchips aneinander und an dem zweiten Halbleiterchip umfasst, nachdem die Vielzahl von ersten Halbleiterchips und der zweite Halbleiterchip von den Wafern abgetrennt worden sind.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) das Anbringen der Vielzahl von ersten Halbleiterchips aneinander und an dem zweiten Halbleiterchip umfasst, nachdem die Vielzahl von ersten Halbleiterchips von einem Wafer abgetrennt worden ist und bevor der zweite Halbleiterchip von einem Wafer abgetrennt worden ist.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) das Anbringen der Vielzahl von ersten Halbleiterchips aneinander und an dem zweiten Halbleiterchip umfasst, bevor die Vielzahl von ersten Halbleiterchips von einem Wafer abgetrennt wurde und bevor der zweite Halbleiterchip von einem Wafer abgetrennt wurde.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) das Aufbringen von Lot auf ein Paar von miteinander zu verbindenden Bond-Pads und das Schmelzen des Lots unter Verwendung von Thermokompression umfasst.
Das obige Verfahren, wobei das Anbrigen von Bond-Pads aneinander in den Schritten (a) und (b) das Aufbringen von Lot auf ein Paar von miteinander zu verbindenden Bond-Pads und das Schmelzen des Lotes unter Verwendung von Ultraschallbonden umfasst.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) das Aufbringen eines Mikrobumps auf ein Bond-Pad eines Paares von miteinander zu verbindenden Bond-Pads und das Schmelzen des Mikrobumps unter Verwendung von Thermokompression umfasst.
Das obige Verfahren, wobei das Anbringen von Bond-Pads aneinander in den Schritten (a) und (b) ein Cu-zu-Cu-Bonden umfasst, das das Paar von Bond-Pads unter Druck zusammenbringt.
Ein Halbleiterbauelement, umfassend: eine Vielzahl von ersten Halbleiterchips, die aufeinander gestapelt sind, wobei die Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste und zweite gegenüberliegende Oberflächen, wobei jeder erste Halbleiterchip der Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste integrierte Schaltungsmittel, eine erste Gruppe von elektrischen Oberflächenverbindungsmitteln auf der ersten Oberfläche zum elektrischen Verbinden jedes der Vielzahl von ersten Halbleiterchips, eine zweite Gruppe von elektrischen Oberflächenverbindungsmitteln auf der zweiten Oberfläche zum elektrischen Verbinden jedes der Vielzahl von ersten Halbleiterchips, wobei die erste Gruppe von elektrischen Oberflächenverbindungsmitteln eines Halbleiterchips der Vielzahl von ersten Halbleiterchips mit der zweiten Gruppe von elektrischen Oberflächenverbindungseinrichtungen eines nächst benachbarten Chips der Vielzahl von ersten Halbleiterchips in dem Stapel gebondet ist, und erste elektrische Siliziumdurchkontaktierungsmittel zum elektrischen Verbinden der ersten und zweiten Gruppen von elektrischen Oberflächenverbindungsmitteln; einen zweiten Halbleiterchip, wobei die Vielzahl der ersten Halbleiterchips auf dem zweiten Halbleiterchip gestapelt ist, wobei der zweite Halbleiterchip Folgendes umfasst: dritte und vierte gegenüberliegende Oberflächen, zweite integrierte Schaltungsmittel, eine dritte Gruppe von elektrischen Oberflächenverbindungsmitteln auf der dritten Oberfläche, wobei die dritte Gruppe von elektrischen Oberflächenverbindungsmitteln mit der zweiten Gruppe von elektrischen Oberflächenverbindungsmitteln eines untersten Chips der Vielzahl von ersten Halbleiterchips in dem Stapel gebondet ist, und einen zweiten Satz von elektrischen Siliziumdurchkontaktierungsmitteln, die elektrisch mit der dritten Gruppe von elektrischen Oberflächenverbindungsmitteln gekoppelt sind; wobei die Vielzahl von ersten Halbleiterchips und der zweite Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Die vorstehende detaillierte Beschreibung der Erfindung wurde zur Veranschaulichung und Beschreibung vorgelegt. Sie soll weder erschöpfend sein noch die Erfindung auf die genaue Form der Offenbarung beschränken. Viele Änderungen und Variationen sind im Lichte der obigen Lehre möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erklären, um dadurch anderen Fachleuten die Möglichkeit zu geben, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die sich für den jeweiligen Verwendungszweck eignen, bestmöglich zu nutzen. Es ist beabsichtigt, dass der Umfang der Erfindung durch die beigefügten Ansprüche definiert wird.

Claims

Ein integriertes Speichermodul, umfassend: einen ersten Halbleiterchip; einen zweiten Halbleiterchip, der mit einer Oberfläche des ersten Halbleiterchips in Flip-Chip-Technik verbunden ist, um den zweiten Halbleiterchip mit dem ersten Halbleiterchip elektrisch und physikalisch zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Speicher konfiguriert sind.
Integriertes Speichermodul nach Anspruch 1, wobei der erste Halbleiterchip eine Vielzahl von Speicherzellen umfasst.
Integriertes Speichermodul nach Anspruch 2, wobei der zweite Halbleiterchip eine Steuerschaltung zur Steuerung des Zugriffs auf die Vielzahl von Speicherzellen umfasst.
Integriertes Speichermodul nach Anspruch 1, wobei der erste und der zweite Chip zusammen als nichtflüchtige Speichervorrichtung konfiguriert sind.
Ein integriertes Speichermodul umfassend: einen ersten Halbleiterchip; einen zweiten Halbleiterchip, der mit einer planaren Hauptoberfläche des ersten Halbleiterchips an einem Randbereich der planaren Hauptoberfläche des ersten Halbleiterchips in Flip-Chip-Technik verbunden ist, um den zweiten Halbleiterchip mit dem ersten Halbleiterchip elektrisch und physikalisch zu koppeln; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Das integrierte Speichermodul nach Anspruch 5, wobei der zweite Halbleiterchip eine Vielzahl von Bumps umfasst, die so konfiguriert sind, dass sie mit der Vielzahl von Bond-Pads auf dem ersten Halbleiterchip zusammenpassen, wobei die Vielzahl von Bumps konisch geformt ist.
Ein Halbleiterbauelement, umfassend: ein Substrat; ein erstes integriertes Speichermodul, das an dem Substrat befestigt ist, umfassend: einen ersten Halbleiterchip, der eine Oberfläche mit einer Vielzahl von Chip-Bond-Pads aufweist; einen zweiten Halbleiterchip, der an die Oberfläche des ersten Halbleiterchips angrenzend an die Vielzahl von Chip-Bond-Pads gebondet ist; wobei der erste und der zweite gekoppelte Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und einen dritten Halbleiterchip, der auf der Oberfläche des ersten Halbleiterchips angrenzend an den zweiten Halbleiterchip montiert ist.
Das Halbleiterbauelement nach Anspruch 7, wobei der dritte Halbleiterchip entlang einer ersten Achse in Bezug auf den ersten Halbleiterchip versetzt ist, und wobei der dritte Halbleiterchip entlang einer zweiten Achse in Bezug auf den ersten Halbleiterchip versetzt ist, wobei die zweite Achse orthogonal zu der ersten Achse ist.
Ein Halbleiterbauelement, umfassend: ein oder mehrere integrierte Speichermodule, wobei jedes integrierte Speichermodul Folgendes umfasst: einen ersten Halbleiterchip, der eine Oberfläche mit einer ersten Vielzahl von Bond-Pads und einer zweiten Vielzahl von Bond-Pads aufweist; einen zweiten Halbleiterchip, der mit der zweiten Vielzahl von Bond-Pads gebondet ist; wobei der erste und der zweite gebondete Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; eine Verkapselung, die das eine oder die mehreren integrierten Speichermodule umschließt; und eine Vielzahl von leitenden Säulen, die mit der ersten Vielzahl von Bond-Pads auf jedem ersten Halbleiterchip in Kontakt stehen und sich von der ersten Vielzahl von Bond-Pads durch die Verkapselung zu einer Oberfläche der Verkapselung erstrecken, wobei die Vielzahl von leitenden Säulen so konfiguriert ist, dass sie das eine oder die mehreren integrierten Speichermodule mit einem Host-Baustein elektrisch verbinden.
Das Halbleiterbauelement nach Anspruch 9, wobei die Vielzahl von leitenden Säulen elektroplattierte leitende Säulen sind.
Das Halbleiterbauelement nach Anspruch 9, wobei das eine oder die mehreren integrierten Speichermodule eine Vielzahl von Speichermodulen umfassen, die in einer versetzten, abgestuften Konfiguration gestapelt sind, die die Vielzahl der ersten Bond-Pads unbedeckt und von oberhalb der Vielzahl der ersten Bond-Pads zugänglich lässt.
Ein Halbleiterbauelement, umfassend: eine Vielzahl von integrierten Speichermodulen, die aufeinander gestapelt sind, wobei jedes integrierte Speichermodul Folgendes umfasst: einen ersten Halbleiterchip, der eine Oberfläche mit einer ersten Vielzahl von Bond-Pads und einer zweiten Vielzahl von Bond-Pads aufweist; einen zweiten Halbleiterchip, der mit der zweiten Vielzahl von Bond-Pads gebondet ist; wobei der erste und der zweite gebondete Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind; und wobei die Vielzahl von Speichermodulen in einer versetzten, abgestuften Konfiguration aufeinander gestapelt sind, die die Vielzahl von ersten Bond-Pads auf jedem ersten Halbleiterchip unbedeckt und von oberhalb der Vielzahl von ersten Bond-Pads zugänglich lässt; eine Verkapselung, die die Vielzahl der integrierten Speichermodule umschließt; und eine Vielzahl von leitenden Säulen, die mit der ersten Vielzahl von Bond-Pads auf jedem ersten Halbleiterchip in Kontakt stehen und sich von der ersten Vielzahl von Bond-Pads durch die Verkapselung bis zu einer Oberfläche der Verkapselung erstrecken.
Ein Halbleiterbauelement, umfassend: eine Vielzahl von ersten Halbleiterchips, die aufeinander gestapelt sind, wobei die Vielzahl von ersten Halbleiterchips erste und zweite gegenüberliegende Oberflächen umfasst, wobei jeder erste Halbleiterchip der Vielzahl von ersten Halbleiterchips Folgendes umfasst: erste integrierte Schaltungen, eine erste Gruppe von Bond-Pads auf der ersten Oberfläche, eine zweite Gruppe von Bond-Pads auf der zweiten Oberfläche, wobei die erste Gruppe von Bond-Pads eines Halbleiterchips aus der Vielzahl von ersten Halbleiterchips mit der zweiten Gruppe von Bond-Pads eines nächsten angrenzenden Chips aus der Vielzahl von ersten Halbleiterchips in dem Stapel gebondet ist, und einen ersten Satz von Siliziumdurchkontaktierungen, die die erste und zweite Gruppe von Bond-Pads elektrisch verbinden; einen zweiten Halbleiterchip, wobei die Vielzahl der ersten Halbleiterchips auf dem zweiten Halbleiterchip gestapelt ist, wobei der zweite Halbleiterchip Folgendes umfasst: dritte und vierte gegenüberliegende Oberflächen, zweite integrierte Schaltungen, eine dritte Gruppe von Bond-Pads auf der dritten Oberfläche, wobei die dritte Gruppe von Bond-Pads mit der zweiten Gruppe von Bond-Pads eines untersten Chips der Vielzahl von ersten Halbleiterchips im Stapel gebondet ist, und eine zweite Gruppe von Siliziumdurchkontaktierungen, die elektrisch mit der dritten Gruppe von Bond-Pads gekoppelt sind; wobei die Vielzahl der ersten Halbleiterchips und der zweite Halbleiterchip zusammen als ein integrierter Flash-Speicher konfiguriert sind.
Das Halbleiterbauelement nach Anspruch 13, ferner umfassend einen vierten Satz von Bond-Pads auf der vierten Oberfläche des zweiten Halbleiterchips.
Das Halbleiterbauelement nach Anspruch 14, ferner umfassend eine Umverteilungsstruktur zur elektrischen Kopplung des zweiten Satzes von Siliziumdurchkontaktierungen mit dem vierten Satz von Bond-Pads auf der vierten Oberfläche des zweiten Halbleiterchips.