DE102018122228A1 - Integriertes Multichip-Fan-Out-Package - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

Ein Verfahren weist das Umgeben eines Die und einer leitenden Säule nahe dem Die mit einem Formstoff auf, wobei das Die und die leitende Säule über einer ersten Seite einer ersten Umverteilungsstruktur angeordnet sind, wobei eine zweite Seite der ersten Umverteilungsstruktur, die der ersten Seite entgegengesetzt ist, an einem ersten Träger angebracht ist; das Bonden leitender Pads, die auf einer ersten Oberfläche einer vorgefertigten zweiten Umverteilungsstruktur zu dem Die und zu der leitenden Säule angeordnet sind, wobei eine zweite Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die der ersten Oberfläche entgegengesetzt ist, an einem zweiten Träger angebracht ist; nach dem Bonden der leitenden Pads das Entfernen des zweiten Trägers, um leitende Merkmale der vorgefertigten zweiten Umverteilungsstruktur nahe der zweiten Oberfläche freizulegen; und das Bilden leitender Höcker über und elektrisch gekoppelt mit den leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die vorläufige U.S.-Patentanmeldung Nr.62/586 608 , eingereicht am 15. November 2017, mit dem Titel „Multi-Chip Integrated Fan-Out Package“, deren Anmeldung hiermit durch Verweis vollständig einbezogen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterindustrie hat schnelles Wachstum aufgrund ständiger Verbesserung der Integrationsdichte einer Vielfalt elektronischer Bauteile (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Meistens bestand diese Verbesserung der Integrationsdichte aus wiederholten Verringerungen der Merkmalmindestgröße, die es erlaubt, mehr Bauteile in einer gegebenen Fläche zu integrieren. Während die Nachfrage nach sogar noch kleineren elektronischen Bauteilen kürzlich zugenommen hat, hat sich ein Bedarf an kleineren und kreativeren Packagingtechniken der Halbleiter-Dies ergeben.
  • Ein Beispiel dieser Packagingtechnologien ist die Package-on-Package-(PoP)-Technologie. Bei einem PoP-Package wird ein oberes Halbleiterpackage auf der Oberseite eines unteren Halbleiterpackages gestapelt, um ein hohes Integrationsniveau und hohe Bauteildichte zu erlauben. Ein anderes Beispiel ist die Multichip-Modul-(MCM)-Technologie, bei der mehrere Halbleiter-Dies in ein Halbleiterpackage gepackt werden, um Halbleiterbauteile mit integrierten Funktionalitäten zu versehen.
  • Das hohe Niveau an Integration fortschrittlicher Packaging Technologien ermöglicht die Produktion von Halbleiterbauteilen mit verbesserten Funktionalitäten und geringem Platzbedarf, was für Bauteile mit kleinem Formfaktor, wie Mobiltelefone, Tabletts und digitale Musik-Player, vorteilhaft ist. Ein anderer Vorteil ist die verkürzte Länge der leitenden Pfade, die die miteinander zusammenarbeitenden Teile innerhalb des Halbleiterpackages verbinden. Das verbessert die elektrische Leistung des Halbleiterbauteils, da kürzere Verlegung von Verschaltungen zwischen Schaltungen schnellere Signalausbreitung und verringertes Rauschen und Nebensprechen ergeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente eventuell nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Merkmale können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1 bis 4, 5A, 5B und 6 bis 9 veranschaulichen diverse Ansichten eines Halbleiterpackages bei diversen Fertigungsstadien in Übereinstimmung mit einer Ausführungsform.
    • 10 veranschaulicht eine Querschnittansicht eines Halbleiterpackages in Übereinstimmung mit einer Ausführungsform.
    • Die 11A, 11B und 12 veranschaulichen diverse Ansichten eines Halbleiterpackages bei diversen Fertigungsstadien in Übereinstimmung mit einer Ausführungsform.
    • 13 veranschaulicht eine Querschnittansicht eines Halbleiterpackages in Übereinstimmung mit einer Ausführungsform.
    • 14 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Bilden eines Halbleiterpackages in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind.
  • Weiter können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figurenabgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Halbleiterpackages und Verfahren zum Bilden der Halbleiterpackages werden bei diversen Ausführungsformen bereitgestellt. Bei einigen Ausführungsformen hat das Halbleiterpackages ein Die, das in eine Formmasse eingelassen ist, und Umverteilungsstrukturen (zum Beispiel eine Rückseiten-Umverteilungsstruktur und eine Vorderseiten-Umverteilungsstruktur) auf entgegengesetzten Seiten des Die. Bei einigen Ausführungsformen wird die Vorderseiten-Umverteilungsstruktur vorgeformt, bevor sie an dem Die angebracht wird. Bei einigen Ausführungsformen wird mindestens die Vorderseiten-Umverteilungsstruktur unter Verwenden eines oder mehrerer Damascene-Prozesse gebildet, und als ein Resultat werden feinere Abstände zwischen leitenden Leitungen und höhere Zuverlässigkeit der Umverteilungsstruktur erzielt.
  • Die 1 bis 4, 5A, 5B und 6 bis 9 veranschaulichen diverse Ansichten (zum Beispiel Querschnittansicht, Draufsicht) eines Halbleiterpackages 100 bei diversen Fertigungsstadien in Übereinstimmung mit einer Ausführungsform. In 1 wird eine Umverteilungsstruktur 110 über einem Träger 101 gebildet. Die Umverteilungsstruktur 110 umfasst leitende Merkmale (zum Beispiel leitende Leitungen und Durchkontaktierungen), die in einer oder mehreren dielektrischen Schichten gebildet sind. Leitende Säulen 119 werden über der oberen Oberfläche der Umverteilungsstruktur 110 gebildet und elektrisch mit der Umverteilungsstruktur 110 gekoppelt.
  • Der Träger 101 kann aus einem Material wie Glas bestehen, obwohl anderes geeignetes Material, wie Silizium, Polymer, Polymerverbundmaterial, Metallfolie, Keramik, Glas-Epoxid, Beryloxid oder Band ebenfalls verwendet werden können. Die Umverteilungsstruktur 110 wird über dem Träger 101 gebildet. Die Umverteilungsstruktur 110 umfasst leitende Merkmale, wie eine oder mehrere Schichten aus leitenden Leitungen (zum Beispiel 115) und Durchkontaktierungen (zum Beispiel 117), und eine oder mehrere dielektrische Schichten (zum Beispiel 113). Der Einfachheit halber ist die dielektrische Schicht 113 als eine Schicht in 1 veranschaulicht, die dielektrische Schicht 113 kann jedoch eine Mehrzahl dielektrischer Schichten umfassen, wie ein Fachmann ohne Weiteres versteht.
  • Bei einigen Ausführungsformen, werden eine oder mehrere dielektrische Schichten 113 aus einem Polymer gebildet, wie Polybenzoaxazol (PBO), Polyimid, Benzozyklobuten (BCB) oder dergleichen. Bei anderen Ausführungsformen werden die eine oder mehreren dielektrischen Schichten aus einem Nitrid, wie Siliziumnitrid, gebildet; aus einem Oxid, wie Siliziumoxid, Phosphorglas (Phosphosilicate Glass - PSG), Borsilikatglas (Borosilicate Glass - BSG), bordotiertem Phosphorglas (Boron-Doped Phosphosilicate Glass - BPSG) oder dergleichen. Die eine oder mehreren dielektrischen Schichten 113 können durch einen beliebigen akzeptablen Abscheidungsprozess gebildet werden, wie durch Rotationsbeschichten, chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), Laminieren oder dergleichen, oder durch eine Kombination dieser.
  • Bei einigen Ausführungsformen umfassen die leitenden Merkmale der Umverteilungsstruktur 110 leitende Leitungen (zum Beispiel 115), leitende Durchkontaktierungen (zum Beispiel 117), die aus einem zweckdienlichen leitenden Material, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen, gebildet sind. Bei einigen Ausführungsformen werden die leitenden Merkmale durch Bilden von Öffnungen in einer dielektrischen Schicht der Umverteilungsstruktur 110 gebildet, um darunterliegende leitende Merkmale freizulegen, durch Bilden einer Keimschicht (nicht gezeigt) über der dielektrischen Schicht, und in den Öffnungen, durch Bilden strukturierten Fotolacks (nicht gezeigt) mit einer gestalteten Struktur über der Keimschicht, durch Plattieren (zum Beispiel Galvanisieren oder stromfreies Beschichten) des leitenden Materials in die gestaltete Struktur und über der Keimschicht, und durch Entfernen des Fotolacks und von Abschnitten der Keimschicht, auf welchen das leitende Material nicht gebildet wird.
  • Bei einigen Ausführungsformen wird eine Haftschicht (nicht gezeigt) über dem Träger 101 abgeschieden oder laminiert, bevor die Umverteilungsstruktur 110 gebildet wird. Die Haftschicht kann lichtempfindlich sein und kann sich ohne Weiteres von dem Träger 101 lösen, indem zum Beispiel bei einem darauffolgenden Träger-Debonding-Prozess ein Ultraviolett-(UV)-Licht auf den Träger 101 gestrahlt wird. Die Haftschicht kann zum Beispiel eine Licht-zu-Hitze-Umwandlungs-(Light-To-Heat-Conversion - LTHC)-Schicht sein, die von der 3M Company, St. Paul, Minnesota, hergestellt wird.
  • Unter weiterer Bezugnahme auf 1, werden leitende Säulen 119 über der Umverteilungsstruktur 110 gebildet. Die leitenden Säulen 119 können gebildet werden durch: Bilden einer Keimschicht über der Umverteilungsstruktur 110; Bilden eines strukturierten Fotolacks über der Keimschicht, wobei jede der Öffnungen in dem strukturierten Fotolack einer Lage der leitenden Säule 119, die gebildet werden soll, entspricht; Füllen der Öffnungen mit einem elektrisch leitenden Material, wie Kupfer, zum Beispiel unter Verwenden von Galvanisieren oder stromlosem Beschichten; Entfernen des Fotolacks unter zum Beispiel Verwenden eines Veraschungs- oder Stripping-Prozesses; und Entfernen von Abschnitten der Keimschicht, auf der die leitenden Säulen 119 nicht gebildet sind.
  • Anschließend wird in 2 ein Halbleiter-Die 120 (das auch ein Die oder ein integriertes Schaltungs-(IC)-Die genannt werden kann) an der oberen Oberfläche der Umverteilungsstruktur 110 angebracht. Eine Haftfolie 118, wie eine Die-Attaching-(DAF)-Folie kann verwendet werden, um das Die 120 an der Umverteilungsstruktur 110 anzubringen. Da die Rückseite des Die 120 an der Umverteilungsstruktur 110 angebracht ist, kann die Umverteilungsstruktur 110 auch eine Rückseiten-Umverteilungsstruktur 110 genannt werden.
  • Bevor die Dies 120 an die Umverteilungsstruktur 110 geklebt werden, können die Dies 120 gemäß geltenden Herstellungsprozessen verarbeitet werden, um in dem Die 120 integrierte Schaltungen zu bilden. Das Die 120 kann zum Beispiel ein Halbleitersubstrat 121, wie Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht aus einem Halbleiter-auf-Isolator (Semiconductor-On-Insulator - SOI) aufweisen. Das Halbleitersubstrat 121 kann andere Halbleitermaterialien aufweisen, wie Germanium; einen Verbindungshalbleiter, der Silikonkarbid, Galliumsarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon. Andere Substrate, wie mehrschichtige oder Gradient-Substrate, können auch verwendet werden. Bauteile (nicht gezeigt), wie Transistoren, Dioden, Kondensatoren, Widerstände usw. können in und/oder auf dem Halbleitersubstrat 121 gebildet sein, und können durch Verschaltungsstrukturen 122 verschaltet sein, die zum Beispiel Metallisierungsstrukturen (zum Beispiel leitende Leitungen 123 und Durchkontaktierungen 124) in einer oder mehreren dielektrischen Schichten 125 auf dem Halbleitersubstrat 121 aufweisen können, um eine integrierte Schaltung zu bilden. Die Verschaltungsstrukturen 122 werden bei einigen Ausführungsformen unter Verwenden eines Damascene- und/oder Dual-Damascene-Prozesses gebildet.
  • Die Dies 120 umfassen weiter Pads 126, die Aluminium-Pads, zu welchen externe Anschlüsse erfolgen. Die Pads 126 befinden sich auf dem, was eine aktive Seite oder Vorderseite des Die 120 genannt werden kann. Eine oder mehrere Passivierungsfolien 127 werden auf dem Die 120 und auf Abschnitten der Pads 126 gebildet. Öffnungen gehen durch die Passivierungsfolie(n) 127 zu den Pads 126. Die-Steckverbinder 128, wie leitende Säulen (die zum Beispiel ein Metall wie Kupfer umfassen), erstrecken sich in die Öffnungen der Passivierungsfolie(n) 127 und werden mechanisch und elektrisch mit den jeweiligen Pads 126 gekoppelt. Die Die-Steckverbinder 128 können zum Beispiel durch Galvanisieren oder dergleichen gebildet werden. Die Die-Steckverbinder 128 werden elektrisch mit den integrierten Schaltungen des Die 120 gekoppelt.
  • Ein dielektrisches Material 129 wird auf den aktiven Seiten des Die 120 gebildet, wie auf der (den) Passivierungsfolie(n) 127 und/oder den Die-Steckverbindern 128. Das dielektrische Material 129 kapselt die Die-Steckverbinder 128 seitlich, und das dielektrische Material 129 ist seitlich mit dem Die 120 angrenzend. Das dielektrische Material 129 kann ein Polymer sein, wie Polybenzoaxazol (PBO), Polyimid, Benzozyklobuten (BCB) oder dergleichen; ein Nitrid, wie Siliziumnitrid oder dergleichen; ein Oxid, wie Siliziumoxid, Phosphorglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorglas (BPSG) oder dergleichen; oder eine Kombination davon, und kann zum Beispiel durch Rotationsbeschichten, Laminieren, CVD oder dergleichen gebildet werden.
  • Dann wird in 3 ein Formstoff 130 über der Umverteilungsstruktur 110, um das Die 120 und um die leitenden Säulen 119 gebildet. Der Formstoff 130 kann ein Epoxidharz, ein organisches Polymer, ein Polymer mit oder ohne hinzugefügten auf Siliziumdioxid basierenden oder Glasfüllstoff oder andere Materialien als Beispiele umfassen. Bei einigen Ausführungsformen umfasst der Formstoff 130 eine flüssige Formmasse (Liquid Molding Compound - LMC), die beim Auftragen eine gelartige Flüssigkeit ist. Der Formstoff 130 kann beim Auftragen auch eine Flüssigkeit oder einen Feststoff umfassen. Alternativ kann der Formstoff 130 andere isolierende und/oder kapselnde Materialien umfassen. Der Formstoff 130 wird bei einigen Ausführungsformen unter Verwenden eines Waferebenen-Formprozesses aufgetragen. Der Formstoff 130 kann zum Beispiel unter Verwenden von Kompressionsformen, Transferformen oder anderer Verfahren geformt werden.
  • Dann wird der Formstoff 130 bei einigen Ausführungsformen unter Verwenden eines Aushärtprozesses ausgehärtet. Der Aushärtprozess kann das Erhitzen des Formstoffs 130 auf eine vorbestimmte Temperatur während einer vorbestimmten Zeitspanne unter Verwenden eines Glühprozesses oder eines anderen Erhitzungsprozesses umfassen. Der Aushärtprozess kann auch einen Ultraviolett-(UV)-Lichtexpositionsprozess, einen Infrarot-(IR)-Energieexpositionsprozess, Kombinationen davon oder eine Kombination davon mit einem Erhitzungsprozess umfassen. Alternativ kann der Formstoff 130 unter Verwenden anderer Verfahren ausgehärtet werden. Bei einigen Ausführungsformen ist kein Aushärtprozess enthalten.
  • Anschließend kann ein Planarisierungsprozess, wie ein chemisches und mechanisches Polieren (CMP) ausgeführt werden, um überschüssige Abschnitte der Formmasse 130 über der Vorderseite des Die 120 zu entfernen. Nach dem Planarisierungsprozess haben bei einigen Ausführungsformen die Formmasse 130, die leitende Säule 119 und die Die-Steckverbinder 128 eine koplanare obere Oberfläche.
  • Unter Bezugnahme auf 4 wird dann eine vorgeformte Umverteilungsstruktur 140 an dem Halbleiterpackage 100, das in 3 gezeigt ist, angebracht. Die Umverteilungsstruktur 140 wird auf einem Träger 133 gebildet, bevor sie an dem Halbleiterpackage 100 in dem veranschaulichten Beispiel der 4 angebracht wird. Die Umverteilungsstruktur 140 umfasst eine oder mehrere Schichten aus elektrisch leitenden Merkmalen (zum Beispiel leitfähige Leitungen 143, Durchkontaktierungen 145), die in einer oder mehr dielektrischen Schichten 141 gebildet werden. Der Träger 133 kann aus Silizium (zum Beispiel Bulk-Silizium) gebildet werden, obwohl ein anderes zweckdienliches Material auch für den Träger 133 verwendet werden kann. Obwohl das nicht gezeigt ist, kann eine Haftschicht, wie eine LTHC-Folie, auf dem Träger 133 gebildet werden, bevor die Umverteilungsstruktur 140 gebildet wird.
  • Wie in 4 veranschaulicht, wird eine erste Seite 140U der Umverteilungsstruktur 140 an dem Träger 133 angebracht, und leitende Pads 147 (zum Beispiel Kupferpads) werden auf einer zweiten Seite 140L der Umverteilungsstruktur 140, die der ersten Seite 140U entgegengesetzt ist, gebildet, wobei die leitenden Pads 147 elektrisch mit den leitenden Merkmalen der Umverteilungsstruktur 140 gekoppelt werden. Lotbereiche 149 (zum Beispiel Lotpaste) können über den leitenden Pads 147 gebildet werden. Obwohl das in 4 nicht veranschaulicht ist, können Lotbereiche (zum Beispiel Lotpaste) auch über der oberen Oberfläche der leitenden Säulen 119 und über der oberen Oberfläche der Die-Steckverbinder 128 gebildet werden. Die Lotbereiche werden bei diversen Ausführungsformen verwendet, um Lotverbindungen zwischen der Umverteilungsstruktur 140 und den leitenden Säulen 119/den Die-Steckverbindern 128 in einem darauffolgenden Aufschmelzprozess zu bilden. Da die Umverteilungsstruktur 140 an die Vorderseite des Die 120 gebondet ist, kann die Umverteilungsstruktur 140 auch eine Vorderseiten-Umverteilungsstruktur genannt werden.
  • Bei einigen Ausführungsformen wird die Umverteilungsstruktur 140 über dem Träger 133 unter Verwenden eines gleichen oder ähnlichen Formverfahrens wie das Formen der Verschaltungsstrukturen (zum Beispiel 122 in 2) in einem Halbleiter-Die gebildet. Insbesondere werden ein Damascene-Prozess und/oder ein Dual-Damascene-Prozess beim Bilden der Umverteilungsstruktur 140 verwendet. Bei einem Ausführungsform-Damascene-Prozess wird eine dielektrische Schicht über dem Träger 133 unter Verwenden eines zweckdienlichen Abscheidungsverfahrens, wie chemische Gasphasenabscheidung (CVD), gebildet. Sobald die dielektrische Schicht gebildet ist, werden Öffnungen, wie Gräben, in der dielektrischen Schicht zum Beispiel unter Verwenden von Fotolithografie- und Ätzprozessen gebildet. Anschließend wird eine Sperrschicht, die Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), dergleichen oder eine Kombination davon umfassen kann, durch Sputtern, physikalische Gasphasenabscheidung (PVD) oder dergleichen in den Öffnungen abgeschieden. Eine Keimschicht, die Kupfer (Cu), Ti, Ta, TiN, TaN oder eine Kombination davon umfassen kann, wird dann über der Sperrschicht gebildet. Dann wird ein Füllmetall, wie Kupfer, in den Öffnungen und über der Keimschicht zum Beispiel durch einen Galvanisierungsprozess oder einen stromlosen Beschichtungsprozess gebildet. Das Füllmaterial kann die Öffnungen überfüllen und kann über der oberen Oberfläche der dielektrischen Schicht gebildet werden. Ein Planarisierungsprozess, wie CMP, wird dann ausgeführt, um überschüssige Abschnitte des Füllmaterials, überschüssige Abschnitte der Sperrschicht und überschüssige Abschnitte der Keimschicht außerhalb der Öffnungen zu entfernen. Die verbleibenden leitenden Materialien innerhalb der Öffnungen bilden die leitenden Merkmale (zum Beispiel eine Schicht der leitenden Merkmale) der Umverteilungsstruktur 140. Bei einem Dual-Damascene-Prozess kann jeder Graben einen oberen Graben und einen unteren Graben aufweisen, wobei der obere Graben einer Lage einer leitenden Leitung entspricht, und der untere Graben einer Lage einer Durchkontaktierung entspricht. Der obere Graben und der untere Graben werden dann mit dem Füllmetall in einem gleichen Verarbeitungsschritt gefüllt, wobei der obere Graben gefüllt wird, um die leitende Leitung zu bilden, und der untere Graben gefüllt wird, um die Durchkontaktierung zu bilden. Die Sperrschicht und die Keimschicht können in dem oberen Graben und dem unteren Graben ähnlich wie beim Verarbeiten des Damascene-Prozesses gebildet werden.
  • Durch Bilden der Umverteilungsstruktur 140 über dem Träger 133, könnten der Damascene-Prozess und/oder der Dual-Damascene-Prozess verwendet werden, um die Vorderseiten-Umverteilungsstruktur 140 zu bilden. Im Gegensatz dazu ist es ohne das hiermit offenbarte Verfahren eventuell nicht möglich, den Damascene-Prozess oder den Dual-Damascene-Prozess zu verwenden, um die Vorderseiten-Umverteilungsstruktur 140 zu bilden. Als ein Beispiel wird ein Fall betrachtet, bei dem eine Vorderseiten-Umverteilungsstruktur Schicht für Schicht über dem Formstoff 130 und über dem Die 120 nach der Verarbeitung, die in 3 veranschaulicht ist, gebildet wird. Das Formmaterial 130, das eine organische Verbindung, wie Polymer, umfassen kann, ist eventuell nicht fähig, der hohen Temperatur (zum Beispiel über 400 °C), die mit dem CVD-Abscheidungsprozess einhergeht, der bei dem Damascene-/Dual-Damascene-Prozess verwendet wird, standhalten. Der Damascene-/Dual-Damascene-Prozess ist folglich eventuell keine Option für das Bilden der Vorderseiten-Umverteilungsstruktur über dem Formstoff 130. Die vorliegende Offenbarung überwindet durch Bilden der Umverteilungsstruktur 140 über dem Träger 133, die hinsichtlich hoher Temperatur toleranter ist als der Formstoff 130, die Wärmebudgeteinschränkung des Formstoffs 130, was es daher erlaubt, den Damascene-/Dual-Damascene-Prozess zum Bilden der Umverteilungsstruktur 140 zu verwenden.
  • Bei einigen Ausführungsformen erzielt die Umverteilungsstruktur 140, die unter Verwenden des Damascene-/Dual-Damascene-Prozesses gebildet wird, feinere Abstände zwischen leitenden Leitungen als was durch Bildungsverfahren erzielt wird, die die Umverteilungsstruktur über dem Formstoff 130 ohne Verwenden des Damascene-/Dual-Damascene-Prozesses erzielen. Zusätzlich ist die Größe der Durchkontaktierungen, die durch den Damascene-/Dual-Damascene-Prozess gebildet werden, auch kleiner, was höhere Integrationsdichte erlaubt. Zusätzlich kann durch Vorab-Formen der Umverteilungsstruktur 140, zum Beispiel an einer unterschiedlichen Lage und/oder vor dem Anbringen der Umverteilungsstruktur 140 an dem Halbleiterpackage, die Verarbeitungszeit zum Bilden des Endprodukts verringert werden, so dass der Produktionsdurchsatz erhöht wird.
  • In Übereinstimmung mit einigen Ausführungsformen wird vor dem Anbringen der Umverteilungsstruktur 140 an den leitenden Säulen 119/Die-Steckverbindern 128 das Testen des Die 120 ausgeführt, um zu bestätigen, dass das Die 120 ein „erwiesenermaßen gutes Die“ (Known Good Die - KGD) ist. Die vorabgeformten Umverteilungsstrukturen 140 werden nur an den KGDs angebracht, und Dies, die beim Funktionstesten scheitern, werden nicht an einer Umverteilungsstruktur 140 angebracht. Das spart an Produktionskosten und verbessert den integrierten Ertrag des Herstellungsprozesses.
  • Anschließend, wie in 5A veranschaulicht, wird ein Aufschmelzprozess ausgeführt, um leitende Pads 147 auf der zweiten Seite 140L der Umverteilungsstruktur 140 an den leitenden Säulen 119 und an den Die-Steckverbindern 128 zu bonden. Lotbereiche 148 werden zwischen den leitenden Pads 147 und den leitenden Säulen 119 sowie zwischen den leitenden Pads 147 und den Die-Steckverbindern 128 gebildet. Nach dem Bonden wird die Umverteilungsstruktur 140 elektrisch mit dem Die 120 und der Umverteilungsstruktur 110 gebondet. Wie in 5A veranschaulicht, weist das Halbleiterpackage 100 nun die Umverteilungsstruktur 140 auf. Aufgrund der Lotbereiche 148 und der leitenden Pads 147, besteht eine Lücke zwischen der Umverteilungsstruktur 140 und dem Formstoff 130. Mit anderen Worten ist die zweite Seite 140L der Umverteilungsstruktur 140, die eine Oberfläche der Umverteilungsstruktur 140 ist, die dem Formstoff 130 am nächsten liegt, von einer Oberfläche des Formstoffs 130, die der Umverteilungsstruktur 140 gegenüberliegt, beabstandet.
  • 5B veranschaulicht eine Draufsicht des Halbleiterpackages 100 der 5A, und 5A ist eine Querschnittansicht entlang der Linie A-A in 5B. Bei dem Beispiel der 5A und 5B, hat jeder Träger 133 eine einzige Umverteilungsstruktur (zum Beispiel 140) darauf gebildet. Der Träger 133 und die Umverteilungsstruktur 140 können eine gleiche Größe in der Draufsicht der 5B aufweisen, weshalb Grenzen des Trägers 133 mit den Grenzen der Umverteilungsstruktur 140, wie in 5B veranschaulicht, überlappen. Zusätzlich können der Formstoff 130 und die Umverteilungsstruktur 110 eine gleiche Größe in der Draufsicht der 5B haben, und folglich überlappen Grenzen des Formstoffs 130 mit den Grenzen der Umverteilungsstruktur 110. Bei einigen Ausführungsformen werden mehrere Halbleiterpackages 100 auf dem Träger 101 gleichzeitig gebildet und werden (zum Beispiel durch einen Dicing-Prozess) bei anschließender Verarbeitung vereinzelt, um eine Mehrzahl individueller Halbleiterpackages zu bilden, wobei bei diesem Fall die Grenzen des Formstoffs 130 und die Grenzen der Umverteilungsstruktur 110 den jeweiligen Grenzen eines individuellen Halbleiterpackages 100 nach dem Dicing-Prozess entsprechen.
  • Bei einigen Ausführungsformen ist eine Breite W1 der Umverteilungsstruktur 140 kleiner als eine Breite W2 des Formstoffs 130. Bei einigen Ausführungsformen ist eine Tiefe D1 der Umverteilungsstruktur 140 kleiner als eine Tiefe D2 des Formstoffs 130. Die Umverteilungsstruktur 140 wird innerhalb der Grenzen des Formstoffs 130 (und innerhalb der Grenzen der Umverteilungsstruktur 110), wie in 5B veranschaulicht, angeordnet.
  • Anschließend wird der Träger 133 in 6 von der Umverteilungsstruktur 140 durch ein zweckdienliches Verfahren, wie Ätzen, Schleifen oder mechanisches Abschälen, gelöst. Bei einer Ausführungsform, bei der eine Haftschicht (zum Beispiel eine LTHC-Folie) zwischen dem Träger 133 und der Umverteilungsstruktur 140 gebildet wird, wird der Träger 133 gelöst, indem ein Laser- oder UV-Licht über der Oberfläche des Trägers 133 strahlt. Das Laser- oder UV-Licht bricht die chemischen Bindungen der Haftschicht, die sie mit dem Träger 133 verbinden, und der Träger 133 kann dann ohne Weiteres gelöst werden.
  • Nach dem Lösen des Trägers 133 wird die erste Seite 140U der Umverteilungsstruktur 140 freigelegt. Anschließend wird eine Passivierungsschicht 153 über der ersten Seite 140U gebildet. Die Passivierungsschicht 153 kann aus einem oder mehreren zweckdienlichen dielektrischen Materialien, wie PBO, bestehen, obwohl ein beliebiges zweckdienliches Material, wie Polyimid oder ein Polyimid-Derivat alternativ eingesetzt werden kann. Die Passivierungsschicht 153 kann zum Beispiel unter Verwenden eines Spin Coating-Prozesses gebildet werden, obwohl jedes beliebige zweckdienliche Verfahren alternativ verwendet werden kann.
  • Anschließend werden Öffnungen in der Passivierungsschicht 153 gebildet, um leitende Merkmale 146 an der ersten Seite 140U der Umverteilungsstruktur 140 freizulegen. Nach dem Bilden der Öffnungen, können Underbump-Metallisierungs-(Under-Bump Metallization - UBM)-Strukturen 151 in elektrischem Kontakt mit den leitenden Merkmalen 146 gebildet werden. Bei einer Ausführungsform, umfassen die UBM-Strukturen 151 drei Schichten aus leitenden Materialien, wie eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Es gibt jedoch zahlreiche zweckdienliche Anordnungen von Materialien und Schichten, wie eine Anordnung aus Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer, oder eine Anordnung aus Kupfer/Nickel Gold, die für das Bilden der UBM-Strukturen 151 geeignet sind. Beliebige zweckdienliche Materialien oder Materialschichten, die für die UBM-Strukturen 151 verwendet werden können, werden als innerhalb des Schutzbereichs der vorliegenden Offenbarung enthalten betrachtet.
  • Die UBM-Strukturen 151 können durch Bilden jeder Schicht über der Passivierungsschicht 153 und entlang des Inneren der Öffnungen durch die Passivierungsschicht 153 zu den leitenden Merkmalen 146 angelegt werden. Das Bilden jeder Schicht kann unter Verwenden eines Beschichtungsprozesses, wie einer elektrochemischen Beschichtung, ausgeführt werden, obwohl andere Bildungsprozesse, wie Sputtern, Verdampfen oder ein PECVD-Prozess alternativ in Abhängigkeit von den verwendeten Materialien verwendet werden können. Sobald die Schichten der UBM-Strukturen gebildet wurden, können ein oder mehrere zweckdienliche Fotolithografie- und/oder Ätzprozesse ausgeführt werden, um Abschnitte der Schichten zu entfernen und die UBM-Struktur 151 in einer konzipierten Form, wie eine kreisförmige, achteckige, quadratische oder rechteckige Form, zu hinterlassen, obwohl eine beliebige zweckdienliche Form alternativ gebildet werden kann.
  • Anschließend werden externe Steckverbinder 155 auf den UBM-Strukturen 151 gebildet. Bei einer Ausführungsform können die externen Steckverbinder 155 Kontakthöcker sein, wie Controlled-Collapse-Chip-Connection-(C4)-Höcker, und können ein Material wie Zinn oder andere zweckdienliche Materialien, wie Silber oder Kupfer, umfassen. Bei einer Ausführungsform, bei der die externen Steckverbinder 155 Lötzinnhöcker sind, können die externen Steckverbinder 155 durch anfängliches Bilden einer Zinnschicht anhand eines beliebigen zweckdienlichen Verfahrens, wie Verdampfen, Galvanisieren, Drucken, Lötstofftransfer, Kugelplatzierung oder dergleichen gebildet werden. Sobald eine Zinnschicht auf der Struktur gebildet wurde, wird ein Aufschmelzen ausgeführt, um das Material in die Höckerform zu formen, zum Beispiel mit einem Durchmesser von etwa 80 µm.
  • Während die externen Steckverbinder 155 oben als C4-Höcker beschrieben wurden, sind diese jedoch rein veranschaulichend und bezwecken nicht, die Ausführungsformen einzuschränken. Stattdessen kann jeder zweckdienliche Typ externer Kontakte eingesetzt werden, wie Kugelmatrix-Arrays (Ball-Grid-Arrays - BGAs), Mikrohöcker, Kupfersäulen, eine Kupferschicht, eine Nickelschicht, eine bleifreie (Lead Free - LF)-Schicht, eine stromlose Nickelstromlose Palladium-Tauchgold-(Electroless Nickel Electroless Palladium Immersion Gold - ENEPIG)-Schicht, eine Cu/LF-Schicht, eine Sn/Ag-Schicht, eine Sn/Pb, Kombinationen davon oder dergleichen. Jeder beliebige zweckdienliche externe Steckverbinder und jeder beliebige zweckdienliche Prozess zum Bilden der externen Steckverbinder können für die externen Steckverbinder 155 eingesetzt werden, und alle solchen externen Steckverbinder gelten als vollständig in dem Schutzbereich der Ausführungsformen enthalten.
  • Anschließend wird in 7 das Halbleiterpackage 100 umgedreht, und die externen Steckverbinder 155 werden an einem Band 159, das von einem Rahmen 157 getragen wird, angebracht. Das Band 159 kann ein Dicing-Band sein, das haftend sein kann, um bei darauf folgender Verarbeitung das Halbleiterpackage 100 an Ort und Stelle zu halten. Anschließend wird der Träger 101 von dem Halbleiterpackage 100 durch einen Debonding-Prozess gelöst. Der Debonding-Prozess kann den Träger 101 unter Verwenden eines beliebigen zweckdienlichen Prozesses, wie Ätzen, Schleifen und mechanisches Abschälen, entfernen. Bei Ausführungsformen, bei welchen eine Haftschicht, wie eine LTHC-Folie), zwischen dem Träger 101 und der Umverteilungsstruktur 110 verwendet wird, wird der Träger 101 gelöst, indem ein Laser- oder UV-Licht über der Oberfläche des Trägers 101 strahlt. Das Laser- oder UV-Licht bricht die chemischen Bindungen der Haftschicht, die sie mit dem Träger 101 verbinden, und der Träger 101 kann dann ohne Weiteres gelöst werden.
  • Anschließend werden in 8 Öffnungen 116 in der dielektrischen Schicht der Umverteilungsstruktur 110 gebildet, um leitende Merkmale 114 (zum Beispiel leitende Pads) der Umverteilungsstruktur 110 freizulegen. Ein Laser-Bohrprozess, ein Fotolithografie- und/oder Ätzprozess oder dergleichen, kann zum Bilden der Öffnungen 116 verwendet werden.
  • Unter Bezugnahme auf 9 weist ein Halbleiterpackage 160, wie ein Package auf, das Speicherbauteile umfasst, an dem Halbleiterpackage 100, das in 108 gezeigt ist, angebracht, um das Halbleiterpackage 100 in 9 zu bilden, wodurch ein Halbleiterpackage 100 mit einer Package-on-Package-(PoP)-Struktur gebildet wird.
  • Wie in 9 veranschaulicht, hat das Halbleiterpackage 160 ein Substrat 161, und ein oder mehrere Halbleiter-Dies 162 (zum Beispiel Speicher-Dies) werden an einer oberen Oberfläche des Substrats 161 angebracht. Bei einigen Ausführungsformen weist das Substrat 161 Silizium, Galliumarsenid, Silizium-on-Insulator („SOI“) oder andere ähnliche Materialien auf. Bei einigen Ausführungsformen ist das Substrat 161 eine mehrschichtige Leiterplatte. Bei einigen Ausführungsformen weist das Substrat 161 Bismaleimidtriazin-(BT)-Harz, FR-4 (ein Verbundmaterial bestehend aus gewebtem Glasfaserstoff mit einem Epoxidbindemittel, das flammbeständig ist), Keramik, Glas, Plastik, Band, Folie oder anderen Trägermaterialien auf. Das Substrat 161 kann leitende Merkmale (zum Beispiel leitende Leitungen und Durchkontaktierungen, nicht gezeigt), die in/auf dem Substrat 161 gebildet sind, aufweisen. Wie in 9 veranschaulicht, hat das Substrat 161 leitende Pads 163, die auf der oberen Oberfläche und einer unteren Oberfläche des Substrats 161 gebildet sind, wobei leitende Pads 163 elektrisch mit den leitenden Merkmalen des Substrats 161 gekoppelt sind. Das eine oder die mehreren Halbleiter-Dies 162 werden elektrisch mit leitenden Pads 163 zum Beispiel durch Bonddrähte 167 gekoppelt. Ein Formstoff 165, der ein Epoxid, ein organisches Polymer, ein Polymer oder dergleichen umfassen kann, wird über dem Substrat 161 und um die Halbleiter-Dies 162 gebildet. Der Formstoff 165 ist mit dem Substrat 161, wie in 9 veranschaulicht, aneinanderliegend.
  • Das Halbleiterpackage 160 wird elektrisch und mechanisch mit der Umverteilungsstruktur 110 durch leitende Verbindungen 168, die durch Bonden externer Steckverbinder des Halbleiterpackages 160 mit dem leitenden Merkmal 114 der Umverteilungsstruktur 110 gebildet werden können, elektrisch und mechanisch gekoppelt. Bei einigen Ausführungsformen umfassen die leitenden Verbindungen 168 Lotbereiche, leitende Säulen (zum Beispiel Kupfersäulen mit Lotbereichen an Endoberflächen der Kupfersäulen), oder beliebige andere zweckdienliche Lotverbindungen.
  • Obwohl das nicht gezeigt ist, kann eine Dicing-Verarbeitung ausgeführt werden, nachdem die Lotverbindungen 168 gebildet wurden, um das Halbleiterpackage 100 von anderen Nachbar-Halbleiterpackages (nicht gezeigt), die bei denselben Verarbeitungsschritten gebildet werden, zu trennen, wodurch eine Mehrzahl individueller Halbleiterpackages 100 gebildet wird.
  • 10 veranschaulicht eine Querschnittansicht eines Halbleiterpackages 100A, das dem Halbleiterpackage 100 der 9 ähnlich ist, und das bei einigen Ausführungsformen unter Verwenden ähnlicher Verarbeitung, wie in den 1 bis 9 veranschaulicht, aber ohne die Lotbereiche 148 (siehe 9) zwischen der Umverteilungsstruktur 140 und den leitenden Säulen 119/den Die-Steckverbindern 128 gebildet werden kann. Außer wenn Anderes angegeben ist, verweisen ähnliche Bezugszeichen in 10 auf ähnliche Teile in den 1 bis 9. Zum Beispiel können Bauteile mit denselben Bezugszeichen aus gleichem oder ähnlichem Material gebildet werden, und sie können unter Verwenden des gleichen oder eines ähnlichen Bildungsverfahrens gebildet werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt.
  • Unter Bezugnahme auf 10 wird zum Bonden der Umverteilungsstruktur 140 an den leitenden Säulen 119/den Die-Steckverbindern 128 ein Direkt-Bondingprozess ausgeführt, so dass die leitenden Pads 147 (zum Beispiel ein Kupferpad) direkt mit der leitenden Säule 119 (zum Beispiel einer Kupfersäule) und direkt mit den Die-Steckverbindern 128 (zum Beispiel Kupfer-Die-Steckverbindern) gebondet werden. Es besteht folglich kein Lotbereich zwischen den leitenden Pads 147 und den leitenden Säulen 119/den Die-Steckverbindern 128. Wie in 10 veranschaulicht, besteht aufgrund der leitenden Pads 147, die dazwischen liegend angeordnet sind, eine Lücke zwischen der Umverteilungsstruktur 140 und dem Formstoff 130. Mit anderen Worten ist die zweite Seite 140L der Umverteilungsstruktur 140 von einer Oberfläche des Formstoffs 130, die der Umverteilungsstruktur 140 gegenüberliegt, beabstandet.
  • Die 11A, 11B und 12 veranschaulichen diverse Ansichten (zum Beispiel Querschnittansicht, Draufsicht) eines Halbleiterpackages 200 bei diversen Fertigungsstadien in Übereinstimmung mit einer Ausführungsform. Außer wenn Anderes angegeben ist, verweisen ähnliche Bezugszeichen in den 11A, 11B und 12 auf ähnliche Teile in den 1 bis 9. Zum Beispiel können Bauteile mit denselben Bezugszeichen aus gleichem oder ähnlichem Material gebildet werden, und sie können unter Verwenden des gleichen oder eines ähnlichen Bildungsverfahrens gebildet werden. Der Einfachheit halber werden Einzelheiten eventuell nicht wiederholt.
  • Zunächst werden unter Bezugnahme auf 11A zwei vorgeformte Umverteilungsstrukturen 140A und 140B jeweils an einem ersten Bereich 310 des Halbleiterpackages 200 und einem zweiten Bereich 320 des Halbleiterpackages 200 angebracht. 11B ist eine Draufsicht des Halbleiterpackages 200 in 11A, und 11A ist die Querschnittansicht entlang der Linie B-B der 11B.
  • Wie in der Draufsicht der 11B veranschaulicht, sind die Umverteilungsstrukturen 140A und 140B physisch voneinander getrennt und können unterschiedliche Größen (zum Beispiel Länge, Breite und Fläche) aufweisen. 11B veranschaulicht weiter eine dritte vorgeformte Umverteilungsstruktur 140C, die in der Querschnittansicht der 11A nicht sichtbar war. Wie in 11B veranschaulicht, weist jede der Umverteilungsstrukturen 140A/140B/140C eine Größe auf, die kleiner ist als eine Größe des darunterliegenden Formstoffs 130 (oder eine Größe der Umverteilungsstruktur 110). Bei Ausführungsformen, bei welchen mehrere Halbleiterpackages 200 auf dem Träger 101 gebildet werden, entsprechend die Grenzen des Formstoffs 130 in 11B, die die Grenzen der Umverteilungsstruktur 110 in 11B überlappen, Grenzen eines individuellen Halbleiterpackages 200 nach dem Dicing-Prozess.
  • Unter weiterer Bezugnahme auf 11B ist eine Summe der Flächen der Umverteilungsstrukturen 140A/140B/140C kleiner als die Fläche des Formstoffs 130. 11B veranschaulicht weiter elektrische Bauteile 171, wie oberflächenmontierbare Bauteile (Surface Mount Devices - SMDs) oder integrierte passive Bauteile (Integrated Passive Devices - IPDs), die an der oberen Oberfläche des Formstoffs 130, zum Beispiel im Bereich 330 (siehe 11A), des Halbleiterpackages 200 angebracht sind.
  • Unter erneuter Bezugnahme auf 11A werden die Umverteilungsstruktur (zum Beispiel 140A, 140B, 140C) auf einem jeweiligen Träger (nicht gezeigt), unter Verwenden eines gleichen oder ähnlichen Bildungsverfahrens wie für die Umverteilungsstruktur 140 in 4, vorgeformt. Insbesondere können Damascene- und/oder Dual-Damascene-Prozesse verwendet werden, um die Umverteilungsstruktur 140A/140B/140C zu bilden. Die Umverteilungsstrukturen 140A/140B/140C werden an leitende Merkmale (zum Beispiel leitende Säulen 119, Die-Steckverbinder 128) in jeweiligen Bereichen (zum Beispiel in Bereich 310, 320 oder 330) des Halbleiterpackages 200 ähnlich wie bei der Verarbeitung, die in den 4 und 5A veranschaulicht ist, gebondet. Lotbereiche 148 werden zwischen den Umverteilungsstrukturen 140A/140B/140C und den jeweiligen leitenden Merkmalen gebildet. Aufgrund der Lotbereiche 148 und der leitenden Pads 147, besteht eine Lücke zwischen den Umverteilungsstrukturen 140A/140B/140C und dem Formstoff 130. Mit anderen Worten ist die zweite Seite 140L der Umverteilungsstruktur (zum Beispiel 140A) von einer Oberfläche des Formstoffs 130, die der Umverteilungsstruktur (zum Beispiel 140A) gegenüberliegt, beabstandet. 11A veranschaulicht ferner die elektrischen Bauteile 171, die (zum Beispiel durch Lotbereiche) an Die-Steckverbinder 128 gebondet und zwischen den Umverteilungsstrukturen 140A und 140B angeordnet sind.
  • Nach dem Bonden an das Halbleiterpackage 100 werden die Träger, die an den Umverteilungsstrukturen 140A/140B/140C angebracht sind, gelöst. Passivierungsschichten 153, UBM-Strukturen 151 und externe Steckverbinder 155 werden unter Verwenden eines gleichen oder ähnlichen Prozesses wie in 6 veranschaulicht, gebildet.
  • Anschließend, wie in 12 veranschaulicht, wird ein Halbleiterpackage 160 an der Umverteilungsstruktur 110 durch Lotverbindungen 168 unter Verwenden einer gleichen oder ähnlichen Verarbeitung wie in den 7 bis 9 veranschaulicht, angebracht. Obwohl das nicht gezeigt ist, kann eine Dicing-Verarbeitung ausgeführt werden, nachdem die Lotverbindungen 168 gebildet wurden, um das Halbleiterpackage 200 von anderen Nachbar-Halbleiterpackages (nicht gezeigt), die bei denselben Verarbeitungsschritten gebildet werden, zu trennen, wodurch eine Mehrzahl individueller Halbleiterpackages 200 gebildet wird.
  • 13 veranschaulicht eine Querschnittansicht eines Halbleiterpackages 200A, das dem Halbleiterpackage 200 der 12 ähnlich ist, und das bei einigen Ausführungsformen unter Verwenden ähnlicher Verarbeitung, wie in den 1 bis 12 veranschaulicht, aber ohne die Lotbereiche 148 (siehe 9) zwischen den Umverteilungsstrukturen 140A/140B/140C) und den leitenden Säulen 119/den Die-Steckverbindern 128 gebildet werden kann. Außer wenn Anderes angegeben ist, verweisen ähnliche Bezugszeichen in 13 auf ähnliche Teile in 12. Zum Beispiel können Bauteile mit denselben Bezugszeichen aus gleichem oder ähnlichem Material gebildet werden, und sie können unter Verwenden des gleichen oder eines ähnlichen Bildungsverfahrens gebildet werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt.
  • Unter Bezugnahme auf 13 wird zum Bonden der Umverteilungsstruktur 140A/140B an den leitenden Säulen 119/den Die-Steckverbindern 128 ein Direkt-Bondingprozess ausgeführt, so dass die leitenden Pads 147 (zum Beispiel ein Kupferpad) direkt an die leitende Säule 119 (zum Beispiel einer Kupfersäule) und direkt an die Die-Steckverbinder 128 (zum Beispiel Kupfer-Die-Steckverbinder) gebondet werden. Es besteht folglich kein Lotbereich zwischen den leitenden Pads 147 und den leitenden Säulen 119/den Die-Steckverbindern 128. Das elektrische Bauteil 171 kann bei einigen Ausführungsformen an jeweilige Die-Steckverbinder 128 durch Lotbereiche gebondet werden, und bei anderen Ausführungsformen kann das elektrische Bauteil 171 direkt (zum Beispiel unter Verwenden eines Direkt-Bondingprozesses) an die Die-Steckverbinder 128 ohne Lotbereiche dazwischen gebondet werden. Aufgrund der leitenden Pads 147, besteht eine Lücke zwischen der Umverteilungsstrukturen 140A/140B und dem Formstoff 130. Mit anderen Worten ist die zweite Seite 140L der Umverteilungsstruktur (zum Beispiel 140A) von einer Oberfläche des Formstoffs 130, die der Umverteilungsstruktur (zum Beispiel 140A) gegenüberliegt, beabstandet.
  • Variationen der offenbarten Ausführungsformen sind möglich und es wird bezweckt, dass sie innerhalb des Schutzbereichs der vorliegenden Offenbarung liegen. Ein Halbleiter-Die 120 wird zum Beispiel bei den diversen Ausführungsformen als nicht einschränkende Beispiele verwendet, zwei oder mehr Halbleiter-Dies können jedoch an der Umverteilungsstruktur 110 angebracht werden, ohne vom Schutzbereich der vorliegenden Offenbarung abzuweichen. Als ein anderes Beispiel können drei vorgefertigte Umverteilungsstrukturen 140A/140B/140C an dem Halbleiterpackage 200 in 11B als ein Beispiel angebracht sein, mehr oder weniger als drei vorgefertigte Umverteilungsstrukturen können an dem Halbleiterpackage angebracht sein. Als noch ein anderes Beispiel, obwohl es nicht gezeigt ist, kann ein Unterfüllmaterial in der Lücke zwischen den Umverteilungsstrukturen (zum Beispiel 140, 140A, 140B) und dem Formstoff 130 gebildet werden. Das Unterfüllmaterial kann die Lücke bei einigen Ausführungsformen vollständig füllen, und bei anderen Ausführungsformen kann das Unterfüllmaterial um die leitenden Pads 147 und um die Lotbereiche 148 (falls sie gebildet wurden) gebildet werden und andere Lückenbereiche ungefüllt (zum Beispiel leer) belassen.
  • Ausführungsformen können Vorteile erzielen. Die vorliegend offenbarten Verfahren erlauben zum Beispiel das Vorformen der Umverteilungsstrukturen (zum Beispiel 140, 140A, 140B) vor dem Anbringen. Das verringert die Verarbeitungszeit und erhöht den Produktionsdurchsatz. Da die Umverteilungsstruktur über einem Träger an Stelle des Formstoffs vorgeformt werden kann, wird die thermische Einschränkung des Formstoffs vermieden, und Damascene- und/oder Dual-Damascene Prozesse können verwendet werden, um die Umverteilungsstrukturen zu bilden, was in feineren Leitungsabständen und kleineren Durchkontaktierungsgrößen resultiert, was hohe Integrationsdichte mit erhöhter Zuverlässigkeit der elektrischen Verbindung erlaubt. Zusätzlich erlaubt das vorliegend offenbarte Verfahren Funktionstesten der Dies, bevor die vorgefertigten Umverteilungsstrukturen angebracht werden, so dass der integrierte Ertrag durch Überspringen (zum Beispiel Nichtanbringen der vorgefertigten Umverteilungsstrukturen an) Dies, die den Funktionstest nicht bestehen, verbessert wird.
  • 14 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Fertigen eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen. Man muss verstehen, dass das in 14 gezeigte Ausführungsverfahren nur ein Beispiel vieler möglicher Ausführungsverfahren ist. Ein Durchschnittsfachmann würde viele Variationen, Alternativen und Änderungen erkennen. Diverse Schritte, wie in 14 veranschaulicht, können zum Beispiel hinzugefügt, entfernt, ersetzt, neu angeordnet und wiederholt werden.
  • Unter Bezugnahme auf 14 werden bei Schritt 1010 ein Die und eine leitende Säule nahe dem Die mit einem Formstoff umgeben, wobei das Die und die leitende Säule über einer ersten Seite einer ersten Umverteilungsstruktur angeordnet werden, wobei eine zweite Seite der ersten Umverteilungsstruktur, die der ersten Seite entgegengesetzt ist, an einem ersten Träger angebracht wird. Bei Schritt 1020 werden leitende Pads, die auf einer ersten Oberfläche einer vorgefertigten zweiten Umverteilungsstruktur angeordnet sind, an das Die und die leitende Säule gebondet, wobei eine zweite Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die der ersten Oberfläche gegenüberliegt, an einem zweiten Träger angebracht wird. Bei Schritt 1030 wird nach dem Bonden der leitenden Pads der zweite Träger entfernt, um leitende Merkmale der vorgefertigten zweiten Umverteilungsstruktur nahe der zweiten Oberfläche freizulegen. Bei Schritt 1040 werden leitende Höcker über den leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur gebildet und elektrisch mit ihnen gekoppelt.
  • Bei einer Ausführungsform weist ein Verfahren das Bilden einer ersten Umverteilungsstruktur über einem ersten Träger; das Bilden einer leitenden Säule über der ersten Umverteilungsstruktur; das Anbringen einer ersten Seite eines ersten Die an der ersten Umverteilungsstruktur benachbart zu der leitenden Säule auf, wobei eine zweite Seite des ersten Die, die von der ersten Umverteilungsstruktur weg zeigt, wobei die zweite Seite des ersten Die Die-Steckverbinder aufweist, die darauf angeordnet sind; das Bilden eines Formstoffs über der ersten Umverteilungsstruktur, wobei der Formstoff das erste Die und die leitende Säule umgibt; das Bonden einer ersten Seite einer zweiten Umverteilungsstruktur an die Die-Steckverbinder und an die leitende Säule, wobei eine zweite Seite der zweiten Umverteilungsstruktur, die der ersten Seite der zweiten Umverteilungsstruktur entgegengesetzt ist, an einem zweiten Träger angebracht wird; das Entfernen des zweiten Trägers nach dem Bonden der ersten Seite der zweiten Umverteilungsstruktur, um leitende Merkmale auf der zweiten Seite der zweiten Umverteilungsstruktur freizulegen; und, nach dem Entfernen des zweiten Trägers, das Bilden leitender Höcker auf den leitenden Merkmalen auf der zweiten Seite der zweiten Umverteilungsstruktur. Bei einer Ausführungsform wird die zweite Umverteilungsstruktur vor dem Bonden vorgefertigt. Bei einer Ausführungsform ist nach dem Bonden eine obere Oberfläche des Formstoffs distal zu der ersten Umverteilungsstruktur von einer dielektrischen Schicht der zweiten Umverteilungsstruktur, die dem Formstoff am nächsten liegt, beabstandet. Bei einer Ausführungsform umfasst das Bonden das Bonden leitender Pads auf der ersten Seite der zweiten Umverteilungsstruktur an die Die-Steckverbinder und an die leitende Säule. Bei einer Ausführungsform werden die leitenden Pads an die Die-Steckverbinder und an die leitende Säule durch Lotverbindungen gebondet. Bei einer Ausführungsform werden die leitenden Pads an die Die-Steckverbinder und an die leitende Säule unter Verwenden eines Direkt-Bondingprozesses gebondet, wobei die leitenden Pads die Die-Steckverbinder und die leitende Säule nach dem Bonden physisch berühren. Bei einer Ausführungsform weist das Bilden der leitenden Höcker nach dem Entfernen des zweiten Trägers das Bilden einer Passivierungsschicht über der zweiten Seite der zweiten Umverteilungsstruktur; das Bilden von Underbump-Metallisierungs-(Under-Bump Metallization - UBM)-Strukturen in der Passivierungsschicht, wobei die UBM-Strukturen elektrisch mit den leitenden Merkmalen auf der zweiten Seite der zweiten Umverteilungsstruktur gekoppelt sind; und das Bilden der leitenden Höcker über den UBM-Strukturen auf. Bei einer Ausführungsform weist das Verfahren ferner das Entfernen des ersten Trägers auf, um eine erste Seite der ersten Umverteilungsstruktur freizulegen; das Bilden von Öffnungen in der ersten Seite der ersten Umverteilungsstruktur, wobei die Öffnungen leitende Merkmale der ersten Umverteilungsstruktur freilegen; und das Bonden externer Steckverbinder eines Halbleiterbauteils an die freigelegten leitenden Merkmale der ersten Umverteilungsstruktur auf. Bei einer Ausführungsform ist in einer Draufsicht eine erste Fläche der zweiten Umverteilungsstruktur kleiner als eine zweite Fläche des Formstoffs, wobei das Verfahren ferner das Bonden einer ersten Seite einer dritten Umverteilungsstruktur an die Die-Steckverbinder und die leitende Säule aufweist, wobei eine zweite Seite der dritten Umverteilungsstruktur, die der ersten Seite der dritten Umverteilungsstruktur entgegengesetzt ist, an einem dritten Träger angebracht wird; und das Entfernen des dritten Trägers nach dem Bonden der ersten Seite der dritten Umverteilungsstruktur, um leitende Merkmale auf der zweiten Seite der dritten Umverteilungsstruktur freizulegen. Bei einer Ausführungsform ist in einer Draufsicht eine dritte Fläche der dritten Umverteilungsstruktur kleiner als die zweite Fläche des Formstoffs, wobei eine Summe der ersten Fläche und der dritten Fläche kleiner ist als die zweite Fläche. Bei einer Ausführungsform weist das Verfahren ferner das Bonden eines elektrischen Bauteils an die Die-Steckverbinder des ersten Die auf, wobei das elektrische Bauteil zwischen der zweiten Umverteilungsstruktur und der dritten Umverteilungsstruktur liegt.
  • Bei einer Ausführungsform weist ein Verfahren das Umgeben eines Die und einer leitenden Säule nahe dem Die mit einem Formstoff auf, wobei das Die und die leitende Säule über einer ersten Seite einer ersten Umverteilungsstruktur angeordnet sind, wobei eine zweite Seite der ersten Umverteilungsstruktur, die der ersten Seite entgegengesetzt ist, an einem ersten Träger angebracht ist; das Bonden leitender Pads, die auf einer ersten Oberfläche einer vorgefertigten zweiten Umverteilungsstruktur zu dem Die und zu der leitenden Säule angeordnet sind, wobei eine zweite Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die der ersten Oberfläche entgegengesetzt ist, an einem zweiten Träger angebracht ist; nach dem Bonden der leitenden Pads das Entfernen des zweiten Trägers, um leitende Merkmale der vorgefertigten zweiten Umverteilungsstruktur nahe der zweiten Oberfläche freizulegen; und das Bilden leitender Höcker über und elektrisch gekoppelt mit den leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur. Bei einer Ausführungsform ist eine erste Breite der ersten Umverteilungsstruktur gleich einer zweiten Breite des Formstoffs, wobei eine dritte Breite der vorgefertigten Umverteilungsstruktur kleiner ist als die erste Breite. Bei einer Ausführungsform weist das Verfahren ferner nach dem Bonden der leitenden Pads und vor dem Bilden der leitenden Höcker Folgendes auf: Bilden einer Passivierungsschicht über der vorgefertigten zweiten Umverteilungsstruktur; und Bilden von Metallmerkmalen, die sich in die Passivierungsschicht erstrecken und elektrisch mit den leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur gekoppelt sind. Bei einer Ausführungsform ist nach dem Bonden eine unterste Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die dem Die gegenüberliegt, physisch von einer oberen Oberfläche des Formstoffs, die der vorgefertigten zweiten Umverteilungsstruktur gegenüberliegt, beabstandet. Bei einer Ausführungsform weist das Verfahren ferner das Entfernen des ersten Trägers; das Bilden von Öffnungen in der ersten Umverteilungsstruktur, um leitende Merkmale der ersten Umverteilungsstruktur freizulegen; und das Bonden eines Halbleiterbauteils an die leitenden Merkmale der ersten Umverteilungsstruktur auf.
  • Bei einer Ausführungsform weist ein Halbleiterpackage ein Die und eine leitende Säule, die in einem Formstoff eingebettet ist; eine erste Umverteilungsstruktur auf einer ersten Seite des Die und elektrisch mit der leitenden Säule gekoppelt; und eine zweite Umverteilungsstruktur auf einer zweiten Seite des Die, die der ersten Seite entgegengesetzt ist, auf, wobei das Die Die-Steckverbinder auf der zweiten Seite des Die aufweist, wobei die zweite Umverteilungsstruktur elektrisch mit den Die-Steckverbindern und der leitenden Säule gekoppelt ist, und wobei die zweite Umverteilungsstruktur eine zweite Breite hat, die von einer ersten Breite der ersten Umverteilungsstruktur unterschiedlich ist. Bei einer Ausführungsform weist das Halbleiterpackage weiter Lotbereiche zwischen den Die-Steckverbindern und der zweiten Umverteilungsstruktur auf. Bei einer Ausführungsform grenzt die erste Umverteilungsstruktur an den Formstoff an, wobei eine Breite der zweiten Umverteilungsstruktur kleiner ist als eine Breite des Formstoffs. Bei einer Ausführungsform ist eine dielektrische Schicht der zweiten Umverteilungsstruktur die dem Die am nächsten liegt, von dem Formstoff beabstandet.
  • Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62586608 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bilden einer ersten Umverteilungsstruktur über einem ersten Träger; Bilden einer leitenden Säule über der ersten Umverteilungsstruktur; Anbringen einer ersten Seite eines ersten Die an der ersten Umverteilungsstruktur benachbart zu der leitenden Säule, wobei eine zweite Seite des ersten Die von der ersten Umverteilungsstruktur weg zeigt, wobei die zweite Seite des ersten Die Die-Steckverbinder darauf angeordnet hat; Bilden eines Formstoffs über der ersten Umverteilungsstruktur, wobei der Formstoff das erste Die und die leitende Säule umgibt; Bonden einer ersten Seite einer zweiten Umverteilungsstruktur an die Die-Steckverbinder und an die leitende Säule, wobei eine zweite Seite der zweiten Umverteilungsstruktur, die der ersten Seite der zweiten Umverteilungsstruktur entgegengesetzt ist, an einem zweiten Träger angebracht wird; Entfernen des zweiten Trägers nach dem Bonden der ersten Seite der zweiten Umverteilungsstruktur, um leitende Merkmale auf der zweiten Seite der zweiten Umverteilungsstruktur freizulegen; und nach dem Entfernen des zweiten Trägers Bilden leitender Höcker auf den leitenden Merkmalen auf der zweiten Seite der zweiten Umverteilungsstruktur.
  2. Verfahren nach Anspruch 1, wobei die zweite Umverteilungsstruktur vor dem Bonden vorgefertigt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei nach dem Bonden eine obere Oberfläche des Formstoffs distal zu der ersten Umverteilungsstruktur von einer dielektrischen Schicht der zweiten Umverteilungsstruktur, die dem Formstoff am nächsten liegt, beabstandet ist.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bonden das Bonden leitender Pads auf der ersten Seite der zweiten Umverteilungsstruktur an die Die-Steckverbinder und an die leitende Säule umfasst.
  5. Verfahren nach Anspruch 4, wobei die leitenden Pads an die Die-Steckverbinder und an die leitende Säule durch Lotverbindungen gebondet werden.
  6. Verfahren nach Anspruch 4 oder 5, wobei die leitenden Pads an die Die-Steckverbinder und an die leitende Säule unter Verwenden eines Direkt-Bondingprozesses gebondet werden, wobei die leitenden Pads die Die-Steckverbinder und die leitende Säule nach dem Bonden physisch berühren.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der leitenden Höcker Folgendes umfasst: nach dem Entfernen des zweiten Trägers Bilden einer Passivierungsschicht über der zweiten Seite der zweiten Umverteilungsstruktur; Bilden von Underbump-Metallisierungs-(Under-Bump Metallization - UBM)-Strukturen in der Passivierungsschicht, wobei die UBM-Strukturen elektrisch mit den leitenden Merkmalen auf der zweiten Seite der zweiten Umverteilungsstruktur gekoppelt sind; und Bilden der leitenden Höcker über den UBM-Strukturen.
  8. Verfahren nach einem der vorstehenden Ansprüche, das ferner Folgendes umfasst: Entfernen des ersten Trägers, um eine erste Seite der ersten Umverteilungsstruktur freizulegen; Bilden von Öffnungen in der ersten Seite der ersten Umverteilungsstruktur, wobei die Öffnungen leitende Merkmale der ersten Umverteilungsstruktur freilegen; und Bonden externer Steckverbinder einer Halbleitervorrichtung an die freigelegten leitenden Merkmale der ersten Umverteilungsstruktur.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei in einer Draufsicht eine erste Fläche der zweiten Umverteilungsstruktur kleiner ist als eine zweite Fläche des Formstoffs, wobei das Verfahren ferner Folgendes umfasst: Bonden einer ersten Seite einer dritten Umverteilungsstruktur an die Die-Steckverbinder und an die leitende Säule, wobei eine zweite Seite der dritten Umverteilungsstruktur, die der ersten Seite der dritten Umverteilungsstruktur entgegengesetzt ist, an einem dritten Träger angebracht wird; und Entfernen des dritten Trägers nach dem Bonden der ersten Seite der dritten Umverteilungsstruktur, um leitende Merkmale auf der zweiten Seite der dritten Umverteilungsstruktur freizulegen.
  10. Verfahren nach Anspruch 9, wobei in der Draufsicht eine dritte Fläche der dritten Umverteilungsstruktur kleiner ist als die zweite Fläche des Formstoffs, wobei eine Summe der ersten Fläche und der dritten Fläche kleiner ist als die zweite Fläche.
  11. Verfahren nach Anspruch 10, das ferner das Bonden einer elektrischen Vorrichtung an die Die-Steckverbinder des ersten Die umfasst, wobei die elektrische Vorrichtung zwischen der zweiten Umverteilungsstruktur und der dritten Umverteilungsstruktur liegt.
  12. Verfahren, das Folgendes umfasst: Umgeben eines Die und einer leitenden Säule nahe dem Die mit einem Formstoff, wobei das Die und die leitende Säule über einer ersten Seite einer ersten Umverteilungsstruktur angeordnet werden, wobei eine zweite Seite der ersten Umverteilungsstruktur, die der ersten Seite entgegengesetzt, an einem ersten Träger angebracht wird; Bonden leitender Pads, die auf einer ersten Oberfläche einer vorgefertigten zweiten Umverteilungsstruktur angeordnet sind, an das Die und die leitende Säule, wobei eine zweite Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die der ersten Oberfläche entgegengesetzt ist, an einem zweiten Träger angebracht wird; nach dem Bonden der leitenden Pads Entfernen des zweiten Trägers, um leitende Merkmale der vorgefertigten zweiten Umverteilungsstruktur nahe der zweiten Oberfläche freizulegen; und Bilden leitender Höcker über den leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur und elektrisches Koppeln mit ihnen.
  13. Verfahren nach Anspruch 12, wobei eine erste Breite der ersten Umverteilungsstruktur gleich einer zweiten Breite des Formstoffs ist, wobei eine dritte Breite der vorgefertigten Umverteilungsstruktur kleiner ist als die erste Breite.
  14. Verfahren nach Anspruch 12 oder 13, das ferner nach dem Bonden der leitenden Pads und vor dem Bilden der leitenden Höcker Folgendes umfasst: Bilden einer Passivierungsschicht über der vorgefertigten zweiten Umverteilungsstruktur; und Bilden metallischer Merkmale, die sich in die Passivierungsschicht erstrecken und elektrisch an leitenden Merkmalen der vorgefertigten zweiten Umverteilungsstruktur gekoppelt sind.
  15. Verfahren nach einem der vorstehenden Ansprüche 12 bis 14, wobei nach dem Bonden eine unterste Oberfläche der vorgefertigten zweiten Umverteilungsstruktur, die dem Die gegenüberliegt, physisch von einer oberen Oberfläche des Formstoffs, die der vorgefertigten zweiten Umverteilungsstruktur gegenüberliegt, getrennt ist.
  16. Verfahren nach einem der vorstehenden Ansprüche 12 bis 15, das ferner Folgendes umfasst: Entfernen des ersten Trägers; Bilden von Öffnungen in der ersten Umverteilungsstruktur, um leitende Merkmale der ersten Umverteilungsstruktur freizulegen; und Bonden einer Halbleitervorrichtung an den leitenden Merkmalen der ersten Umverteilungsstruktur.
  17. Halbleiterpackage, das Folgendes umfasst: ein Die und eine leitende Säule, die in einen Formstoff eingebettet sind; eine erste Umverteilungsstruktur auf einer ersten Seite des Die, und die elektrisch mit der leitenden Säule gekoppelt ist; und eine zweite Umverteilungsstruktur auf einer zweiten Seite des Die, die der ersten Seite entgegengesetzt ist, wobei das Die Die-Steckverbinder auf der zweiten Seite des Die aufweist, wobei die zweite Umverteilungsstruktur elektrisch mit den Die-Steckverbindern und der leitenden Säule gekoppelt ist, und wobei die zweite Umverteilungsstruktur eine zweite Breite hat, die von einer ersten Breite der ersten Umverteilungsstruktur unterschiedlich ist.
  18. Halbleiterpackage nach Anspruch 17, das ferner Lotbereiche zwischen den Die-Steckverbindern und der zweiten Umverteilungsstruktur umfasst.
  19. Halbleiterpackage nach Anspruch 17 oder 18, wobei die erste Umverteilungsstruktur an den Formstoff angrenzt, wobei eine Breite der zweiten Umverteilungsstruktur kleiner ist als eine Breite des Formstoffs.
  20. Halbleiterpackage nach einem der vorstehenden Ansprüche 17 bis 19, wobei eine dielektrische Schicht der zweiten Umverteilungsstruktur, die dem Die am nächsten liegt, von dem Formstoff beabstandet ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521947B1 (en) * 2021-07-14 2022-12-06 Nxp Usa, Inc. Space efficient flip chip joint design

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804254B2 (en) * 2018-06-29 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with cavity substrate
US11587905B2 (en) * 2019-10-09 2023-02-21 Industrial Technology Research Institute Multi-chip package and manufacturing method thereof
CN114388471A (zh) * 2020-10-06 2022-04-22 欣兴电子股份有限公司 封装结构及其制作方法
US20220165648A1 (en) * 2020-11-11 2022-05-26 Nepes Co., Ltd. Semiconductor package and method for manufacturing the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080116589A1 (en) 2006-11-17 2008-05-22 Zong-Fu Li Ball grid array package assembly with integrated voltage regulator
TWI460844B (zh) 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
CN102169875B (zh) 2010-02-26 2013-04-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
KR101538573B1 (ko) * 2014-02-05 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9735129B2 (en) 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US20150311132A1 (en) 2014-04-28 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line structure and method of forming same
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9613857B2 (en) 2014-10-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection structure and method
US9633974B2 (en) 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9589903B2 (en) * 2015-03-16 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminate sawing-induced peeling through forming trenches
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9768145B2 (en) 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US10636773B2 (en) 2015-09-23 2020-04-28 Mediatek Inc. Semiconductor package structure and method for forming the same
US20170098589A1 (en) 2015-10-05 2017-04-06 Mediatek Inc. Fan-out wafer level package structure
US10515922B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip integrated fan-out package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521947B1 (en) * 2021-07-14 2022-12-06 Nxp Usa, Inc. Space efficient flip chip joint design

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Publication number Publication date
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US20200027852A1 (en) 2020-01-23

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