DE102019121201A1 - Integrierte fan-out-packages und verfahren zum bilden derselben - Google Patents
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract
Ein Verfahren umfasst das Bilden einer Verbundmaterialschicht über einem Träger, wobei die Verbundmaterialschicht Teilchen eines Füllstoffs umfasst, die in ein Grundmaterial eingearbeitet werden, das Bilden eines Satzes von Durchkontaktierungen über einer ersten Seite der Verbundmaterialschicht, das Anbringen eines Die über der ersten Seite der Verbundmaterialschicht, wobei der Die von dem Satz von Durchkontaktierungen beabstandet ist, das Bilden einer Formmasse über der ersten Seite der Verbundmaterialschicht, wobei die Formmasse den Die und die Durchkontaktierungen des Satzes von Durchkontaktierungen mindestens seitlich verkapselt, das Bilden einer Umverteilungsstruktur über dem Die und der Formmasse, wobei die Umverteilungsstruktur mit den Durchkontaktierungen elektrisch verbunden ist, das Bilden von Öffnungen in einer zweiten Seite der Verbundmaterialschicht gegenüber der ersten Seite, und das Bilden von leitfähigen Verbindungsstücken in den Öffnungen, wobei die leitfähigen Verbindungsstücke mit den Durchkontaktierungen elektrisch verbunden sind.
Description
- PRIORITÄTSANSPRUCH UND KREUZVERWEIS
- Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen
US-Patentanmeldung Nr. 62/727,311 - HINTERGRUND
- Die Halbleiterindustrie hat auf Grund ständiger Verbesserungen der Integrationsdichte diverser elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil ergab sich diese Verbesserung der Integrationsdichte aus wiederholten Reduzierungen der Mindestmerkmalsgröße, die es ermöglicht, eine größere Anzahl von Bauteilen in eine gegebene Fläche zu integrieren. Da die Nachfrage für noch kleinere elektronische Bauelemente kürzlich zugenommen hat, ist eine Nachfrage für kleinere und einfallsreichere Konfektionierungstechniken von Halbleiter-Dies entstanden.
- Ein Beispiel dieser Konfektionierungstechnologien ist die Package-on-Package- (POP) Technologie. Bei einem PoP-Package wird ein oberes Halbleiter-Package auf einem unteren Halbleiter-Package gestapelt, um ein hohes Niveau von Integration und Bauteildichte zu erlauben. Ein anderes Beispiel ist die Multi-Chip-Modul- (MCM) Technologie, bei der mehrere Halbleiter-Dies in einem einzigen Halbleiter-Package zusammengefasst werden, um Halbleiterbauelementen integrierte Funktionalitäten bereitzustellen.
- Das hohe Integrationsniveau der fortgeschrittenen Package-Technologien ermöglicht die Fertigung von Halbleiterbauelementen mit verbesserten Funktionalitäten und geringem Platzbedarf, was für Vorrichtungen mit kleinem Formfaktor, wie etwa für Handys, Tablets und digitale Musikwiedergabegeräte, von Vorteil ist. Ein anderer Vorteil ist die verkürzte Länge der Leitungswege, welche die zusammenwirkenden Teile innerhalb des Halbleiter-Package verbinden. Dies verbessert die elektrische Leistung des Halbleiterbauelements, da eine kürzere Leitweglenkung von Zusammenschaltungen zwischen den Schaltkreisen eine schnellere Signalausbreitung und reduziertes Rauschen und Nebensprechen ergibt.
- Figurenliste
- Die Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es sei zu beachten, dass gemäß der in der Industrie üblichen Praxis diverse Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der diversen Merkmale der Übersichtlichkeit halber beliebig vergrößert oder verkleinert sein. Es zeigen:
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1 eine Querschnittsansicht einer zusammengesetzten Schicht in einem Halbleiter-Package auf einer Fertigungsstufe, gemäß einer Ausführungsform. -
2 bis13 Querschnittsansichten eines Halbleiter-Package auf diversen Fertigungsstufen, gemäß einer Ausführungsform. -
14 eine Querschnittsansicht eines Halbleiter-Package gemäß einer Ausführungsform. -
15A bisD diverse Ansichten von zusammengesetzten Schichten einem Halbleiter-Package auf diversen Fertigungsstufen gemäß einigen Ausführungsformen. -
16 eine Querschnittsansicht eines Halbleiter-Package gemäß einer Ausführungsform. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich nur um Beispiele, die nicht als einschränkend anzusehen sind. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet werden können, so dass die ersten und zweiten Merkmale nicht direkt in Kontakt stehen.
- Außerdem können räumlich relative Begriffe, wie etwa „darunter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren abgebildet. Die räumlich relativen Begriffe sind dazu gedacht, verschiedene Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren abgebildeten Orientierung einzubeziehen. Das Gerät kann andersartig orientiert (um 90 Grad oder in anderen Orientierungen gedreht) sein, und die hier verwendeten räumlich relativen Deskriptoren können ebenso entsprechend ausgelegt werden.
- Die Ausführungsformen der vorliegenden Offenbarung werden in Zusammenhang mit Halbleiter-Packages und Verfahren zum Bilden der Halbleiter-Packages und insbesondere mit integrierten Fan-Out- (InFO) Halbleiter-Packages besprochen. Eine Schicht eines Verbundmaterials, der einen Füllstoff (z. B. Teilchen) umfasst, der in ein dielektrisches Material (z. B. ein Polymer) eingearbeitet wird, wird über einem Träger gebildet, und dann werden ein oder mehrere Halbleiter-Dies und/oder leitfähige Stützen über dem Verbundmaterial gebildet. Eine Formmasse wird über dem Träger und um die Dies herum und um die leitfähigen Stützen herum gebildet. Eine Umverteilungsstruktur wird über der Formmasse, den Dies und den leitfähigen Stützen gebildet. In manchen Fällen kann die Verwendung einer Verbundmaterialschicht die Struktursteifigkeit des Halbleiter-Package verbessern. Die Schicht des Verbundmaterials kann auch ein Verziehen oder Verbiegen auf Grund anderer Schichten, wie etwa der Umverteilungsstruktur, reduzieren. Zudem kann die Schicht des Verbundmaterials eine raue oder löchrige Oberfläche aufweisen, welche die Haftfähigkeit eines Materials, das anschließend auf dem Verbundmaterial abgeschieden wird, verbessern kann.
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1 bildet eine Querschnittsansicht einer Verbundschicht110 in einer Package-Struktur500 auf einer Fertigungsstufe gemäß einer Ausführungsform ab.2 bis13 bilden Querschnittsansichten der Package-Struktur500 auf diversen Fertigungsstufen gemäß einer Ausführungsform ab.14 bildet eine Querschnittsansicht der Package-Struktur500 gemäß einer Ausführungsform ab.15A bisC bilden diverse Ansichten von Verbundschichten100 in einer Package-Struktur500 auf diversen Fertigungsstufen gemäß einigen Ausführungsformen ab.16 bildet eine Querschnittsansicht einer Package-Struktur600 gemäß einer Ausführungsform ab. - Mit Bezug auf
1 werden eine Ablöseschicht103 und eine Verbundschicht110 über einem Träger101 gebildet. Der Träger101 kann ein Wafer, eine Plattenstruktur oder dergleichen sein und kann aus einem Material wie etwa Silizium, Siliziumoxid, Aluminium, Aluminiumoxid, Polymer, Polymerverbundmaterial, Metallfolie, Keramik, Glas, Glasepoxid, Berylliumoxid, Band oder dergleichen oder einer Kombination hergestellt werden. Der Träger101 gibt den anschließend gebildeten Strukturen Halt. - Bei einigen Ausführungsformen wird eine Ablöseschicht
103 über dem Träger101 abgeschieden oder laminiert, bevor die Verbundschicht110 gebildet wird. Die Ablöseschicht103 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Träger101 von darüberliegenden Strukturen, die in anschließenden Schritten gebildet werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Ablöseschicht103 ein wärmelösbares Material auf Epoxidbasis, das seine Haftungseigenschaft verliert, wenn es erhitzt wird, wie etwa eine Ablösebeschichtung mit Licht-in-Wärme-Umwandlung (LTHC). Bei anderen Ausführungsformen kann die Ablöseschicht103 ein lichtempfindliches Material, wie etwa ein ultravioletter (UV) Klebstoff, sein, das seine Haftungseigenschaft verliert, wenn es UV-Licht ausgesetzt wird. Die Ablöseschicht103 kann als Flüssigkeit verteilt und ausgehärtet werden, kann eine Laminatfolie, die auf den Träger101 laminiert wird, oder dergleichen sein. Die obere Oberfläche der Ablöseschicht103 kann eingeebnet werden und kann einen hohen Grad an Koplanarität aufweisen. - Weiter mit Bezug auf
1 wird die Verbundschicht110 über der Ablöseschicht103 gebildet.1 bildet auch einen vergrößerten Abschnitt der Verbundschicht110 ab. Bei einigen Ausführungsformen ist die Verbundschicht110 ein Verbundmaterial, der einen Füllstoff115 umfasst, der in ein Grundmaterial113 eingearbeitet ist. Der Füllstoff115 kann die mechanische Festigkeit oder Steifigkeit der Verbundschicht110 erhöhen, was nachstehend ausführlicher beschrieben wird. Das Grundmaterial113 kann ein Polymer, Epoxid, Harz, Unterfüllmaterial, eine Materialkombination oder dergleichen sein. - Der Füllstoff
115 der Verbundschicht110 kann Teilchen, Fasern, dergleichen oder eine Kombination umfassen. Bei einigen Ausführungsformen umfasst der Füllstoff115 Teilchen von Siliziumoxid, Aluminiumoxid, dergleichen oder eine Kombination. Bei einigen Ausführungsformen weisen die Teilchen einen Durchmesser zwischen ungefähr 0,5 µm und ungefähr 30 µm auf, obwohl die Teilchen bei anderen Ausführungsformen andere Durchmesser aufweisen können. Bei einigen Ausführungsformen kann der Füllstoff115 der Verbundschicht110 ausgewählt werden, um einen bestimmten Bereich von Durchmessern aufzuweisen, oder um einen durchschnittlichen Durchmesser aufzuweisen. Beispielsweise kann der Füllstoff115 bei einigen Ausführungsformen ausgewählt werden, um einen durchschnittlichen Durchmesser zwischen ungefähr 0,5 µm und ungefähr 30 µm aufzuweisen. Bei einigen Ausführungsformen kann das Volumen von Füllstoff115 innerhalb der Verbundschicht110 zwischen ungefähr 30 % und ungefähr 80 % des Gesamtvolumens der Verbundschicht110 liegen. Bei einigen Ausführungsformen kann das Volumenverhältnis von Füllstoff115 zu Grundmaterial113 zwischen ungefähr 0,5:1 und ungefähr 3:1 liegen. Die Kennzeichen des Füllstoffs115 können ausgewählt werden, um ein bestimmtes Kennzeichen für die Verbundschicht110 , wie etwa Steifigkeit, bereitzustellen. Beispielsweise kann eine Verbundschicht110 mit einem Füllstoff115 eines größeren durchschnittlichen Durchmessers eine höhere Steifigkeit (z. B. ein größeres Elastizitätsmodul) als eine Verbundschicht110 mit einem Füllstoff eines kleineren durchschnittlichen Durchmessers aufweisen. Durch die Verwendung eines Materials für die Verbundschicht110 , das eine größere Steifigkeit aufweist, kann die Steifigkeit der darauf gebildeten Struktur (z. B. der Package-Struktur500 in14 ) verbessert werden, und ein Verziehen oder Verbiegen der Struktur kann reduziert werden (wie nachstehend ausführlicher beschrieben). - Bei einigen Ausführungsformen ist die Verbundschicht
110 ein Polymerverbundmaterial, ein Unterfüllmaterial, eine Pressmasse, ein Epoxid, ein Harz, eine Materialkombination oder dergleichen. Bei einigen Ausführungsformen kann die Verbundschicht110 einen Wärmeausdehnungskoeffizienten (CTE) aufweisen, der größer als ungefähr 10 ppm/°C ist, wie etwa 22 ppm/°C. Bei einigen Ausführungsformen kann die Verbundschicht110 ein Elastizitätsmodul aufweisen, das größer als etwa 10 GPa ist, wie etwa 23 GPa. Bei einigen Ausführungsformen kann die Verbundschicht110 eine Dicke zwischen ungefähr 10 µm und ungefähr 100 µm aufweisen, wie etwa 35 µm. Die Verbundschicht110 kann über dem Träger101 unter Verwendung eines geeigneten Abscheidungsvorgangs, wie etwa Rotationsbeschichtung, Gasphasenabscheidung (CVD), Laminieren, dergleichen oder eine Kombination davon gebildet werden. Bei einigen Ausführungsformen wird die Verbundschicht110 nach der Abscheidung unter Verwendung eines Aushärtungsvorgangs ausgehärtet. Der Aushärtungsvorgang kann das Erhitzen der Verbundschicht110 auf eine vorbestimmte Temperatur während eines vorbestimmten Zeitraums unter Verwendung eines Tempervorgangs oder eines anderen Erhitzungsvorgangs umfassen. Der Aushärtungsvorgang kann auch einen Vorgang zum Belichten mit ultraviolettem (UV) Licht, einen Vorgang zum Aussetzen an Infrarot- (IR) Energie, Kombinationen davon oder eine Kombination davon mit einem Erhitzungsvorgang umfassen. Alternativ kann die Verbundschicht110 unter Verwendung anderer Techniken ausgehärtet werden. Bei einigen Ausführungsformen ist kein Aushärtungsvorgang enthalten. - Bei manchen Fällen können eine oder mehrere Oberflächen der Verbundschicht
110 löchrig sein und somit Löcher117 umfassen, wie in1 gezeigt. Die Löcher117 können beispielsweise durch freigelegte Stücke des Füllstoffs115 verursacht werden, die abgehen oder anderweitig aus dem Grundmaterial113 entfernt werden und Löcher117 hinterlassen, wo sich zuvor die Stücke von Füllstoff115 befanden. Beispielsweise können freigelegte Stücke des Füllstoffs115 während eines nachfolgenden Reinigungsvorgangs oder während eines anderen nachfolgenden Vorgangschritts abgehen. In manchen Fällen können einige der Löcher117 eine Größe (z. B. einen Durchmesser oder eine Tiefe) aufweisen, die ungefähr gleich oder kleiner als die Größe (z. B. der Durchmesser) des Füllstoffs115 ist. Beispielsweise können einige der Löcher117 bei einigen Ausführungsformen einen Durchmesser oder eine Tiefe zwischen ungefähr 0,5 µm und ungefähr 30 µm aufweisen. In manchen Fällen können die Löcher117 jedoch eine Größe, die kleiner als die Größe des Füllstoffs115 ist, oder eine Größe, die größer als die des Füllstoffs115 ist, aufweisen. In manchen Fällen kann das Vorliegen der Löcher117 die Haftfähigkeit von darüberliegenden Schichten, wie etwa der in3 gezeigten dielektrischen Schicht, verbessern. In manchen Fällen kann das Vorliegen der Löcher117 bewirken, dass eine Oberfläche der Verbundschicht110 eine Rauheit zwischen ungefähr 0,1 µm und ungefähr 10 µm aufweist. In manchen Fällen können die Löcher117 zwischen ungefähr 50 % und ungefähr 90 % einer Oberfläche der Verbundschicht110 bedecken. - Mit Bezug auf
2 wird eine Metallisierungsstrukturierung112 auf der Verbundschicht110 gebildet. Bei einigen Ausführungsformen wird die Metallisierungsstrukturierung112 gebildet, indem eine Saatschicht (nicht gezeigt) über der Verbundschicht110 gebildet wird. Die Saatschicht kann eine Metallschicht oder eine andersartige Schicht sein, und kann eine oder mehrere Schichten von einem oder mehreren verschiedenen Materialien umfassen. Bei einigen Ausführungsformen umfasst die Saatschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Saatschicht kann gebildet werden, indem beispielsweise eine PVD oder dergleichen verwendet wird. Dann wird ein Photolack gebildet und auf der Saatschicht strukturiert. Der Photolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Strukturierung des Photolacks entspricht der Metallisierungsstrukturierung112 . Die Strukturierung bildet Öffnungen durch den Photolack hindurch, um die Saatschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photolacks und auf den freigelegten Abschnitten der Saatschicht gebildet. Das leitfähige Material kann durch Galvanisieren, wie etwa galvanisches Beschichten oder chemisches Beschichten, oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium, eine Kombination oder dergleichen umfassen. Dann können der Photolack und die Abschnitte der Saatschicht, auf der das leitfähige Material nicht gebildet ist, entfernt werden. Der Photolack kann durch einen annehmbaren Veraschungs- oder Entmetallisierungsvorgang entfernt werden, wie etwa unter Verwendung von Sauerstoffplasma oder dergleichen. Bei einigen Ausführungsformen werden die freigelegten Abschnitte der Saatschicht, sobald der Photolack entfernt wurde, unter Verwendung eines Ätzvorgangs, wie etwa eines Nassätzvorgangs oder eines Trockenätzvorgangs, entfernt. Die übrigen Abschnitte der Saatschicht und des leitfähigen Materials bilden die Metallisierungsstrukturierung112 . - In
3 wird eine dielektrische Schicht114 auf der Metallisierungsstrukturierung112 und der Verbundschicht110 gebildet. Bei einigen Ausführungsformen wird die dielektrische Schicht114 aus einem Polymer gebildet, wobei es sich um ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen handeln kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. Bei anderen Ausführungsformen wird die dielektrische Schicht114 aus einem Nitrid, wie etwa Siliziumnitrid, einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die dielektrische Schicht114 kann durch Rotationsbeschichtung, Laminieren, CVD, dergleichen oder einer Kombination davon gebildet werden. Die dielektrische Schicht114 wird strukturiert, um Abschnitte der Metallisierungsstrukturierung112 freizulegen. Die dielektrische Schicht114 kann unter Verwendung eines annehmbaren Vorgangs strukturiert werden, wie etwa durch Belichten der dielektrischen Schicht114 , wenn die dielektrische Schicht114 ein lichtempfindliches Material ist. Bei einigen Ausführungsformen kann die dielektrische Schicht114 unter Verwendung einer Ätzmaske und eines geeigneten Ätzvorgangs, wie etwa eines anisotropen Ätzvorgangs, strukturiert werden. Bei einigen Ausführungsformen können zusätzliche Metallisierungsstrukturierungen und dielektrische Schichten in einem Stapel über der Metallisierungsstrukturierung112 und der dielektrischen Schicht114 unter Verwendung ähnlicher Techniken gebildet werden. - Mit Bezug auf
4 sind Durchkontaktierungen119 über die Metallisierungsstrukturierung112 und die dielektrische Schicht114 gebildet. Bei einigen Ausführungsformen können die Durchkontaktierungen119 gebildet werden, indem sie eine Saatschicht über die dielektrische Schicht114 bilden und dann einen strukturierten Photolack über der Saatschicht bilden, wobei jede der Öffnungen in dem strukturierten Photolack einer Stelle der zu bildenden Durchkontaktierung119 entspricht. Die Öffnungen in der dielektrischen Schicht114 werden mit einem elektrisch leitfähigen Material, wie etwa Kupfer, unter Verwendung einer geeigneten Technik, wie etwa von galvanischem Beschichten oder chemischem Beschichten, gefüllt. Der Photolack wird dann unter Verwendung eines geeigneten Vorgangs, wie etwa eines Veraschungs- oder eines Entmetallisierungsvorgangs, entfernt. Abschnitte der Saatschicht, auf denen die Durchkontaktierungen119 nicht gebildet sind, können dann unter Verwendung eines geeigneten Ätzvorgangs entfernt werden. Die Durchkontaktierungen119 können als leitfähige Stützen gebildet werden, die sich über der Metallisierungsstrukturierung112 und der dielektrischen Schicht114 erstrecken. Andere Techniken zum Bilden der Durchkontaktierungen119 sind ebenfalls möglich und sind voll und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. - Als Nächstes wird in
5 ein Halbleiter-Die120 (der auch als Die oder als integrierter Schaltungs- (IC) Die bezeichnet werden kann) an der oberen Oberfläche der dielektrischen Schicht114 angebracht. Eine Klebefolie118 , wie etwa ein Chipbefestigungsfilm (DAF), kann verwendet werden, um den Die120 an der dielektrischen Schicht114 anzubringen. Der Die120 kann unter Verwendung eines geeigneten Vorganges, wie etwa eines Pick-and-Place-Vorganges, angebracht werden. Bei einigen Ausführungsformen kann der DAF ausgehärtet werden, nachdem der Die120 angebracht wurde. - Bevor er auf die dielektrische Schicht
114 geklebt wird, kann der Die120 gemäß der betreffenden Herstellungsvorgänge verarbeitet werden, um integrierte Schaltungen in dem Die120 zu bilden. Beispielsweise kann der Die120 ein Halbleitersubstrat und eine oder mehrere darüberliegende Metallisierungsschichten umfassen, die in5 insgesamt als Element121 bezeichnet sind. Das Halbleitersubstrat kann beispielsweise dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator- (SOI) Substrats sein. Das Halbleitersubstrat kann andere Halbleitermaterialien, wie etwa Germanium, einen Verbundhalbleiter, der Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, Kombinationen davon oder dergleichen umfasst, umfassen. Andere Substrate, wie etwa mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Der Die120 kann (nicht gezeigte) Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., umfassen, die in und/oder auf dem Halbleitersubstrat gebildet sind und durch die Metallisierungsschichten zusammengeschaltet sein können, um eine integrierte Schaltung zu bilden. Die Metallisierungsschichten können Metallisierungsstrukturierungen in einer oder mehreren dielektrischen Schichten über dem Halbleitersubstrat (z. B. als Umverteilungsstruktur) umfassen. - Der Die
120 umfasst ferner Kontaktstellen126 (z. B. Kontaktierungsstellen, Aluminiumkontaktstellen oder dergleichen), mit denen externe Verbindungen hergestellt werden können. Die Kontaktstellen126 können sich auf der vorderen Seite (z. B. der „aktiven Seite“) des Die120 befinden. Eine Passivierungsschicht127 kann über der Vorderseite des Die120 und auf Abschnitten der Kontaktstellen126 gebildet sein. Es können Öffnungen gebildet sein, die sich durch die Passivierungsschicht127 hindurch bis zu den Kontaktstellen126 erstrecken. Die-Verbindungsstücke128 erstrecken sich in die Öffnungen der Passivierungsschicht127 und sind mechanisch und elektrisch mit den jeweiligen Kontaktstellen126 gekoppelt. Die Die-Verbindungsstücke128 können beispielsweise leitfähige Kontaktstellen oder leitfähige Stützen sein. Die Die-Verbindungsstücke128 können ein oder mehrere leitfähige Materialien, wie etwa Kupfer, umfassen und können unter Verwendung eines geeigneten Vorgangs, wie etwa Galvanisieren, gebildet werden. Die Die-Verbindungsstücke128 sind mit den Bauelementen und/oder integrierten Schaltungen des Die120 elektrisch gekoppelt. - Ein dielektrisches Material
129 kann auf den aktiven Seiten des Die120 , wie etwa auf der Passivierungsschicht127 und/oder den Die-Verbindungsstücken128 , gebildet sein. Das dielektrische Material129 verkapselt die Die-Verbindungsstücke128 seitlich, und das dielektrische Material129 ist mit dem Die120 seitlich deckungsgleich. Das dielektrische Material129 kann ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB), ein Nitrid, wie etwa Siliziumnitrid oder dergleichen, ein Oxid, wie etwa Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), eine Kombination oder dergleichen sein. Das dielektrische Material129 kann beispielsweise durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen gebildet werden. - Als Nächstes wird in
6 eine Formmasse130 über der dielektrischen Schicht114 gebildet. Die Formmasse umgibt den Die120 seitlich und umgibt die Durchkontaktierungen119 seitlich, wodurch die Durchkontaktierungen119 von dem Die120 und voneinander getrennt werden. Die Formmasse130 kann ein Epoxid, ein organisches Polymer, ein Polymer mit oder ohne Hinzufügung eines Füllstoffs auf Siliziumdioxid-Basis oder Glasfüllstoffs, oder andere Materialien als Beispiele umfassen. Bei einigen Ausführungsformen umfasst die Formmasse130 eine flüssige Pressmasse (LMC), bei der es sich um eine gelartige Flüssigkeit handelt, wenn sie aufgetragen wird. Die Formmasse130 kann auch eine Flüssigkeit oder einen Feststoff umfassen, wenn sie aufgetragen wird. Alternativ kann die Formmasse130 andere isolierende oder verkapselnde Materialien umfassen. Die Formmasse130 wird bei einigen Ausführungsformen unter Verwendung eines Formvorgangs auf Wafer-Ebene aufgetragen. Die Formmasse130 kann beispielsweise unter Verwendung von Formpressen, Spritzpressen oder anderen Techniken geformt werden. - Bei einigen Ausführungsformen kann die Formmasse
130 unter Verwendung eines Aushärtungsvorgangs ausgehärtet werden. Der Aushärtungsvorgang kann das Erhitzen der Formmasse130 auf eine vorbestimmte Temperatur während eines vorbestimmten Zeitraums unter Verwendung eines Tempervorgangs oder eines anderen Erwärmungsvorgangs umfassen. Der Aushärtungsvorgang kann auch einen ultravioletten (UV) Belichtungsvorgang, einen Vorgang zum Aussetzen an Infrarot- (IR) Energie, Kombinationen davon oder dergleichen umfassen. Alternativ kann die Formmasse130 unter Verwendung anderer Techniken ausgehärtet werden. Bei einigen Ausführungsformen wird kein Aushärtungsvorgang ausgeführt. - Weiter mit Bezug auf
6 kann ein Planarisierungsvorgang, wie etwa ein chemischmechanisches Polieren (CMP), wahlweise ausgeführt werden, um überschüssige Abschnitte der Formmasse130 über der Vorderseite des Die120 zu entfernen. Nach dem Planarisierungsvorgang können die Formmasse130 , die Durchkontaktierungen119 und die Die-Verbindungsstücke128 obere Oberflächen aufweisen, die koplanar sind. - Als Nächstes mit Bezug auf
7 und8 wird gemäß einigen Ausführungsformen eine Umverteilungsstruktur140 über der Formmasse130 , den Durchkontaktierungen119 und der Vorderseite des Die120 gebildet. Die Umverteilungsstruktur140 umfasst eine oder mehrere Schichten von elektrisch leitfähigen Merkmalen (z. B. Metallisierungsstrukturierungen, die leitfähige Leitungen143 , Durchkontaktierungen145 und dergleichen umfassen), die in einer oder mehreren dielektrischen Schichten (z. B. der dielektrischen Schicht148 ) gebildet sind. - Bei einigen Ausführungsformen werden die eine oder mehreren dielektrischen Schichten (z. B. die dielektrische Schicht
148 ) auf einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB), einem lichtempfindlichen Polymer oder dergleichen gebildet. Bei einigen Ausführungsformen können die eine oder mehreren der dielektrischen Schichten andere Materialien, wie etwa ein Nitrid (z. B. Siliziumnitrid), ein Oxid (z. B. Siliziumoxid), Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen umfassen. Die eine oder mehreren dielektrischen Schichten können durch einen geeigneten Abscheidungsvorgang, wie etwa Rotationsbeschichtung, Gasphasenabscheidung (CVD), Laminieren, dergleichen oder eine Kombination davon gebildet werden. - In
7 wird die dielektrische Schicht148 über der Formmasse130 , den Durchkontaktierungen119 und der Vorderseite des Die120 gebildet und dann strukturiert. Die Strukturierung bildet Öffnungen, um Abschnitte der Durchkontaktierungen119 und der Die-Verbindungsstücke128 des Die120 freizulegen. Die dielektrische Schicht148 kann unter Verwendung eines annehmbaren Vorgangs, wie etwa durch Belichten der dielektrischen Schicht148 , wenn die dielektrische Schicht148 ein lichtempfindliches Material ist, und Entwickeln der dielektrischen Schicht148 nach der Belichtung, um die Öffnungen zu bilden, strukturiert werden. Die dielektrische Schicht148 kann auch durch Ätzen, beispielsweise anisotropes Ätzen, strukturiert werden. - Weiter mit Bezug auf
7 wird eine Metallisierungsstrukturierung, die leitfähige Leitungen143 und Durchkontaktierungen145 umfasst, auf der dielektrischen Schicht148 gebildet. Bei einigen Ausführungsformen wird zuerst eine (nicht gezeigte) Saatschicht über der dielektrischen Schicht148 und den Öffnungen durch die dielektrische Schicht148 hindurch gebildet. Bei einigen Ausführungsformen ist die Saatschicht eine Metallschicht, die eine einzige Schicht oder eine Verbundschicht, die eine Vielzahl von Unterschichten umfasst, die aus verschiedenen Materialien gebildet sind, sein kann. Bei einigen Ausführungsformen umfasst die Saatschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Saatschicht kann unter Verwendung beispielsweise einer PVD oder dergleichen gebildet werden. Ein Photolack wird dann auf der Saatschicht gebildet und strukturiert. Der Photolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Strukturierung des Photolacks entspricht der Metallisierungsstrukturierung. Die Strukturierung bildet Öffnungen durch den Photolack hindurch, um die Saatschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photolacks und auf den freigelegten Abschnitten der Saatschicht gebildet. Das leitfähige Material kann durch Galvanisieren, wie etwa galvanisches Beschichten oder chemisches Beschichten, oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Nach dem Bilden des leitfähigen Materials werden der Photolack und die Abschnitte der Saatschicht, auf denen das leitfähige Material nicht gebildet ist, entfernt. Der Photolack kann durch einen annehmbaren Veraschungs- oder Entmetallisierungsvorgang entfernt werden, wie etwa durch die Verwendung von Sauerstoffplasma oder dergleichen. Sobald der Photolack entfernt wurde, werden die freigelegten Abschnitte der Saatschicht unter Verwendung eines Ätzvorgangs, wie etwa eines Nassätzvorgangs oder eines Trockenätzvorgangs, entfernt. Die verbleibenden Abschnitte der Saatschicht und des leitfähigen Materials bilden die leitfähigen Leitungen143 und Durchkontaktierungen145 . Die Durchkontaktierungen145 werden in Öffnungen durch die dielektrische Schicht148 hindurch gebildet, um eine elektrische Verbindung mit Merkmalen unter der dielektrischen Schicht, wie etwa mit den Durchkontaktierungen119 und/oder den Die-Verbindungsstücken128 , herzustellen. - Mit Bezug auf
8 können zusätzliche dielektrische Schichten (nicht einzeln markiert) und zusätzliche leitfähige Merkmale (nicht einzeln markiert) über der dielektrischen Schicht148 und den leitfähigen Leitungen143 , welche die Umverteilungsstruktur140 bilden, gebildet werden. Die zusätzlichen dielektrischen Schichten können ähnlich wie die dielektrische Schicht148 sein, und die zusätzlichen leitfähigen Merkmale können ähnlich wie die leitfähigen Leitungen143 und Durchkontaktierungen145 sein. Die zusätzlichen dielektrischen Schichten oder zusätzlichen leitfähigen Merkmale können ähnlich wie die dielektrische Schicht148 oder die leitfähigen Leitungen143 und Durchkontaktierungen145 gebildet werden. Beispielsweise können leitfähige Merkmale gebildet werden durch das Bilden von Öffnungen in einer dielektrischen Schicht der Umverteilungsstruktur140 , um darunterliegende leitfähige Merkmale freizulegen, das Bilden einer (nicht gezeigten) Saatschicht über der dielektrischen Schicht und in den Öffnungen gebildet, das Bilden eines (nicht gezeigten) strukturierten Photolacks mit einer bestimmten Strukturierung über der Saatschicht, das Galvanisieren (z. B. galvanisches oder chemisches Beschichten) des leitfähigen Materials mit der bestimmten Strukturierung und über der Saatschicht, und das Entfernen des Photolacks und der Abschnitte der Saatschicht, auf denen das leitfähige Material nicht gebildet ist. Andere Verfahren zum Bilden der Umverteilungsstruktur140 sind ebenfalls möglich und voll und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. - Die Anzahl der dielektrischen Schichten und die Anzahl der Schichten der leitfähigen Merkmale in der Umverteilungsstruktur
140 aus8 sind nur nicht einschränkende Beispiele. Andere Anzahlen der dielektrischen Schichten und andere Anzahlen der Schichten der leitfähigen Merkmale sind ebenfalls möglich und voll und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. -
8 bildet auch Strukturen147 mit Under-Bump-Metallisierung (UBM) ab, die über der Umverteilungsstruktur140 gebildet werden und damit elektrisch gekoppelt sind. Bei einigen Ausführungsformen werden die UBM-Strukturen147 gebildet, indem zuerst Öffnungen in der obersten dielektrischen Schicht der Umverteilungsstruktur140 gebildet werden, um leitfähige Merkmale (z. B. leitfähige Leitungen oder Kontaktstellen) der Umverteilungsstruktur140 freizulegen. Nachdem die Öffnungen gebildet wurden, können die UBM-Strukturen147 in elektrischem Kontakt mit den freigelegten leitfähigen Merkmalen gebildet werden. Bei einer Ausführungsform umfassen die UBM-Strukturen147 drei Schichten von leitfähigen Materialien, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Es gibt jedoch viele geeignete Anordnungen von Materialien und Schichten, wie etwa eine Anordnung von Chrom/ Chrom-Kupfer-Legierung/ Kupfer/ Gold, eine Anordnung von Titan/Titan-Wolfram/Kupfer oder eine Anordnung von Kupfer/Nickel/Gold, die für die Bildung der UBM-Strukturen147 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBM-Strukturen147 verwendet werden können, sind voll und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. - Die UBM-Strukturen
147 können gebildet werden durch das Bilden einer Saatschicht über der obersten dielektrischen Schicht (z. B.142 ) und entlang der Innenseite der Öffnungen in der obersten dielektrischen Schicht; das Bilden einer strukturierten Maskenschicht (z. B. Photolack) über der Saatschicht; das Bilden (z. B. durch Galvanisieren) des oder der leitfähigen Materialien in den Öffnungen der strukturierten Maskenschicht und über der Saatschicht; das Entfernen der Maskenschicht und der zu entfernenden Abschnitte der Saatschicht, auf denen das oder die leitfähigen Materialien nicht gebildet sind. Andere Verfahren zum Bilden der UBM-Strukturen147 sind möglich und sind voll und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. Die oberen Oberflächen der UBM-Strukturen147 in4 sind rein beispielhaft planar abgebildet, es kann jedoch sein, dass die oberen Oberflächen der UBM-Strukturen147 nicht planar sind. Beispielsweise können Abschnitte (z. B. Peripherieabschnitte) jeder UBM-Struktur147 über der obersten dielektrischen Schicht (z. B.142 ) gebildet werden, und andere Abschnitte (z. B. mittlere Abschnitte) jeder UBM-Struktur147 können konform entlang der Seitenwände der obersten dielektrischen Schicht gebildet werden, die durch eine entsprechende Öffnung freigelegt wird, wie es der Fachmann verstehen wird. - Als Nächstes wird in
9 gemäß einigen Ausführungsformen ein elektrisches Bauelement171 an den UBM-Strukturen147 angebracht, und es werden Verbindungsstücke155 über den UBM-Strukturen147 gebildet. Das elektrische Bauelement171 kann ein Bauelement, ein Die, ein Chip oder ein Package sein, wie etwa ein integriertes passives Bauelement (IPD) oder dergleichen. Das elektrische Bauelement171 ist mit der Umverteilungsstruktur140 über die UBM-Strukturen147 durch leitfähige Verbindungsstücke173 elektrisch gekoppelt. Die leitfähigen Verbindungsstücke173 können beispielsweise Lötverbindungsstücke sein, die zwischen dem elektrischen Bauelement171 und der Umverteilungsstruktur140 gebildet sind. Die leitfähigen Verbindungsstücke173 können das gleiche Material (z. B. Lötmetall) wie die Verbindungsstücke155 aufweisen (siehe unten). Bei einigen Ausführungsformen kann ein (nicht gezeigtes) Flussmaterial auf den dazugehörigen UBM-Strukturen147 abgeschieden werden, bevor das elektrische Bauelement171 angeordnet wird. Das elektrische Bauelement171 kann unter Verwendung beispielsweise eines Pick-and-Place-Vorgangs angeordnet werden. Zudem kann ein Unterfüllmaterial175 in einer Lücke zwischen dem elektrischen Bauelement171 und der Umverteilungsstruktur140 gebildet werden. Das elektrische Bauelement171 ist optional und ist vielleicht bei einigen Ausführungsformen nicht enthalten. - Weiter mit Bezug auf
9 können die Verbindungsstücke155 Lötkugeln, Metallstützen, C4- („Controlled Collapse Chip Connection“) Bumps, Mikro-Bumps, durch eine Technik mit chemischer Nickelbeschichtung, chemischer Palladiumbeschichtung und Tauchgold (ENEPIG) gebildete Bumps, eine Kombination davon (z. B. eine Metallstütze, an der eine Lötkugel angebracht ist) oder dergleichen sein. Die Verbindungsstücke155 können ein leitfähiges Material, wie etwa Lötmetall, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon umfassen. Bei einigen Ausführungsformen umfassen die Verbindungsstücke155 beispielsweise ein eutektisches Material und können eine Lötperle oder eine Lötkugel umfassen. Die Lötmaterialien könne beispielsweise bleibasierte und bleifreie Lötmetalle sein, wie etwa Pb-Sn-Zusammensetzungen für bleibasiertes Lötmetall; bleifreie Lötmetalle, die InSb umfassen; Zinn-, Silber- und Kupfer- (SAC) Zusammensetzungen; und andere eutektische Materialien, die einen gemeinsamen Schmelzpunkt aufweisen und leitfähige Lötmetallverbindungen bei elektrischen Anwendungen bilden. Für bleifreies Lötmetall können SAC-Lötmetalle variabler Zusammensetzungen verwendet werden, wie beispielsweise SAC105 (Sn 98,5 %, Ag 1,0 %, Cu 0,5 %), SAC305 und SAC405 . Bleifreie Verbindungsstücke, wie etwa Lötkugeln, können auch aus SnCu-Verbindungen gebildet werden, ohne die Verwendung von Silber (Ag). Alternativ können bleifreie Lötmetallverbindungsstücke Zinn und Silber, Sn-Ag, ohne die Verwendung von Kupfer umfassen. Die Verbindungsstücke155 können ein Gitter bilden, wie etwa eine Kugelgitteranordnung (BGA). Bei einigen Ausführungsformen kann ein Aufschmelzvorgang ausgeführt werden, der den Verbindungsstücken155 bei einigen Ausführungsformen eine Form einer Teilkugel verleiht. In manchen Fällen kann der Aufschmelzvorgang sowohl an den leitfähigen Verbindungsstücken173 als auch an den Verbindungsstücken155 ausgeführt werden. Alternativ können die Verbindungsstücke155 andere Formen umfassen. Die Verbindungsstücke155 können beispielsweise auch nicht kugelförmige leitfähige Verbindungsstücke umfassen. Bei einigen Ausführungsformen kann ein (nicht gezeigtes) Flussmaterial über den dazugehörigen UBM-Strukturen147 vor dem Bilden der Verbindungsstücke155 gebildet werden. - Bei einigen Ausführungsformen umfassen die Verbindungsstücke
155 Metallstützen (wie etwa Kupferstützen), die durch Sputtern, Drucken, galvanisches Beschichten, chemisches Beschichten, CVD oder dergleichen gebildet werden können, und die mit oder ohne Lötmaterial daran gebildet werden können. Die Metallstützen können frei von Lötmetall sein und weisen im Wesentlichen senkrechte Seitenwände oder sich verjüngende Seitenwände auf. - Die in
9 gezeigte Struktur ist ein einziges Bauelement-Package1100 , das über dem Träger101 gebildet ist. Der Fachmann wird verstehen, dass zahlreiche Packages (z. B. Bauelement-Package1100 ) über einem Trägersubstrat (z. B. Träger101 ) unter Verwendung ähnlicher Verarbeitungsschritte, wie in1 bis9 abgebildet, gebildet werden können.10 bis14 bilden die weitere Verarbeitung des Halbleiter-Package1100 aus9 gemäß einigen Ausführungsformen ab. Die Verarbeitung aus10 bis14 wird unter Verwendung von zwei Bauelement-Packages (z. B. 1100A und 1100B), die über einem Träger101 gebildet sind, gezeigt, wobei es sich versteht, dass bei anderen Ausführungsformen mehr als zwei Bauelement-Packages über dem Träger101 gebildet werden können. -
10 bildet eine Struktur ab, die ein Bauelement-Package1100A und ein Bauelement-Package1100B gemäß einigen Ausführungsformen umfasst. Das Bauelement-Package1100A und das Bauelement-Package1100B sind jeweils in den Regionen100 und200 über dem Träger101 gebildet. Jedes der Bauelement-Packages1100A und1100B kann ähnlich wie das in9 abgebildete Bauelement-Package1100 sein. - Mit Bezug auf
11 ist die in10 gezeigte Struktur umgedreht, und gemäß einigen Ausführungsformen sind die externen Verbindungsstücke155 an einem Band159 (z. B. einem Dicing-Band) angebracht, das von einem Rahmen157 getragen wird. Als Nächstes wird der Träger101 durch einen geeigneten Vorgang, wie etwa Ätzen, Schleifen oder mechanisches Abziehen, von der Verbundschicht110 abgetrennt. Bei einigen Ausführungsformen, bei denen eine Klebstoffschicht (z. B. eine LTHC-Schicht) zwischen dem Träger101 und der Verbundschicht110 gebildet ist, kann der Träger101 durch Belichten des Trägers101 mit Laser- oder UV-Licht abgetrennt werden. Das Laser- oder UV-Licht zerstört die chemischen Bindungen der Klebstoffschicht, die an den Träger101 gebunden ist, und der Träger101 kann dann gelöst werden. Die Klebstoffschicht kann durch den Trägerabtrennvorgang entfernt werden. Nach dem Abtrennen des Trägers101 kann ein Reinigungsvorgang an der Verbundschicht110 vorgenommen werden, um eventuelle Rückstände (z. B. von der Klebstoffschicht) zu entfernen. - Mit Bezug auf
12 werden gemäß einigen Ausführungsformen nach dem Abtrennen des Trägers101 Öffnungen116 in der Verbundschicht110 gebildet, um die Metallisierungsstrukturierung112 freizulegen. Bei einigen Ausführungsformen können die Öffnungen116 in der Verbundschicht110 unter Verwendung eines geeigneten Vorgangs, wie etwa eines Laserbohrvorgangs, eines Ätzvorgangs oder dergleichen, gebildet werden. Bei einigen Ausführungsformen ist der Ätzvorgang ist ein Plasmaätzvorgang. Bei einigen Ausführungsformen wird ein Reinigungsvorgang nach dem Bilden der Öffnungen116 ausgeführt, um eventuelle Rückstände (z. B. von einem Laserbohrvorgang) zu entfernen. Obwohl dies nicht gezeigt wird, kann Lötpaste in den Öffnungen116 als Vorbereitung für das Anbringen oberer Packages gebildet werden (siehe13 ). Die Lötpaste kann unter Verwendung eines Lötpastendruckvorgangs oder eines anderen geeigneten Vorgangs gebildet werden. - Als Nächstes werden mit Bezug auf
13 gemäß einigen Ausführungsformen obere Packages160 an den Bauelement-Packages1100 angebracht, um Package-Strukturen500 zu bilden. In13 werden beispielhafte obere Packages160A und160B gezeigt, die an beispielhaften Bauelement-Packages1100A und1100B angebracht sind, um jeweils beispielhafte Package-Strukturen500A und500B zu bilden. Bei einigen Ausführungsformen können die Package-Strukturen500 Package-on-Package- (PoP) oder integrierte Fan-out-(InFO-PoP) Strukturen sein. - Wie in
13 abgebildet, umfasst jedes der oberen Packages160 (z. B. 160A, 160B) ein Substrat161 und einen oder mehrere Halbleiter-Dies162 (z. B. Speicher-Dies), die an einer oberen Oberfläche des Substrats161 angebracht sind. Bei einigen Ausführungsformen umfasst das Substrat161 Silizium, Galliumarsenid, Silizium auf Isolator („SOI“), dergleichen oder eine Kombination. Bei einigen Ausführungsformen ist das Substrat161 ist eine mehrschichtige Leiterplatte. Bei einigen Ausführungsformen wird das Substrat161 aus einem oder mehreren Materialien, wie etwa Bismaleimid-Triazin- (BT) Harz, FR-4 (ein Verbundmaterial, das aus gewebtem Glasfaserstoff mit einem flammfesten Epoxidharz-Bindemittel besteht), Keramik, Glas, Kunststoff, Band, Folie oder anderen Trägermaterialien, gebildet. Das Substrat161 kann leitfähige Merkmale (z. B. nicht gezeigte leitfähige Leitungen und Durchkontaktierungen) umfassen, die in oder auf dem Substrat161 gebildet sind. Wie in13 abgebildet, kann das Substrat161 leitfähige Kontaktstellen163 aufweisen, die auf der oberen Oberfläche und einer unteren Oberfläche des Substrats161 gebildet sind. Die leitfähigen Kontaktstellen163 sind mit den leitfähigen Merkmalen des Substrats161 , wie etwa Durchkontaktierungen oder leitfähigen Leitungen, elektrisch gekoppelt. Der eine oder die mehreren Halbleiter-Dies162 sind mit den leitfähigen Kontaktstellen163 beispielsweise durch Bonddrähte167 elektrisch gekoppelt. Eine Formmasse165 , die ein Epoxid, ein organisches Polymer, ein Polymer, ein Verkapselungsmittel oder dergleichen umfassen kann, wird über dem Substrat161 und um die Halbleiter-Dies162 herum gebildet. Bei einigen Ausführungsformen ist die Formmasse165 mit dem Substrat161 deckungsgleich, wie in13 abgebildet. - Weiter mit Bezug auf
13 können die oberen Packages160 mit den Bauelement-Packages1100 durch leitfähige Verbindungsstücke168 an den leitfähigen Kontaktstellen163 verbunden sein. Die leitfähigen Verbindungsstücke168 stellen eine elektrische Verbindung zwischen den Metallisierungsstrukturierungen112 der Bauelement-Packages1100 und den leitfähigen Kontaktstellen163 der oberen Packages160 her. Bei einigen Ausführungsformen wird ein Lötmetallmaterial170 über der Metallisierungsstrukturierung112 , die durch die Öffnungen in der Verbundschicht110 freigelegt wird, abgeschieden. Die leitfähigen Verbindungsstücke168 sind an dem Lötmaterial170 angebracht. Bei einigen Ausführungsformen umfassen die leitfähigen Verbindungsstücke168 Lötmetallregionen, leitfähige Stützen (z. B. Kupferstützen mit Lötmetallregionen mindestens auf den Endflächen der Kupferstützen) oder dergleichen. Bei einigen Ausführungsformen wird ein Aufschmelzvorgang ausgeführt, um das Lötmaterial170 und die leitfähigen Verbindungsstücke168 zu bonden. Nach dem Aufschmelzvorgang kann ein Einbrennvorgang erfolgen, um Feuchtigkeit zu entfernen. - Ein Unterfüllmaterial
169 kann dann in den Lücken zwischen den oberen Packages160 und den entsprechenden unteren Packages1100 gebildet werden. Das Unterfüllmaterial169 kann in die Lücken zwischen den oberen Packages160 und den Bauelement-Packages1100 unter Verwendung beispielsweise einer Nadel oder eines Strahlspenders verteilt werden. Bei einigen Ausführungsformen kann ein Aushärtungsvorgang ausgeführt werden, um das Unterfüllmaterial169 auszuhärten. Obwohl dies in13 nicht gezeigt ist, kann sich das Unterfüllmaterial169 zwischen den oder entlang der Seitenwände der oberen Packages160 erstrecken. - Als Nächstes wird in
14 ein Vereinzelungsvorgang ausgeführt, um die Package-Strukturen500 (z. B. 500A, 500B) in eine Vielzahl von einzelnen Package-Strukturen zu trennen. Nachdem der Vereinzelungsprozess beendet ist, wird eine Vielzahl von einzelnen Package-Strukturen, wie etwa die Package-Struktur500 , die in14 abgebildet ist, gebildet. Der Vereinzelungsvorgang kann beispielsweise einen Sägevorgang, einen Laservorgang, einen anderen geeigneten Vorgang oder eine Kombination von Vorgängen verwenden. - In manchen Fällen kann die Verwendung eines Verbundmaterials für die Verbundschicht
110 (die zuvor mit Bezug auf1 beschrieben wurde) eine verbesserte Steifigkeit eines Package, wie etwa der Package-Struktur500 , bereitstellen. Die Verwendung einer Verbundschicht110 in einem Package (z. B. Package-Struktur500 ) kann ein Verziehen dieses Package reduzieren, wie etwa ein Verziehen der Bauelementstruktur1100 reduzieren, und/oder ein Verziehen der gesamten Package-Struktur500 reduzieren. Beispielsweise kann eine Umverteilungsstruktur (z. B. Umverteilungsstruktur140 ) in manchen Fällen Biegekräfte auf das Package ausüben, die bewirken, dass sich das Package verzieht oder verbiegt. Die Steifigkeit der Verbundschicht110 das Verziehen auf Grund dieser Biegekräfte mindern und somit das gesamte Verziehen des Package reduzieren. In manchen Fällen kann die Verwendung einer Verbundschicht, wie etwa der Verbundschicht110 , die Biegedistanz eines verzogenen Package um ungefähr 0 µm bis ungefähr 250 µm reduzieren. In manchen Fällen ist es durch die Verwendung einer Verbundschicht110 möglich, dass die Package-Struktur eine Biegedistanz von weniger als ungefähr 200 µm aufweist, wie etwa weniger als ungefähr 80 µm oder weniger als ungefähr 10 µm. In manchen Fällen kann die Verwendung einer Verbundschicht, wie etwa der Verbundschicht110 , das Verziehen eines Package um ungefähr 50 % bis ungefähr 100 % reduzieren. Bei einigen Ausführungsformen kann die Reduzierung des Verziehens dadurch verbessert werden, dass die Verbundschicht110 und die Umverteilungsstruktur140 auf gegenüberliegenden Seiten des Die120 angeordnet sind. - Mit Bezug auf
15A bisD werden erläuternde Nahansichten von Oberflächen der Verbundschicht110 gemäß einigen Ausführungsformen gezeigt.15A bildet eine Nahansicht der in14 mit „A“ bezeichneten Region ab, in der das Unterfüllmaterial169 über der Verbundschicht110 abgeschieden wurde. Wie in15A gezeigt, weist die Verbundschicht110 eine löchrige Oberfläche auf (auch zuvor mit Bezug auf1 beschrieben). Die löchrige Oberfläche der Verbundschicht110 kann eine verbesserte Haftfähigkeit des Unterfüllmaterials169 bereitstellen, was die gesamte Steifigkeit der Package-Struktur verbessern und das Risiko eines Abblätterns reduzieren kann.15B bildet eine Nahansicht der in14 mit „B“ bezeichneten Region ab, die eine Seitenwand der Verbundschicht110 umfasst. Wie in15B gezeigt, weist die Seitenwand der Verbundschicht110 ebenfalls eine löchrige Oberfläche auf, welche die Haftfähigkeit von weiteren Materialien verbessern kann, die auf der Package-Struktur500 abgeschieden werden (z. B. Pressmassen, Verkapselungsmittel oder dergleichen, die in der Figur nicht gezeigt sind).15C bisD bilden Nahansichten der in14 mit „C“ bezeichneten Region ab, die eine Öffnung in der Verbundschicht110 umfasst, durch die sich das Lötmaterial170 erstreckt (wie zuvor mit Bezug auf12 beschrieben).15C zeigt die Verbundschicht110 mit einer sich verjüngenden Öffnung, und15D zeigt eine Verbundschicht mit einer im Wesentlichen senkrechten Öffnung, obwohl die Öffnungen bei anderen Ausführungsformen andere Formen aufweisen können. Wie in15C bisD gezeigt, können die Seitenwände der Öffnungen löchrig sein, und das Lötmaterial170 kann während der Abscheidung oder während eines Aufschmelzvorgangs in die Löcher hineinfließen. Somit kann das Lötmaterial170 „Höcker“ aufweisen, die den Löchern in den Seitenwänden der Öffnungen entsprechen. In manchen Fällen können die Löcher eine bessere Haftfähigkeit des Lötmaterials170 an der Verbundschicht110 bereitstellen. Zudem kann in manchen Fällen das erhöhte Volumen des Lötmaterials170 innerhalb der Öffnung durch das Vorliegen von Löchern den Widerstand des Lötmaterials170 reduzieren und somit die elektrische Leistung der Package-Struktur500 verbessern. - Als Nächstes wird mit Bezug auf
16 eine Package-Struktur600 gemäß einigen Ausführungsformen gezeigt. Die Package-Struktur600 umfasst ein oberes Package160 , das ähnlich wie das obere Package160 sein kann, das zuvor beschrieben wurde (siehe13 ). Das obere Package160 ist an einem Bauelement-Package1200 angebracht, um eine Package-Struktur600 zu bilden. Das Bauelement-Package1200 ist ähnlich wie das Bauelement-Package1100 , das zuvor beschrieben wurde (siehe9 ), außer dass die dielektrische Schicht114 und die Metallisierungsstrukturierung112 nicht über der Verbundschicht110 gebildet sind (siehe3 ). Somit sind die Durchkontaktierungen119 und die Formmasse130 direkt auf der Verbundschicht110 gebildet. Abschnitte der Formmasse130 können sich in die Löcher der löchrigen Oberfläche der Verbundschicht110 erstrecken. In manchen Fällen kann die löchrige Oberfläche der Verbundschicht110 eine verbesserte Haftfähigkeit der Formmasse130 bereitstellen. Diese und andere Varianten des Bildens einer Package-Struktur mit einer Verbundschicht110 sind dazu gedacht, im Umfang der vorliegenden Offenbarung zu liegen. - Die Ausführungsformen können Vorteile bieten. Durch das Bilden eines Package, das leitfähige Elemente (z. B. Lötmaterial
170 ) aufweist, in einer Schicht, die ein Verbundmaterial (z. B. ein Polymer und einen Füllstoff) umfasst, kann die Steifigkeit des Package verbessert werden. Auf diese Art und Weise kann ein Verziehen des Package reduziert werden, und somit können Probleme, wie etwa Springen oder Abblättern, die mit dem Verziehen einhergehen, reduziert werden. Zudem kann das Verbundmaterial eine Schicht bilden, die löchrige Oberflächen aufweist, was die Haftfähigkeit von anderen Schichten an dem Verbundmaterial verbessern kann, was somit die Zuverlässigkeit und Stabilität des Package weiter verbessert. - Bei einer Ausführungsform umfasst ein Verfahren das Bilden einer Verbundmaterialschicht über einem Träger, wobei die Verbundmaterialschicht Teilchen eines Füllstoffs umfasst, die in ein Grundmaterial eingearbeitet werden, das Bilden eines Satzes von Durchkontaktierungen über einer ersten Seite der Verbundmaterialschicht, das Anbringen eines Die über der ersten Seite der Verbundmaterialschicht, wobei der Die von dem Satz von Durchkontaktierungen beabstandet ist, das Bilden einer Formmasse über der ersten Seite der Verbundmaterialschicht, wobei die Formmasse den Die und die Durchkontaktierungen des Satzes von Durchkontaktierungen mindestens seitlich verkapselt, das Bilden einer Umverteilungsstruktur über dem Die und der Formmasse, wobei die Umverteilungsstruktur mit den Durchkontaktierungen elektrisch verbunden ist, das Bilden von Öffnungen in einer zweiten Seite der Verbundmaterialschicht gegenüber der ersten Seite, und das Bilden von leitfähigen Verbindungsstücken in den Öffnungen, wobei die leitfähigen Verbindungsstücke mit den Durchkontaktierungen elektrisch verbunden sind. Bei einer Ausführungsform weisen die Teilchen des Füllstoffs einen durchschnittlichen Durchmesser auf, der zwischen 0,5 µm und 30 µm liegt. Bei einer Ausführungsform umfasst das Grundmaterial ein Polymer. Bei einer Ausführungsform umfasst der Füllstoff ein Oxid. Bei einer Ausführungsform umfasst das Verfahren das Bilden einer dielektrischen Schicht über der Verbundmaterialschicht, wobei das Material der dielektrischen Schicht anders als das Material der Verbundmaterialschicht ist, und wobei der Satz von Durchkontaktierungen auf der dielektrischen Schicht gebildet ist. Bei einer Ausführungsform umfasst das Verfahren das Bilden einer Metallisierungsstrukturierung auf der Verbundmaterialschicht vor dem Bilden der dielektrischen Schicht auf der Verbundmaterialschicht. Bei einer Ausführungsform umfasst das Bilden der Öffnungen in der zweiten Seite der Verbundmaterialschicht einen Laserbohrvorgang. Bei einer Ausführungsform weisen die Öffnungen in der zweiten Seite der Verbundmaterialschicht löchrige Seitenwände auf. Bei einer Ausführungsform umfassen die leitfähigen Verbindungsstücke ein Lötmaterial, wobei die Seitenwände der leitfähigen Verbindungsstücke innerhalb der Verbundmaterialschicht eine Vielzahl von Bumps umfassen, die sich seitlich in die Verbundmaterialschicht hinein erstrecken. Bei einer Ausführungsform berührt die Formmasse die erste Seite der Verbundmaterialschicht physisch. Bei einer Ausführungsform ist der Die physisch an der ersten Seite der Verbundmaterialschicht angebracht.
- Bei einer Ausführungsform umfasst ein Verfahren das Bilden eines Bauelement-Package, wobei das Bilden des Bauelement-Package das Bilden einer Metallisierungsstrukturierung auf einer ersten Oberfläche einer Verbundschicht umfasst, wobei die Verbundschicht ein Verbundmaterial umfasst, und wobei die erste Oberfläche löchrig ist, das Bilden einer ersten dielektrischen Schicht über der Verbundschicht und der Metallisierungsstrukturierung, das Bilden einer leitfähigen Stütze über der ersten dielektrischen Schicht und das elektrische Verbinden mit der Metallisierungsstrukturierung, das Anordnen eines ersten Halbleiterbauelements auf der ersten dielektrischen Schicht, wobei das erste Halbleiterbauelement an die leitfähige Stütze angrenzt und davon getrennt ist, das Verkapseln des ersten Halbleiterbauelements und der leitfähigen Stütze mit einem Verkapselungsmittel, und das Bilden einer Umverteilungsstruktur über dem Verkapselungsmittel, das Bilden von Öffnungen in einer zweiten Oberfläche der Verbundschicht, um die Metallisierungsstrukturierung freizulegen, und das Anbringen eines oberen Package an dem Bauelement-Package unter Verwendung leitfähiger Verbindungsstücke, wobei sich die leitfähigen Verbindungsstücke durch die Öffnungen in der Verbundschicht hindurch erstrecken. Bei einer Ausführungsform weist die Verbundschicht ein Elastizitätsmodul zwischen 10 GPa und 50 GPa auf. Bei einer Ausführungsform umfasst das Verfahren das Abscheiden einer Unterfüllung zwischen dem Bauelement-Package und dem oberen Package, wobei die Unterfüllung die leitfähigen Verbindungsstücke umgibt, wobei sich die Unterfüllung in die Löcher der löchrigen oberen Oberfläche der Verbundschicht hinein erstreckt. Bei einer Ausführungsform weist das Bauelement-Package eine Biegedistanz von weniger als 80 µm auf. Bei einer Ausführungsform umfasst das Verfahren das Vereinzeln des Bauelement-Package, wobei eine Seitenwandfläche des Bauelement-Package eine Vielzahl von Löchern umfasst. Bei einer Ausführungsform umfasst die Verbundschicht Aluminiumoxid, das in ein Polymermaterial eingearbeitet ist.
- Bei einer Ausführungsform umfasst ein Halbleiter-Package ein unteres Package, das einen Die auf einer Umverteilungsstruktur umfasst, wobei der Die mit einer Umverteilungsstruktur elektrisch verbunden ist, eine Durchkontaktierung, die sich in der Nähe des Die befindet und mit der Umverteilungsstruktur elektrisch verbunden ist, eine Formmasse über der Umverteilungsstruktur, wobei die Formmasse zwischen dem Die und der Durchkontaktierung eingeschoben ist, und eine Verbundschicht über dem Die und der Durchkontaktierung, wobei die Verbundschicht über eine Seite des Die gegenüber der Umverteilungsstruktur geht, und ein oberes Package, das externe Verbindungen umfasst, wobei die externen Verbindungen mit dem unteren Package über die Verbundschicht verbunden sind. Bei einer Ausführungsform weist eine freigelegte Seitenwand der Verbundschicht eine löchrige Oberfläche auf. Bei einer Ausführungsform umfasst das Halbleiter-Package ein Unterfüllmaterial, das sich zwischen der Verbundschicht und dem oberen Package erstreckt, wobei eine Grenzfläche zwischen dem Unterfüllmaterial und der Verbundschicht eine Oberfläche ist, die löchrige Regionen umfasst.
- Das Vorstehende erläutert Merkmale von mehreren Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird erkennen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Ändern von anderen Prozessen und Strukturen zum Ausführen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hier eingeführten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass diese gleichwertigen Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
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- US 62727311 [0001]
Claims (20)
- Verfahren, umfassend folgende Schritte: Bilden einer Verbundmaterialschicht über einem Träger, wobei die Verbundmaterialschicht Teilchen eines Füllstoffs umfasst, die in ein Grundmaterial eingearbeitet werden; Bilden eines Satzes von Durchkontaktierungen über einer ersten Seite der Verbundmaterialschicht; Anbringen eines Die über der ersten Seite der Verbundmaterialschicht, wobei der Die von dem Satz von Durchkontaktierungen beabstandet ist; Bilden einer Formmasse über der ersten Seite der Verbundmaterialschicht, wobei die Formmasse den Die und die Durchkontaktierungen des Satzes von Durchkontaktierungen mindestens seitlich verkapselt; Bilden einer Umverteilungsstruktur über dem Die und der Formmasse, wobei die Umverteilungsstruktur mit den Durchkontaktierungen elektrisch verbunden ist; Bilden von Öffnungen in einer zweiten Seite der Verbundmaterialschicht gegenüber der ersten Seite; und Bilden von leitfähigen Verbindungsstücken in den Öffnungen, wobei die leitfähigen Verbindungsstücke mit den Durchkontaktierungen elektrisch verbunden sind.
- Verfahren nach
Anspruch 1 , wobei die Teilchen des Füllstoffs einen durchschnittlichen Durchmesser aufweisen, der zwischen 0,5 µm und 30 µm liegt. - Verfahren nach
Anspruch 1 oder2 , wobei das Grundmaterial ein Polymer umfasst. - Verfahren nach einem der vorhergehenden Ansprüche, wobei der Füllstoff ein Oxid umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Bilden einer dielektrischen Schicht über der Verbundmaterialschicht, wobei das Material der dielektrischen Schicht anders als das Material der Verbundmaterialschicht ist, und wobei der Satz von Durchkontaktierungen auf der dielektrischen Schicht gebildet wird.
- Verfahren nach
Anspruch 5 , ferner umfassend das Bilden einer Metallisierungsstrukturierung auf der Verbundmaterialschicht vor dem Bilden der dielektrischen Schicht auf der Verbundmaterialschicht. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Öffnungen in der zweiten Seite der Verbundmaterialschicht einen Laserbohrvorgang umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Öffnungen in der zweiten Seite der Verbundmaterialschicht löchrige Seitenwände aufweisen.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die leitfähigen Verbindungsstücke ein Lötmaterial umfassen, wobei die Seitenwände der leitfähigen Verbindungsstücke innerhalb der Verbundmaterialschicht eine Vielzahl von Bumps umfassen, die sich seitlich in der Verbundmaterialschicht erstrecken.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Formmasse die erste Seite der Verbundmaterialschicht physisch berührt.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei der Die an der ersten Seite der Verbundmaterialschicht physisch angebracht ist.
- Verfahren, umfassend folgende Schritte: Bilden eines Vorrichtungs-Package, wobei das Bilden des Vorrichtungs-Package Folgendes umfasst: Bilden einer Metallisierungsstrukturierung auf einer ersten Oberfläche einer Verbundschicht, wobei die Verbundschicht ein Verbundmaterial umfasst, und wobei die erste Oberfläche löchrig ist; Bilden einer ersten dielektrischen Schicht über der Verbundschicht und der Metallisierungsstrukturierung; Bilden einer leitfähigen Stütze über der ersten dielektrischen Schicht und elektrisches Verbinden mit der Metallisierungsstrukturierung; Anordnen einer ersten Halbleitervorrichtung auf der ersten dielektrischen Schicht, wobei die erste Halbleitervorrichtung an die leitfähige Stütze angrenzt und davon getrennt ist; Verkapseln der ersten Halbleitervorrichtung und der leitfähigen Stütze mit einem Verkapselungsmittel; und Bilden einer Umverteilungsstruktur über dem Verkapselungsmittel; Bilden von Öffnungen in einer zweiten Oberfläche der Verbundschicht, um die Metallisierungsstrukturierung freizulegen; und Anbringen eines oberen Package an dem Vorrichtungs-Package unter Verwendung von leitfähigen Verbindungsstücken, wobei sich die leitfähigen Verbindungsstücke durch die Öffnungen in der Verbundschicht erstrecken.
- Verfahren nach
Anspruch 12 , wobei die Verbundschicht ein Elastizitätsmodul zwischen 10 GPa und 50 GPa aufweist. - Verfahren nach
Anspruch 12 oder13 , ferner umfassend das Abscheiden einer Unterfüllung zwischen dem Vorrichtungs-Package und dem oberen Package, wobei die Unterfüllung die leitfähigen Verbindungsstücke umgibt, wobei sich die Unterfüllung in die Löcher der löchrigen oberen Oberfläche der Verbundschicht hinein erstreckt. - Verfahren nach einem der vorhergehenden
Ansprüche 12 bis14 , wobei das Vorrichtungs-Package eine Biegedistanz von weniger als 80 µm aufweist. - Verfahren nach einem der vorhergehenden
Ansprüche 12 bis15 , ferner umfassend das Vereinzeln des Vorrichtungs-Package, wobei eine Seitenwandfläche des Vorrichtungs-Package eine Vielzahl von Löchern umfasst. - Verfahren nach einem der vorhergehenden
Ansprüche 12 bis16 , wobei die Verbundschicht Aluminiumoxid umfasst, das in ein Polymermaterial eingearbeitet wird. - Halbleiter-Package, umfassend: ein unteres Package, umfassend: einen Die auf einer Umverteilungsstruktur, wobei der Die mit einer Umverteilungsstruktur elektrisch verbunden ist; eine Durchkontaktierung, die sich in der Nähe des Die befindet und mit der Umverteilungsstruktur elektrisch verbunden ist; eine Formmasse über der Umverteilungsstruktur, wobei die Formmasse zwischen dem Die und der Durchkontaktierung eingeschoben ist; und eine Verbundschicht über dem Die und der Durchkontaktierung, wobei sich die Verbundschicht über einer Seite des Die gegenüber der Umverteilungsstruktur befindet; und ein oberes Package, das externe Verbindungen umfasst, wobei die externen Verbindungen mit dem unteren Package durch die Verbundschicht hindurch verbunden sind.
- Halbleiter-Package nach
Anspruch 18 , wobei eine freigelegte Seitenwand der Verbundschicht eine löchrige Oberfläche aufweist. - Halbleiter-Package nach
Anspruch 19 , ferner umfassend ein Unterfüllmaterial, das sich zwischen der Verbundschicht und dem oberen Package erstreckt, wobei eine Grenzfläche zwischen dem Unterfüllmaterial und der Verbundschicht eine Oberfläche ist, die löchrige Regionen umfasst.
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