DE102019103729A1 - Halbleiter-package und verfahren - Google Patents

Halbleiter-package und verfahren Download PDF

Info

Publication number
DE102019103729A1
DE102019103729A1 DE102019103729.8A DE102019103729A DE102019103729A1 DE 102019103729 A1 DE102019103729 A1 DE 102019103729A1 DE 102019103729 A DE102019103729 A DE 102019103729A DE 102019103729 A1 DE102019103729 A1 DE 102019103729A1
Authority
DE
Germany
Prior art keywords
dielectric layer
die
conductive
encapsulation material
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019103729.8A
Other languages
English (en)
Other versions
DE102019103729B4 (de
Inventor
Kuo Lung Pan
Shu-Rong Chun
Teng-Yuan Lo
Hung-Yi Kuo
Chih-Horng Chang
Tin-Hao Kuo
Hao-Yi Tsai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019103729A1 publication Critical patent/DE102019103729A1/de
Application granted granted Critical
Publication of DE102019103729B4 publication Critical patent/DE102019103729B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02379Fan-out arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325Material
    • H01L2224/32501Material at the bonding interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009Pre-treatment of the layer connector or the bonding area
    • H01L2224/8301Cleaning the layer connector, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Umverteilungsstruktur mit einer ersten dielektrischen Schicht; einen Die, der an eine erste Seite der ersten Umverteilungsstruktur befestigt ist; ein Verkapselungsmaterial, das den Die seitlich verkapselt, wobei das Verkapselungsmaterial an die erste dielektrische Schicht mit ersten kovalenten Bindungen gebondet ist; eine Durchkontaktierung, die sich durch das Verkapselungsmaterial erstreckt; und erste leitfähige Verbindungselemente, die mit einer zweiten Seite der ersten Umverteilungsstruktur elektrisch verbunden sind, wobei eine Teilmenge der ersten leitfähigen Verbindungselemente eine Grenzfläche des Verkapselungsmaterials und des Dies überlappt.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 29. Juni 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/692.136, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist die Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach einer Verkleinerung von elektronischen Bauelementen stärker geworden ist, ist ein Bedarf an Methoden zum kleineren und kreativeren Packaging für Halbleiter-Dies entstanden. Ein Beispiel für solche Packaging-Systeme ist die Package-on-Package(PoP)-Technologie. Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Die PoP-Technologie ermöglicht allgemein die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Anschlussflächen auf einer Leiterplatte (PCB).
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 12 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages gemäß einigen Ausführungsformen.
    • Die 13A bis 14 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei einigen Ausführungsformen wird die oberste dielektrische Schicht einer rückseitigen Umverteilungsstruktur mit mehreren Oberflächenbehandlungsprozessen gereinigt, bevor ein Package auf der rückseitigen Umverteilungsstruktur hergestellt wird. Mit den Oberflächenbehandlungsprozessen kann die Menge von Restmetall verringert werden, das in die oberste dielektrische Schicht eingebettet ist. Das Restmetall kann Metall sein, das z. B. von einer Seed-Schicht übriggeblieben ist, die auf der obersten dielektrischen Schicht hergestellt wird. Mit dem Oberflächenbehandlungsprozess kann außerdem die oberste dielektrische Schicht hydroxyliert werden. Eine später hergestellte Formmasse weist ein Nucleophil auf, das kovalente Bindungen mit der hydroxylierten Oberfläche bildet. Durch Entfernen des Restmetalls und Erzeugen von kovalenten Bindungen mit der Formmasse kann die Festigkeit der Grenzfläche zwischen der Formmasse und der obersten dielektrischen Schicht erhöht werden, was dazu beitragen kann, dass eine Schichtablösung von später hergestellten Strukturelementen verhindert wird. Daher können Strukturelemente in Bereichen des Packages hergestellt werden, die einer höheren mechanischen Spannung ausgesetzt sind.
  • Die 1 bis 12 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung von ersten Packages 200 (siehe 12) gemäß einigen Ausführungsformen. Es sind ein erster Package-Bereich 100A und ein zweiter Package-Bereich 100B dargestellt, und in jedem Package-Bereich wird ein erstes Package 200 hergestellt. Die ersten Packages 200 können auch als integrierte Fan-out-Packages (InFo-Packages) bezeichnet werden.
  • In 1 wird ein Trägersubstrat 102 bereitgestellt, und auf dem Trägersubstrat 102 wird eine Ablöseschicht 104 hergestellt. Das Trägersubstrat 102 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können. Die Ablöseschicht 104 kann aus einem Material auf Polymerbasis bestehen, das zusammen mit dem Trägersubstrat 102 von darüber befindlichen Strukturen entfernt werden kann, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen ist die Ablöseschicht 104 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht 104 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 104 kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 102 beschichtet wird, oder dergleichen sein. Die Oberseite der Ablöseschicht 104 kann egalisiert werden und kann ein hohes Maß an Planarität haben.
  • In 2 wird eine rückseitige Umverteilungsstruktur 106 auf der Ablöseschicht 104 hergestellt. Bei der dargestellten Ausführungsform weist die rückseitige Umverteilungsstruktur 106 eine dielektrische Schicht 108, eine Metallisierungsstruktur 110 (die gelegentlich als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden) und eine dielektrische Schicht 112 auf.
  • Die dielektrische Schicht 108 wird auf der Ablöseschicht 104 hergestellt. Die Unterseite der dielektrischen Schicht 108 kann in Kontakt mit der Oberseite der Ablöseschicht 104 sein. Bei einigen Ausführungsformen besteht die dielektrische Schicht 108 aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. Bei anderen Ausführungsformen besteht die dielektrische Schicht 108 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen; oder dergleichen. Die dielektrische Schicht 108 kann mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden.
  • Die Metallisierungsstruktur 110 wird auf der dielektrischen Schicht 108 hergestellt. Als ein Beispiel zum Herstellen der Metallisierungsstruktur 110 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 108 hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seed-Schicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 110. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden auch die freigelegten Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung. Die übrigen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 110.
  • Die dielektrische Schicht 112 wird auf der Metallisierungsstruktur 110 und der dielektrischen Schicht 108 hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Schicht 112 aus einem Polymer, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Bei anderen Ausführungsformen besteht die dielektrische Schicht 112 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen. Die dielektrische Schicht 112 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Anschließend wird die dielektrische Schicht 112 strukturiert, um Öffnungen 114 zu erzeugen, die Teile der Metallisierungsstruktur 110 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 112, wenn die dielektrische Schicht 112 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel durch anisotropes Ätzen. Bei einigen Ausführungsformen ist die dielektrische Schicht 112 ein Material mit einem hohen Wärmeausdehnungskoeffizienten (CTE), wie etwa ein Polyimid. Bei einigen Ausführungsformen hat die dielektrische Schicht 112 einen CTE von etwa 45 ppm/°C bis etwa 55 ppm/°C.
  • Es dürfte wohlverstanden sein, dass die rückseitige Umverteilungsstruktur 106 jede Anzahl von dielektrischen Schichten und Metallisierungsstrukturen aufweisen kann. Weitere dielektrische Schichten und Metallisierungsstrukturen können durch Wiederholen der Prozesse zum Herstellen der Metallisierungsstruktur 110 und der dielektrischen Schicht 112 hergestellt werden. Die Metallisierungsstrukturen können leitfähige Leitungen und leitfähige Durchkontaktierungen umfassen. Die leitfähigen Durchkontaktierungen können während der Herstellung der Metallisierungsstruktur dadurch hergestellt werden, dass die Seed-Schicht und das leitfähige Material der Metallisierungsstruktur in der Öffnung der darunter befindlichen dielektrischen Schicht abgeschieden werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen leitfähigen Leitungen physisch und elektrisch miteinander verbinden.
  • In 3A werden in den Öffnungen 114 Durchkontaktierungen 116 hergestellt, die sich von der obersten dielektrischen Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. der dielektrischen Schicht 112 bei der dargestellten Ausführungsform) weg erstrecken. 3B ist eine Detailansicht eines Bereichs 10 und wird in Verbindung mit 3A beschrieben. Als ein Beispiel zum Herstellen der Durchkontaktierungen 116 wird eine Seed-Schicht 116A über der rückseitigen Umverteilungsstruktur 106 hergestellt, z. B. auf der dielektrischen Schicht 112 und Teilen der Metallisierungsstruktur 110, die von den Öffnungen 114 freigelegt werden. Bei einigen Ausführungsformen ist die Seed-Schicht 116A eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einer speziellen Ausführungsform umfasst die Seed-Schicht 116A eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht 116A kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seed-Schicht 116A hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Durchkontaktierungen. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht 116A freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht 116A wird ein leitfähiges Material 116B abgeschieden. Das leitfähige Material 116B kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material 116B kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Das Fotoresist und die Teile der Seed-Schicht 116A, auf denen das leitfähige Material 116B nicht abgeschieden worden ist, werden entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden auch die freigelegten Teile der Seed-Schicht 116A entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung. Die übrigen Teile der Seed-Schicht 116A und das leitfähige Material 116B bilden die Durchkontaktierungen 116.
  • 3C ist eine Detailansicht eines Bereichs 12 der rückseitigen Umverteilungsstruktur 106 nach dem Entfernen der freigelegten Teile der Seed-Schicht 116A (siehe 3B). Bei der Ausführungsform, bei der die Seed-Schicht 116A eine Titanschicht und eine Kupferschicht über der Titanschicht umfasst, wird die Seed-Schicht 116A mit einem PVD-Prozess, wie etwa Sputtern, hergestellt. Der PVD-Prozess kann einen Vorätzschritt aufweisen, der die Rauheit der Oberseite der dielektrischen Schicht 112 erhöht und Vertiefungen 118 in der Oberseite der dielektrischen Schicht 112 erzeugt. Wenn die Titanschicht auf die dielektrische Schicht 112 aufgestäubt wird, kann etwas Restmetall 120 (z. B. Titan) in die dielektrische Schicht 112 implantiert werden. Insbesondere kann das Restmetall 120 in den Vertiefungen 118 eingefangen werden, die in der gerauten Oberseite der dielektrischen Schicht 112 erzeugt worden sind.
  • In 4A wird die oberste dielektrische Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. die dielektrische Schicht 112 bei der dargestellten Ausführungsform) mit einem ersten Oberflächenbehandlungsprozess 122 gereinigt. Bei einigen Ausführungsformen umfasst der erste Oberflächenbehandlungsprozess 122 einen Ätzprozess an der Oberseite der dielektrischen Schicht 112, um das vergrabene Restmetall 120 freizulegen, sowie einen Hydroxylierungsprozess an der Oberseite der dielektrischen Schicht 112. Zum Beispiel ist bei einigen Ausführungsformen der erste Oberflächenbehandlungsprozess 122 ein Plasma-Behandlungsprozess. Der Plasma-Behandlungsprozess kann mit Vorläufern durchgeführt werden, die Hydroxylgruppen auf den behandelten Oberflächen zurücklassen, wie etwa Ar, O2, N2, CF4 oder eine Kombination davon. Bei diesen Ausführungsformen kann der Plasma-Behandlungsprozess bei einer Temperatur von etwa 25 °C bis etwa 100 °C (z. B. bei etwa 70 °C) für eine Dauer von etwa 30 s bis etwa 180 s (z. B. kürzer als etwa 180 s) durchgeführt werden. Bei einigen Ausführungsformen können die Vorläufer eine geringe Menge H2 aufweisen, z. B. in einer Konzentration von etwa 0,1 % bis etwa 10 %. Durch Verwenden von H2 kann ein Plasma erzeugt werden, das das Material der dielektrischen Schicht 112 entfernt. Bei einer Ausführungsform sind Vorläufer des Plasma-Behandlungsprozesses O2 und H2. Daher kann der Plasma-Behandlungsprozess als eine Kombination aus einer Trockenätzung und einer Oberflächenhydroxylierung angesehen werden. Einige Rückstände der Plasma-Behandlungsvorläufer können nach dem ersten Oberflächenbehandlungsprozess 122 auf der Oberseite der dielektrischen Schicht 112 zurückbleiben.
  • 4B ist eine Detailansicht des Bereichs 12 der rückseitigen Umverteilungsstruktur 106 nach dem ersten Oberflächenbehandlungsprozess 122. Durch den ersten Oberflächenbehandlungsprozess 122 ist die dielektrische Schicht 112 um einen Betrag D1 gedünnt worden, sodass das Restmetall 120, das in den Vertiefungen 118 der dielektrischen Schicht 112 eingefangen ist, mehr als vor dem ersten Oberflächenbehandlungsprozess 122 freiliegt. Außerdem haben sich nach dem ersten Oberflächenbehandlungsprozess 122 freie Hydroxylgruppen auf der Oberseite der dielektrischen Schicht 112 gebildet.
  • In 5A wird die oberste dielektrische Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. die dielektrische Schicht 112 bei der dargestellten Ausführungsform) mit einem zweien Oberflächenbehandlungsprozess 124 gereinigt. Bei einigen Ausführungsformen wird bei dem zweiten Oberflächenbehandlungsprozess 124 das freigelegte Restmetall 120 entfernt. Bei einigen Ausführungsformen umfasst der zweite Oberflächenbehandlungsprozess 124 einen Ätzprozess, wie etwa eine Nassätzung. Bei einer Ausführungsform weisen Ätzmittel für den Nassätzprozess Fluorwasserstoffsäure auf. Der Nassätzprozess kann für das Material des Restmetalls 120 selektiv sein, sodass die Dicke der dielektrischen Schicht 112 nicht wesentlich verringert wird. Bei einigen Ausführungsformen ist der zweite Oberflächenbehandlungsprozess 124 ein Plasmaätzprozess, in dem das Restmetall 120 entfernt wird. Ein Rest der Plasma-Behandlungsvorläufer kann nach dem zweiten Oberflächenbehandlungsprozess 124 auf der Oberseite der dielektrischen Schicht 112 zurückbleiben.
  • 5B ist eine Detailansicht des Bereichs 12 der rückseitigen Umverteilungsstruktur 106 nach dem zweiten Oberflächenbehandlungsprozess 124. Durch den zweiten Oberflächenbehandlungsprozess 124 ist das Restmetall 120, das in den Vertiefungen 118 der dielektrischen Schicht 112 eingefangen ist, beseitigt oder zumindest verringert worden.
  • In 6 werden integrierte Schaltkreis-Dies 126 mit einem Klebstoff 128 an die dielektrische Schicht 112 angeklebt. Die integrierten Schaltkreis-Dies 126 können Logik-Dies (z. B. eine zentrale Verarbeitungseinheit, ein Microcontroller usw.), Speicher-Dies [zum Beispiel ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) usw.], Power-Management-Dies [z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis)], Hochfrequenz-Dies (HF-Dies), Sensor-Dies, MEMS-Dies (MEMS: mikroelektromechanisches System), Signalverarbeitungs-Dies [z. B. ein DSP-Die (DSP: digitale Signalverarbeitung)], Front-End-Dies [z. B. analoge Front-End-Dies (AFE-Dies)] oder dergleichen oder eine Kombination davon sein. Außerdem können bei einigen Ausführungsformen die integrierten Schaltkreis-Dies 126 unterschiedliche Größen (z. B. unterschiedliche Höhen und/oder Flächeninhalte) haben, und bei anderen Ausführungsformen können die integrierten Schaltkreis-Dies 126 die gleiche Größe (z. B. die gleichen Höhen und/oder Flächeninhalte) haben.
  • Bevor die integrierten Schaltkreis-Dies 126 an die dielektrische Schicht 112 angeklebt werden, können sie mit geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise in den integrierten Schaltkreis-Dies 126 herzustellen. Die integrierten Schaltkreis-Dies 126 weisen jeweils zum Beispiel ein Halbleitersubstrat 130, wie etwa dotiertes oder undotiertes Silizium, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) auf. Das Halbleitersubstrat kann Folgendes aufweisen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AllnAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Halbleitersubstrat 130 können Bauelemente, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., hergestellt werden, die durch Verbindungsstrukturen 132, die zum Beispiel von Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 130 gebildet werden, miteinander verbunden werden können, um einen integrierten Schaltkreis herzustellen.
  • Die integrierten Schaltkreis-Dies 126 weisen weiterhin Pads 134, wie etwa Aluminiumpads, auf, mit denen äußere Anschlüsse hergestellt werden. Die Pads 134 sind auf Seiten angeordnet, die als jeweilige aktive Seiten der integrierten Schaltkreis-Dies 126 bezeichnet werden können. Auf den integrierten Schaltkreis-Dies 126 und auf Teilen der Pads 134 sind Passivierungsschichten 136 angeordnet. Durch die Passivierungsschichten 136 verlaufen Öffnungen zu den Pads 134. Die-Verbindungselemente 138, wie etwa leitfähige Säulen (die zum Beispiel ein Metall, wie etwa Kupfer, aufweisen), verlaufen durch die Öffnungen in den Passivierungsschichten 136 und sind mechanisch und elektrisch mit den jeweiligen Pads 134 verbunden. Die Die-Verbindungselemente 138 können zum Beispiel durch Plattierung oder dergleichen hergestellt werden. Die Die-Verbindungselemente 138 verbinden die jeweiligen integrierten Schaltkreise der integrierten Schaltkreis-Dies 126 elektrisch.
  • Auf den aktiven Seiten der integrierten Schaltkreis-Dies 126, wie etwa auf den Passivierungsschichten 136 und den Die-Verbindungselementen 138, ist ein dielektrisches Material 140 angeordnet. Das dielektrische Material 140 verkapselt die Die-Verbindungselemente 138 seitlich, und es grenzt seitlich an die jeweiligen integrierten Schaltkreis-Dies 126 an. Das dielektrische Material 140 kann ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon sein und kann zum Beispiel durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen hergestellt werden.
  • Der Klebstoff 128 wird auf die Rückseiten der integrierten Schaltkreis-Dies 126 aufgebracht und klebt die integrierten Schaltkreis-Dies 126 an die rückseitige Umverteilungsstruktur 106 an, wie etwa die dielektrische Schicht 112. Der Klebstoff 128 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Bei einer Ausführungsform weist der Klebstoff 128 einen nucleophilen Zusatzstoff auf. Der nucleophile Zusatzstoff kann ein Nucleophil sein, wie etwa Ethylenglycol, 2-Ethoxyethanol, Ethanolaminhydrochlorid oder dergleichen. Bei einer Ausführungsform ist der Klebstoff 128 ein Epoxid mit dem Nucleophil. Der Klebstoff 128 kann auf eine Rückseite der integrierten Schaltkreis-Dies 126 oder über der Oberfläche des Trägersubstrats 102 aufgebracht werden. Zum Beispiel kann der Klebstoff 128 auf die Rückseite der integrierten Schaltkreis-Dies 126 aufgebracht werden, bevor sie vereinzelt werden, um sie voneinander zu trennen.
  • Es ist zwar gezeigt, dass nur ein integrierter Schaltkreis-Die 126 jeweils in dem ersten Package-Bereich 100A und dem zweiten Package-Bereich 100B angeklebt wird, aber es dürfte wohlverstanden sein, dass mehr integrierte Schaltkreis-Dies 126 in jedem Package-Bereich angeklebt werden können. Zum Beispiel können mehrere integrierte Schaltkreis-Dies 126 in jedem Bereich angeklebt werden. Außerdem können die Größen der integrierten Schaltkreis-Dies 126 unterschiedlich sein. Bei einigen Ausführungsformen können die integrierten Schaltkreis-Dies 126 Dies mit einer großen Grundfläche sein, wie etwa SoC-Bauelemente (SoC: Ein-Chip-System). Bei Ausführungsformen, bei denen die integrierten Schaltkreis-Dies 126 eine große Grundfläche haben, kann der Platz, der für die Durchkontaktierungen 116 in den Package-Bereichen zur Verfügung steht, begrenzt sein. Die Verwendung der rückseitigen Umverteilungsstruktur 106 ermöglicht eine verbesserte Verbindungsanordnung, wenn die Package-Bereiche nur einen begrenzten Platz haben, der für die Durchkontaktierungen 116 zur Verfügung steht.
  • In 7A wird ein Verkapselungsmaterial 142 auf den verschiedenen Komponenten hergestellt. Nach seiner Herstellung verkapselt das Verkapselungsmaterial 142 die Durchkontaktierungen 116 und die integrierten Schaltkreis-Dies 126 seitlich. Das Verkapselungsmaterial 142 kann eine Formmasse, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 142 kann einen CTE haben, der dem CTE der dielektrischen Schicht 112 ähnlich ist und eine CTE-Diskrepanz verringern kann, sodass die Durchbiegung verringert wird. Bei einigen Ausführungsformen hat das Verkapselungsmaterial 142 einen CTE von etwa 10 ppm/°C bis etwa 65 ppm/°C. Bei einer Ausführungsform weist das Verkapselungsmaterial 142 einen nucleophilen Zusatzstoff auf. Der nucleophile Zusatzstoff kann ein Nucleophil sein, wie etwa Ethylenglycol, 2-Ethoxyethanol, Ethanolaminhydrochlorid oder dergleichen. Der nucleophile Zusatzstoff kann der gleiche nucleophile Zusatzstoff wie in dem Klebstoff 128 sein. Das Verkapselungsmaterial 142 kann durch Formpressen, Pressspritzen oder dergleichen über dem Trägersubstrat 102 aufgebracht werden, sodass die Durchkontaktierungen 116 und/oder die integrierten Schaltkreis-Dies 126 vergraben oder bedeckt werden. Anschließend wird das Verkapselungsmaterial 142 gehärtet.
  • 7B ist eine Detailansicht eines Bereichs 14 des Verkapselungsmaterials 142 nach seiner Härtung. Der Klebstoff 128 kann ebenfalls gehärtet werden. Nach dem Härten reagieren einige der nucleophilen Zusatzstoffe des Verkapselungsmaterials 142 und des Klebstoffs 128 mit den freien Hydroxylgruppen auf der Oberseite der dielektrischen Schicht 112, sodass kovalente Bindungen zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 entstehen. Insbesondere brechen die Sauerstoffatome der nucleophilen Zusatzstoffe die Hydroxylgruppen auseinander, sodass eine Verbindung zwischen den nucleophilen Zusatzstoffen und dem Material der dielektrischen Schicht 112 entsteht. Ein Beispiel für eine solche Reaktion ist in 7C gezeigt. Einige der nucleophilen Zusatzstoffe können keine kovalenten Bindungen bilden und können in dem Verkapselungsmaterial 142 verbleiben. Dadurch kann die Haftung der Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 verbessert werden. Bei einer Ausführungsform kann die Haftung um bis zu 22 % gegenüber Grenzflächen erhöht werden, die keine kovalenten Bindungen haben, und die Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 kann einer Kraft von bis zu 14,8 Pond standhalten. Die Haftung der Grenzfläche zwischen dem Klebstoff 128 und der dielektrischen Schicht 112 kann in ähnlicher Weise verbessert werden. Durch Verbessern der Haftung der Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 / dem Klebstoff 128 kann die Gefahr der Grenzflächen-Ablösung in späteren Herstellungsschritten verringert werden. Bei einigen Ausführungsformen zehren die kovalenten Bindungen nicht alle freien Hydroxylgruppen auf der Oberseite der dielektrischen Schicht 112 auf, und einige Spuren-Hydroxylgruppen verbleiben auf oder in der dielektrischen Schicht 112.
  • In 8 wird ein Planarisierungsprozess an dem Verkapselungsmaterial 142 durchgeführt, um die Durchkontaktierungen 116 und die Die-Verbindungselemente 138 freizulegen. Bei dem Planarisierungsprozess kann auch das dielektrische Material 140 geschliffen werden. Nach dem Planarisierungsprozess sind Oberseiten der Durchkontaktierungen 116, der Die-Verbindungselemente 138, des dielektrischen Materials 140 und des Verkapselungsmaterials 142 koplanar. Der Planarisierungsprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP), ein Schleifprozess oder dergleichen sein. Bei einigen Ausführungsformen kann der Planarisierungsprozess weggelassen werden, zum Beispiel wenn die Durchkontaktierungen 116 und die Die-Verbindungselemente 138 bereits freigelegt worden sind.
  • In 9 wird eine vorderseitige Umverteilungsstruktur 144 über den Durchkontaktierungen 116, dem Verkapselungsmaterial 142 und den integrierten Schaltkreis-Dies 126 hergestellt. Die vorderseitige Umverteilungsstruktur 144 weist dielektrische Schichten 146, 148, 150 und 152 und Metallisierungsstrukturen 154, 156 und 158 auf. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden.
  • Die vorderseitige Umverteilungsstruktur 144 ist als ein Beispiel gezeigt. In der vorderseitigen Umverteilungsstruktur 144 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend erörterte Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend erörterte Schritte und Prozesse wiederholt werden.
  • Als ein Beispiel zum Herstellen der vorderseitigen Umverteilungsstruktur 144 wird die dielektrische Schicht 146 auf dem Verkapselungsmaterial 142, den Durchkontaktierungen 116 und den Die-Verbindungselementen 138 abgeschieden. Bei einigen Ausführungsformen besteht die dielektrische Schicht 146 aus einem lichtempfindlichen Material, wie etwa PBO, Polyimid, BCB oder dergleichen, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 146 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Anschließend wird die dielektrische Schicht 146 strukturiert. Durch das Strukturieren entstehen Öffnungen (nicht dargestellt), die Teile der Durchkontaktierungen 116 und der Die-Verbindungselemente 138 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 146, wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden.
  • Dann wird die Metallisierungsstruktur 154 hergestellt. Die Metallisierungsstruktur 154 umfasst leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 146. Die Metallisierungsstruktur 154 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 146 verlaufen, um physisch und elektrisch mit den Durchkontaktierungen 116 und den integrierten Schaltkreis-Dies 126 verbunden zu werden. Zum Herstellen der Metallisierungsstruktur 154 wird eine Seed-Schicht (nicht dargestellt) über der dielektrischen Schicht 146 und in den Öffnungen hergestellt, die durch die dielektrische Schicht 146 verlaufen. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist (nicht dargestellt) auf der Seed-Schicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 154. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird dann ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Die Kombination aus dem leitfähigen Material und den darunter befindlichen Teilen der Seed-Schicht bildet die Metallisierungsstruktur 154. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden auch die freigelegten Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung.
  • Die dielektrische Schicht 148 wird auf der dielektrischen Schicht 146 und der Metallisierungsstruktur 154 abgeschieden. Die dielektrische Schicht 148 kann in einer ähnlichen Weise wie die dielektrische Schicht 146 hergestellt werden und kann aus dem gleichen Material wie die dielektrische Schicht 146 bestehen.
  • Dann wird die Metallisierungsstruktur 156 hergestellt. Die Metallisierungsstruktur 156 umfasst leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 148. Die Metallisierungsstruktur 156 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 148 verlaufen, um physisch und elektrisch mit der Metallisierungsstruktur 154 verbunden zu werden. Die Metallisierungsstruktur 156 kann in einer ähnlichen Weise wie die Metallisierungsstruktur 154 hergestellt werden und kann aus dem gleichen Material wie diese bestehen.
  • Die dielektrische Schicht 150 wird auf der dielektrischen Schicht 148 und der Metallisierungsstruktur 156 abgeschieden. Die dielektrische Schicht 150 kann in einer ähnlichen Weise wie die dielektrische Schicht 146 hergestellt werden und kann aus dem gleichen Material wie diese bestehen.
  • Dann wird die Metallisierungsstruktur 158 hergestellt. Die Metallisierungsstruktur 158 umfasst leitfähige Leitungen auf und entlang der Hauptfläche der dielektrischen Schicht 150. Die Metallisierungsstruktur 158 weist weiterhin leitfähige Durchkontaktierungen auf, die durch die dielektrische Schicht 150 verlaufen, um physisch und elektrisch mit der Metallisierungsstruktur 156 verbunden zu werden. Die Metallisierungsstruktur 158 kann in einer ähnlichen Weise wie die Metallisierungsstruktur 154 hergestellt werden und kann aus dem gleichen Material wie diese bestehen.
  • Die dielektrische Schicht 152 wird auf der dielektrischen Schicht 150 und der Metallisierungsstruktur 158 abgeschieden. Die dielektrische Schicht 152 kann in einer ähnlichen Weise wie die dielektrische Schicht 146 hergestellt werden und kann aus dem gleichen Material wie diese bestehen.
  • In 10 werden UBMs 160 auf der und durch die dielektrische Schicht 152 hergestellt. Als ein Beispiel zum Herstellen der UBMs 160 kann die dielektrische Schicht 152 so strukturiert werden, dass Öffnungen (nicht dargestellt) entstehen, die Teile der Metallisierungsstruktur 158 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 152, wenn die dielektrische Schicht 152 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 152 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden. Die Öffnungen für die UBMs 160 können weiter als die Öffnungen für die leitfähigen Durchkontaktierungsteile der Metallisierungsstrukturen 154, 156 und 158 sein. Eine Seed-Schicht (nicht dargestellt) wird über der dielektrischen Schicht 152 und in den Öffnungen hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird ein Fotoresist auf der Seed-Schicht hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den UBMs 160. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, wie etwa unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden auch die freigelegten Teile der Seed-Schicht entfernt, zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung. Die übrigen Teile der Seed-Schicht und das leitfähige Material bilden die UBMs 160. Bei Ausführungsformen, bei denen die UBMs 160 anders hergestellt werden, können mehr Fotoresist- und Strukturierungsschritte verwendet werden.
  • In 11A werden leitfähige Verbindungselemente 162 auf den UBMs 160 hergestellt. Die leitfähigen Verbindungselemente 162 können BGA-Verbindungselemente (BGA: ball grid array; Kugelgitter-Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die Verbindungselemente 162 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 162 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform weisen die leitfähigen Verbindungselemente 162 Metallsäulen (wie etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt sind. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht (nicht dargestellt) auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • 11B ist eine Detailansicht eines Bereichs 16 von 11 A, die den integrierten Schaltkreis-Die 126 und die vorderseitige Umverteilungsstruktur 144 nach dem Herstellen der leitfähigen Verbindungselemente 162 zeigt. Eine Teilmenge der leitfähigen Verbindungselemente 162 wird entlang einem Rand oder einer Ecke des integrierten Schaltkreis-Dies 126 in einer Top-Down-Ansicht platziert. Die Ränder des integrierten Schaltkreis-Dies 126 werden von der Grenzfläche des integrierten Schaltkreis-Dies 126 und des Verkapselungsmaterials 142 definiert. Die Ränder und Ecken des integrierten Schaltkreis-Dies 126 sind normalerweise einer höheren mechanischen Spannung ausgesetzt. Zum Beispiel können leitfähige Verbindungselemente 162 entlang den Rändern und den Ecken des integrierten Schaltkreis-Dies 126 einer um bis zu 10 % höheren Spannung als leitfähige Verbindungselemente 162 in der Mitte des integrierten Schaltkreis-Dies 126 ausgesetzt sein. Die UBMs 160 sind ebenso einer erhöhten Spannung ausgesetzt. Durch Verbessern der Haftung der Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 / dem Klebstoff 128 in vorhergehenden Schritten (z. B. bei den Oberflächenbehandlungsprozessen 122 und 124) ist es weniger wahrscheinlich, dass das Verkapselungsmaterial 142 und der integrierte Schaltkreis-Die 126 Kräfte auf die vorderseitige Umverteilungsstruktur 144 ausüben. Dadurch kann die Gefahr verringert werden, dass sich die UBMs 160 bei erhöhter Spannung von der vorderseitigen Umverteilungsstruktur 144 ablösen. Somit können kostspieligere Schichtablösungs-Lösungskonzepte, wie etwa Umordnen der Positionen des integrierten Schaltkreis-Dies 126 oder der leitfähigen Verbindungselemente 162, vermieden werden. Dadurch können die integrierten Schaltkreis-Dies 126 gleichmäßiger in den resultierenden ersten Packages 200 verteilt werden, sodass sich das Verkapselungsmaterial 142 gleichmäßiger um die integrierten Schaltkreis-Dies 126 verteilen kann.
  • Die leitfähigen Verbindungselemente 162 entlang den Rändern und Ecken des integrierten Schaltkreis-Dies 126 können so hergestellt werden, dass sie die Ränder und Ecken des integrierten Schaltkreis-Dies 126 überlappen. Bei einer Ausführungsform wird ein leitfähiges Verbindungselement 162 in einem Randbereich in der Nähe eines Rands oder einer Ecke des integrierten Schaltkreis-Dies 126 angeordnet. Grenzen des Randbereichs befinden sich in einem Abstand D2 von dem Rand oder der Ecke des integrierten Schaltkreis-Dies 126. Bei einer Ausführungsform kann der Abstand D2 etwa 25 µm betragen. Der gesamte Randbereich kann von dem leitfähigen Verbindungselement 162 eingenommen werden. Eine erste Seite des leitfähigen Verbindungselements 162 ist mit einem Abstand D3 außerhalb des Randbereichs angeordnet, und eine zweite Seite des leitfähigen Verbindungselements 162 ist mit einem Abstand D4 außerhalb des Randbereichs angeordnet. Bei einer Ausführungsform können die Abstände D3 und D4 jeweils mindestens ein Viertel der Gesamtbreite des jeweiligen leitfähigen Verbindungselements 162 betragen. Mit anderen Worten, wenn die leitfähigen Verbindungselemente 162 eine Breite haben, so ist mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements 162 über dem integrierten Schaltkreis-Die 126 angeordnet, und mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements 162 ist über dem Verkapselungsmaterial 142 angeordnet. Durch Herstellen der leitfähigen Verbindungselemente 162 entlang den Rändern und Ecken des integrierten Schaltkreis-Dies 126 kann die Menge der leitfähigen Verbindungselemente 162 erhöht werden, sodass auch die Anzahl der Ein- und Ausgänge der resultierenden ersten Packages 200 steigt.
  • In 12 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 102 von der rückseitigen Umverteilungsstruktur 106, z. B. der dielektrischen Schicht 108, abzulösen. Strukturelemente, die nach dem Ablösen zurückbleiben (z. B. in dem ersten Package-Bereich 100A und dem zweiten Package-Bereich 100B), bilden die ersten Packages 200. Bei einigen Ausführungsformen umfasst das Ablösen das Projizieren von Licht, wie etwa Laserlicht oder UV-Licht, auf die Ablöseschicht 104, sodass sich die Ablöseschicht 104 durch die Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Die Struktur wird dann gewendet und auf einem Band 164 platziert. Außerdem werden Öffnungen 166 durch die dielektrische Schicht 108 erzeugt, um Teile der Metallisierungsstruktur 110 freizulegen. Die Öffnungen 166 können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden.
  • Die 13A bis 14 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung einer Package-Struktur 500 (siehe 14) gemäß einigen Ausführungsformen. Die Package-Struktur 500 kann als eine Package-on-Package-Struktur (PoP-Struktur) bezeichnet werden.
  • In 13A wird ein zweites Package 300 an jedem der ersten Packages 200 befestigt. Das zweite Package 300 weist ein Substrat 302 und ein oder mehrere aufeinander gestapelte Dies 308 (308A und 308B) auf, die mit dem Substrat 302 verbunden sind. Obwohl nur ein Stapel von Dies 308 (308A und 308B) dargestellt ist, können bei anderen Ausführungsformen mehrere gestapelte Dies 308 (die jeweils ein oder mehrere gestapelte Dies umfassen) so nebeneinander angeordnet werden, dass sie mit ein und derselben Oberfläche des Substrats 302 verbunden werden. Das Substrat 302 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, bestehen. Bei einigen Ausführungsformen können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Außerdem kann das Substrat 302 ein Silizium-auf-Isolator(SOI)-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen davon. Das Substrat 302 beruht bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Substrat 302 verwendet werden.
  • Das Substrat 302 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Zum Erfüllen der baulichen und Funktionsanforderungen an den Entwurf für das zweite Package 300 können viele verschiedene Bauelemente verwendet werden, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Das Substrat 302 kann außerdem Metallisierungsschichten (nicht dargestellt) und leitfähige Durchkontaktierungen 306 aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu funktionellen Schaltungen verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem dielektrischen Material (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und sie können mit jedem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen weist das Substrat 302 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Das Substrat 302 kann Bondpads 303 auf einer ersten Seite des Substrats 302 zum Verbinden mit den gestapelten Dies 308 sowie Bondpads 304 auf einer zweiten Seite des Substrats 302, die der ersten Seite des Substrats 302 gegenüberliegt, zum Verbinden mit leitfähigen Verbindungselementen 314 aufweisen. Bei einigen Ausführungsformen werden die Bondpads 303 und 304 durch Erzeugen von Aussparungen (nicht dargestellt) in dielektrischen Schichten (nicht dargestellt) auf der ersten und der zweiten Seite des Substrats 302 hergestellt. Die Aussparungen können so erzeugt werden, dass die Bondpads 303 und 304 in die dielektrischen Schichten eingebettet werden können. Bei anderen Ausführungsformen werden die Aussparungen weggelassen, da die Bondpads 303 und 304 auf der dielektrischen Schicht hergestellt werden können. Bei einigen Ausführungsformen weisen die Bondpads 303 und 304 eine dünne Seed-Schicht (nicht dargestellt) auf, die aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen oder einer Kombination davon besteht. Das leitfähige Material für die Bondpads 303 und 304 kann über der dünnen Seed-Schicht abgeschieden werden. Das leitfähige Material kann durch elektrochemische Plattierung, stromlose Plattierung, Atomlagenabscheidung (ALD), PVD oder dergleichen oder eine Kombination davon abgeschieden werden. Bei einer Ausführungsform ist das leitfähige Material für die Bondpads 303 und 304 Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon.
  • Bei einer Ausführungsform sind die Bondpads 303 und 304 UBMs, die drei Schichten aus leitfähigen Materialien aufweisen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titan-Wolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, können ebenfalls für die Herstellung der Bondpads 303 und 304 verwendet werden. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 303 und 304 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Anmeldung liegen. Bei einigen Ausführungsformen verlaufen die leitfähigen Durchkontaktierungen 306 durch das Substrat 302 und sie verbinden mindestens ein Bondpad 303 mit mindestens einem Bondpad 304.
  • Bei der dargestellten Ausführungsform werden die gestapelten Dies 308 durch Drahtverbindungen 310 mit dem Substrat 302 verbunden, aber es können auch andere Verbindungen verwendet werden, wie etwa leitfähige Kontakthügel. Bei einer Ausführungsform sind die gestapelten Dies 308 gestapelte Speicher-Dies. Zum Beispiel können die gestapelten Dies 308 Speicher-Dies sein, wie etwa LP-DDR-Speichermodule (LP: Kleinleistung; DDR: doppelte Datenrate), z. B. LPDDR1-, LPDDR2-, LPDDR3-, LPDDR4- oder ähnliche Speichermodule.
  • Die gestapelten Dies 308 und die Drahtverbindungen 310 können mit einem Formmaterial 312 verkapselt werden. Das Formmaterial 312 kann auf den gestapelten Dies 308 und den Drahtverbindungen 310 zum Beispiel durch Formpressen geformt werden. Bei einigen Ausführungsformen ist das Formmaterial 312 eine Formmasse, ein Polymer, ein Epoxid, ein Siliziumoxid-Füllmaterial oder dergleichen oder eine Kombination davon. Zum Härten des Formmaterials 312 kann ein Härtungsprozess durchgeführt werden, der eine thermische Härtung, eine UV-Härtung oder dergleichen oder eine Kombination davon sein kann.
  • Bei einigen Ausführungsformen werden die gestapelten Dies 308 und die Drahtverbindungen 310 in dem Formmaterial 312 vergraben, und nach dem Härten des Formmaterials 312 wird ein Planarisierungsprozess, wie etwa Schleifen, durchgeführt, um überschüssige Teile des Formmaterials 312 zu entfernen und eine im Wesentlichen planare Oberfläche für das zweite Package 300 bereitzustellen.
  • Nachdem das zweite Package 300 hergestellt worden ist, wird es mittels der leitfähigen Verbindungselemente 314, der Bondpads 304 und der Metallisierungsstruktur 110 mechanisch und elektrisch an das erste Package 200 gebondet. Bei einigen Ausführungsformen können die gestapelten Dies 308 über die Drahtverbindungen 310, die Bondpads 303 und 304, die leitfähigen Durchkontaktierungen 306, die leitfähigen Verbindungselemente 314 und die Durchkontaktierungen 116 mit den integrierten Schaltkreis-Dies 126 verbunden werden.
  • Bei einigen Ausführungsformen wird ein Lotresist (nicht dargestellt) auf der Seite des Substrats 302 hergestellt, die den gestapelten Dies 308 gegenüberliegt. Die leitfähigen Verbindungselemente 314 können in Öffnungen in dem Lotresist angeordnet werden, um mit leitfähigen Strukturelementen (z. B. den Bondpads 304) in dem Substrat 302 mechanisch und elektrisch verbunden zu werden. Das Lotresist kann zum Schützen von Bereichen des Substrats 302 vor äußerer Beschädigung verwendet werden.
  • Bei einigen Ausführungsformen haben die leitfähigen Verbindungselemente 314 ein Epoxid-Flussmittel (nicht dargestellt), das auf sie aufgebracht wird, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxidanteils der Epoxid-Flussmittels zurückbleibt, nachdem das zweite Package 300 an das erste Package 200 gebondet worden ist.
  • Bei einer Ausführungsform wird eine Unterfüllung 316 zwischen dem ersten Package 200 und dem zweiten Package 300 so hergestellt, dass sie die leitfähigen Verbindungselemente 314 umschließt. Die Unterfüllung 316 kann die mechanische Spannung verringern und die Verbindungsstellen schützen, die durch das Aufschmelzen der leitfähigen Verbindungselemente 314 entstehen. Die Unterfüllung 316 kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das erste Package 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das erste Package 200 befestigt wird. Bei Ausführungsformen, bei denen das Epoxid-Flussmittel aufgebracht wird, kann dieses als die Unterfüllung 316 fungieren.
  • 13B ist eine Detailansicht eines Bereichs 18 der leitfähigen Verbindungselemente 314 nach dem Befestigen der zweiten Packages 300 an den ersten Packages 200. Eine Teilmenge der leitfähigen Verbindungselemente 314 wird entlang einem Rand oder einer Ecke des integrierten Schaltkreis-Dies 126 in einer Top-Down-Ansicht platziert. Ähnlich wie bei den leitfähigen Verbindungselementen 162 können die leitfähigen Verbindungselemente 314, die entlang den Rändern und Ecken des integrierten Schaltkreis-Dies 126 platziert werden, einer höheren mechanischen Spannung ausgesetzt sein. Zum Beispiel können leitfähige Verbindungselemente 314 entlang den Rändern und den Ecken des integrierten Schaltkreis-Dies 126 einer um mehr als 200 % höheren Spannung als leitfähige Verbindungselemente 314 in der Mitte des integrierten Schaltkreis-Dies 126 ausgesetzt sein. Durch Verbessern der Haftung der Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 / dem Klebstoff 128 in vorhergehenden Schritten (z. B. bei den Oberflächenbehandlungsprozessen 122 und 124) kann die Gefahr verringert werden, dass sich die dielektrische Schicht 112 bei erhöhter Spannung von dem integrierten Schaltkreis-Die 126 ablöst. Somit können kostspieligere Schichtablösungs-Lösungskonzepte, wie etwa Umordnen der Positionen des integrierten Schaltkreis-Dies 126 oder der leitfähigen Verbindungselemente 314, vermieden werden. Dadurch können die integrierten Schaltkreis-Dies 126 gleichmäßiger in den resultierenden ersten Packages 200 verteilt werden, sodass sich das Verkapselungsmaterial 142 gleichmäßiger um die integrierten Schaltkreis-Dies 126 verteilen kann.
  • Die leitfähigen Verbindungselemente 314 entlang den Rändern und Ecken des integrierten Schaltkreis-Dies 126 können so hergestellt werden, dass sie die Ränder und Ecken des integrierten Schaltkreis-Dies 126 überlappen. Bei einer Ausführungsform wird ein leitfähiges Verbindungselement 314 in einem Randbereich in der Nähe eines Rands oder einer Ecke des integrierten Schaltkreis-Dies 126 angeordnet. Grenzen des Randbereichs befinden sich in einem Abstand D5 von dem Rand oder der Ecke des integrierten Schaltkreis-Dies 126. Der Abstand D5 kann gleich dem Abstand D2 sein. Bei einer Ausführungsform kann der Abstand D5 etwa 25 µm betragen. Der gesamte Randbereich kann von dem leitfähigen Verbindungselement 314 eingenommen werden. Eine erste Seite des leitfähigen Verbindungselements 314 ist mit einem Abstand D6 außerhalb des Randbereichs angeordnet, und eine zweite Seite des leitfähigen Verbindungselements 314 ist mit einem Abstand D7 außerhalb des Randbereichs angeordnet. Bei einer Ausführungsform können die Abstände D6 und D7 jeweils mindestens ein Viertel der Gesamtbreite des jeweiligen leitfähigen Verbindungselements 314 betragen. Mit anderen Worten, wenn die leitfähigen Verbindungselemente 314 eine Breite haben, so ist mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements 314 über dem integrierten Schaltkreis-Die 126 angeordnet, und mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements 314 ist über dem Verkapselungsmaterial 142 angeordnet.
  • 13C ist eine Top-Down-Ansicht, die einige Strukturelemente des Bauelements von 13A zeigt. In 13C sind der Klarheit der Erläuterung halber einige Strukturelemente oder Schichten weggelassen. Gezeigt ist eine Ecke des integrierten Schaltkreis-Dies 126, die mit dem Verkapselungsmaterial 142 verkapselt ist. Außerdem sind Teile der Metallisierungsstruktur 110 gezeigt, die das leitfähige Verbindungselement 314 verbinden. Die leitfähigen Verbindungselemente 314 sind mit Pads 110A und 110B in der Metallisierungsstruktur 110 verbunden. Einige der Pads 100B sind in dem Randbereich in der Nähe des Rands oder der Ecke des integrierten Schaltkreis-Dies 126 angeordnet (z. B. sind sie mit einem kleineren Abstand als dem Abstand D5 von dem Rand des integrierten Schaltkreis-Dies 126 angeordnet). Bei einigen Ausführungsformen ist eine erste Form des Pads 110A über dem integrierten Schaltkreis-Die 126 angeordnet, und eine zweite Form des Pads 110B ist über dem Verkapselungsmaterial 142 angeordnet. Bei anderen Ausführungsformen haben alle Pads die gleiche Form.
  • In 14 wird ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen durchgeführt, z. B. zwischen dem ersten Package-Bereich 100A und dem zweiten Package-Bereich 100B. Durch das Zersägen wird der erste Package-Bereich 100A von dem zweiten Package-Bereich 100B getrennt. Die resultierenden vereinzelten ersten Packages 200 und zweiten Packages 300 stammen aus dem ersten Package-Bereich 100A oder dem zweiten Package-Bereich 100B. Bei einigen Ausführungsformen wird der Vereinzelungsprozess durchgeführt, nachdem das zweite Package 300 an dem ersten Package 200 befestigt worden ist. Bei anderen Ausführungsformen (nicht dargestellt) wird der Vereinzelungsprozess durchgeführt, bevor das zweite Package 300 an dem ersten Package 200 befestigt wird, zum Beispiel nachdem das Trägersubstrat 102 abgelöst worden ist und die Öffnungen 166 erzeugt worden sind.
  • Dann wird das erste Package 200 unter Verwendung der leitfähigen Verbindungselemente 162 an ein Package-Substrat 400 montiert. Das Package-Substrat 400 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, bestehen. Alternativ können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Außerdem kann das Package-Substrat 400 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat 400 beruht bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere PCB-Materialien oder -Schichten. Aufbauschichten, wie etwa ABF, oder andere Schichtstoffe können ebenfalls für das Package-Substrat 400 verwendet werden.
  • Das Package-Substrat 400 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können zum Erfüllen der baulichen und Funktionsanforderungen an den Entwurf für die Package-Struktur 500 viele verschiedene Bauelemente verwendet werden, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Das Package-Substrat 400 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) sowie Bondpads 402 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu funktionellen Schaltungen verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem dielektrischen Material (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und sie können mit jedem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen weist das Package-Substrat 400 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 162 aufgeschmolzen, um das erste Package 200 an den Bondpads 402 zu befestigen. Die leitfähigen Verbindungselemente 162 verbinden das Package-Substrat 400, das Metallisierungsschichten aufweist, elektrisch und/oder physisch mit dem ersten Package 200. Bei einigen Ausführungsformen können passive Bauelemente, z. B. Bauelemente zur Oberflächenmontage (SMDs) (nicht dargestellt), an dem ersten Package 200 befestigt werden (z. B. an die Bondpads 303 gebondet werden), bevor sie auf das Package-Substrat 400 montiert werden. Bei diesen Ausführungsformen können die passiven Bauelemente an die gleiche Oberfläche des ersten Packages 200 wie die leitfähigen Verbindungselemente 162 gebondet werden.
  • Die leitfähigen Verbindungselemente 162 können ein Epoxid-Flussmittel (nicht dargestellt) haben, das auf sie aufgebracht wird, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxidanteils der Epoxid-Flussmittels zurückbleibt, nachdem das erste Package 200 an dem Package-Substrat 400 befestigt worden ist. Dieser verbliebene Epoxid-Anteil kann als eine Unterfüllung zum Reduzieren der Spannung und zum Schützen der Verbindungsstellen fungieren, die durch das Aufschmelzen der leitfähigen Verbindungselemente 162 entstehen. Bei einigen Ausführungsformen kann eine Unterfüllung (nicht dargestellt) zwischen dem ersten Package 200 und dem Package-Substrat 400 so hergestellt werden, dass sie die leitfähigen Verbindungselemente 162 umschließt. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das erste Package 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das erste Package 200 befestigt wird.
  • Ausführungsformen können Vorzüge erzielen. Durch Entfernen des Restmetalls 120 von der dielektrischen Schicht 112 kann die Haftung der Grenzfläche zwischen der dielektrischen Schicht 112 und dem Verkapselungsmaterial 142 / dem Klebstoff 128 verbessert werden. Dadurch können die leitfähigen Verbindungselemente 314 dichter an den Rändern und Ecken des integrierten Schaltkreis-Dies 126 ohne Schichtablösung hergestellt werden. Außerdem ist es durch Verbessern der Haftung der Grenzfläche weniger wahrscheinlich, dass das Verkapselungsmaterial 142 und der integrierte Schaltkreis-Die 126 Kräfte auf die vorderseitige Umverteilungsstruktur 144 ausüben. Dadurch können auch die leitfähigen Verbindungselemente 162 dichter an den Rändern und Ecken des integrierten Schaltkreis-Dies 126 ohne Schichtablösung hergestellt werden. Somit kann die Anzahl der Ein- und Ausgänge des resultierenden Bauelements erhöht werden.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Umverteilungsstruktur mit einer ersten dielektrischen Schicht; einen Die, der an eine erste Seite der ersten Umverteilungsstruktur angeklebt ist; ein Verkapselungsmaterial, das den Die seitlich verkapselt, wobei das Verkapselungsmaterial an die erste dielektrische Schicht mit ersten kovalenten Bindungen gebondet ist; eine Durchkontaktierung, die sich durch das Verkapselungsmaterial erstreckt; und erste leitfähige Verbindungselemente, die mit einer zweiten Seite der ersten Umverteilungsstruktur elektrisch verbunden sind, wobei eine Teilmenge der ersten leitfähigen Verbindungselemente eine Grenzfläche des Verkapselungsmaterials und des Dies überlappt.
  • Bei einigen Ausführungsformen der Vorrichtung umfasst das Verkapselungsmaterial eine Formmasse und ein Nucleophil. Bei einigen Ausführungsformen der Vorrichtung ist das Nucleophil Ethylenglycol, 2-Ethoxyethanol oder Ethanolaminhydrochlorid. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin einen Klebstoff auf, der den Die an die erste dielektrische Schicht anklebt, wobei der Klebstoff an die erste dielektrische Schicht mit zweiten kovalenten Bindungen gebondet wird. Bei einigen Ausführungsformen der Vorrichtung weist der Klebstoff ein Epoxid und das Nucleophil auf. Bei einigen Ausführungsformen der Vorrichtung hat jedes einzelne leitfähige Verbindungselement der Teilmenge der ersten leitfähigen Verbindungselemente eine Breite, wobei mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements über dem Die angeordnet ist und mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements über dem Verkapselungsmaterial angeordnet ist. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: eine zweite Umverteilungsstruktur, die mit der Durchkontaktierung und dem Die elektrisch verbunden ist, wobei das Verkapselungsmaterial zwischen der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur angeordnet ist; und zweite leitfähige Verbindungselemente, die mit der zweiten Umverteilungsstruktur elektrisch verbunden sind, wobei eine Teilmenge der zweiten leitfähigen Verbindungselemente die Grenzfläche des Verkapselungsmaterials und des Dies überlappt. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: ein Bauelement-Package, das mittels der ersten leitfähigen Verbindungselemente mit der ersten Umverteilungsstruktur verbunden ist; und ein Package-Substrat, das mittels der zweiten leitfähigen Verbindungselemente mit der zweiten Umverteilungsstruktur verbunden ist.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten dielektrischen Schicht über einer ersten Metallisierungsstruktur; Herstellen einer Durchkontaktierung, die sich durch die erste dielektrische Schicht erstreckt, wobei die Durchkontaktierung mit der ersten Metallisierungsstruktur elektrisch verbunden ist; Ankleben eines Dies an eine erste Oberfläche der ersten dielektrischen Schicht; Bonden eines Verkapselungsmaterials an die erste Oberfläche der ersten dielektrischen Schicht mit ersten kovalenten Bindungen, wobei das Verkapselungsmaterial den Die und die Durchkontaktierung seitlich verkapselt; Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial; und Herstellen einer zweiten Metallisierungsstruktur, die sich durch die zweite dielektrische Schicht erstreckt, wobei die zweite Metallisierungsstruktur mit dem Die und der Durchkontaktierung elektrisch verbunden wird.
  • Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen von ersten leitfähigen Verbindungselementen, die mit der ersten Metallisierungsstruktur elektrisch verbunden werden, wobei eine Teilmenge der ersten leitfähigen Verbindungselemente einen Rand oder eine Ecke des Dies überlappt; und Verbinden eines Bauelement-Packages mittels der ersten leitfähigen Verbindungselemente mit der ersten Metallisierungsstruktur. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen von zweiten leitfähigen Verbindungselementen, die mit der zweiten Metallisierungsstruktur elektrisch verbunden werden, wobei eine Teilmenge der zweiten leitfähigen Verbindungselemente den Rand oder die Ecke des Dies überlappt; und Verbinden eines Package-Substrats mittels der zweiten leitfähigen Verbindungselemente mit der zweiten Metallisierungsstruktur. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht, um freie Hydroxylgruppen auf der ersten Oberfläche der ersten dielektrischen Schicht zu erzeugen. Bei einigen Ausführungsformen des Verfahrens umfasst das Bonden des Verkapselungsmaterials an die erste Oberfläche der ersten dielektrischen Schicht Folgendes: Verteilen des Verkapselungsmaterials auf der ersten Oberfläche der ersten dielektrischen Schicht, wobei das Verkapselungsmaterial eine Formmasse und ein Nucleophil aufweist; und Härten des Verkapselungsmaterials, um die ersten kovalenten Bindungen zwischen den freien Hydroxylgruppen und dem Nucleophil zu erzeugen. Bei einigen Ausführungsformen des Verfahrens umfasst das Ankleben des Dies an die erste Oberfläche der ersten dielektrischen Schicht Folgendes: Verteilen eines Klebstoffs auf dem Die, wobei der Klebstoff ein Epoxid und ein Nucleophil aufweist; und Härten des Klebstoffs, um die freien Hydroxylgruppen mit dem Nucleophil zur Reaktion zu bringen und zweite kovalente Bindungen zu erzeugen. Bei einigen Ausführungsformen des Verfahrens umfasst das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht Folgendes: Durchführen eines ersten Oberflächenbehandlungsprozesses, um die erste Oberfläche der ersten dielektrischen Schicht gleichzeitig zu ätzen und zu hydroxylieren; und Durchführen eines zweiten Oberflächenbehandlungsprozesses, um Restmetall zu entfernen, das durch Ätzen der ersten Oberfläche der ersten dielektrischen Schicht freigelegt worden ist. Bei einigen Ausführungsformen des Verfahrens ist der erste Oberflächenbehandlungsprozess ein Plasma-Behandlungsprozess, und der zweite Oberflächenbehandlungsprozesses ist ein Nassätzprozess, wobei Vorläufer des Plasma-Behandlungsprozesses O2 und H2 umfassen.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Plattieren einer Durchkontaktierung durch eine erste dielektrische Schicht mit einer Seed-Schicht; Ätzen von freigelegten Teilen der Seed-Schicht, wobei Restmetall der Seed-Schicht nach dem Ätzen der Seed-Schicht zurückbleibt; Behandeln einer ersten Oberfläche der ersten dielektrischen Schicht, um die erste Oberfläche zu hydroxylieren und das Restmetall der Seed-Schicht von der ersten Oberfläche zu entfernen; Ankleben eines Dies an die hydroxylierte erste Oberfläche; Bonden eines Verkapselungsmaterials an die hydroxylierte erste Oberfläche mit ersten kovalenten Bindungen, wobei das Verkapselungsmaterial den Die und die Durchkontaktierung seitlich verkapselt; und Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial und dem Die.
  • Bei einigen Ausführungsformen des Verfahrens umfasst das Ankleben des Dies an die hydroxylierte erste Oberfläche das Bonden eines Klebstoffs an die hydroxylierte erste Oberfläche mit zweiten kovalenten Bindungen, wobei der Klebstoff den Die an die hydroxylierte erste Oberfläche anklebt. Bei einigen Ausführungsformen des Verfahrens umfasst das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht Folgendes: Durchführen eines ersten Oberflächenbehandlungsprozesses, um die erste Oberfläche der ersten dielektrischen Schicht zu hydroxylieren; und Durchführen eines zweiten Oberflächenbehandlungsprozesses, um das Restmetall der Seed-Schicht von der hydroxylierten ersten Oberfläche zu entfernen. Bei einigen Ausführungsformen des Verfahrens umfasst das Bonden des Verkapselungsmaterials an die hydroxylierte erste Oberfläche Folgendes: Verteilen des Verkapselungsmaterials auf der hydroxylierten ersten Oberfläche, wobei das Verkapselungsmaterial eine Formmasse und ein Nucleophil aufweist; und Härten des Verkapselungsmaterials, um die ersten kovalenten Bindungen zwischen der hydroxylierten ersten Oberfläche und dem Nucleophil zu erzeugen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einer ersten Umverteilungsstruktur, die eine erste dielektrische Schicht aufweist; einem Die, der an eine erste Seite der ersten Umverteilungsstruktur angebracht ist; einem Verkapselungsmaterial, das den Die seitlich verkapselt, wobei das Verkapselungsmaterial an die erste dielektrische Schicht mit ersten kovalenten Bindungen gebondet ist; einer Durchkontaktierung, die sich durch das Verkapselungsmaterial erstreckt; und ersten leitfähigen Verbindungselementen, die mit einer zweiten Seite der ersten Umverteilungsstruktur elektrisch verbunden sind, wobei eine Teilmenge der ersten leitfähigen Verbindungselemente eine Grenzfläche des Verkapselungsmaterials und des Dies überlappt.
  2. Vorrichtung nach Anspruch 1, wobei das Verkapselungsmaterial eine Formmasse und ein Nucleophil aufweist.
  3. Vorrichtung nach Anspruch 2, wobei das Nucleophil Ethylenglycol, 2-Ethoxyethanol oder Ethanolaminhydrochlorid ist.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin einen Klebstoff aufweist, der den Die an die erste dielektrische Schicht anklebt, wobei der Klebstoff an die erste dielektrische Schicht mit zweiten kovalenten Bindungen gebondet ist.
  5. Vorrichtung nach Anspruch 4, wobei der Klebstoff ein Epoxid und das Nucleophil aufweist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei jedes einzelne leitfähige Verbindungselement der Teilmenge der ersten leitfähigen Verbindungselemente eine Breite hat, wobei mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements über dem Die angeordnet ist und mindestens ein Viertel der Breite jedes einzelnen leitfähigen Verbindungselements über dem Verkapselungsmaterial angeordnet ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine zweite Umverteilungsstruktur, die mit der Durchkontaktierung und dem Die elektrisch verbunden ist, wobei das Verkapselungsmaterial zwischen der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur angeordnet ist; und zweite leitfähige Verbindungselemente, die mit der zweiten Umverteilungsstruktur elektrisch verbunden sind, wobei eine Teilmenge der zweiten leitfähigen Verbindungselemente die Grenzfläche des Verkapselungsmaterials und des Dies überlappt.
  8. Vorrichtung nach Anspruch 7, die weiterhin Folgendes aufweist: ein Bauelement-Package, das mittels der ersten leitfähigen Verbindungselemente mit der ersten Umverteilungsstruktur verbunden ist; und ein Package-Substrat, das mittels der zweiten leitfähigen Verbindungselemente mit der zweiten Umverteilungsstruktur verbunden ist.
  9. Verfahren mit den folgenden Schritten: Herstellen einer ersten dielektrischen Schicht über einer ersten Metallisierungsstruktur; Herstellen einer Durchkontaktierung, die sich durch die erste dielektrische Schicht erstreckt, wobei die Durchkontaktierung mit der ersten Metallisierungsstruktur elektrisch verbunden wird; Anbringen eines Dies an eine erste Oberfläche der ersten dielektrischen Schicht; Bonden eines Verkapselungsmaterials an die erste Oberfläche der ersten dielektrischen Schicht mit ersten kovalenten Bindungen, wobei das Verkapselungsmaterial den Die und die Durchkontaktierung seitlich verkapselt; Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial; und Herstellen einer zweiten Metallisierungsstruktur, die sich durch die zweite dielektrische Schicht erstreckt, wobei die zweite Metallisierungsstruktur mit dem Die und der Durchkontaktierung elektrisch verbunden wird.
  10. Verfahren nach Anspruch 9, das weiterhin Folgendes aufweist: Herstellen von ersten leitfähigen Verbindungselementen, die mit der ersten Metallisierungsstruktur elektrisch verbunden werden, wobei eine Teilmenge der ersten leitfähigen Verbindungselemente einen Rand oder eine Ecke des Dies überlappt; und Verbinden eines Bauelement-Packages mittels der ersten leitfähigen Verbindungselemente mit der ersten Metallisierungsstruktur.
  11. Verfahren nach Anspruch 10, das weiterhin Folgendes aufweist: Herstellen von zweiten leitfähigen Verbindungselementen, die mit der zweiten Metallisierungsstruktur elektrisch verbunden werden, wobei eine Teilmenge der zweiten leitfähigen Verbindungselemente den Rand oder die Ecke des Dies überlappt; und Verbinden eines Package-Substrats mittels der zweiten leitfähigen Verbindungselemente mit der zweiten Metallisierungsstruktur.
  12. Verfahren nach Anspruch 10 oder 11, das weiterhin das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht umfasst, um freie Hydroxylgruppen auf der ersten Oberfläche der ersten dielektrischen Schicht zu erzeugen.
  13. Verfahren nach Anspruch 12, wobei das Bonden des Verkapselungsmaterials an die erste Oberfläche der ersten dielektrischen Schicht Folgendes umfasst: Verteilen des Verkapselungsmaterials auf der ersten Oberfläche der ersten dielektrischen Schicht, wobei das Verkapselungsmaterial eine Formmasse und ein Nucleophil aufweist; und Härten des Verkapselungsmaterials, um die ersten kovalenten Bindungen zwischen den freien Hydroxylgruppen und dem Nucleophil zu erzeugen.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Anbringen des Dies an die erste Oberfläche der ersten dielektrischen Schicht Folgendes umfasst: Verteilen eines Klebstoffs auf dem Die, wobei der Klebstoff ein Epoxid und ein Nucleophil aufweist; und Härten des Klebstoffs, um die freien Hydroxylgruppen mit dem Nucleophil zur Reaktion zu bringen und zweite kovalente Bindungen zu erzeugen.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht Folgendes umfasst: Durchführen eines ersten Oberflächenbehandlungsprozesses, um die erste Oberfläche der ersten dielektrischen Schicht gleichzeitig zu ätzen und zu hydroxylieren; und Durchführen eines zweiten Oberflächenbehandlungsprozesses, um Restmetall zu entfernen, das durch Ätzen der ersten Oberfläche der ersten dielektrischen Schicht freigelegt worden ist.
  16. Verfahren nach Anspruch 15, wobei der erste Oberflächenbehandlungsprozess ein Plasma-Behandlungsprozess ist und der zweite Oberflächenbehandlungsprozesses ein Nassätzprozess ist, wobei Vorläufer des Plasma-Behandlungsprozesses O2 und H2 umfassen.
  17. Verfahren mit den folgenden Schritten: Plattieren einer Durchkontaktierung durch eine erste dielektrische Schicht mit einer Seed-Schicht; Ätzen von freigelegten Teilen der Seed-Schicht, wobei Restmetall der Seed-Schicht nach dem Ätzen der Seed-Schicht zurückbleibt; Behandeln einer ersten Oberfläche der ersten dielektrischen Schicht, um die erste Oberfläche zu hydroxylieren und das Restmetall der Seed-Schicht von der ersten Oberfläche zu entfernen; Anbringen eines Dies an die hydroxylierte erste Oberfläche; Bonden eines Verkapselungsmaterials an die hydroxylierte erste Oberfläche mit ersten kovalenten Bindungen, wobei das Verkapselungsmaterial den Die und die Durchkontaktierung seitlich verkapselt; und Herstellen einer zweiten dielektrischen Schicht über dem Verkapselungsmaterial und dem Die.
  18. Verfahren nach Anspruch 17, wobei das Anbringen des Dies an die hydroxylierte erste Oberfläche das Bonden eines Klebstoffs an die hydroxylierte erste Oberfläche mit zweiten kovalenten Bindungen umfasst, wobei der Klebstoff den Die an die hydroxylierte erste Oberfläche anklebt.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Behandeln der ersten Oberfläche der ersten dielektrischen Schicht Folgendes umfasst: Durchführen eines ersten Oberflächenbehandlungsprozesses, um die erste Oberfläche der ersten dielektrischen Schicht zu hydroxylieren; und Durchführen eines zweiten Oberflächenbehandlungsprozesses, um das Restmetall der Seed-Schicht von der hydroxylierten ersten Oberfläche zu entfernen.
  20. Verfahren nach Anspruch 17, 18 oder 19, wobei das Bonden des Verkapselungsmaterials an die hydroxylierte erste Oberfläche Folgendes umfasst: Verteilen des Verkapselungsmaterials auf der hydroxylierten ersten Oberfläche, wobei das Verkapselungsmaterial eine Formmasse und ein Nucleophil aufweist; und Härten des Verkapselungsmaterials, um die ersten kovalenten Bindungen zwischen der hydroxylierten ersten Oberfläche und dem Nucleophil zu erzeugen.
DE102019103729.8A 2018-06-29 2019-02-14 Halbleiter-package und verfahren Active DE102019103729B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692136P 2018-06-29 2018-06-29
US62/692,136 2018-06-29
US16/266,446 US11049805B2 (en) 2018-06-29 2019-02-04 Semiconductor package and method
US16/266,446 2019-02-04

Publications (2)

Publication Number Publication Date
DE102019103729A1 true DE102019103729A1 (de) 2020-01-02
DE102019103729B4 DE102019103729B4 (de) 2022-01-13

Family

ID=68886168

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019103729.8A Active DE102019103729B4 (de) 2018-06-29 2019-02-14 Halbleiter-package und verfahren

Country Status (5)

Country Link
US (3) US11049805B2 (de)
KR (1) KR102259707B1 (de)
CN (1) CN110660753B (de)
DE (1) DE102019103729B4 (de)
TW (1) TWI695438B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3940755A1 (de) * 2020-07-17 2022-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stapelung über strukturen zur spannungsreduzierung

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088057B2 (en) * 2019-05-10 2021-08-10 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US10879221B2 (en) * 2019-05-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure
US11521958B2 (en) * 2019-11-05 2022-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and reinforcing and encapsulating layers
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
TWI777467B (zh) * 2020-03-30 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11502072B2 (en) * 2020-04-16 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11264359B2 (en) 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
US11942417B2 (en) 2020-05-04 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor package and method
US11508633B2 (en) * 2020-05-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having taper-shaped conductive pillar and method of forming thereof
US11450581B2 (en) * 2020-08-26 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746954B2 (en) * 2002-07-02 2004-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of reworking tungsten particle contaminated semiconductor wafers
US8541532B2 (en) 2007-02-09 2013-09-24 Nippon Shokubai Co., Ltd. Silane compound, production method thereof, and resin composition containing silane compound
KR100906065B1 (ko) * 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
WO2011058999A1 (ja) 2009-11-13 2011-05-19 日立化成工業株式会社 フィルム状接着剤の製造方法、接着シート並びに半導体装置及びその製造方法
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
CN103094325B (zh) * 2011-11-02 2016-08-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
JP6153631B2 (ja) * 2013-02-25 2017-06-28 コリア インスティチュート オブ インダストリアル テクノロジー アルコキシシリル基を有するエポキシ化合物、その製造方法、それを含む組成物と硬化物及びその用途
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281297B2 (en) 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US10739673B2 (en) * 2014-06-20 2020-08-11 Taiwan Semiconductor Manufacturing Company Limited Preparing patterned neutral layers and structures prepared using the same
US9425178B2 (en) 2014-07-08 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. RDL-first packaging process
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9899248B2 (en) 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
CN108137786A (zh) 2015-08-19 2018-06-08 汉高知识产权控股有限责任公司 助熔底部填充组合物
DE102015121344B4 (de) 2015-12-08 2023-11-02 Infineon Technologies Austria Ag Halbleitervorrichtung und verfahren zu ihrer herstellung
JP6780259B2 (ja) 2016-02-22 2020-11-04 富士ゼロックス株式会社 ポリイミド前駆体組成物、及びポリイミド前駆体組成物の製造方法
US10090194B2 (en) 2016-03-18 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3940755A1 (de) * 2020-07-17 2022-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stapelung über strukturen zur spannungsreduzierung

Also Published As

Publication number Publication date
TW202002110A (zh) 2020-01-01
US20210327806A1 (en) 2021-10-21
CN110660753A (zh) 2020-01-07
US11508656B2 (en) 2022-11-22
US20200006220A1 (en) 2020-01-02
KR102259707B1 (ko) 2021-06-03
TWI695438B (zh) 2020-06-01
DE102019103729B4 (de) 2022-01-13
US11049805B2 (en) 2021-06-29
CN110660753B (zh) 2022-09-16
KR20200002591A (ko) 2020-01-08
US20230090895A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102019109690B4 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102015105855B4 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018130035B4 (de) Package und verfahren
DE102019117762A1 (de) Integriertes schaltungspackage und verfahren
DE102018121879B4 (de) Verfahren zur Herstellung eines Halbleiter-Package
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102018102086A1 (de) Halbleiter-packages und verfahren zu deren herstellung
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102017123326B4 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102019129840B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102018127314B4 (de) Integriertes Schaltkreis-Package und Verfahren
DE102023100773A1 (de) Integriertes schaltungs-package und verfahren
DE102017102534B4 (de) Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
DE102020116106B4 (de) Halbleitervorrichtungen und herstellungsverfahren
DE102021108156A1 (de) Halbleiter-package und verfahren zur bildung derselben
DE102018105052B4 (de) Halbleiter-Package und Verfahren
DE102018108924A1 (de) Halbleiter-Package und Verfahren
DE102017117952A1 (de) Packagestruktur und verfahren zu ihrer bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final