KR102259707B1 - 반도체 패키지 및 방법 - Google Patents

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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8301—Cleaning the layer connector, e.g. oxide removal step, desmearing
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

일 실시형태에 있어서, 디바이스는, 제1 유전체층을 포함하는 제1 재배선 구조와, 제1 재배선 구조의 제1 면에 점착된 다이와, 다이를 횡방향으로 밀봉하고, 제1 공유 결합으로 제1 유전체층에 결합되는 밀봉재와, 밀봉재를 통해 연장되는 쓰루 비아와, 제1 재배선 구조의 제2 면에 전기 접속되는 제1 전도성 커넥터를 포함하고, 제1 전도성 커넥터의 서브세트가 밀봉재와 다이의 계면과 중첩된다.

Description

반도체 패키지 및 방법{SEMICONDUCTOR PACKAGE AND METHOD}
<우선권 주장 및 교차 참조>
본 출원은 2018년 6월 29일에 출원한 미국 가출원 번호 제62/692,136호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상측에 적층되어 높은 수준의 집적도와 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 12는 일부 실시형태에 따른 디바이스 패키지를 형성하는 공정중의 중간 단계의 단면도를 도시한다.
도 13a 내지 도 14는 일부 실시형태에 따른 패키지 구조를 형성하는 공정중의 중간 단계의 단면도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 후면 재배선 구조의 최상부 유전체층은, 패키지가 그 후면 재배선 구조 상에 형성되기 전에, 여러 표면 처리 공정에 의해 세정된다. 표면 처리 공정은 최상부 유전체층에 매립된 잔여 금속량을 저감시킬 수도 있다. 잔여 금속은 예컨대, 최상부 유전체층 상에 형성된 시드층으로부터의 금속 잔존물일 수도 있다. 표면 처리 공정은 최상부 유전체층을 히드록실화(hydroxylate)할 수도 있다. 후속으로 형성된 몰딩 화합물은 히드록실화된 표면과 공유 결합(covalent bond)을 형성하는 친핵체(nucleophile)를 포함한다. 잔여 금속을 제거하고 몰딩 화합물과 공유 결합을 형성함으로써, 몰딩 화합물과 최상부 유전체층 사이의 계면의 강도가 상승할 수 있고, 이에 후속 형성되는 피처의 박리 방지를 도울 수 있다. 따라서, 피처는 기계적 변형이 더 큰 패키지의 영역에 형성될 수 있다.
도 1 내지 도 12는 일부 실시형태에 따른 제1 패키지(200)(도 12 참조)를 형성하는 공정중의 중간 단계의 단면도를 도시한다. 제1 패키지 영역(100A)과 제2 패키지 영역(100B)이 도시되며, 제1 패키지(200)가 각각의 패키지 영역에 형성된다. 제1 패키지(200)는 InFO(integrated fan-out) 패키지로도 칭해질 수 있다.
도 1에서, 캐리어 기판(102)이 제공되고, 박리층(release layer)(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 그래서 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다. 박리층(104)은 폴리머계 재료로 형성되어, 후속 단계에서 형성되는 상부 구조로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시형태에 있어서, 박리층(104)은 에폭시계 열박리성(epoxy-based thermal-release) 재료라서, 가열시 광열 변환(Light-to-Heat-Conversion, LTHC) 박리 코팅과 같이 그 접착성을 소실한다. 다른 실시형태에 있어서, 박리층(104)은 UV(ultra-violet) 글루라서, UV광에 노출될 때에 그 접착성을 소실한다. 박리층(104)은 액체처럼 분배되어 경화될 수도, 캐리어 기판(102) 상에 적층된 적층막일 수도, 또는 동류의 것일 수도 있다. 박리층(104)의 정상면은 평평할 수 있고, 고도의 동일 평면성(co-planarity)을 가질 수 있다.
도 2에서는, 후면 재배선 구조(106)가 박리층(104) 상에 형성된다. 도시하는 실시형태에서, 후면 재배선 구조(106)는 유전체층(108), 금속배선 패턴(110)(때때로 재배선층 또는 재배선 라인이라고도 함), 및 유전체층(112)을 포함한다.
유전체층(108)은 박리층(104) 상에 형성된다. 유전체층(108)의 바닥면은 박리층(104)의 정상면과 접촉할 수 있다. 일부 실시형태에 있어서, 유전체층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 다른 실시형태에서는, 유전체층(108)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass), 또는 동류로 형성된다. 유전체층(108)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이트, 그 동류 방식 또는 이들의 조합 등의 임의의 조건에 맞는 퇴적 공정에 의해 형성될 수 있다.
금속배선 패턴(110)은 유전체층(108) 상에 형성된다. 금속배선 패턴(110)을 형성하기 위한 일례로서, 시드층(도시 생략)이 유전체층(108) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 물리적 기상 증착(PVD) 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속배선 패턴(110)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속배선 패턴(110)을 형성한다.
유전체층(112)은 금속배선 패턴(110)과 유전체층(108) 상에 형성된다. 일부 실시형태에 있어서, 유전체층(112)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(112)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(112)은 스핀 코팅, 라미네이트, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 그런 다음 유전체층(112)은 금속배선 패턴(110)의 일부를 노출시키는 개구부(114)를 형성하도록 패터닝된다. 패터닝은, 유전체층(112)이 감광성 재료일 경우에는 유전체층(112)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 일부 실시형태에서, 유전체층(112)은 폴리이미드 등의 열팽창계수(CTE, coefficient of thermal expansion)가 높은 재료이다. 일부 실시형태에 있어서, 유전체층(112)은 약 45 ppm/℃ 내지 약 55 ppm/℃의 범위에 있는 CTE를 갖는다.
후면 재배선 구조(106)는 임의 개의 유전체층과 금속배선 패턴을 포함할 수도 있음이 이해되어야 한다. 금속배선 패턴(110) 및 유전체층(112)를 형성하는 공정을 반복함으로써 추가의 유전체층 및 금속배선 패턴이 형성될 수 있다. 금속배선 패턴은 전도성 라인과 전도성 비아를 포함할 수 있다. 하부 유전체층의 개구부에 금속배선 패턴의 전도성 재료 및 시드층을 형성함으로써 금속배선 패턴의 형성중에 전도성 비아가 형성될 수 있다. 이에 전도성 비아는 다양한 전도성 라인을 상호접속하고 전기적으로 결합시킬 수 있다.
도 3a에서는, 쓰루 비아(116)가 개구부(114)에 형성되며, 후면 재배선 구조(106)의 최상부 유전체(예컨대, 예시하는 실시형태에서는 유전체층(112))로부터 떨어져서 연장된다. 도 3b는 영역(10)의 상세도로서, 도 3a와 함께 설명된다. 쓰루 비아(116)를 형성하기 위한 일례로서, 시드층(116A)이 후면 재배선 구조(106) 위에, 예컨대 개구부(114)에 의해 노출되는, 유전체층(112), 및 금속배선 패턴(106)의 부분 상에 형성된다. 일부 실시형태에서는, 시드층(116A)이 금속층인데, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 특정 실시형태에 있어서, 시드층(116A)은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층(116A)은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층(116A) 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 시드층(116A)을 노출시키기 위해 패터닝이 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층(116A)의 노출부 상에 전도성 재료(116B)가 형성된다. 전도성 재료(116B)는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료(116B)는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 전도성 재료(116B)가 형성되지 않은 시드층(116A)의 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층(116A)의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층(116A)의 잔여 부분과 전도성 재료(116B)가 쓰루 비아(116)를 형성한다.
도 3c는 시드층(116A)의 노출부(도 3b 참조)가 제거된 후의 후면 재배선 구조(106)의 영역(12)의 상세도이다. 시드층(116A)이 티탄층과, 티탄층 위에 구리층을 포함하는 실시형태에서는, 시드층(116A)이 스퍼터링과 같은 PVD 공정에 의해 형성된다. PVD 공정은, 유전체층(112)의 상면의 거칠기를 증가시키고 유전체층(112)의 상면에 피트(118)를 형성하는 사전 에칭 단계를 포함할 수도 있다. 티탄층이 유전체층(112) 상에 스퍼티링될 때에, 일부 잔여 금속(120)(예컨대, 티탄)이 유전체층(112)에 주입될 수도 있다. 구체적으로, 잔여 금속(120)은 유전체층(112)의 거친 상면에 형성된 피트(118) 내에 갇힐 수도 있다.
도 4a에서, 후면 재배선 구조(106)의 최상부 유전체층(예컨대, 예시하는 실시형태에서는 유전체층(112))이 제1 표면 처리 공정(122)에 의해 세정된다. 일부 실시형태에, 제1 표면 처리 공정(122)은 매립된 잔여 금속(120)을 노출시키는, 유전체층(112)의 상면에 대한 에칭 공정을 포함하고, 유전체층(112)의 상면에 대한 히드록실화 공정을 더 포함한다. 예를 들어, 일부 실시형태에서, 제1 표면 처리 공정(122)은 플라즈마 처리 공정이다. 플라즈마 처리 공정은 처리된 표면 상에 히드록실기를 남기는 Ar, O2, N2, CF4, 또는 이들의 조합과 같은 전구체로 수행될 수 있다. 이 실시형태에서, 플라즈마 처리 공정은 약 25℃ 내지 약 100℃의 온도(예컨대, 약 70℃)에서 수행될 수 있고, 약 30초 내지 약 180초의 시간(예컨대, 약 180초 미만) 동안 수행될 수 있다. 일부 실시형태에서, 전구체는 약 0.1% 내지 약 10%의 농도와 같이, 소량의 H2를 포함할 수도 있다. H2를 포함하면, 유전체층(112)의 재료를 제거하는 플라즈마의 생성을 도울 수 있다. 일 실시형태에서는, 플라즈마 처리 공정의 전구체가 O2 및 H2를 포함한다. 이와 같이, 플라즈마 처리 공정은 건식 에칭과 표면 히드록실화의 조합으로서 간주될 수 있다. 플라즈마 처리 전구체의 일부 잔여물은 제1 표면 처리 공정(122) 후에 유전체층(112)의 상면 상에 남아 있을 수도 있다.
도 4b는 제1 표면 처리 공정(122) 후의 후면 재배선 구조(106)의 영역(12)의 상세도이다. 제1 표면 처리 공정(122) 후에, 유전체층(112)이 거리(D1)만큼 박막화되어, 유전체층(112)의 피트(118)에 갇힌 잔여 금속(120)은 제1 표면 처리 공정(122) 이전보다 더 노출되게 된다. 또한, 제1 표면 처리 공정(122) 후에, 유전체층(112)의 상면 상에 단글링 히드록실기(dangling hydroxyl group)가 형성된다.
도 5a에서, 후면 재배선 구조(106)의 최상부 유전체층(예컨대, 예시하는 실시형태에서는 유전체층(112))이 제2 표면 처리 공정(124)에 의해 세정된다. 일부 실시형태에서, 제2 표면 처리 공정(124)은 노출된 잔여 금속(120)을 제거한다. 일부 실시형태에서, 제2 표면 처리 공정(124)은 습식 에칭 등의 에칭 공정을 포함한다. 일 실시형태에서, 습식 에칭 공정의 에칭제는 플루오르화 수소산을 포함한다. 습식 에칭 공정은 유전체층(112)의 두께는 실질적으로 감소하지 않도록 잔여 금속(120)의 재료에 대해 선택적일 수 있다. 일부 실시형태에서, 제2 표면 처리 공정(124)은 잔여 금속(120)을 제거하는 플라즈마 에칭 공정이다. 플라즈마 처리 전구체의 일부 잔여물은 제2 표면 처리 공정(124) 후에 유전체층(112)의 상면 상에 남아 있을 수도 있다.
도 5b는 제2 표면 처리 공정(124) 후의 후면 재배선 구조(106)의 영역(12)의 상세도이다. 제2 표면 처리 공정(124) 후에, 유전체층(122)의 피트(118)에 갇힌 잔여 금속(120)은 제거되거나 적어도 양이 감소한다.
도 6에서, 집적 회로 다이(126)가 유전체층(112)에 접착제(128)로 점착된다. 집적 회로 다이(126)는 로직 다이(예, 중앙 처리 유닛, 마이크로컨트롤러 등), 메모리 다이(예, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이), 프론트 엔드 다이(예, 아날로그 프론트 엔드(AFE) 다이) 등등, 또는 이들의 조합일 수도 있다. 또한, 일부 실시형태에서는, 집적 회로 다이(126)가 서로 다른 사이즈(예, 상이한 높이 및/또는 표면적)일 수도 있고, 다른 실시형태에서는, 집적 회로 다이(126)가 동일한 사이즈(예, 동일한 높이 및/또는 표면적)일 수도 있다.
유전체층(112)에 점착되기 전에, 집적 회로 다이(126)는 그 집적 회로 다이(126)에 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수도 있다. 예를 들어, 집적 회로 다이(126) 각각은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(130) 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 레지스터 등의 디바이스는 반도체 기판(130) 내 및/또는 상에 형성될 수 있고, 집적 재료를 형성하기 위해, 예컨대 그 반도체 기판(130) 상에 있는 하나 이상의 유전체층 내의 금속배선 패턴에 의해 형성된 상호접속 구조(132)에 의해 상호접속될 수 있다.
집적 회로 다이(126)는 외부 접속이 이루어지는, 알루미늄 패드 등의 패드(134)를 더 포함한다. 패드(134)는 집적 회로 다이(126)의 각각의 활성면(active side)으로서 칭해질 수 있는 것 상에 있다. 패시베이션막(136)이 집적 회로 다이(126) 상에 그리고 패드(134)의 부분 상에 있다. 개구부가 패시베이션막(136)을 통과해 패드(134)까지 연장된다. 전도성 기둥부(예컨대, 구리 등의 금속을 포함함) 등의 다이 커넥터(138)가 패시베이션막(136) 내의 개구부를 통해 연장되고, 각각의 패드(134)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(138)는 예컨대 도금 등에 의해 형성될 수 있다. 다이 커넥터(138)는 집적 회로 다이(126)의 각각의 집적 회로를 전기적으로 결합한다.
패시베이션막(136) 및 다이 커넥터(138) 상 등의 집적 회로 다이(126)의 활성면 상에 유전체 재료(140)가 있다. 유전체 재료(140)는 다이 커넥터(138)를 측방향으로 밀봉하고, 유전체 재료(140)는 집적 회로 다이(126)와 함께 측방향의 동일 종단(coterminus)이다. 유전체 재료(140)는 PBO, 폴리이미드, BCB 등과 같은 폴리머와, 실리콘 질화물 등과 같은 질화물과, 실리콘 산화물 등과 같은 산화물, PSG, BSG, BPSG 등등, 또는 이들의 조합물일 수 있으며, 예컨대 스핀 코팅, 라미네이트, CVD 등에 의해 형성될 수 있다.
집적 회로 다이(126)의 후면 상에 있는 접착제(128)가 집적 회로 다이(126)를 유전체층(112) 등의 후면 재배선 구조(106)에 점착한다. 접착제(128)는 임의의 적절한 접착제, 에폭시, 다이 부착막(DAF, die attach film) 등일 수 있다. 일 실시형태에서는, 접착제(128)가 친핵성 첨가제를 포함한다. 친핵성 첨가제는 에틸렌 글리콜, 2-에톡시에탄올, 에탄올아민 히드로클로라이드 등과 같은 임의의 친핵체(nucleophile)일 수 있다. 일 실시형태에서, 접착제(128)는 친핵체를 갖는 에폭시이다. 접착제(128)는 집적 회로 다이(126)의 후면에 도포될 수도 있고 또는 캐리어 기판(102)의 표면에 도포될 수도 있다. 예를 들어, 접착제(128)는 집적 회로 다이(126)를 분리시키는 개별화(singulating) 전에 집적 회로 다이(126)의 후면에 도포될 수도 있다.
하나의 집적 회로 다이(126)가 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 각각에 점착되는 것으로서 도시되고 있지만, 더 많은 집적 회로 다이(126)가 각각의 패키지 영역에 점착될 수도 있음을 알아야 한다. 예를 들어, 복수의 집적 회로 다이(126)가 각각의 영역에 점착될 수도 있다. 또한, 집적 회로 다이(126)는 사이즈가 다를 수도 있다. 일부 실시형태에서, 집적 회로 다이(126)는 시스템 온 칩(SoC, system-on-chip) 디바이스 등의, 대형 풋프린트를 가진 다이일 수도 있다. 집적 회로 다이(126)가 대형 풋프린트를 갖는 실시형태에서는, 패키지 영역에서 쓰루 비아(16)에 이용할 수 있는 공간이 제한적일 수도 있다. 후면 재배선 구조(106)를 사용하면, 패키지 영역에서 쓰루 비아(116)에 이용할 수 있는 공간이 제한적일 때 상호접속 구성(interconnect arrangement)을 개선할 수 있다.
도 7a에서, 밀봉재(142)가 다양한 구성요소 상에 형성된다. 형성 후에, 밀봉재(142)가 측방향으로 쓰루 비아(116) 및 집적 회로 다이(126)를 밀봉한다. 밀봉재(142)는 몰딩 화합물, 에폭시 등일 수 있다. 밀봉재(142)는 유전체층(112)의 CTE와 유사한 CTE를 가질 수 있기 때문에, CTE 불일치를 저감시켜 휨을 줄일 수 있다. 일부 실시형태에 있어서, 밀봉재(142)는 약 10 ppm/℃ 내지 약 65 ppm/℃의 범위에 있는 CTE를 갖는다. 일 실시형태에서는, 밀봉재(142)가 친핵성 첨가제를 포함한다. 친핵성 첨가제는 에틸렌 글리콜, 2-에톡시에탄올, 에탄올아민 히드로클로라이드 등과 같은 임의의 친핵성 화합물일 수 있다. 친핵성 첨가제는 접착제(128) 내의 동일한 친핵성 첨가제일 수도 있다. 밀봉재(142)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 쓰루 비아(116) 및/또는 집적 회로 다이(126)가 매립되거나 덮일 수 있도록 캐리어 기판(102) 위에 형성될 수 있다. 그런 다음 밀봉재(142)는 경화된다.
도 7b는 밀봉재(142)가 경화된 후의 밀봉재(142)의 영역(14)의 상세도이다. 접착제(128)도 경화될 수 있다. 경화 후에, 밀봉재(142)와 접착제(128)의 친핵성 첨가제의 일부가 유전체층(112)의 상면 상에서 단글링 히드록실기와 반응하여 유전체층(112)과 밀봉재(142) 사이에 공유 결합을 형성한다. 구체적으로, 친핵성 첨가제의 산소 원자가 히드록실기를 분해함으로써, 친핵성 첨가제와 유전체층(112)의 물질 사이에 결합을 형성한다. 그러한 반응의 예가 도 7c에 도시되어 있다. 친핵성 첨가제의 일부는 공유 결합을 형성하지 못하고, 밀봉재(142)에 남아 있을 수도 있다. 그 결과, 유전체층(112)과 밀봉재(142) 사이의 계면의 접착력이 향상될 수 있다. 일 실시형태에서, 접착력은 공유 결합이 없는 계면에서 22%만큼 증가할 수 있고, 유전체층(112)과 밀봉재(142) 사이의 계면은 14.8 gf만큼 큰 힘을 지탱할 수도 있다. 접착제(128)와 유전체층(112) 사이의 계면의 접착력도 마찬가지로 향상될 수 있다. 유전체층(112)과 밀봉재(142)/접착제(128) 사이의 계면의 접착력을 향상시키면, 후속 처리 정지 시에 계면 박리 가능성을 감소시킬 수 있다. 일부 실시형태에 있어서, 공유 결합이 유전체층(112)의 상면 상에서 모든 단글링 히드록실기를 소비하지 않으며, 일부 미량의 히드록실기가 유전체층(112) 상에 또는 내에 남게 된다.
도 8에서, 밀봉재(142)에 대해 평탄화 공정이 수행되어 비아 쓰루(116)와 다이 커넥터(138)를 노출한다. 평탄화 공정은 유전체 재료(140)를 연삭할 수도 있다. 쓰루 비아(116), 다이 커넥터(138), 유전체 재료(140) 및 밀봉재(142)의 상단면들은 연삭 공정 후에 동일 평면이다. 평탄화 공정은 예컨대 화학적 기계 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시형태에서는, 예컨대 쓰루 비아(116)와 다이 커넥터(138)가 이미 노출되어 있다면 평탄화가 생략될 수도 있다.
도 9에 있어서, 전면 재배선 구조(144)가 쓰루 비아(116), 밀봉재(142), 및 집적 회로 다이(126) 위에 형성된다. 전면 재배선 구조(144)는 유전체층(146, 148, 150, 및 152) 및 금속배선 패턴(154, 156, 및 158)을 포함한다. 금속배선 패턴은 재배선층 또는 재배선 라인이라고도 칭해질 수 있다.
전면 재배선 구조(144)가 일례로서 도시되고 있다. 더 많거나 더 적은 유전체층 및 금속배선 패턴이 전면 재배선 구조(144)에 형성될 수도 있다. 더 적은 유전체층 및 금속배선 패턴이 형성된다면, 후술하는 단계 및 공정은 생략될 수도 있다. 더 많은 유전체층 및 금속배선 패턴이 형성된다면, 후술하는 단계 및 공정은 반복될 수 있다.
전면 재배선 구조(144)를 형성하기 위한 일례로서, 유전체층(146)이 밀봉재(142), 쓰루 비아(116), 및 다이 커넥터(138) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(146)은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료로 형성된다. 유전체층(146)은 스핀 코팅, 라미네이트, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 다음으로, 유전체층(146)이 패터닝된다. 패터닝은 쓰루 비아(116)와 다이 커넥터(138)의 일부를 노출시키는 개구부(도시 생략)를 형성한다. 패터닝은, 유전체층(146)이 감광성 재료일 경우에는 유전체층(146)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 유전체층(146)이 감광성 재료이면, 유전체층(146)은 노광 후에 현상될 수 있다.
그런 다음 금속배선 패턴(154)이 형성된다. 금속배선 패턴(154)은 유전체층(146)의 주표면 상에서 주표면을 따라 연장되는 전도성 라인을 포함한다. 금속배선 패턴(154)은, 유전체층(146)을 통해 연장되어 쓰루 비아(116) 및 집적 회로 다이(126)에 물리적으로 그리고 전기적으로 접속되는 전도성 비아를 더 포함한다. 금속배선 패턴(154)을 형성하는 일례로서, 시드층(도시 생략)이 유전체층(146) 위에 그리고 그 유전체층(146)을 통해 연장되는 개구부(136) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트(도시 생략)가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속배선 패턴(154)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 통과하는 개구부를 형성한다. 그 다음에, 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 전도성 재료 및 시드층의 하부의 조합이 금속배선 패턴(154)을 형성한다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트는 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거된다. 포토레지스트가 제거되면, 시드층의 노출부는, 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정에 의해 제거된다.
유전체층(148)은 유전체층(146)과 금속배선 패턴(154) 상에 형성된다. 유전체층(148)은 유전체층(146)과 유사한 방법으로 형성될 수 있고, 유전체층(146)과 동일한 재료로 형성될 수 있다.
그런 다음 금속배선 패턴(156)이 형성된다. 금속배선 패턴(156)은 유전체층(148)의 주표면 상에서 주표면을 따라 연장되는 전도성 라인을 포함한다. 금속배선 패턴(156)은, 유전체층(148)을 통해 연장되어 금속배선 패턴(154)에 물리적으로 그리고 전기적으로 접속되는 전도성 비아를 더 포함한다. 금속배선 패턴(156)은 금속배선 패턴(154)과 유사한 방법으로 형성될 수 있고, 금속배선 패턴(154)과 동일한 재료로 형성될 수 있다.
유전체층(150)은 유전체층(148)과 금속배선 패턴(156) 상에 형성된다. 유전체층(150)은 유전체층(146)과 유사한 방법으로 형성될 수 있고, 유전체층(146)과 동일한 재료로 형성될 수 있다.
그런 다음 금속배선 패턴(158)이 형성된다. 금속배선 패턴(158)은 유전체층(150)의 주표면 상에서 주표면을 따라 연장되는 전도성 라인을 포함한다. 금속배선 패턴(158)은, 유전체층(150)을 통해 연장되어 금속배선 패턴(156)에 물리적으로 그리고 전기적으로 접속되는 전도성 비아를 더 포함한다. 금속배선 패턴(158)은 금속배선 패턴(154)과 유사한 방법으로 형성될 수 있고, 금속배선 패턴(154)과 동일한 재료로 형성될 수 있다.
유전체층(152)은 유전체층(150)과 금속배선 패턴(158) 상에 형성된다. 유전체층(152)은 유전체층(146)과 유사한 방법으로 형성될 수 있고, 유전체층(146)과 동일한 재료로 형성될 수 있다.
도 10에서, UBM(160)이 유전체층(152) 상에 형성되어 유전체층(152)을 통해 연장된다. UBM(160)을 형성하기 위한 일례로서, 유전체층(152)은 금속배선 패턴(158)의 부분을 노출시키는 개구부(도시 생략)을 형성하도록 패터닝된다. 패터닝은, 유전체층(152)이 감광성 재료일 경우에는 유전체층(152)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 유전체층(152)이 감광성 재료이면, 유전체층(152)은 노광 후에 현상될 수 있다. UBM(160)을 위한 개구부는 금속배선 패턴(154, 156, 및 158)의 전도성 비아 부분을 위한 개구부보다 더 넓을 수 있다. 시드층(도시 생략)이 유전체층(152) 위에 그리고 개구부 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 UBM(160)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 UBM(160)를 형성한다. UBM(160)가 서로 다르게 형성되는 실시형태에서는 더 많은 포토레지스트 및 패터닝 단계가 이용될 수 있다.
도 11a에서, 전도성 커넥터(162)가 UBM 상에 형성된다. 전도성 커넥터(162)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 기둥부(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 기술로 형성된 범프 등일 수 있다. 전도성 커넥터(162)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(162)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 흔하게 사용되는 방법을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시형태에 있어서, 전도성 커넥터(162)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥부(예컨대, 구리 기둥부)를 포함한다. 금속 기둥부는 솔더 프리일 수도 있고 실질적으로 수직 측벽을 갖는다. 일부 실시형태에서는, 금속 캡층(도시 생략)이 금속 기둥부의 상단부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 11b는 전도성 커넥터(162)가 형성된 후의, 집적 회로 다이(126)와 전면 재배선 구조(144)를 도시하는 도 11a의 영역(16)의 상세도이다. 평면도로 볼 때, 전도성 커넥터(162)의 서브세트가 집적 회로 다이(126)의 모서리 또는 코너를 따라 배치된다. 집적 회로 다이(126)의 모서리는 집적 회로 다이(126)와 밀봉재(142)의 계면에 의해 규정된다. 집적 회로 다이(126)의 모서리 또는 코너는 통상 기계적 변형을 더 많이 받게 된다. 예를 들어, 집적 회로 다이(126)의 모서리 및 코너를 따르는 전도성 커넥터(162)는 집적 회로 다이(126)의 중심에 있는 전도성 커넥터(162)보다 변형을 최대 10% 이상 더 받을 수 있다. UBM(160)도 마찬가지로 변형을 많이 받게 된다. 이전의 단계에서 유전체층(112)과 밀봉재(142)/접착제(128) 사이의 계면의 접착력을 높임으로써(예컨대, 표면 처리 공정(122 및 124)에 의해), 밀봉재(142)와 집적 회로 다이(126)가 전면 재배선 구조(144)에 힘을 행사할 가능성이 적어진다. 이에, 변형을 많이 받게 되는 경우에 전면 재배선 구조(144)로부터 UBM(160)이 박리될 가능성은 줄어들 수 있다. 이에, 집적 회로 다이(126) 또는 전도성 커넥터(162)의 위치를 재배열하는 등의, 비용이 더 드는 박리 솔루션을 피할 수 있다. 이에, 집적 회로 다이(126)가 최종 제1 패키지(200)에 보다 균일하게 분배될 수 있어, 밀봉재(142)가 집적 회로 다이(126) 주위에 더욱 균일하게 분배될 수 있다.
집적 회로 다이(126)의 모서리 및 코너를 따르는 전도성 커넥터(162)는 집적 회로 다이(126)의 모서리 및 코너와 중첩되어 형성될 수 있다. 일 실시형태에서는, 전도성 커넥터(162)가 집적 회로 다이(126)의 모서리 또는 코너 부근의 마진 영역에 배치된다. 마진 영역의 경계는 집적 회로 다이(126)의 모서리 또는 코너로부터 거리(D2)만큼 떨어져 배치된다. 일 실시형태에 있어서, 거리(D2)는 약 25 ㎛일 수도 있다. 마진 영역 전체가 전도성 커넥터(162)에 의해 점유될 수도 있다. 전도성 커넥터(162)의 제1 측면은 마진 영역의 외측에 거리(D3)로 배치되고, 전도성 커넥터(162)의 제2 측면은 마진 영역 외측에 거리(D4)로 배치된다. 일 실시형태에서, 거리(D3 및 D4)는 각각 각각의 전도성 커넥터(162)의 전체 폭의 적어도 1/4일 수 있다. 다시 말해, 전도성 커넥터(162)가 소정의 폭을 가질 때, 각각의 도전성 커넥터(162)의 폭의 적어도 1/4이 집적 회로 다이(126) 위에 배치되고, 각각의 전도성 커넥터(126)의 폭의 적어도 1/4이 밀봉재(142) 위에 배치된다. 집적 회로 다이(126)의 모서리 및 코너를 따라 전도성 커넥터(162)를 형성함으로써, 전도성 커넥터(162)의 수가 증가할 수 있고, 이에 최종 제1 패키지(200)의 입출력장치(I/O)의 수를 늘릴 수 있다.
도 12에서, 후면 재배선 구조(106), 예컨대 유전체층(108)으로부터 캐리어 기판(102)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩(de-bonding)이 행해진다. (예컨대, 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)에서의) 디본딩 후에 남아 있는 피처들이 제1 패키지(200)를 형성한다. 일부 실시형태에 따르면, 디본딩은, 박리층(104)이 광 열에 의해 분해되어 캐리어 기판(102)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 박리층(104)에 투사하는 것을 포함한다. 그런 다음 구조가 뒤집혀서 테이프(164) 상에 배치된다. 또한, 개구부(166)가 유전체층(108)을 통해 형성되어 금속배선 패턴(110)의 일부를 노출시킨다. 개구부(166)는 예컨대 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 13a 내지 도 14는 일부 실시형태에 따른 제1 패키지 구조(500)(도 14 참조)를 형성하는 공정중의 중간 단계의 단면도를 도시한다. 패키지 구조(500)는 PoP(package-on-package) 구조로 칭해질 수도 있다.
도 13a에서, 제2 패키지(300)가 제1 패키지(200) 각각에 부착된다. 제2 패키지(300)는 기판(302) 및 그 기판(302)에 결합된 하나 이상의 스택 다이(stacked die)(308)(308A 및 308B)를 포함한다. 단일 스택의 다이(308)(308A 및 308B)가 도시되지만, 다른 실시형태에서는, 복수의 스택 다이(308)(각각 하나 이상의 스택 다이를 가짐)가 기판(302)의 동일한 표면에 나란히 배치될 수도 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 일부 실시형태에서는, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판(302)은 SOI(semiconductor-on-insulator) 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판(302)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트 등의 빌드업 필름이 기판(302)에 사용될 수도 있다.
기판(302)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스는 제2 패키지(300)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(302)은 금속배선층(도시 생략) 및 쓰루 비아(306)도 포함할 수 있다. 금속배선층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 접속하여 기능 회로를 형성하도록 설계된다. 금속배선층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판(302)에 실질적으로 능동 및 수동 디바이스가 없다.
기판(302)은 스택 다이(308)에 결합하기 위해 기판(202)의 제1 면 상에 본드 패드(303)를 가질 수 있고, 전도성 커넥터(314)에 결합하기 위해 기판(302)의 제2 면 상에 본드 패드(304)를 가질 수 있으며, 제2 면은 기판(302)의 제1 면의 반대편에 있다. 일부 실시형태에 있어서, 본드 패드(303 및 304)는 기판(302)의 제1 및 제2 면 상에서 유전체층(도시 생략)에 오목부(도시 생략)를 형성함으로써 형성된다. 오목부는 본드 패드(303 및 304)가 유전체층에 매립되도록 형성될 수 있다. 다른 실시형태에서는, 본드 패드(303 및 304)가 유전체층 상에 형성될 수도 있기 때문에 오목부를 생략한다. 일부 실시형태에 있어서, 본드 패드(303 및 304)는 구리, 티탄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조된 얇은 시드층(도시 생략)을 포함한다. 본드 패드(303 및 304)의 전도성 재료가 얇은 시드층 위에 퇴적될 수 있다. 전도성 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD(atomic layer deposition), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시형태에 있어서, 본드 패드(303 및 304)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일 실시형태에 있어서, 본드 패드(303 및 304)는 티탄층, 구리층, 및 니켈층 등의 전도성 재료의 3개 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티탄/티탄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의, 다수의 적절한 재료 및 층의 배열이 본드 패드(303 및 304)의 형성에 사용될 수도 있다. 본드 패드(303 및 304)에 사용될 수 있는 임의의 적절한 재료 또는 층은 본원의 범위 내에 포함되는 것이 전적으로 의도된다. 일부 실시형태에 있어서, 전도성 비아(306)는 기판(302)을 통해 연장되고 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 결합한다.
도시하는 실시형태에서는, 스택 다이(308)가 와이어 본드(310)에 의해 기판(302)에 결합되지만, 전도성 범프와 같은 다른 접속부가 사용될 수도 있다. 일 실시형태에서는, 스택 다이(308)가 스택 메모리 다이이다. 예를 들어, 스택 다이(308)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 동류의 메모리 모듈 등의 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
스택 다이(308)와 와이어 본드(310)는 몰딩 재료(312)로 밀봉될 수 있다. 몰딩 재료(312)는 예컨대 압축 몰딩을 사용하여 스택 다이(308) 및 와이어 본드(310) 상에 몰딩될 수 있다. 일부 실시형태에 있어서, 몰딩 재료(312)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 재료 등, 또는 이들의 조합이다. 몰딩 재료(312)를 경화시키기 위해 경화 공정이 수행될 수 있으며, 경화 공정은 열경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시형태에 있어서, 스택 다이(308)와 와이어 본드(210)는 몰딩 재료(312) 내에 매립되고, 몰딩 재료(312)의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(312)의 과량 부분을 제거하고 제2 패키지(300)에 대해 실질적으로 평면의 표면을 제공한다.
제2 패키지(300)가 형성된 후에, 제2 패키지(300)는 전도성 커넥터(314), 본드 패드(304), 및 금속배선 패턴(110)에 의해 제1 패키지(200)에 기계적으로 그리고 전기적으로 결합된다. 일부 실시형태에 있어서, 스택 다이(308)는 와이어 본드(310), 본드 패드(303 및 304), 전도성 비아(306), 전도성 커넥터(314), 및 쓰루 비아(116)를 통해 집적 회로 다이(126)에 결합될 수 있다.
일부 실시형태에 있어서, 솔더 레지스트(도시 생략)도 스택 다이(308)의 반대편에 있는 기판(302)의 면 상에 형성된다. 전도성 커넥터(314)는 기판(302) 내의 전도성 피처(예컨대, 본드 패드(304))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구부에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(302)의 영역을 보호하는데 사용될 수 있다.
일부 실시형태에 있어서, 전도성 커넥터(314)는 리플로우되기 전에 형성된 에폭시 플럭스(도시 생략)를 가질 수 있으며, 전도성 커넥터는 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우된다.
일부 실시형태에서는, 언더필(316)이 제1 패키지(200)와 제2 패키지(300) 사이에 형성되어 전도성 커넥터(314)를 둘러싼다. 언더필(316)은 응력을 저감시키고 전도성 커넥터(314)의 리플로우에 의해 형성된 접합부(joint)를 보호할 수 있다. 언더필(316)은 제1 패키지(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시형태에서는, 그 에폭시 플럭스가 언더필(316)로서 역할할 수도 있다.
도 13b는 제2 패키지(300)가 제1 패키지(200)에 부착된 후의 전도성 커넥터(314)의 영역(18)의 상세도이다. 평면도로 볼 때, 전도성 커넥터(314)의 서브세트가 집적 회로 다이(126)의 모서리 또는 코너를 따라 배치된다. 전도성 커넥터(162)와 마찬가지로, 집적 회로 다이(126)의 모서리 및 코너를 따라 배치되는 전도성 커넥터(314)는 변형을 많이 받을 수 있다. 예를 들어, 집적 회로 다이(126)의 모서리 및 코너를 따르는 전도성 커넥터(314)는 집적 회로 다이(126)의 중심에 있는 전도성 커넥터(314)보다 변형을 200% 이상 더 받을 수 있다. 이전의 단계에서 유전체층(112)과 밀봉재(142)/접착제(128) 사이의 계면의 접착력을 높임으로써, 변형을 많이 받게 되는 상태에서 유전체층(112)이 집적 회로 다이(126)로부터 박리될 가능성이 감소할 수 있다. 이에, 집적 회로 다이(126) 또는 전도성 커넥터(314)의 위치를 재배열하는 등의, 비용이 더 드는 박리 솔루션을 피할 수 있다. 이에, 집적 회로 다이(126)가 최종 제1 패키지(200)에 보다 균일하게 분배될 수 있어, 밀봉재(142)가 집적 회로 다이(126) 주위에 더욱 균일하게 분배될 수 있다.
집적 회로 다이(126)의 모서리 및 코너를 따르는 전도성 커넥터(314)는 집적 회로 다이(126)의 모서리 및 코너와 중첩되어 형성될 수 있다. 일 실시형태에서는, 전도성 커넥터(314)가 집적 회로 다이(126)의 모서리 또는 코너 부근의 마진 영역에 배치된다. 마진 영역의 경계는 집적 회로 다이(126)의 모서리 또는 코너로부터 거리(D5)만큼 떨어져 배치된다. 거리(D5)는 거리(D2)와 같을 수 있다. 일 실시형태에 있어서, 거리(D5)는 약 25 ㎛일 수도 있다. 마진 영역 전체가 전도성 커넥터(314)에 의해 점유될 수도 있다. 전도성 커넥터(314)의 제1 측면은 마진 영역의 외측에 거리(D6)로 배치되고, 전도성 커넥터(314)의 제2 측면은 마진 영역 외측에 거리(D7)로 배치된다. 일 실시형태에서, 거리(D6 및 D7)는 각각 각각의 전도성 커넥터(314)의 전체 폭의 적어도 1/4일 수 있다. 다시 말해, 전도성 커넥터(314)가 소정의 폭을 가질 때, 각각의 도전성 커넥터(314)의 폭의 적어도 1/4이 집적 회로 다이(126) 위에 배치되고, 각각의 전도성 커넥터(314)의 폭의 적어도 1/4이 밀봉재(142) 위에 배치된다.
도 13c는 도 13a의 디바이스의 일부 피처를 보여주는 평면도이다. 도 13c에서는 일부 피처 또는 층이 편의상 생략되어 있다. 집적 회로 다이(126)의 코너가 도시되며, 밀봉재(142)로 밀봉되어 있다. 전도성 커넥터(314)가 결합시키는 금속배선 패턴(110)의 일부가 도시된다. 전도성 커넥터(314)는 금속배선 패턴(110) 내의 패드(110A 및 110B)에 결합된다. 패드(110B)의 일부는 집적 회로 다이(126)의 모서리 또는 코너 부근의 마진 영역에 배치되어 있다(예컨대, 집적 회로 다이(126)의 모서리로부터 거리(D5) 미만으로 배치되어 있다). 일부 실시형태에서, 제1 형상의 패드(110A)가 집적 회로 다이(126) 위에 배치되고, 제2 형상의 패드(110B)가 밀봉재(142) 위에 배치된다. 다른 실시형태에서는, 패드 전체가 동일한 형상을 갖는다.
도 14에서는, 스크라이브 라인 영역을 따라, 예컨대 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이에서 소잉함으로써 개별화 공정(singulation process)이 행해진다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 개별화한다. 그렇게 개별화된 제1 및 제2 패키지(200 및 300)는 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 유래한 것이다. 일부 실시형태에 있어서, 개별화 공정은 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 수행된다. 다른 실시형태(도시 생략)에 있어서, 개별화 공정은 캐리어 기판(102)이 디본딩되고 개구부(166)가 형성된 후와 같이, 제2 패키지(300)가 제1 패키지(200)에 부착되기 전에 수행된다.
그런 다음, 제1 패키지(200)는 전도성 커넥터(162)를 사용하여 패키지 기판(400)에 탑재된다. 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 패키지 기판(400)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안의 실시형태에서는, 패키지 기판(400)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 패키지 기판(400)에 사용될 수도 있다.
패키지 기판(400)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 패키지 구조(500)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
패키지 기판(400)은 금속배선층과 비아(도시 생략) 그리고 금속배선층과 비아 위의 본드 패드(402)를 포함할 수도 있다. 금속배선층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 접속하여 기능 회로를 형성하도록 설계된다. 금속배선층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 패키지 기판(400)에 실질적으로 능동 및 수동 디바이스가 없다.
일부 실시형태에서는, 전도성 커넥터(162)가 리플로우되어 제1 패키지(200)를 본드 패드(402)에 부착한다. 전도성 커넥터(162)는 패키지 기판(400) 내의 금속배선층을 포함해, 패키지 기판(400)을 제1 패키지(200)에 전기적으로 그리고/또는 물리적으로 결합한다. 일부 실시형태에 있어서, 수동 디바이스(예컨대, 표면 실장 디바이스(SMD), 도시 생략)는 패키지 기판(400) 상에 탑재하기 전에, 제1 패키지(200)에 부착될 수 있다(예컨대, 본드 패드(402)에 결합될 수 있다). 이 실시형태에서는, 수동 디바이스가 제1 패키지(200)의, 전도성 커넥터(162)와 동일한 표면에 결합될 수 있다.
전도성 커넥터(162)는 리플로우되기 전에 형성된 에폭시 플럭스(도시 생략)를 가질 수 있으며, 전도성 커넥터는 제1 패키지(200)가 패키지 기판(400)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우된다. 이 잔여 에폭시 부분은 응력을 줄이고 전도성 커넥터(162)의 리플로우에 의해 형성된 접합부를 보호하기 위한 언더필(underfill)로서 역할할 수 있다. 일부 실시형태에서는, 언더필(도시 생략)이 제1 패키지(200)와 제2 패키지(400) 사이에 형성되어 전도성 커넥터(162)를 둘러쌀 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제1 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 유전체층(112)으로부터 잔여 금속(120)을 제거하면 유전체층(112)과 밀봉재(142)/접착제(128) 사이의 계면의 접착력을 높일 수 있다. 이에, 박리 없이 전도성 커넥터(314)가 집적 회로 다이(126)의 모서리 및 코너에 더 밀접하게 형성될 수 있다. 또한, 계면의 접착력을 높임으로써, 밀봉재(142)와 집적 회로 다이(126)가 전면 재배선 구조(144)에 힘을 행상할 가능성이 적다. 이에, 또한 박리 없이 전도성 커넥터(162)가 집적 회로 다이(126)의 모서리 및 코너에 더 밀접하게 형성될 수 있다. 따라서, 최종 디바이스의 I/O 수가 증가할 수 있다.
일 실시형태에 있어서, 디바이스는, 제1 유전체층을 포함하는 제1 재배선 구조와, 제1 재배선 구조의 제1 면에 점착된 다이와, 다이를 횡방향으로 밀봉하고, 제1 공유 결합으로 제1 유전체층에 결합되는 밀봉재와, 밀봉재를 통해 연장되는 쓰루 비아와, 제1 재배선 구조의 제2 면에 전기 접속되는 제1 전도성 커넥터를 포함하고, 제1 전도성 커넥터의 서브세트가 밀봉재와 다이의 계면과 중첩된다.
디바이스의 일부 실시형태에 있어서, 밀봉재는 몰딩 화합물과 친핵체(nucleophile)를 포함한다. 디바이스의 일부 실시형태에 있어서, 친핵체는 에틸렌 글리콜, 2-에톡시에탄올, 또는 에탄올아민 히드로클로라이드이다. 일부 실시형태에서, 디바이스는 제1 유전체층에 다이를 점착하는 접착제를 더 포함하고, 접착제는 제2 공유 결합으로 제1 유전체층에 결합된다. 디바이스의 일부 실시형태에 있어서, 접착제는 에폭시와 친핵체를 포함한다. 디바이스의 일부 실시형태에서, 제1 전도성 커넥터의 서브세트의 각각의 전도성 커넥터는 폭을 갖고, 각각의 전도성 커넥터의 폭의 적어도 1/4는 다이 위에 배치되며, 각각의 전도성 커넥터의 폭의 적어도 1/4는 밀봉재 위에 배치된다. 일부 실시형태에 있어서, 디바이스는, 쓰루 비아와 다이에 전기 접속되는 제2 재배선 구조로서, 밀봉재가 제1 재배선 구조와 제2 재배선 구조 사이에 배치되는 것인 제2 재배선 구조와, 제2 재배선 구조에 전기 접속되는 제2 전도성 커넥터를 더 포함하고, 제2 전도성 커넥터의 서브세트가 밀봉재와 다이의 계면과 중첩된다. 일부 실시형태에서, 디바이스는 제1 전도성 커넥터에 의해 제1 재배선 구조에 접속되는 디바이스 패키지와, 제2 전도성 커넥터에 의해 제2 재배선 구조에 접속되는 패키지 구조를 더 포함한다.
일 실시형태에 있어서, 방법은 제1 금속배선 패턴 위에 제1 유전체층을 형성하는 단계와, 제1 유전체층을 통해 연장되며 제1 금속배선 패턴에 전기 접속되는 쓰루 비아를 형성하는 단계와, 제1 유전체층의 제1 표면에 다이를 점착하는 단계와, 다이와 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 제1 공유 결합으로 제1 유전체층의 제1 표면에 결합하는 단계와, 밀봉재 위에 제2 유전체층을 형성하는 단계와, 제2 유전체층을 통해 연장되며 다이와 쓰루 비아에 전기 접속되는 제2 금속배선 패턴을 형성하는 단계를 포함한다.
일부 실시형태에서, 방법은 제1 금속배선 패턴에 전기 접속되는 제1 전도성 커넥터를 형성하는 단계로서, 제1 전도성 커넥터의 서브세트가 다이의 모서리 또는 코너와 중첩되는 것인 상기 단계와, 제1 전도성 커넥터에 의해 디바이스 패키지를 제1 금속배선 패턴에 접속하는 단계를 더 포함한다. 일부 실시형태에서, 방법은 제2 금속배선 패턴에 전기 접속되는 제2 전도성 커넥터를 형성하는 단계로서, 제2 전도성 커넥터의 서브세트가 다이의 모서리 또는 코너와 중첩되는 것인 상기 단계와, 제2 전도성 커넥터에 의해 패키지 기판을 제2 금속배선 패턴에 접속하는 단계를 더 포함한다. 일부 실시형태에 있어서, 방법은 제1 유전체층의 제1 표면 상에 단글링 히드록실기를 형성하도록 제1 유전체층의 제1 표면을 처리하는 단계를 더 포함한다. 방법의 일부 실시형태에 있어서, 밀봉재를 제1 유전체층의 제1 표면에 결합하는 단계는, 몰딩 화합물과 친핵체를 포함하는 밀봉재를 제1 유전체층의 제1 표면 상에 분배하는 단계와, 밀봉재를 경화시켜 단글링 히드록실기와 친핵체 사이에 제1 공유 결합을 형성하는 단계를 포함한다. 방법의 일부 실시형태에서, 제1 유전체층의 제1 표면에 다이를 점착하는 단계는, 에폭시와 친핵체를 포함하는 접착제를 다이 상에 분배하는 단계와, 접착제를 경화시켜 단글링 히드록실기와 친핵체를 반응시키고 제2 공유 결합을 형성하는 단계를 포함한다. 방법의 일부 실시형태에 있어서, 제1 유전체층의 제1 표면을 처리하는 단계는, 제1 유전체층의 제1 표면을 동시에 에칭 및 히드록실화하는 제1 표면 처리 공정을 수행하는 단계와, 제1 유전체층의 제1 표면을 에칭함으로써 노출된 잔여 금속을 제거하는 제2 표면 처리 공정을 수행하는 단계를 포함한다. 방법의 일부 실시형태에서, 제1 표면 처리 공정은 플라즈마 처리 공정이고, 제2 표면 처리 공정은 습식 에칭 공정이며, 플라즈마 처리 공정의 전구체는 O2 및 H2를 포함한다.
일 실시형태에 있어서, 방법은 제1 유전체층을 관통하는 쓰루 비아를 시드층으로 도금하는 단계와, 시드층의 노출된 부분을 에칭하는 단계로서, 시드층의 잔여 금속은 시드층의 에칭 후에 남아 있는 것인 상기 단계와, 제1 유전체층의 제1 표면을 히드록실화하고 제1 표면으로부터 시드층의 잔여 금속을 제거하도록 제1 유전체층의 제1 표면을 처리하는 단계와, 히드록실화된 제1 표면에 다이를 점착하는 단계와, 다이와 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 히드록실화된 제1 표면에 제1 공유 결합으로 결합하는 단계와, 밀봉재와 다이 위에 제2 유전체층을 형성하는 단계를 포함한다.
방법의 일부 실시형태에서, 히드록실화된 제1 표면에 다이를 점착하는 단계는 접착제를 히드록실화된 제1 표면에 제2 공유 결합으로 결합하는 단계를 포함하고, 접착제는 히드록실화된 제1 표면에 다이를 점착한다. 방법의 일부 실시형태에 있어서, 제1 유전체층의 제1 표면을 처리하는 단계는, 제1 유전체층의 제1 표면을 히드록실화하는 제1 표면 처리 공정을 수행하는 단계와, 히드록실화된 제1 표면으로부터 시드층의 잔여 금속을 제거하는 제2 표면 처리 공정을 수행하는 단계를 포함한다. 방법의 일부 실시형태에 있어서, 밀봉재를 히드록실화된 제1 표면에 결합하는 단계는, 몰딩 화합물과 친핵체를 포함하는 밀봉재를 히드록실화된 제1 표면 상에 분배하는 단계와, 밀봉재를 경화시켜 히드록실화된 제1 표면과 친핵체 사이에 제1 공유 결합을 형성하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 디바이스에 있어서,
제1 유전체층을 포함하는 제1 재배선 구조와,
상기 제1 재배선 구조의 제1 면에 점착된 다이와,
상기 다이를 횡방향으로 밀봉하고, 제1 공유 결합(covalent bond)으로 상기 제1 유전체층에 결합되는 밀봉재와,
상기 밀봉재를 통해 연장되는 쓰루 비아와,
상기 제1 재배선 구조의 제2 면에 전기 접속되는 제1 전도성 커넥터를 포함하고, 상기 제1 전도성 커넥터의 서브세트가 상기 밀봉재와 상기 다이의 계면과 중첩되는 것인 디바이스.
2. 제1항에 있어서, 상기 밀봉재는 몰딩 화합물과 친핵체(nucleophile)를 포함하는 것인 디바이스.
3. 제2항에 있어서, 상기 친핵체는 에틸렌 글리콜, 2-에톡시에탄올, 또는 에탄올아민 히드로클로라이드인 것인 디바이스.
4. 제2항에 있어서,
상기 다이를 상기 제1 유전체층에 점착하는 접착제를 더 포함하고, 상기 접착제는 제2 공유 결합으로 상기 제1 유전체층에 결합되는 것인 디바이스.
5. 제4항에 있어서, 상기 접착제는 에폭시와 친핵체를 포함하는 것인 디바이스.
6. 제1항에 있어서, 상기 제1 전도성 커넥터의 서브세트의 각각의 전도성 커넥터는 폭을 갖고, 상기 각각의 전도성 커넥터의 폭의 적어도 1/4는 상기 다이 위에 배치되며, 상기 각각의 전도성 커넥터의 폭의 적어도 1/4는 상기 밀봉재 위에 배치되는 것인 디바이스.
7. 제1항에 있어서,
상기 쓰루 비아와 상기 다이에 전기 접속되는 제2 재배선 구조로서, 상기 밀봉재는 상기 제1 재배선 구조와 상기 제2 재배선 구조 사이에 배치되는 것인 상기 제2 재배선 구조와,
상기 제2 재배선 구조에 전기 접속되는 제2 전도성 커넥터를 더 포함하고, 상기 제2 전도성 커넥터의 서브세트가 상기 밀봉재와 상기 다이의 계면과 중첩되는 것인 디바이스.
8. 제7항에 있어서,
상기 제1 전도성 커넥터에 의해 상기 제1 재배선 구조에 접속되는 디바이스 패키지와,
상기 제2 전도성 커넥터에 의해 상기 제2 재배선 구조에 접속되는 패키지 구조를 더 포함하는 디바이스.
9. 방법에 있어서,
제1 금속배선 패턴 위에 제1 유전체층을 형성하는 단계와,
상기 제1 유전체층을 통해 연장되며 제1 금속배선 패턴에 전기 접속되는 쓰루 비아를 형성하는 단계와,
상기 제1 유전체층의 제1 표면에 다이를 점착하는 단계와,
상기 다이와 상기 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 제1 공유 결합으로 상기 제1 유전체층의 제1 표면에 결합하는 단계와,
상기 밀봉재 위에 제2 유전체층을 형성하는 단계와,
상기 제2 유전체층을 통해 연장되며 상기 다이와 상기 쓰루 비아에 전기 접속되는 제2 금속배선 패턴을 형성하는 단계를 포함하는 방법.
10. 제9항에 있어서,
상기 제1 금속배선 패턴에 전기 접속되는 제1 전도성 커넥터를 형성하는 단계로서, 상기 제1 전도성 커넥터의 서브세트가 상기 다이의 모서리 또는 코너과 중첩되는 것인 상기 제1 전도성 커넥터를 형성하는 단계와,
상기 제1 전도성 커넥터에 의해 디바이스 패키지를 상기 제1 금속배선 패턴에 접속하는 단계를 더 포함하는 방법.
11. 제10항에 있어서,
상기 제2 금속배선 패턴에 전기 접속되는 제2 전도성 커넥터를 형성하는 단계로서, 상기 제2 전도성 커넥터의 서브세트가 상기 다이의 모서리 또는 코너와 중첩되는 것인 상기 제2 전도성 커넥터를 형성하는 단계와,
상기 제2 전도성 커넥터에 의해 패키지 기판을 상기 제2 금속배선 패턴에 접속하는 단계를 더 포함하는 방법.
12. 제10항에 있어서,
상기 제1 유전체층의 제1 표면 상에 단글링 히드록실기를 형성하도록 상기 1 유전체층의 제1 표면을 처리하는 단계를 더 포함하는 방법.
13. 제12항에 있어서, 상기 밀봉재를 상기 제1 유전체층의 제1 표면에 결합하는 단계는,
몰딩 화합물과 친핵체를 포함하는 밀봉재를 상기 제1 유전체층의 제1 표면 상에 분배하는 단계와,
상기 밀봉재를 경화시켜 단글링 히드록실기와 친핵체 사이에 제1 공유 결합을 형성하는 단계를 포함하는 것인 방법.
14. 제12항에 있어서, 상기 제1 유전체층의 제1 표면에 다이를 점착하는 단계는,
에폭시와 친핵체를 포함하는 접착제를 상기 다이 상에 분배하는 단계와,
상기 접착제를 경화시켜 단글링 히드록실기와 친핵체를 반응시키고 제2 공유 결합을 형성하는 단계를 포함하는 것인 방법.
15. 제12항에 있어서, 상기 제1 유전체층의 제1 표면을 처리하는 단계는,
상기 제1 유전체층의 제1 표면을 동시에 에칭 및 히드록실화하는 제1 표면 처리 공정을 수행하는 단계와,
상기 제1 유전체층의 제1 표면을 에칭함으로써 노출된 잔여 금속을 제거하는 제2 표면 처리 공정을 수행하는 단계를 포함하는 것인 방법.
16. 제15항에 있어서, 상기 제1 표면 처리 공정은 플라즈마 처리 공정이고, 상기 제2 표면 처리 공정은 습식 에칭 공정이며, 상기 플라즈마 처리 공정의 전구체는 O2 및 H2를 포함하는 것인 방법.
17. 방법에 있어서,
제1 유전체층을 관통하는 쓰루 비아를 시드층으로 도금하는 단계와,
상기 시드층의 노출된 부분을 에칭하는 단계로서, 상기 시드층의 잔여 금속은 상기 시드층의 에칭 후에 남아 있는 것인 상기 에칭하는 단계와,
상기 제1 유전체층의 제1 표면을 히드록실화하고 상기 제1 표면으로부터 시드층의 잔여 금속을 제거하도록 상기 제1 유전체층의 제1 표면을 처리하는 단계와,
히드록실화된 제1 표면에 다이를 점착하는 단계와,
상기 다이와 상기 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 상기 히드록실화된 제1 표면에 제1 공유 결합으로 결합하는 단계와,
상기 밀봉재와 상기 다이 위에 제2 유전체층을 형성하는 단계를 포함하는 방법.
18. 제17항에 있어서, 상기 히드록실화된 제1 표면에 다이를 점착하는 단계는,
상기 히드록실화된 제1 표면에 제2 공유 결합으로 접착제를 결합하는 단계를 포함하고, 상기 접착제는 상기 히드록실화된 제1 표면에 다이를 점착하는 것인 방법.
19. 제17항에 있어서, 상기 제1 유전체층의 제1 표면을 처리하는 단계는,
상기 제1 유전체층의 제1 표면을 히드록실화하는 제1 표면 처리 공정을 수행하는 단계와,
상기 히드록실화된 제1 표면으로부터 상기 시드층의 잔여 금속을 제거하는 제2 표면 처리 공정을 수행하는 단계를 포함하는 것인 방법.
20. 제17항에 있어서, 상기 밀봉재를 히드록실화된 제1 표면에 결합하는 단계는,
몰딩 화합물과 친핵체를 포함하는 밀봉재를 상기 히드록실화된 제1 표면 상에 분배하는 단계와,
상기 밀봉재를 경화시켜 상기 히드록실화된 제1 표면과 친핵체 사이에 제1 공유 결합을 형성하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 유전체층을 포함하는 제1 재배선 구조와,
    상기 제1 재배선 구조의 제1 면에 점착된 다이와,
    상기 다이를 횡방향으로 밀봉하고, 제1 공유 결합(covalent bond)으로 상기 제1 유전체층에 결합되는 밀봉재 - 상기 제1 유전체층의 표면은 단글링 히드록실기로 형성됨 - 와,
    상기 밀봉재를 통해 연장되는 쓰루 비아와,
    상기 제1 재배선 구조의 제2 면에 전기 접속되는 제1 전도성 커넥터
    를 포함하고, 상기 제1 전도성 커넥터의 서브세트가 상기 밀봉재와 상기 다이의 계면과 중첩되는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 밀봉재는 몰딩 화합물과 친핵체(nucleophile)를 포함하는 것인 반도체 디바이스.
  3. 제2항에 있어서, 상기 친핵체는 에틸렌 글리콜, 2-에톡시에탄올, 또는 에탄올아민 히드로클로라이드인 것인 반도체 디바이스.
  4. 제2항에 있어서,
    상기 다이를 상기 제1 유전체층에 점착하는 접착제를 더 포함하고, 상기 접착제는 제2 공유 결합으로 상기 제1 유전체층에 결합되는 것인 반도체 디바이스.
  5. 제4항에 있어서, 상기 접착제는 에폭시와 친핵체를 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 전도성 커넥터의 서브세트의 각각의 전도성 커넥터는 폭을 갖고, 상기 각각의 전도성 커넥터의 폭의 적어도 1/4는 상기 다이 위에 배치되며, 상기 각각의 전도성 커넥터의 폭의 적어도 1/4는 상기 밀봉재 위에 배치되는 것인 반도체 디바이스.
  7. 제1항에 있어서,
    상기 쓰루 비아와 상기 다이에 전기 접속되는 제2 재배선 구조로서, 상기 밀봉재는 상기 제1 재배선 구조와 상기 제2 재배선 구조 사이에 배치되는 것인 상기 제2 재배선 구조와,
    상기 제2 재배선 구조에 전기 접속되는 제2 전도성 커넥터를 더 포함하고,
    상기 제2 전도성 커넥터의 서브세트가 상기 밀봉재와 상기 다이의 계면과 중첩되는 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 전도성 커넥터에 의해 상기 제1 재배선 구조에 접속되는 디바이스 패키지와,
    상기 제2 전도성 커넥터에 의해 상기 제2 재배선 구조에 접속되는 패키지 기판을 더 포함하는 반도체 디바이스.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    제1 금속배선 패턴 위에 제1 유전체층을 형성하는 단계와,
    상기 제1 유전체층을 통해 연장되며 상기 제1 금속배선 패턴에 전기 접속되는 쓰루 비아를 형성하는 단계와,
    상기 제1 유전체층의 제1 표면 상에 단글링 히드록실기를 형성하도록 상기 제1 유전체층의 제1 표면을 처리하는 단계와,
    상기 제1 유전체층의 제1 표면에 다이를 점착하는 단계와,
    상기 제1 유전체층의 제1 표면을 처리하는 단계 및 상기 제1 유전체층의 제1 표면에 다이를 점착하는 단계 이후에, 상기 단글링 히드록실기를 사용하여 상기 다이와 상기 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 제1 공유 결합으로 상기 제1 유전체층의 제1 표면에 결합하는 단계와,
    상기 밀봉재 위에 제2 유전체층을 형성하는 단계와,
    상기 제2 유전체층을 통해 연장되며 상기 다이와 상기 쓰루 비아에 전기 접속되는 제2 금속배선 패턴을 형성하는 단계
    를 포함하는 반도체 구조물을 형성하는 방법.
  10. 반도체 구조물을 형성하는 방법에 있어서,
    제1 유전체층을 관통하는 쓰루 비아를 시드층으로 도금하는 단계와,
    상기 시드층의 노출된 부분을 에칭하는 단계로서, 상기 시드층의 잔여 금속은 상기 시드층의 에칭 후에 남아 있는 것인 상기 에칭하는 단계와,
    상기 제1 유전체층의 제1 표면을 히드록실화하고 상기 제1 표면으로부터 시드층의 잔여 금속을 제거하도록 상기 제1 유전체층의 제1 표면을 처리하는 단계와,
    히드록실화된 제1 표면에 다이를 점착하는 단계와,
    상기 다이와 상기 쓰루 비아를 횡방향으로 밀봉하는 밀봉재를 상기 히드록실화된 제1 표면에 제1 공유 결합으로 결합하는 단계와,
    상기 밀봉재와 상기 다이 위에 제2 유전체층을 형성하는 단계
    를 포함하는 반도체 구조물을 형성하는 방법.
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