CN111164752A - 分叉的存储器裸芯模块半导体装置 - Google Patents

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A.西田
李艳
M.莫斯托沃伊
邱进添
S.巴加思
张聪
杨旭一
张亚舟
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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Abstract

公开了一种半导体装置，包括一个或多个集成存储器模块。每个集成存储器模块可以包括一对半导体裸芯，它们一起作为单个集成存储器操作。在一个示例中，第一裸芯可以包括存储器单元阵列，并且第二裸芯可以包括诸如CMOS集成电路的逻辑电路。在一个示例中，第一裸芯可以倒装芯片地接合到第二裸芯。

Description

分叉的存储器裸芯模块半导体装置
背景技术
便携式消费电子装置的需求的强劲增长正在驱动对高容量储存装置的需求。诸如闪速存储器储存卡的非易失性半导体存储器装置被广泛使用以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能性以及坚固设计，连同它们的可靠性和大容量，已经使得这样的存储器装置对于在许多种电子装置中的使用是理想的，该电子装置包括例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及蜂窝电话。
最近，已经提出了超高密度存储器装置，其使用具有形成为层的存储器单元的串的3D堆叠存储器结构。一种这样的储存装置有时称为位成本可规模化(Bit CostScalable，BiCS)架构。除分层的存储器单元以外，3D存储器装置包括用于控制对存储器单元的读取/写入的逻辑电路。通常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路，可以典型地在半导体晶片内形成在堆叠存储器层下方。
随着3D存储器结构中的存储器层的数目增加以满足日益增长的存储器需求，将逻辑电路定位在3D存储器单元结构下方变得更加困难。此外，用热量退火3D存储器单元结构是已知的。热量虽然对于存储器单元结构有利，但是可能不利地影响逻辑电路的操作。
附图说明
图1是根据本技术的实施例的用于形成半导体裸芯装置的流程图。
图2是根据本技术的实施例的第一半导体晶片的第一主表面和由其形成的第一半导体裸芯的俯视图。
图3是根据本技术的实施例的第二半导体晶片的第一主表面和由其形成的第二半导体裸芯的俯视图。
图4是示出根据本技术的实施例的将第一半导体裸芯和第二半导体裸芯组装为集成存储器模块的俯视图。
图5是根据本技术的实施例的完成的集成存储器模块的俯视图。
图6和7是示出根据本技术的实施例的集成存储器模块的截面边视图和俯视图。
图8是根据本技术的实施例的经由控制器耦接到主机装置的集成存储器模块的功能性框图。
图9是根据本技术的实施例的包括多个堆叠的集成存储器模块的半导体装置的一部分的边视图。
图10是根据本技术的实施例的包括多个堆叠的和引线键合的集成存储器模块的半导体装置的一部分的边视图。
图11是根据本技术的实施例的包括多个堆叠的和引线键合的集成存储器模块的半导体装置的一部分的立体图。
图12是根据本技术的实施例的包括多个堆叠的和引线键合的集成存储器模块的完整的半导体装置的侧视图。
图13-15是根据本技术的替代实施例的半导体装置的立体图。
图16-19是根据本技术的替代实施例的集成存储器模块的俯视图和边视图。
图20-21是根据本技术的其他替代实施例的半导体装置的边视图。
图22是根据本技术的实施例的形成半导体装置的流程图。
图23是根据本技术的实施例的第一半导体晶片的第一主表面和由其形成的第一半导体裸芯的俯视图。
图24是根据本技术的实施例的第二半导体晶片的第一主表面和由其形成的第二半导体裸芯的俯视图。
图25-27是根据本技术的实施例的在制造期间的第二半导体裸芯的边视图。
图28和28A是根据本技术的替代实施例的包括连接性金属凸块的第二半导体裸芯的边视图。
图29是示出根据本技术的实施例的将第一半导体裸芯和第二半导体裸芯组装为集成存储器模块的俯视图。
图30是根据本技术的实施例的完成的集成存储器模块的俯视图。
图31和32是示出根据本技术的实施例的集成存储器模块的截面边视图和边视图。
图33-41是根据本技术的实施例的在制造期间的包括多个堆叠的集成存储器模块的半导体装置的立体图、俯视图和边视图。
图42-45是根据本技术的替代实施例的在制造期间的包括多个堆叠的集成存储器模块的半导体装置的立体图和边视图。
图46是根据本技术的其他替代实施例的在制造期间的包括多个堆叠的集成存储器模块的半导体装置的边视图。
图47是根据本技术的另一替代实施例的在制造期间的包括多个堆叠的集成存储器模块的半导体装置的边视图。
图48是根据本技术的其他替代实施例的在制造期间的包括多个堆叠的集成存储器模块半导体装置的边视图。
图49是根据本技术的实施例的形成半导体装置的流程图。
图50是示出图49中的附加详细步骤214的流程图。
图51是根据本技术的实施例的第一半导体晶片的第一主表面和由其形成的第一半导体裸芯的俯视图。
图52是根据本技术的实施例的第二半导体晶片的第一主表面和由其形成的第二半导体裸芯的俯视图。
图53和图53A是根据本技术的实施例的包括连接性金属凸块的第一半导体裸芯和第二半导体裸芯的边视图。
图54和图55是根据本技术的实施例的彼此贴附的第一半导体裸芯和第二半导体裸芯的边视图。
图56是根据本技术的实施例的包括第一半导体裸芯和第二半导体裸芯的集成存储器模块的立体图。
图57是示出了根据本技术的实施例的集成存储器模块的截面边视图。
图58-74是根据本技术的实施例的在制造期间的包括多个堆叠的集成存储器模块的半导体装置的边视图和立体图。
图75是根据本技术的实施例的形成半导体装置的流程图。
图76根据本技术的实施例的第一半导体晶片的第一主表面和由其形成的第一半导体裸芯的俯视图。
图77是根据本技术的实施例的第二半导体晶片的第一主表面和由其形成的第二半导体裸芯的俯视图。
图78是包括硅通孔的第一半导体裸芯的截面边视图。
图79是图78中所示的第一半导体裸芯的截面边视图，并且还包括第一半导体裸芯的上表面和下表面上的硅通孔上的接合垫。
图80是包括硅通孔的第二半导体裸芯的截面边视图。
图81是图80中所示的第二半导体裸芯的截面边视图，并且还包括第二半导体裸芯的上表面上的硅通孔上的接合垫。
图82是安装在载体上的集成存储器模块的分解边视图。
图83-86是根据本技术的实施例的在制造期间的载体上的若干半导体装置的边视图。
图87-89是根据本技术的实施例的在制造期间的若干半导体装置的边视图，该半导体装置包括安装在第二半导体裸芯的晶片上的各个第一半导体裸芯。
图90-92是根据本技术的实施例的在制造期间的若干半导体装置的边视图，该半导体装置包括安装在第二半导体裸芯的晶片上的第一半导体裸芯的一个或多个晶片。
图93-95是根据本技术的实施例的在制造期间的若干半导体装置的边视图，该半导体装置包括安装在第二半导体裸芯的晶片和载体上的各个第一半导体裸芯。
具体实施方式
现在将参考附图描述本技术，在实施例中，本技术涉及包括一个或多个集成存储器模块的半导体装置。每个集成存储器模块可以包括一对半导体裸芯，它们一起作为单个集成存储器操作。在实施例中，模块中的一对裸芯之间的存储器功能的划分可以发生变化，但是在一个示例中，第一裸芯可以包括存储器单元阵列，第二裸芯可以包括诸如CMOS集成电路的逻辑电路。
在实施例中，集成存储器模块的第二半导体裸芯可以小于第一裸芯，并且该第二半导体裸芯可以倒装芯片接合到第一裸芯的表面，与第一裸芯上的一行裸芯接合垫相邻。通过这样的配置，可以将多个这样的集成存储器模块以偏移的台阶式配置上下堆叠，使得每个集成存储器模块的第二裸芯不会影响堆叠体的整体高度。
应当理解，本发明可以以许多不同的形式来实施，并且不应解释为限制于本文提出的实施例。反之，提供这些实施例，使得本公开将是透彻和完整的，并且将本发明完全传达给本领域技术人员。实际上，本发明旨在覆盖这些实施例的替代、修改和等同物，其包括在如所附权利要求所限定的本发明的范围和精神内。另外，在本发明的以下详细描述中，提出了许多具体细节，以便提供对本发明的彻底理解。然而，对于本领域的普通技术人员将清楚的是，本发明可以在没有这样的具体细节的情况下实践。
如本文中可能使用的术语“顶”和“底”、“上”和“下”以及“垂直”和“水平”及其形式仅作为示例且仅出于说明目的，且不意味着限制本技术的描述，因为所引用的项目可以在位置和取向上交换。同样，如本文中所使用的，术语“实质上”和/或“约”意味着所指定的尺寸或参数对于给定应用可以在可接受的制造公差内变化。在一个实施例中，可接受的制造公差为给定尺寸的±2.5％。
现在将参考图1的流程图和图2-21的视图来解释本技术的实施例。在步骤200中，第一半导体晶片100可以处理成多个第一半导体裸芯102，如图2所示。第一半导体晶片100可以以晶片材料的锭开始，该晶片材料的锭可以是根据直拉法(Czochralski，CZ)或悬浮区熔法(floating zone，FZ)工艺生成的单晶硅。然而，在其他实施例中，第一晶片100可以由其他材料且通过其他工艺形成。
半导体晶片100可以从锭中切割且在第一主表面104和与表面104相对的第二主表面(未示出)上抛光，以提供光滑表面。第一主表面104可以经受各种处理步骤，以将晶片100划分为相应的第一半导体裸芯102，并且在第一主表面104上和/或第一主表面104中形成相应的第一半导体裸芯102的集成电路。这些各种处理步骤可以包括沉积金属接触件的金属化步骤，金属接触件包括在第一主表面104上暴露的裸芯接合垫106和倒装芯片接合垫108。金属化步骤还可以包括在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，以向和从集成电路传输信号，并且对集成电路提供结构支撑，如下面关于图6-7解释的。
图2中的晶片100上所示的第一半导体裸芯102的数目是出于说明的目的，且晶片100在其他实施例中可以包括比所示的更多的第一半导体裸芯102。相似地，第一半导体裸芯102上的接合垫106、108的数目出于说明性目的而示出，并且每个第一裸芯102在其他实施例中可以包括比所示的更多的接合垫106、108。
在一个实施例中，第一半导体裸芯102可以处理为包括集成电路存储器单元，例如具有NAND存储器的串的一个或多个3D堆叠的存储器单元阵列。在如下面解释的其他实施例中，第一半导体裸芯102可以包括其他的和/或附加的电路。
在晶片100上形成第一半导体裸芯之前、之后或并行地，可以在步骤202中将第二半导体晶片110处理为多个第二半导体裸芯112，如图3所示。半导体晶片110可以以根据CZ、FZ或其他工艺生长的单晶硅的锭开始。可以在第一主表面114和与表面114相对的第二主表面(未示出)两者上切割和抛光第二半导体晶片110，以提供光滑表面。第一主表面114可以经受各种处理步骤，以将第二晶片110划分为相应的第二半导体裸芯112，并且在第一主表面114上和/或第一主表面114中形成相应的第二半导体裸芯112的集成电路。这些各种步骤可包括金属化步骤，该步骤沉积包括暴露在第一主表面114上的倒装芯片接合垫118的金属接触件。金属化步骤还可包括在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔以用于向和从集成电路传输信号，如下文关于图6-7所解释的。
图3中的晶片110上示出的第二半导体裸芯112的数目是出于说明目的，并且晶片110在其他实施例中可以包括比所示的更多的第二半导体裸芯112。相似地，第二半导体裸芯112上的倒装芯片接合垫118的数目出于说明性目的而示出，并且每个第二裸芯112在其他实施例中可以包括比所示的更多的接合垫118。
在一个实施例中，第二半导体裸芯112可以处理为包括集成逻辑电路，该集成逻辑电路配置为控制一个或多个集成存储器单元阵列的读取/写入操作。可以使用CMOS技术来制造逻辑电路，但是在其他实施例中还可以使用其他技术来制造逻辑电路。在如下面解释的其他实施例中，第二半导体裸芯112可以包括其他的和/或附加的电路。
在步骤204中，从晶片100裁切的第一半导体裸芯102和从晶片110裁切的第二半导体裸芯可以彼此物理和电气地耦接，如图4和图5中所示。在一个实施例中如图4所示，第一半导体裸芯102上的倒装芯片接合垫108的图案可以与第二半导体裸芯112上的倒装芯片接合垫118的图案匹配。图4中所示的接合垫108、118的特定图案仅作为示例，且在其他实施例中可以变化。可以翻转第二半导体裸芯112，并且可以使用热量和压力在相应的接合垫界面处使焊料凸块146(图6)回流，从而将相应的接合垫118物理和电气地耦接到相应的接合垫108。
一旦耦接在一起，第一半导体裸芯102和第二半导体裸芯112一起形成集成存储器模块120，如图5所示。根据本技术的各方面，集成存储器模块120用作单个完整的存储器，例如BiCS闪速存储器。应当理解，集成存储器模块120可以用作其他类型的闪速存储器，包括2D存储器和其他3D存储器以及其他类型的存储器。这些其他类型的存储器包括但不限于磁性RAM，电阻性RAM，相变RAM等。
与由单个裸芯形成的常规存储裸芯相比，由两个分开的半导体裸芯形成集成存储器模块120具有若干优点。例如，在第一裸芯102包括存储器单元阵列的情况下，从第一裸芯中移除逻辑电路可以为其他存储器单元释放宝贵的空间。例如，如果使存储器单元和逻辑电路以“并排”配置制成在晶片上，则逻辑电路的移除允许为存储器堆叠体提供附加的区域。
此外，将存储器单元和逻辑电路分离成两个分开的晶片，这允许两个晶片的制造工艺针对在相应的晶片上形成的特定集成电路进行定制和优化。例如，用于形成闪速存储器集成电路的常规工艺包括加热步骤，该加热步骤可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以减轻这个问题。
再次参考图5，集成存储器模块120的第二半导体裸芯112可以显著小于第一半导体裸芯102。这样，集成存储器模块120的总足印(footprint)可以仅由第一半导体裸芯102的足印确定。也就是说，第二半导体芯片112的尺寸不会增加或以其他方式影响集成存储器模块120的足印。如下所解释的，第一半导体裸芯102和第二半导体裸芯112的相对尺寸可以不同于图5所示的尺寸。在一个其他示例中，第二半导体裸芯112可以覆盖第一半导体裸芯102的整个表面，除了第一半导体裸芯102的裸芯接合垫106被暴露且未被第二半导体裸芯112覆盖以外。
在图4-5所示的实施例中，第一半导体裸芯102和第二半导体裸芯112包括用于裸芯的倒装芯片接合的接合垫的图案。应当理解，在其他实施例中，第一半导体裸芯102和第二半导体裸芯112可以使用其他方案彼此电耦接。在一个这样的其他实施例中，第一半导体裸芯102和第二半导体裸芯112可以使用硅通孔(TSV)彼此电耦接。在另一个这样的实施例中，第一半导体裸芯102和第二半导体裸芯112可以彼此引线键合。在这样的替代实施例中，可以省略倒装芯片接合垫108、118。
现在将分别参照图6和图7的截面边视图和俯视图来解释与第一半导体裸芯102和第二半导体裸芯112的物理和电气耦接有关的附加细节。第一半导体裸芯102可以在半导体裸芯102的芯片区域内包括形成在衬底层124中和/或衬底层124上的存储器单元阵列122。如提到的，存储器单元阵列122可以形成为3D堆叠的存储器结构，其具有形成为多层的存储器单元的串。在形成存储器单元阵列122之后，金属互连件126和通孔128的多个层可以顺序形成在电介质膜130的层中。如本领域已知，可以使用光刻法和薄膜沉积工艺每次一层地形成金属互连件126、通孔128以及电介质膜层130。光刻法工艺可以包含例如图案限定、等离子体、化学或干法蚀刻以及抛光。薄膜沉积工艺可以包含例如溅射和/或化学气相沉积。金属互连件126可以由各种导电金属形成，包含例如本领域已知的铜和铜合金，并且通孔128可以衬有和/或填充有各种导电金属，包含例如本领域已知的钨、铜以及铜合金。
钝化层132可以形成在上电介质膜层130的顶部上。可以蚀刻钝化层132以形成接合垫106、108。每个接合垫106、108可以包含形成在衬垫136之上的接触层134。如本领域已知，接触层134可以由例如铜、铝及其合金形成，并且衬垫136可以例如由钛/钛氮化物堆叠体(诸如Ti/TiN/Ti)形成，虽然这些材料在其他实施例中可以变化。接合垫106、108(接触层加衬垫)可以具有720nm的厚度，虽然在其他实施例中此厚度可能更大或更小。
如本领域已知的，金属互连件126和通孔128可以用来在芯片区域内形成导电节点140，以在裸芯接合垫108与集成电路122之间传输信号和电压。在根据本技术的各方面中，金属互连件126可以用于将接合垫106上的裸芯与第一组倒装芯片接合垫108(图6中的接合垫108a)电互连。因此，如下所解释的，例如来自存储器控制器的信号可以经由第一裸芯102上的裸芯接合垫106和第一组芯片倒装接合垫108向/从第二半导体裸芯112传输。信号还可以经由第二组倒装芯片接合垫(图6中的接合垫108b)在第一裸芯102与第二裸芯112之间传输。尽管图6示出了裸芯接合垫106与单行倒装芯片接合垫108a电互连，但是可以想到的是，裸芯接合垫106与多于一行的倒装芯片接合垫108a电互连，或者与少于一整行的倒装芯片接合垫108a电互连。
如本领域已知的，金属互连件126和通孔128还可以用来在密封环区域内形成密封环142。密封环142可以围绕集成电路122和导电节点140，并且提供机械支撑以例如在晶片100的裁切期间避免对集成电路122和导电节点140造成损坏。
尽管没有详细示出，但是第二半导体裸芯112可以以类似的方式形成为包括集成电路(尽管在示例中，将逻辑电路替换为存储器单元阵列)。与第一裸芯102一样，第二裸芯112中的集成电路可以经由金属互连件和通孔的框架与第二裸芯112的倒装芯片接合垫118电互连。
图7示出了包括第一裸芯102和第二裸芯112的集成存储器模块120的另一俯视图。在第一裸芯102包括配置为存储器单元阵列的集成电路122的实施例中，第二半导体裸芯112可以上覆集成存储器模块120中的存储器单元阵列的一些部分。
如提到的，在实施例中，第一半导体裸芯102可以包括存储器单元阵列，并且第二半导体裸芯112可以包括控制逻辑电路，使得集成存储器模块120可以用作单个完整的存储器。根据本技术的方面，存储器被分支为被组装在一起的两个单独的半导体裸芯。图8是示出实施例的其他细节的功能性框图，其中第一裸芯包括存储器单元阵列，且第二裸芯1112包括逻辑电路。
集成存储器模块120的第一裸芯102可以包括存储器单元(诸如存储器单元的阵列)的存储器结构160，以及读取/写入电路168。第二裸芯1112可以包括控制逻辑电路150。存储器结构160是经由行解码器164通过字线且经由列解码器166通过位线可寻址的。读取/写入电路168可以包括多个感测块(感测电路)，其允许存储器单元的页被并行地读取或编程。
存储器结构160中的多个存储器元件可以配置为使得它们串联连接或使得每个元件是可单独存取的。作为非限制性示例，NAND配置的闪速存储器系统(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的串联连接的晶体管的集合的示例。
NAND存储器阵列可以配置为使得阵列由存储器的多个串构成，其中串由共用单个位线且作为组存取的多个存储器元件构成。替代地，存储器结构160的存储器元件可以配置为使得每个元件是单独可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其他方式配置存储器元件。
存储器结构160可以是二维(2D)或三维(3D)的。存储器结构160可以包括存储器元件(也称为存储器单元)的一个或多个阵列。3D存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置级，由此形成三个维度上的(即，在x、y以及z方向上，其中z方向实质上垂直于衬底124的主表面，并且x和y方向实质上平行于衬底124的主表面，图6)结构。
第一裸芯102上的存储器结构160可以由第二裸芯112上的控制逻辑电路150控制。控制逻辑电路150可以具有用于控制和驱动存储器元件来完成诸如编程和读取的功能的电路。控制电路150与读取/写入电路168协作，以在存储器结构160上执行存储器操作。在实施例中，控制电路150可以包括状态机152、芯片上地址解码器154以及功率控制模块156。状态机152提供存储器操作的芯片级控制。可以提供储存区域153，以操作存储器结构160，例如储存存储器单元的不同行或其他组的编程参数。这些编程参数可以包括位线电压和验证电压。
芯片上地址解码器154提供由主机装置或存储器控制器(下面解释的)使用的地址到由解码器164和166使用的硬件地址之间的地址接口。功率控制模块156控制在存储器操作期间供应到字线和位线的功率和电压。其可以包括3D配置的字线层的驱动器、源极侧选择栅极、漏极侧选择栅极以及源极线。源极侧选择栅极是NAND串的源极端处的栅极晶体管，并且漏极侧选择栅极是NAND串的漏极端处的晶体管。
根据本技术的方面，集成存储器模块120的上述部件分支为两个分开的半导体裸芯102和112，裸芯102、112的一个示例在图8中示出。然而，应当理解，上述部件在两个不同的裸芯102、112之间的划分可以与图8中所示的不同。上面示出和描述作为裸芯102的部分的某些或全部部件可以提供在裸芯112上，而上面示出和描述作为裸芯112的部分的某些或全部部件可以提供在裸芯102上。在其他实施例中，附加的部件可以添加到裸芯102或裸芯112。在实施例中，控制逻辑电路150可以包括图8中示出且在上面描述的部件。在其他实施例中，除存储器单元160以外的全部部件可以被认为是一个或多个控制逻辑电路，其配置为执行本文描述的动作。例如，一个或多个控制逻辑电路可以包括控制电路150、状态机152、解码器154/164/166、功率控制模块156、读取/写入电路的感测块等诸如此类中的任何一个或组合。
可以通过存储器控制器170将数据和命令传输到集成存储器模块120或从集成存储器模块120传输。存储器控制器170可以包括例如ASIC，并且可以处理在与裸芯102和112分开的半导体裸芯上。在其他实施例中，存储器控制器170可以整合到裸芯102、112之一中，例如在裸芯112上。存储器控制器170可以包括诸如微处理器170c的处理器，以及诸如只读存储器(ROM)170a和RAM 170b的储存装置(存储器)。RAM 170b可以是但不限于SRAM和DRAM。储存装置包括诸如指令集的代码，并且处理器可操作为执行指令集来提供本文中所描述的功能。替代地或附加地，处理器可以存取来自存储器结构160的储存装置区域的代码，诸如一个或多个字线中的存储器单元的保留区域。
代码由存储器控制器170用来存取存储器结构160，用于诸如编程、读取和擦除操作。代码可以包括启动代码和控制代码(例如，指令集)。启动代码是在启动或开始过程中初始化存储器控制器170并使得存储器控制器能够存取存储器结构160的软件。一经通电，处理器170c从ROM 170a或存储器结构160的储存装置区域取回启动代码来执行，并且启动代码初始化系统部件且将控制代码加载到RAM 170b中。控制代码一旦被加载到RAM 170b中，由处理器170c来执行。控制代码包括驱动器，以执行诸如控制和分配存储器、优先化(prioritizing)指令的处理、以及控制输入和输出端口的基础任务。
存储器控制器170控制集成存储器模块120与主机装置174之间的通信。主机装置可以例如为印刷电路板，集成存储器模块120和/或存储器控制器162安装到该印刷电路板。主机装置可以替代地为计算系统。命令和数据经由接口(例如，数据总线)172在主机装置174与存储器控制器170之间传输，并经由线路158在存储器控制器与集成存储器模块120之间传输。主机装置174与存储器控制器170之间的接口172可以包括外围部件互连高速(PCIe)总线，但接口172不限于PCIe总线。
再次参考图1，在形成第一裸芯102和第二裸芯112并将其彼此耦接以形成集成存储器模块120之后，可以如已知的在步骤208中用例如读取/写入和烧入(burn in)操作来测试存储器模块120。
在步骤212中，两个或更多个集成存储器模块可以堆叠在衬底180上，如图9的边视图所示。衬底可以是各种芯片载体介质中的任何一种，其包括导电垫、电迹线和通孔，以如上所述在堆叠的集成存储器模块120和诸如主机装置174的主机装置之间传输数据和命令。这样的芯片载体介质可以包括但不限于印刷电路板(PCB)，引线框架或带式自动接合(TAB)带。无源部件(未示出)可以在集成存储器模块120之前或之后安装到衬底。无源部件可以包括例如一个或多个电容器、电阻器和/或电感器，但是可以设想其他部件。
集成存储器模块120可以在z方向上上下叠装，以便在衬底180上形成裸芯堆叠体182，如图9的边视图所示。虽然如图示出了4个存储器模块120，但是在不同的实施例中，可以有1、2、4、8、16、32、64或其他数目的存储器模块120。一旦如以下所解释的那样电互连和封装，衬底180和裸芯堆叠体182就可以形成完整的半导体装置190。
根据本技术的各方面，集成存储器模块120可以上下堆叠为使得每个模块120的第二裸芯112不会增加或以其他方式不影响半导体装置190中的裸芯堆叠体182所需的总高度。特别地，集成存储器模块120可以以偏移的台阶式配置上下叠装在堆叠体182中，其中存储器模块120的第一半导体裸芯102直接贴附到在其正下方的存储器模块120的第一半导体裸芯102上。
存储器模块120可以在y方向上彼此间隔地偏移一定距离，使得堆叠的存储器模块的第一裸芯102紧靠在其正下方的存储器模块的第二裸芯112的旁边。即，在将上存储器模块120安装在下存储器模块120上的情况下，上存储器模块120和下存储器模块120的第二裸芯112都直接安装到下存储器的第一裸芯102的表面上。第二裸芯112的厚度可以小于或等于第一裸芯102的厚度。因此，每个模块120的第二裸芯112不会增加半导体装置190中裸芯堆叠体182所需的总高度。可以使用第一裸芯102中的每一个裸芯的底表面上的裸芯贴附膜(DAF)将存储器模块120上下叠置。
下存储器模块的第二裸芯112可以位于下存储器模块中的裸芯接合垫106和安装在下存储器模块上的上存储器模块之间，并且在y方向上与它们稍微间隔开。在一个实施例中，第二裸芯112可以与相邻的裸芯接合垫106间隔20μm至50μm，并且与其上堆叠的下一个模块120的第一裸芯102相距20μm至50μm。这些距离是示例性的，并且在其他实施例中可以变化。
一旦形成裸芯堆叠体182，就可以在步骤214中将裸芯堆叠体182彼此电耦接并且电耦接到衬底180。如图10的边视图和图11的立体图所示，引线键合体192可以沿着裸芯堆叠体182的台阶式边缘向下形成，在堆叠体182中的集成存储器模块120的第一裸芯102上的对准的裸芯接合垫106之间。引线键合体192还可以用于将裸芯堆叠体182电连接至衬底180上的接触垫194。引线键合体可以用于将相应的存储器模块120上的对准的裸芯接合垫106彼此电连接并且与衬底180电连接，从而允许信号在衬底与堆叠体182中的存储器模块120之间传递。。
如图10和图11所示，本技术的特征在于，引线键合体可以在每个模块120(顶部模块除外)中的第二裸芯112上的不同级处的接触垫106之间延伸。因此，第二裸芯112可以提供在否则不使用的空间中。
在一个实施例中，可以使用球形键合体来形成引线键合体192，但是可以设想其他类型的键合体。引线键合体192可以由金、金合金或其他材料形成。引线键合体130大致以笔直的垂直柱示出，该垂直柱从一个裸芯层到裸芯堆叠体182中的下一个裸芯层、再到衬底180。然而，在替代实施例中，一个或多个引线键合体可以从一个裸芯对角地延伸到下一个裸芯。此外，可能的是，引线键合体跳过裸芯堆叠体182中的一个或多个层。图11所示的引线键合体192的数目仅是示例性的，且在其他实施例中可以有更多的引线键合体。
在形成引线键合体192之后，可以在步骤216中将半导体装置190包封在模塑料196中，如图12所示。模塑料196可以包括例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英，碳黑和/或金属氢氧化物。这样的模塑料例如从总部位于日本的Sumitomo公司和Nitto-Denko公司购得。可以预期来自其他制造商的其他模塑料。模塑料可以通过FFT(薄自由流动，FlowFree Thin)工艺或通过其他已知工艺来施加，包括通过传输模塑或注塑技术。
在步骤220中，焊球198(图12)可以可选地贴附到半导体装置190的衬底180的下表面上的接触垫194上。焊球198可以用于将半导体装置190贴附到主机装置174(图8)，诸如印刷电路板。在将半导体装置190用作LGA封装体的情况下，可以省略焊球198。
为了利用规模经济的优点，可以在衬底180的面板上同时形成多个半导体装置190。当在面板上形成和包封装置190之后，可以在步骤224中将装置190彼此单体化，以形成完成的半导体装置190，如图12所示。可以通过各种切割方法中的任何一种来单体化半导体装置190，切割方法包括锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直线切割将限定总体上矩形或正方形形状的半导体装置190，但是应当理解，半导体装置190在其本技术的其他实施例中可以具有除矩形和正方形以外的形状。
在上述实施例中，裸芯堆叠体182可以在单个方向上呈台阶式。图13示出了替代实施例，其中裸芯堆叠体182包括在第一台阶方向上偏移的第一组集成存储器模块120和在与第一台阶方向相对的第二台阶方向上偏移的第二组集成存储器模块120。虽然第一组和第二组示出为各自包括四个存储器模块120，但是在第一组和/或第二组中的存储器模块120可以少于或多于四个。如图所示，两组集成存储器模块120可以使用引线键合体192彼此耦接且耦接到衬底。第一组和第二组中的存储器模块120安装为，使得每个存储器模块的第一裸芯102堆叠在其正下方的存储器模块的第一裸芯102上。
在上述实施例中，下一个较高的存储器模块120的第二裸芯112和第一裸芯102二者被贴附到下存储器模块120的第一裸芯102。然而，裸芯堆叠体182中的裸芯的其他配置是预期的。图14示出了一个其他实施例，其中存储器模块上下叠置，使得第一裸芯102安装在下一个下存储器模块120的第二裸芯112的顶部上。
在图14的实施例中，可以在除堆叠体182中的顶部存储器模块120以外的所有存储器模块的第二裸芯112旁边提供间隔体250。间隔体250可以由凝胶或膜形成，或者可以是诸如二氧化硅的电介质固体。存储器模块120可以以偏移的台阶式配置堆叠。然而，由于不需要为第二裸芯112留出空间，因此该实施例中的偏移可以小于例如关于图10和图11所描述的实施例中的偏移。偏移可以足够大以在每个存储器模块120的第一裸芯102上暴露裸芯接合垫106。
在上述实施例中，多个集成电路模块120上下叠装以形成裸芯堆叠体182。在其他实施例中，除集成电路模块120以外的裸芯可以包括在堆叠体182中。例如，图15示出了堆叠体182包括集成电路模块120和附加的单独半导体裸芯的实施例，在实施例中该附加的单独半导体裸芯可以是包括存储器单元阵列的第一裸芯102。在该实施例中，所示的单个第二裸芯112可以包括逻辑电路，该逻辑电路控制向/来自仅与其相关联的第一裸芯102、或裸芯堆叠体182中示出的每个第一裸芯102的数据和命令的传输。
在图15的实施例中，在存储器模块120上安装的裸芯102可以偏移一定量，从而如上所述为裸芯接合垫106和第二裸芯112留下空间。剩余的裸芯102可以在底部的单独第一裸芯102上偏移一定量，从而为裸芯接合垫106留下空间。所示实施例包括一个集成存储器模块120和三个单独的第一裸芯102。然而，应该理解，存在与一个或多个其他单独半导体裸芯混合的多个集成存储器模块120。在其他实施例中，(多个)集成存储器模块120不需要在堆叠体182的底部。
如上面提到的，第一裸芯102和第二裸芯112的尺寸可以相对于彼此变化。图5示出了第二裸芯112的长度和宽度显著小于第一裸芯102的示例。图16示出了第二裸芯112的长度仅比第一裸芯102的长度稍小的示例。在其他实施例中，第二半导体裸芯112可以具有与第一半导体裸芯102相同的长度。
图17示出了其他实施例，其中多个较小的第二裸芯112安装在第一裸芯102的表面上。该示例示出了四个这样的第二裸芯112，但是在其他实施例中，第二裸芯112可以多于或少于四个。可以设想，图17所示的多个第二裸芯112用于控制向图15的实施例所示的多个第一裸芯102的数据和命令的传输。
图18和图19示出了本技术的其他实施例的俯视图和边视图，其中省略裸芯102上的接合垫106。在该实施例中，在第二裸芯112的顶表面上提供裸芯接合垫258的图案。这些接合垫258可以通过TSV 260电连接到在第二裸芯112的相对侧上的裸芯接合垫118的图案。接合垫118可以如上所述倒装芯片地接合到第一裸芯102上的接合垫108。接合垫258的特定图案仅是示例性的，并且在其他实施例中可以变化。
图20示出了半导体装置190的示例的边视图，该半导体装置190包括多个堆叠的集成存储器模块120，其包括如图18和图19所示的具有TSV 260的第二裸芯112。图20的存储器模块120可以使用每个存储器模块120的第二裸芯112上的裸芯接合垫258相互电互连，且与衬底180电互连。裸芯接合垫258提供对每个存储器模块120中的第一裸芯102和第二裸芯112二者的接近，以及将存储器模块120彼此电互连且与衬底180电互连。
图21示出了类似于图20的半导体装置190的边视图，但是图21的实施例包括单个存储器模块120，该存储器模块120的第二裸芯112具有如图18和19所示的TSV 260。图21的装置190中剩余的半导体裸芯是单独的半导体裸芯，在实施例中，其可以是包括存储器单元阵列的第一裸芯102。在该实施例中，所示的单个第二裸芯112可以包括逻辑电路，该逻辑电路控制向/来自仅与其相关联的第一裸芯102、或裸芯堆叠体182中所示的每个第一裸芯102的数据和命令的传输。
在图21的实施例中，存储器模块120上安装的裸芯102可以偏移足够的量以为第二裸芯112留下空间。剩余的裸芯102可以在底部的单独第一裸芯102上偏移足够的量以为裸芯接合垫106留下空间。所示的实施例包括一个集成存储器模块120和三个单独第一裸芯102。然而，应该理解，可能存在与一个或多个其他单独半导体裸芯混合的多个集成存储器模块120。在其他实施例中，(多个)集成存储器模块120不需要在堆叠体182的底部。
总而言之，本技术的示例涉及一种集成存储器模块，该集成存储器模块包括：第一半导体裸芯；第二半导体裸芯，该第二半导体裸芯倒装芯片地接合到第一半导体裸芯的表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成存储器。
根据上述的集成存储器模块，其中第一半导体裸芯包括多个存储器单元。
根据上述的集成存储器模块，其中第二半导体裸芯包括用于控制多个存储器单元的存取的控制电路。
根据上述的集成存储器模块，其中控制电路包括互补金属氧化物半导体集成电路。
根据上述的集成存储器模块，其中第一裸芯和第二裸芯一起配置为非易失性存储器装置。
根据上述的集成存储器模块，其中非易失性存储器装置包括NAND闪速存储器装置、磁性随机存取存储器(RAM)装置、相变RAM装置和电阻性RAM装置中的一个。
根据上述的集成存储器模块，其中第一半导体裸芯包括多个接合垫，该多个接合垫配置为引线键合第一半导体裸芯。
根据上述的集成存储器模块，其中集成存储器模块的足印等于第一半导体裸芯的足印。
根据上述的集成存储器模块，其中第二半导体裸芯小于第一半导体裸芯。
根据上述的集成存储器模块，其中第二半导体裸芯包括第一组接合垫，该第一组接合垫在第二半导体裸芯的第一表面上且与第一半导体裸芯相邻，用于将第二半导体裸芯倒装芯片地接合到第一半导体裸芯。
根据上述的集成存储器模块，还包括接合垫的第二集合，接合垫的第二集合在第一半导体裸芯的与第一表面相对的第二表面上。
在另一示例中，本技术涉及一种半导体装置，该半导体装置包括：衬底；第一集成存储器模块，该第一集成存储器模块贴附到该衬底，该第一集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有多个裸芯接合垫的表面；以及第二半导体裸芯，该第二半导体裸芯接合到第一半导体裸芯的表面，与多个裸芯接合垫相邻；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成存储器。
根据上述的半导体装置，还包括第三半导体裸芯，该第三半导体裸芯安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。
根据上述的半导体装置，其中第三半导体裸芯包括存储器裸芯。
根据上述的半导体装置，其中第三半导体裸芯包括多个存储器单元，半导体装置还包括接合到第三半导体的表面的第四半导体裸芯，其中耦接的第三半导体裸芯和第四半导体裸芯一起配置作为集成存储器。
根据上述的半导体装置，其中第四半导体裸芯倒装芯片地接合到第三半导体裸芯。
根据上述的半导体装置，其中第四半导体裸芯使用硅通孔电连接至第三半导体裸芯。
根据上述的半导体装置，还包括在衬底上的接触垫和第一半导体裸芯上的裸芯接合垫之间延伸的引线键合体。
根据上述的半导体装置，还包括在衬底上的接触垫和第二半导体裸芯上的裸芯接合垫之间延伸的引线键合体。
在另一示例中，本技术涉及一种半导体装置，该半导体装置包括：衬底；第一集成存储器模块，该第一集成存储器模块贴附到衬底，包括：第一半导体裸芯，该第一半导体裸芯包括具有第一多个裸芯接合垫的表面；以及第二半导体裸芯，该第二半导体裸芯接合到第一半导体裸芯的表面，与多个裸芯接合垫相邻；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成存储器；第三半导体裸芯，该第三半导体裸芯安装到第一集成存储器模块，与第二半导体裸芯相邻，第三半导体裸芯包括第二多个裸芯接合垫；以及引线键合体，该引线键合体连接在第一多个裸芯接合垫和第二多个裸芯接合垫之间，该引线键合体在第二半导体裸芯之上延伸。
根据上述的半导体装置，其中第三半导体裸芯安装在第一半导体裸芯的第一表面上。
根据上述的半导体装置，其中第三半导体裸芯安装在第二半导体裸芯的表面上。
根据上述的半导体装置，其中第三半导体裸芯包括存储器裸芯。
根据上述的半导体装置，其中第三半导体裸芯包括多个存储器单元，该半导体装置还包括接合到第三半导体的表面的第四半导体裸芯，其中耦接的第三半导体裸芯和第四半导体裸芯一起配置作为集成存储器。
根据上述的半导体装置，其中所述第四半导体裸芯倒装芯片地接合到所述第三半导体裸芯。
在另一示例中，本技术涉及一种集成存储器模块，该集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括存储器构件；以及第二半导体裸芯，该第二半导体裸芯包括控制构件，该第二半导体裸芯倒装芯片地接合到第一半导体裸芯的表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成存储器。
现在将参考图22-48描述本技术的其他实施例，其在实施例中涉及一种半导体装置，包括堆叠的集成存储器模块。每个集成存储器模块可以包括一对半导体裸芯，其一起作为单个集成闪速存储器操作。在模块中的该对裸芯之间的闪速存储器功能的划分可以在实施例中发生变化，但在一个示例中，第一裸芯可以包括存储器单元阵列，并且第二裸芯可以包括诸如CMOS集成电路的逻辑电路。
在实施例中，集成存储器模块的第二半导体裸芯可以小于第一半导体裸芯，并且可以倒装芯片地接合到第一半导体裸芯的表面。在一个实施例中，第二半导体裸芯可以沿着第一裸芯的边缘接合到第一半导体裸芯。在这样的实施例中，集成存储器模块可以以偏移的错开式配置堆叠，使得第一裸芯可以直接上下叠置，而使得第二裸芯在第一裸芯的边缘上暴露。在另一实施例中，第二裸芯可以接合到第一裸芯的中央部分。在这样的实施例中，第一裸芯可以在第一裸芯的底表面上包括FOD(film on die，裸芯上膜)，使得第二裸芯嵌入下一个更高的集成存储器模块中的第一裸芯的膜内。
现将参考图22的流程图和图23-48的视图来解释本技术的实施例。在步骤1200中，第一半导体晶片1110可以处理为多个第一半导体裸芯1102，如图23中所示。第一半导体晶片1110可以作为晶片材料的锭开始，其可以是根据直拉法(CZ)或悬浮区熔法(FZ)工艺生长的单晶硅。然而，第一晶片1110在其他实施例中可以由其他材料并通过其他工艺形成。
半导体晶片1110可以从锭中切割出且在第一主表面1104和与表面1104相对的第二主表面(未示出)上抛光，以提供光滑表面。第一主表面1104可以经受各种处理步骤，以将晶片100划分为相应的第一半导体裸芯1102，并且以在第一主表面1104上和/或第一主表面1104中形成相应的第一半导体裸芯1102的集成电路。这些各种处理步骤可以包括沉积金属接触件的金属化步骤，金属接触件包括第一主表面1104上暴露的裸芯接合垫1106和倒装芯片接合垫1108。金属化步骤还可以包括在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，以向和从集成电路传输信号，并且对集成电路提供结构支撑，如下面关于图31解释的。
图23中的晶片1110上所示的第一半导体裸芯1102的数目是出于说明目的，并且晶片1110在其他实施例中可以包括比所示的更多的第一半导体裸芯1102。相似地，第一半导体裸芯1102上的接合垫1106、1108的数目是出于说明目的而示出，并且每个第一裸芯3102在其他实施例中可以包括比示出的更多的接合垫1106、1108。
在一个实施例中，可以处理第一半导体裸芯1102，以包括集成电路存储器单元，例如具有NAND存储器的串的一个或多个3D堆叠的存储器单元阵列。在如下面所解释的其他实施例中，第一半导体裸芯1102可以包括其他的和/或附加的电路。
在晶片1110上形成第一半导体裸芯之前、之后或并行地，可以在步骤1202和1204中将第二半导体晶片1110处理为多个第二半导体裸芯1112，如图24所示。半导体晶片1110可以作为根据CZ、FZ或其他工艺生长的单晶硅的锭开始。第二半导体晶片1110可以被切割且在第一主表面1114和与表面1114相对的第二主表面(未示出)上被抛光，以提供光滑表面。第一主表面1114可以经受各种处理步骤，以将第二晶片1110划分为相应的第二半导体裸芯1112，并且以在第一主表面1114上和/或第一主表面1114中形成相应的第二半导体裸芯1112的集成电路。图24中晶片1110上示出的第二半导体裸芯1112的数目是出于说明目的，并且晶片1110在其他实施例中可以包括比示出的更多的第二半导体裸芯1112。
在一个实施例中，可以处理第二半导体裸芯1112，以包括集成逻辑电路1115(图25)，其配置为控制一个或多个集成存储器单元阵列的读取/写入操作。可以使用CMOS技术制造逻辑电路，但在其他实施例中可以使用其他技术来制造逻辑电路。在如下面所解释的其他实施例中，第二半导体裸芯1112可以包括其他的和/或附加的电路。每个逻辑电路115可以通过金属互连层和/或通孔电耦接到裸芯1112的上表面上的金属垫1116。
如下面所描述的，逻辑电路1115的金属垫1116被电耦接到第一裸芯1102上的接合垫1108。在实施例中，这是在步骤1204中使用重分布层来完成的，以将金属垫1116在第二裸芯1112上的位置重定位或重分布为与第一裸芯1102上的接合垫1108的图案匹配的图案。在图26中示出这样的重分布层(RDL)1117。图26中所示的RDL 1117的图案仅作为示例且在其他实施例中可以变化。可以构想，将第二半导体裸芯1116上的金属垫1116布置为需要与第一半导体裸芯1102上的接触垫1108配合的图案。在这种情况下，可以省略RDL 1117。
如图27中所示，凸块1118的图案可以形成在RDL 1117的上表面上的垫上。可以通过各种技术形成凸块1118，该技术包括例如通过在第二晶片1110上进行柱形凸块制作(stud bumping)或使用微凸块。凸块1118可以由各种材料形成，包括例如Cu、Cu-Sn、Pb-Sn、Au、其合金、或其他焊料材料和具有相对较高熔点的金属。凸块1118设置为与第一裸芯1102上的接合垫1108的图案配合的图案。在实施例中，凸块1118之间的间隔可以在5微米(μm)与50μm之间变化，但是在其他实施例中，间隔可以更小或更大。
在实施例中，凸块1118可以是圆柱形支柱或球形球体。然而，在其他实施例中，凸块1118可以是锥形的，如图28和图28A的放大图所示。锥形凸块1118可以具有直的侧壁来形成真正的锥体，或者如图所示，锥形凸块1118的侧壁具有基部处的凹形部分并过渡为末端处的凸形部分。通过首先将Ti/Cu籽晶层沉积在RDL 1117的上表面上的垫上，可以在RDL垫上沉积锥形凸块1118。接下来，可以通过光刻法使用籽晶层之上的抗蚀剂图案来形成底切孔。接下来，可以例如在电镀工艺中用凸块材料填充抗蚀剂膜中的底切孔。然后可以使用一种或多种溶剂来移除光致抗蚀剂和籽晶层，以留下锥形凸块1118。
在实施例中，锥形凸块1118可以具有8-10μm的基部直径d1、2-3μm的末端直径d2以及8-9μm的高度h。然而，这些尺寸中的每一个在其他实施例中可以彼此成比例地和不成比例地变化。锥形凸块之间的间隔可以为大约20μm，但是该间隔在其他实施例中可以变化。如下面所解释的，当裸芯1112的锥形凸块超声地接合到裸芯1102的垫1108时，锥形凸块1118具有关于剪切强度的某些优点。然而，如提到的，凸块1118在其他实施例中可以是支柱、球形或其他形状的。图24、图27、图28中示出的第二半导体裸芯1112上的凸块1118的数目是出于说明目的，并且每个第二裸芯1112在其他实施例中可以包括比示出的更多的凸块1118。
在步骤1206中，从晶片1110裁切的第一半导体裸芯1102和从晶片1110裁切的第二半导体裸芯可以彼此物理和电气地耦接，如图29和图30中所示。在实施例中，第二半导体裸芯1112可以在主平坦表面的边缘处安装到第一半导体裸芯102的主平坦表面。如提到的，在一个实施例中，第一半导体裸芯1102上的倒装芯片接合垫1108的图案可以匹配第二半导体裸芯1112上的凸块1118的图案，如图29所示。图29中所示的接合垫1108和凸块1118的特定图案仅作为示例，并且在其他实施例中可以变化。
为了将第一裸芯1102和第二裸芯1102贴附在一起，第二半导体裸芯1112可以被翻转，并且可以使用热量和压力以在每个垫界面处回流凸块1118，从而将相应的凸块1118物理和电气地耦接到相应的接合垫1108。特别地，在实施例中，可以使用热压缩技术将凸块1118电气和物理地耦接到接合垫1108，在这种情况下，在升高的温度下将凸块1118压靠接合垫1108一段时间，以回流凸块，其扩散或以其他方式粘合到接合垫1108。在其他实施例中，作为升温的附加或替代，可以将超声振动施加到凸块1118，以促进凸块1118对垫1108的接合。在实施例中，锥形凸块1118可以比其他类型的凸块1118粘合得更好(即，对凸块1118和垫1108之间的剪切力的抗性更好)，这是因为超声键合和/或压力集中在小直径的末端(图28A中的d2)之上。然而，如提到的，凸块1118在不同的实施例中可以具有各种形状。
如提到的，第一半导体裸芯1102和第二半导体裸芯1112可以在它们从相应的晶片1100和1110裁切之后耦接在一起。然而，在其他实施例中，可以在从晶片1100裁切第一半导体裸芯1102之前将第二半导体裸芯1112贴附到第一半导体裸芯1102。在将第一裸芯1102和第二裸芯1112耦接之后，从晶片1110裁切第一裸芯1102。
一旦彼此耦接，第一半导体裸芯1102和第二半导体裸芯1112一起形成集成存储器模块1120，如图30中所示。根据本技术的方面，集成存储器模块1120是单个完整的集成闪速存储器，诸如BiCS闪速存储器。由两个分开的半导体裸芯形成的集成存储器模块1120与在单个裸芯上形成的常规存储器裸芯相比具有若干优点。例如，在第一裸芯1102包括存储器单元阵列的情况下，从第一裸芯中移除逻辑电路为附加的存储器单元释放宝贵的空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，移除逻辑电路允许在存储器堆叠体中提供附加的层。
此外，将存储器单元和逻辑电路分离为两个分开的晶片，这允许两个晶片的制造工艺对于相应的晶片上形成的特定集成电路进行定制和优化。例如，形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以减轻此问题。
再次参考图30，集成存储器模块1120的第二半导体裸芯1112可以显著小于第一半导体裸芯1102。由此，集成存储器模块1120的总足印可以仅由第一半导体裸芯1102的足印确定。即，第二半导体裸芯1112的大小不会使集成存储器模块1120的足印增加或以其方式影响集成存储器模块1120的足印。
在图29-30中所示的实施例中，第一半导体裸芯1102和第二半导体裸芯1112包括用于裸芯的倒装芯片接合的接合垫的图案。应当理解，第一半导体裸芯1102和第二半导体裸芯1112在其他实施例中可以使用其他方案彼此电耦接。在一个这样的其他实施例中，第一半导体裸芯1102和第二半导体裸芯1112可以使用硅通孔(TSV)彼此电耦接。在另一这样的实施例中，第一半导体裸芯1102和第二半导体裸芯1112可以彼此引线键合。在这样的替代实施例中可以省略倒装芯片接合垫1108和凸块1118。
现在将参考图31的截面边视图和图32的边视图解释涉及第一半导体裸芯1102和第二半导体裸芯1112的物理和电气耦接的附加细节。第一半导体裸芯1102可以在第一半导体裸芯1102的芯片区域内包括在衬底层1124中和/或衬底层1124上形成的集成电路存储器单元阵列1122。如提到的，存储器单元阵列1122可以形成为3D堆叠的存储器结构，其具有形成为多层的存储器单元的串。在形成存储器单元阵列1122之后，金属互连件1126和通孔1128的多个层可以顺序形成在电介质膜1130的层中。如本领域已知，可以使用光刻和薄膜沉积工艺每次一层地形成金属互连件1126、通孔1128以及电介质膜层1130。光刻工艺可以包括例如图案限定、等离子体、化学或干法蚀刻以及抛光。薄膜沉积工艺可以包括例如溅射和/或化学气相沉积。金属互连件1126可以由各种导电金属材料形成，包括例如本领域已知的铜和铜合金，并且通孔1128可以衬有和/或填充有各种导电金属，包括例如本领域已知的钨、铜以及铜合金。
钝化层1132可以形成在上电介质膜层1130的顶部上。可以蚀刻钝化层1132以形成接合垫1106、1108。每个接合垫1106、1108可以包括在衬垫1136之上形成的接触层1134。如本领域已知，接触层1134可以由例如铜、铝及其合金形成，并且衬垫1136可以例如由钛/钛氮化物堆叠体(诸如Ti/TiN/Ti)形成，但是这些材料在其他实施例中可以变化。接合垫1106、1108(接触层加衬垫)可以的厚度为720nm，但是在其他实施例中该厚度可能更大或更小。
如本领域已知的，金属互连件1126和通孔1128可以用于在芯片区域内形成导电节点1140，以在裸芯接合垫1108与集成电路1122之间传输信号和电压。金属互连件11126还可以用于在接触垫1106与集成电路1122和/或第二裸芯1112之间传输信号。因此，如下面所解释的，例如来自存储器控制器的信号可以经由第一裸芯1102上的裸芯接合垫1106、金属互连件1126以及接合垫1108向/从第二半导体裸芯1112传输。信号还可以经由第一裸芯1102上的金属互连件1126和接合垫1108在第一裸芯1102与第二裸芯1112之间传输。
如本领域已知的，金属互连件1126和通孔1128还可以用于在密封环区域内形成密封环1142。密封环1142可以围绕集成电路1122和导电节点1140，并且提供机械支撑以例如避免在晶片1110的裁切期间对集成电路1122和导电节点1140造成的损坏。
如上面提到的，可以以相似的方式形成第二半导体裸芯1112，以包括诸如CMOS逻辑电路1115的集成电路。如第一裸芯1102一样，第二裸芯1112中的集成电路可以经由金属互连件和通孔的框架以及上述的RDL 1117与第二裸芯1112的凸块1118电互连。图31所示的实施例包括锥形凸块1118，但是可以使用其他类型的凸块，包括支柱和球形凸块。
图32示出了集成存储器模块1120的更一般的边视图，该集成存储器模块包括由凸块1118贴附到第一裸芯1102的第二裸芯1112。图31和图32中示出的凸块1118的数目是出于说明目的，且在其他实施例中将会变化。一旦将第二裸芯1112贴附到第一裸芯1102，可以用环氧树脂或其他树脂或聚合物1144来底部填充第一裸芯和第二裸芯之间的空间。底部填充材料1144可以作为液体施加，其然后硬化为固体层。该底部填充步骤保护第一裸芯1102和第二裸芯1112之间的电连接，并且还将第二裸芯1112紧固到第一裸芯1102上。可以使用各种材料作为底部填充材料1144，但在实施例中，它可以是来自汉高公司(其办公地在美国加州)的Hysol环氧树脂。
再次参考图22，在形成第一裸芯1102和第二裸芯1112并将其彼此耦接以形成集成存储器模块1120之后，可以如已知的在步骤1208中用例如读取/写入和烧入(burn in)操作来测试存储器模块1120。
在步骤1212，两个或更多个集成存储器模块1120可以堆叠在衬底1180上，如图33和图34的立体图中所示。衬底可以是各种芯片载体介质中的任何一种，其包括导电垫1182、1184，电迹线和通孔，以如上所述在堆叠的集成存储器模块1120与诸如主机装置1174的主机装置之间传输数据和命令。这样的芯片载体介质可以包括但不限于印刷电路板(PCB)、引线框架或带式自动接合(TAB)带。无源部件(未示出)可以在集成存储器模块1120之前或之后安装到衬底。无源部件可以包括例如一个或多个电容器、电阻器和/或电感器，但是其他部件是可预期的。
如上面关于图31提到的，还可以将诸如ASIC的存储器控制器裸芯1170安装到衬底1180，以控制在集成存储器模块1120与主机装置之间的信息交换。在实施例中，控制器裸芯1170可以引线键合到衬底1180，但是在其他实施例中，控制器裸芯1170可以通过其他方法连接。
在步骤1212中，第一集成存储器模块1120可以安装在衬底180上，如通过第一裸芯1102的下表面上的裸芯贴附膜(DAF)。然后可以在步骤1214中在第一裸芯1102上的接触垫1106与衬底1180上的垫1182的第一集合之间形成引线键合体1185形式的电连接。引线键合体1185可以以常规方式形成，例如使用球形键合体(ball bond)，但是可预期其他类型的键合体。引线键合体1185可以由金、金合金或其他材料形成。衬底1180和一个或多个引线键合的集成存储器模块1120可以一起形成半导体装置1190。如图33中示出且在上文描述的，第二半导体裸芯1112可以沿着第一半导体裸芯1102的边缘安装在半导体装置1190中。
可以重复步骤1212和1214(如图1中的虚线所指示的)，以将附加的集成电路存储器模块1120添加到半导体装置1190中。如图34和图35中所示，可以再次使用第二集成存储器模块1120的裸芯1102的下表面上的DAF层，将第二集成存储器模块1120安装在第一集成存储器模块1120的顶部上。根据本技术的方面，第二集成存储器模块1120以错开的偏移的配置来安装。
特别地，第二集成存储器模块1120可以沿着y轴相对于第一集成存储器模块1120偏移距离y’(图35)，从而在接合垫1106上为引线键合体1185留下空间。在实施例中，距离y’可以在50至100μm的范围内，但是该距离在其他实施例中可以比之更小或更大。第二集成存储器模块1120还可以沿着x轴相对于第一集成存储器模块1120偏移距离x’，从而在第一半导体裸芯1102上为第一集成存储器模块1120的第二半导体裸芯1112留下空间。从而，第二集成存储器模块1120的第一裸芯1102可以直接安装在第一集成存储器模块1120的第一裸芯1102的表面上，挨着第一集成存储器模块1120的第二裸芯1112。在实施例中，距离x’的范围可以在100至500μm内，但是该距离在其他实施例中可以比之更小或更大。
第二集成存储器模块1120可以相对于第一集成存储器模块1120旋转180°，使得第二集成存储器模块的裸芯接合垫1106定位为与衬底1180的第二边缘处的垫1184的第二集合相邻。裸芯接合垫1106可以使用引线键合体1185的第二集合来引线键合到垫1184的第二集合。如图35所示，例如，第二集成存储器模块1120的第二半导体裸芯1112也位于半导体装置1190的与第一集成存储器模块1120的第二半导体裸芯1112相对的边缘上。
如图36和图37中所示，可以然后将第三集成存储器模块1120添加到半导体装置1190中。再次使用第三集成存储器模块1120的裸芯1102的下表面上的DAF层，可以将第三集成存储器模块1120安装在第二集成存储器模块1120的顶部上。第三集成存储器模块1120可以沿着y轴相对于第二集成存储器模块1120偏移距离y”(图37)，从而在第二集成存储器模块1120的接合垫1106上为引线键合体1185留下空间。第三集成存储器模块1120也可以沿着x轴相对于第二集成存储器模块1120偏移距离x”，从而在第二集成存储器模块1120的边缘处为第二半导体裸芯1112留下空间。
在实施例中，第三集成存储器模块1120可以在第一集成存储器模块1120之上直接对准。即，在实施例中，距离y”虽然可以与y’相同，但是在相反方向上，并且距离x”虽然可以与x’相同，但是在相反方向上。应当理解，距离y’和y”在其他实施例中不需要彼此相同，并且距离x’和x”在其他实施例中不需要彼此相同。
第一集成存储器模块和第三集成存储器模块1120可以彼此间隔第一半导体裸芯和第二存储器模块1120的DAF层的厚度。该间隔足够大，以在第三集成存储器模块1120下方为第二半导体裸芯1112留下空间。可以使用第三集成存储器模块上的接合垫1106与衬底1180上的垫1182的第一集合之间的引线键合体1185，将第三集成存储器模块1120引线键合到衬底1180。
如图38和图39中所示，然后可以将第四集成存储器模块1120添加到半导体装置1190。可以再次使用第四集成存储器模块1120的裸芯1102的下表面上的DAF层，将第四集成存储器模块1120安装在第三集成存储器模块1120的顶部上。第四集成存储器模块1120可以相对于第三集成存储器模块1120偏移错开，从而直接位于第二集成存储器模块之上，在第三集成存储器模块1120的边缘处为第二半导体裸芯1112留下空间。可以使用第四集成存储器模块上的接合垫1106与衬底1180上的垫1184的第二集合之间的引线键合体1185，将第四集成存储器模块1120引线键合到衬底1180。
集成存储器模块1120可以在z方向上以上述交替错开的偏移配置上下叠装，从而在衬底1180上形成裸芯堆叠体1186，如图40的边视图所示。虽然图中示出4个存储器模块1120，但在不同的实施例中，在堆叠体1186中可以存在1、2、4、8、16、32、64个或其他数目的存储器模块1120。
根据本技术的方面，集成存储器模块1120可以上下堆叠为使得每个模块1120的第二裸芯1112不会增加或以其他方式影响半导体装置1190中裸芯堆叠体1186所需的总高度。特别地，集成存储器模块1120可以以错开的偏移的配置上下叠装在堆叠体1186中，使得存储器模块1120的第一半导体裸芯1102可以直接贴附到在其正下方的存储器模块1120的第一半导体裸芯1102。
第二裸芯1112的厚度可以小于或等于第一裸芯1102的厚度。因此，每个模块1120的第二裸芯1112不增加半导体装置1190中裸芯堆叠体1186所需的总高度。
为了防止第一裸芯1102中的每一个(除直接在衬底1180上的裸芯1102以外)的悬垂部分上的应力过度，可以在悬垂部分下方提供间隔体或焊料支柱1192(如图40中所示)，以为悬垂部分提供支撑。可以在每级上提供单个焊料支柱1192。替代地，可以在每级(进入附图的页面中)上提供多个这样的焊料支柱1192，或可以提供一个长的间隔体。在其他实施例中可以省略焊料支柱1192。
在全部集成存储器模块被添加到堆叠体1186且被引线键合之后，半导体装置1190可以在步骤1216中被包封在模塑料1196中，且如图41中所示。模塑料1196可以包括例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者总部都在日本)购得。可以预期来自其他制造商的其他模塑料。可以通过FFT(薄自由流动，Flow Free Thin)工艺或通过其他已知工艺来施加模塑料，其他已知工艺包括通过传递模塑或注塑技术。
在步骤1220中，焊球1198(图41)可以可选地贴附到半导体装置1190的衬底1180的下表面上的接触垫1194。焊球1198可以用于将半导体装置1190电气和机械地耦接到诸如印刷电路板的主机装置1174(图42)。在半导体装置1190要用作LGA封装体的情况下，可以省略焊球1198。
为了利用规模经济的优点，可以在衬底1180的面板上同时形成多个半导体装置1190。在面板上形成和封装装置1190之后，装置1190可以在步骤1224中彼此单体化，以形成完成的半导体装置1190，如图41中所示。可以通过各种切割方法中的任何一种来单体化半导体装置1190，切割方法包括锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直线切割将限定总体上矩形或正方形形状的半导体装置1190，但是应当理解，半导体装置1190在其本技术的其他实施例中可以具有除矩形和正方形以外的形状。
在上述实施例中，第二半导体裸芯1112安装在第一半导体裸芯1102的边缘处，使得集成存储器模块1120可以上下堆叠，而不会与第二半导体裸芯1112干涉。在其他实施例中，第二半导体裸芯1112可以居中地安装在第一半导体裸芯1102的顶部上。现在将参考图42-45描述这样的实施例。
图42是包括安装在衬底1280上的集成存储器模块1120的半导体装置1290的立体图。集成存储器模块1120可以包括第一裸芯1102和第二裸芯1112，它们可以根据任意上述的实施例来制造和彼此贴附。然而，在图42的实施例中，第二半导体裸芯1112可以安装在第一半导体裸芯1102的上表面的中央部分(远离边缘)上。在实施例中，裸芯的中央部分可以是与第一半导体裸芯1102的边缘间隔至少第二半导体裸芯1112的宽度、且与裸芯接合垫1106间隔至少第二半导体裸芯1112的宽度的任意位置。在其他实施例中，中央部分可以是第一半导体裸芯1102的面积的中央20％至50％。
图42的实施例中的衬底1280可以类似于上述的衬底1180，但可以包括单行的接触垫1182(衬底1180的接触垫1184可以省略)。在其他实施例中，衬底1280可以包括第一行接触垫1182和第二行接触垫1184。如上所述，集成存储器模块1120可以例如经由第一裸芯1102上的垫1106与衬底1280上的垫1182之间的引线键合体1185而电互连到衬底1280。
根据此实施例，第二集成存储器模块1120可以直接安装在第一集成存储器模块1120的顶部上，如图43中所示。为了在第一集成存储器模块1120上容纳第二半导体裸芯1112和引线键合体1185，可以将FOD(裸芯上膜)层1250提供在第二集成存储器模块1120的第一半导体裸芯1102的下表面上。
FOD层1250可以是A阶段或B阶段热固性树脂(或在其之间的某粘度)，其堆叠在第二集成存储器模块1120的第一半导体裸芯1102的下表面上。当第二集成存储器模块1120放置在第一集成存储器模块1120的顶部上时，第一集成存储器模块1120的第二半导体裸芯1112和引线键合体1185移位FOD层1250的一些部分。因此，第一集成存储器模块1120的第二半导体裸芯1112和引线键合体1185嵌入第二集成存储器模块1120的FOD层1250内，并且第二集成存储器模块1120可以平放在第一集成存储器模块1120的顶部上，如图43中所示。
在实施例中，FOD层1250可以是在晶片制造期间形成在第一裸芯1102的下表面上的DAF层。在其他实施例中，作为DAF层的附加或替代，可以将FOD层1250施加到第一裸芯1102的下表面。虽然未示出，图42中所示的最底部的集成存储器模块1120的第一半导体裸芯1102的下表面也可以包括FOD层1250。
FOD层1250的厚度可以稍大于第二半导体裸芯1112的厚度和/或引线键合体1185在第一裸芯1102的上表面上方的高度。在实施例中，FOD层1250的厚度可以在30至100μm的范围内，但是在其他实施例中其可能比之更薄或更厚。
一旦将第二集成存储器模块1120安装在第一集成存储器模块1120的顶部上，第二集成存储器模块1120可以例如经由第一裸芯1102上的垫1106与衬底1280上的垫1182之间的引线键合体1185电互连到衬底1280，如图43中所示。
附加的集成存储器模块1120(具有第一半导体裸芯1102的下表面上的FOD层1250)可以被添加到半导体装置1290并被引线键合，如上所述。图44是包括上下堆叠的四个集成存储器模块1120的半导体装置1290的侧视图。如图所示，第二半导体裸芯1112和引线键合体1185嵌入上方安装的集成存储器模块1120的FOD层1250内。虽然示出了四层，应当理解，半导体装置1290可以包括各种数目的堆叠的集成存储器模块1120，包括例如1、2、4、8、16、32以及64个集成存储器模块1120。在其他实施例中可以提供其他数目的集成存储器模块1120。
在上下堆叠且引线键合全部集成存储器模块之后，可以将半导体装置1290包封在模塑料1196中，如上所述且如图45所示。如提到的，模塑料1196可以包括例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。附加地，焊球1198可以可选地贴附到半导体装置1290的衬底1280的下表面上的接触垫1194。
图46图示了本技术的其他实施例。图46的半导体装置1290与图44所示的相同，除了集成电路模块彼此以台阶式配置偏移以使得垫1106保持未被上方安装的集成存储器模块1120覆盖以外。如在图44中，第二半导体裸芯1112嵌入在上方安装的集成存储器模块1120的FOD层1250内。在该实施例中，全部集成存储器模块1120可以堆叠在衬底1280上，并且之后使用引线键合体1185沿堆叠体向下引线键合。
图47图示了本技术的其他实施例，包括在第一方向上台阶式偏移的第一组堆叠集成存储器模块1120，以及安装在第一组上且在与第一方向相反的第二方向上台阶式偏移的第二组堆叠集成存储器模块1120。可以在第一组和第二组堆叠偏移的集成存储器模块1120中的每个集成存储器模块1120的底部提供FOD层1250。为了将第二(顶部)组堆叠集成存储器模块1120与衬底1280电连接，可以在第一组和第二组集成存储器模块1120的之间提供插入体层1260。在该实施例中，第一组中的集成存储器模块1120和插入体层1260可以堆叠在衬底1280上，并且之后使用引线键合体1185沿堆叠体向下引线键合。第二组集成存储器模块1120然后可以堆叠在插入体层1260上，并且之后使用引线键合体1185沿堆叠体向下引线键合。如图所示，插入体层1260和第一组中的最顶部集成存储器模块1120之间的引线键合体1185可以嵌入在第二组的最底部的集成存储器模块1120的FOD层1250内。替代地，可以从插入体层1260的下方省略插入体层1260上的FOD层1250的部分(虚线)。
图47示出了第一组和第二组中的每一个中的四个集成存储器模块1120。应当理解，第一组和/或第二组中的集成存储器模块1120的数目在其他实施例中可以变化。
图48是本技术的其他实施例的边视图，包括半导体装置1290中的至少一些集成存储器模块1120的第二半导体裸芯1112的一个或多个边缘周围的一个或多个间隔体1270。特别地，当一经安装下一个更高的集成存储器模块1120而嵌入在FOD层1250内时，剪切或其他应力可能在第二半导体裸芯1112上产生。可以提供间隔体1270以降低和/或减轻这些应力。如提到的，可以在第二半导体裸芯1112的单个边缘、两个边缘、三个边缘或全部四个边缘周围提供间隔体1270。间隔体1270的厚度可以稍小于、等于或大于第二半导体裸芯1112的厚度。间隔体1270可以由惰性材料形成，诸如二氧化硅，但是其他材料也是可能的。
虽然未示出，图46-48的实施例中所示的装置1290可以被包封在上述的模塑料1196中。附加地，焊球1198可以可选地贴附到图46-48的半导体装置1290的衬底1280的下表面上的接触垫1194。
总而言之，本技术的示例涉及一种集成存储器模块，其包括：第一半导体裸芯；以及第二半导体裸芯，该第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
根据集成存储器模块的上述示例，其中第一半导体裸芯包括多个存储器单元。
根据集成存储器模块的上述示例，其中第二半导体裸芯包括用于控制多个存储器单元的存取的控制电路。
根据集成存储器模块的上述示例，其中控制电路包括互补金属氧化物半导体集成电路。
根据集成存储器模块的上述示例，其中第一半导体裸芯包括多个接合垫，该多个接合垫配置为引线键合第一半导体裸芯。
根据集成存储器模块的上述示例，其中第一半导体裸芯包括多个接合垫，该多个接合垫配置为将第一半导体裸芯接合到第二半导体裸芯。
根据集成存储器模块的上述示例，其中第二半导体裸芯包括多个凸块，该多个凸块配置为与第一半导体裸芯上的多个接合垫配合。
根据集成存储器模块的上述示例，其中多个凸块是锥形的。
根据集成存储器模块的上述示例，其中第二半导体裸芯小于第一半导体裸芯。
在另一示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其贴附到衬底，该第一集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有多个裸芯接合垫的表面；和第二半导体裸芯，该第二半导体裸芯接合到第一半导体裸芯的表面，与多个裸芯接合垫相邻；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。第三半导体裸芯，安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。
根据半导体装置的上述示例，其中第三半导体裸芯相对于第一半导体裸芯沿着第一轴线偏移，并且其中第三半导体裸芯相对于第一半导体裸芯沿着第二轴线偏移，该第二轴线正交于第一轴线。
根据半导体装置的上述示例，其中第三半导体裸芯包括多个存储器单元，半导体装置还包括接合到第三半导体的表面的第四半导体裸芯，其中耦接的第三半导体裸芯和第四半导体裸芯一起构成第二集成闪速存储器。
根据半导体装置的上述示例，其中第四半导体裸芯倒装芯片地接合到第三半导体裸芯。
根据半导体装置的上述示例，其中第四半导体裸芯使用硅通孔电连接到第三半导体裸芯。
根据半导体装置的上述示例，还包括在衬底上的接触垫与第一半导体裸芯上的裸芯接合垫之间延伸的引线键合体。
根据半导体装置的上述示例，其中第一半导体裸芯上的多个接合垫包括第一多个接合垫，并且其中第三半导体裸芯包括第二多个接合垫。
根据半导体装置的上述示例，其中第一多个接合垫引线键合到衬底的第一边缘上的接触垫的第一集合，并且其中第二多个接合垫引线键合到衬底的第二边缘上的接触垫的第二集合，衬底的第二边缘与衬底的第一边缘相对。
根据半导体装置的上述示例，其中第三半导体裸芯包括：表面，该表面具有与第一半导体裸芯的第一边缘相邻的多个裸芯接合垫，和与第一边缘相邻的第二边缘，以及多个存储器单元，位于第三半导体裸芯的内部；该半导体装置还包括第四半导体裸芯，该第四半导体裸芯在第三半导体裸芯的第二边缘处接合到第三半导体裸芯的表面，耦接的第三半导体裸和第四半导体裸芯一起构成第二集成存储器模块；该半导体装置还包括第五半导体裸芯，该第五半导体裸芯安装在第三半导体裸芯的表面上，与第四半导体裸芯相邻。
根据半导体装置的上述示例，其中第五半导体裸芯相对于第三半导体裸芯沿着第一轴偏线移，并且其中第五半导体裸芯相对于第三半导体裸芯沿着第二轴线偏移，该第二轴线正交于第一轴线。
根据半导体装置的上述示例，其中第五半导体裸芯直接在第一半导体裸芯之上对准。
在另一示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其贴附到该衬底，该第一集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有与第一半导体裸芯的第一边缘相邻的多个接合垫的表面，和与第一边缘相邻的第二边缘；第二半导体裸芯，该第二半导体裸芯在第二边缘处接合到第一半导体裸芯的表面；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。
根据半导体装置的上述示例，其中第三半导体裸芯包括多个存储器单元，半导体装置还包括接合到第三半导体的表面的第四半导体裸芯，其中耦接的第三半导体裸芯和第四半导体裸芯一起构成第二闪速存储器。
根据半导体装置的上述示例，其中第四半导体裸芯倒装芯片地接合到第三半导体裸芯。
根据半导体装置的上述示例，其中第四半导体裸芯使用硅通孔电连接到第三半导体裸芯。
根据半导体装置的上述示例，还包括在衬底上的接触垫和第一半导体裸芯上的裸芯接合垫之间延伸的引线键合体。
根据半导体装置的上述示例，其中第三半导体裸芯包括：具有与第一半导体裸芯的第一边缘相邻的多个裸芯接合垫的表面，以及多个存储器单元，该多个存储器单元在第三半导体裸芯的内部；半导体装置还包括第四半导体裸芯，该第四半导体裸芯在第三半导体裸芯的表面的中央部分处接合到第三半导体裸芯的表面；耦接的第三半导体裸芯和第四半导体裸芯一起构成第二集成存储器模块；该半导体装置还包括第五半导体裸芯，该第五半导体裸芯包括在第五半导体裸芯的表面上的膜层，第五半导体裸芯安装到第三半导体裸芯的表面，并且第四半导体裸芯嵌入在膜层内。
根据半导体装置的上述示例，其中第四半导体裸芯直接在第二半导体裸芯之上对准。
根据半导体装置的上述示例，其中第三半导体裸芯包括多个存储器单元，该半导体装置还包括第四半导体裸芯，该第四半导体裸芯接合到第三半导体表面的中央部分，其中耦接的第三半导体裸芯和第四半导体裸芯一起配置为集成闪速存储器。
根据半导体装置的上述示例，其中第四半导体裸芯被倒装芯片地接合到第三半导体裸芯。
在另一示例中，本技术涉及一种集成存储器模块，其包括：衬底；第一集成存储器模块，其贴附在衬底上，该第一集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有与所述第一半导体裸芯的第一边缘相邻的多个接合垫的表面；第二半导体裸芯，该第二半导体裸芯在第一半导体裸芯的表面的中央部分处接合到第一半导体裸芯的表面；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其包括在第三半导体裸芯的表面上的膜层，第三半导体裸芯安装到第一半导体裸芯的表面，并且第二半导体裸芯嵌入在膜层内。
在另一示例中，本技术涉及一种集成存储器模块，其包括：第一半导体裸芯，该第一半导体裸芯包括存储器装置；以及第二半导体裸芯，该第二半导体裸芯包括控制构件，该第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
现在将参考图49-74描述本技术的其他实施例，其在实施例中涉及一种半导体装置，该半导体装置包括堆叠的集成存储器模块和镀覆的柱(column)电连接体。每个集成存储器模块可以包括一对半导体裸芯，其一起作为单个集成闪速存储器操作。在模块中的该对裸芯之间的闪速存储器功能的划分可以在实施例中变化，但在一个示例中，第一裸芯可以包括存储器单元阵列，并且第二裸芯可以包括诸如CMOS集成电路的逻辑电路。
在实施例中，集成存储器模块的第二半导体裸芯可以倒装芯片地接合到第一半导体裸芯的表面，以形成集成存储器模块。可以将多个集成存储器模块以偏移的台阶式配置上下堆叠并包封，以形成半导体装置。在实施例中，可以在每个集成存储器模块上形成镀覆的电导体的柱，以将每个集成存储器模块与半导体装置的表面电连接。
现在将参考图49和图50的流程图和图51-74的视图来解释本技术的实施例。在步骤2200中，第一半导体晶片2100可以处理为多个第一半导体裸芯2102，如图51中所示。第一半导体晶片2100可以以晶片材料的锭开始，其可以是根据直拉法(CZ)或悬浮区熔法(FZ)工艺生长的单晶硅。然而，第一晶片2100在其他实施例中可以由其他材料且通过其他工艺形成。
半导体晶片2100可以从锭切割出且在第一主表面2104和与表面2104相对的第二主表面(未示出)上抛光，以提供光滑表面。第一主表面2104可以经受各种处理步骤，以将晶片2100划分为相应的第一半导体裸芯2102，并且在第一主表面2104上和/或第一主表面2104中形成相应的第一半导体裸芯2102的集成电路。这些各种处理步骤可以包括沉积金属接触件的金属化步骤，该金属接触件包括在第一主表面2104上暴露的接合垫2106的行和倒装芯片接合垫2108。金属化步骤还可以包括在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，以向和从集成电路传输信号，如下面关于图57解释的。
图51中的晶片2100上所示的第一半导体裸芯2102的数目是出于说明目的，且晶片2100在其他实施例中可以包括比所示的更多的第一半导体裸芯2102。相似地，第一半导体裸芯2102上的接合垫2106、2108的图案以及接合垫2106、2108的数目是出于说明目的而示出。每个第一裸芯2102在其他实施例中可以包括比示出的更多的接合垫2106、2108，并且可以包括接合垫2106和/或2108的各种图案。在一个示例中，接合垫2106沿着每个第一裸芯2102的边缘形成为行。
在实施例中，可以处理第一半导体裸芯2102，以包括集成电路存储器单元，例如具有NAND存储器的串的一个或多个3D堆叠存储器单元阵列。在如下面解释的其他实施例中，第一半导体裸芯2102可以包括其他的和/或附加的电路。
在晶片2100上形成第一半导体裸芯之前、之后或并行地，可以在步骤2202中将第二半导体晶片2110处理为多个第二半导体裸芯2112，如图52所示。半导体晶片2110可以以根据CZ、FZ或其他工艺生长的单晶硅的锭开始。第二半导体晶片2110可以被切割并在第一主表面2114和与表面2114相对的第二主表面(未示出)上被抛光，以提供光滑表面。第一主表面2114可以经受各种处理步骤，以将第二晶片2110划分为相应的第二半导体裸芯2112，并且在第一主表面2114上和/或第一主表面2114中形成相应的第二半导体裸芯2112的集成电路。在图52中晶片2110上示出的第二半导体裸芯2112的数目是出于说明目的，并且晶片2110在其他实施例中可以包括比示出的更多的第二半导体裸芯2112。
在一个实施例中，可以处理第二半导体裸芯2112，以包括集成逻辑电路2115(图9)，其配置为控制一个或多个集成存储器单元阵列的读取/写入操作。可以使用CMOS技术制造逻辑电路，但是在其他实施例中可以使用其他技术来制造逻辑电路。在如下面解释的其他实施例中，第二半导体裸芯2112可以包括其他的和/或附加的电路。每个逻辑电路2115可以由金属互连层和/或通孔电耦接到裸芯2112的上表面上的金属接合垫2116(图53)。
凸块2118的图案可以形成在裸芯2112的表面上的接合垫2116上，如图52和图53中的示例所示。可以通过各种技术形成凸块2118，该技术包括例如通过在第二晶片2110上进行柱形凸块制作或使用微凸块。凸块2118可以由各种材料形成，该材料包括例如Cu、Cu-Sn、Pb-Sn、Au、其合金，或其他焊料材料和具有相对高熔点的金属。垫2116和凸块2118设置为与第一裸芯2102上的接合垫2108的图案匹配的图案。在实施例中，凸块2118之间的间隔可以在5微米(μm)与50μm之间变化，但是在其他实施例中间隔可以更小或更大。
在实施例中，凸块2118可以是圆柱形支柱或球形球体。然而，在其他实施例中，凸块2118可以是锥形的，如图53和图53A的放大图所示。锥形凸块2118可以具有笔直的侧壁，以形成真正的锥体，或如图所示，锥形凸块2118的侧壁具有基部处的凹形部分，其过渡为末端处的凸形部分。可以通过首先将Ti/Cu籽晶层沉积在垫上来在垫2106上沉积锥形凸块2118。接下来，可以通过光刻法使用籽晶层之上的抗蚀剂图案来形成底切孔。然后可以例如在电镀工艺中用凸块材料填充抗蚀剂膜中的底切孔。然后可以使用一种或多种溶剂来移除光致抗蚀剂和籽晶层，以留下锥形凸块2118
在实施例中，锥形凸块2118可以具有8-10μm的基部直径d1、2-3μm的末端直径d2以及8-9μm的高度h。然而，这些尺寸中的每一个在其他实施例中可以彼此成比例地和不成比例地变化。锥形凸块之间的间隔可以为大约20μm，但该间隔在其他实施例中可以变化。如下面所解释的，当裸芯2112的锥形凸块超声地接合到裸芯2102的垫2108时，锥形凸块2118具有关于剪切强度的某些优点。然而，如提到的，凸块2118在其他实施例中可以是支柱、球形或其他形状的。图52-55中示出的第二半导体裸芯2112上的凸块2118的数目是出于说明目的，并且每个第二裸芯2112在其他实施例中可以包括比示出的更多的凸块2118。
在步骤2206中，来自晶片2100的第一半导体裸芯2102和来自晶片2110的第二半导体裸芯可以彼此物理和电气地耦接，如图54和图55所示。如提到的，在一个实施例中，第一半导体裸芯2102上的倒装芯片接合垫2108的图案可以匹配第二半导体裸芯2112上的凸块2118的图案，如图54所示。凸块2118可以接合到垫2108中的每一个。如下面所解释的，导电柱形成在裸芯2102的接合垫2106上，以将裸芯2102和/或2112与诸如印刷电路板的主机装置电互连。相应地，当裸芯2102和2112接合在一起时，垫2106可以保持留空。即，凸块2118与裸芯2102上的垫2108接合，且不与裸芯2102上的垫2106接合。
为了将第一裸芯2102和第二裸芯2112贴附在一起，第二半导体裸芯2112可以被翻转，并且可以使用热量和压力来在每个垫界面处回流凸块2118，从而将相应的凸块2118物理和电气地耦接到相应的接合垫2108。特别地，在实施例中，可以使用热压缩技术将凸块2118电气和物理地耦接到接合垫2108，在这种情况下，在升高的温度下将凸块2118压靠接合垫2108一段时间，以回流凸块，其扩散或以其他方式粘合到接合垫2108。在其他实施例中，作为升温的附加或替代，可以将超声振动施加到凸块2118，以促进凸块2118对垫2108的接合。在实施例中，锥形凸块2118可以比其他类型的凸块2118粘合得更好(即，对凸块2118和垫2108之间的剪切力的抗性更好)，这是因为超声键合和/或压力集中在小直径的末端(图53A中的d2)之上。然而，如提到的，凸块2118在不同的实施例中可以具有各种形状。
在上述实施例中，凸块2118贴附到第二裸芯2112，以与第一裸芯2102上的接合垫2108耦接。在其他实施例中，可以设想，凸块2118可以贴附到第一裸芯2102，并且配置为与第二裸芯2112上的接合垫耦接。
一旦将第二裸芯2112贴附到第一裸芯2102，第一裸芯和第二裸芯之间的空间可以用环氧树脂或其他树脂或聚合物2117底部填充(图55)。底部填充材料2117可以作为液体施加，其然后硬化为固态层。此底部填充步骤保护第一裸芯2102和第二裸芯2112之间的电连接，并且将第二裸芯2112进一步紧固到第一裸芯2102上。各种材料可以用作底部填充材料2117，但是在实施例中，其可以是来自汉高公司(办公地在美国加利福尼亚州)的Hysol环氧树脂。
第一半导体裸芯2102和第二半导体裸芯2112可以在它们从相应的晶片2100和2110中被裁切之后耦接在一起。然而，在其他实施例中，可以在从晶片2100中裁切第一半导体裸芯2102之前，将第二半导体裸芯2112贴附到第一半导体裸芯2102。在将第一裸芯2102和第二裸芯2112耦接之后，可以将第一裸芯2102从晶片2100裁切。
一旦彼此耦接，第一半导体裸芯2102和第二半导体裸芯2112就一起形成集成存储器模块2120，如图56中所示。如图所示，第二裸芯2112可以覆盖第一裸芯2102的大部分，但接合垫2106未被覆盖且可接近。在所示的实施例中，接合垫2106是沿着单个边缘的。然而，在其他实施例中，接合垫2106可以沿着多个(两个或三个)或在裸芯2102的全部四个边缘周围。在这样的实施例中，将第二裸芯2112的大小和形状设定为使得全部这样的接合垫2106未被覆盖且可接近。还可以设想，接合垫2106可以形成在第一裸芯2102的中央部分中。在这样的实施例中，第二裸芯2112可以形成有中央开口，使得在第一裸芯2102的中央的接合垫2106未被覆盖且可接近。
根据本技术的方面，集成存储器模块2120是单个的完整的集成闪速存储器，诸如BiCS闪速存储器。由两个分开的半导体裸芯形成集成存储器模块2120与在单个裸芯上形成的常规闪速存储器裸芯相比具有若干优点。例如，在第一裸芯2102包括存储器单元阵列的情况下，从第一裸芯中移除逻辑电路为附加的存储器单元释放宝贵的空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，逻辑电路的移除允许在存储器堆叠体中提供附加的层。
此外，将存储器单元和逻辑电路分离为两个分开的晶片，这允许两个晶片的制造工艺针对相应的晶片上形成的特定集成电路进行定制和优化。例如，用于形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以缓解此问题。
在关于图53-56中所示出且描述的实施例中，第一半导体裸芯2102和第二半导体裸芯2112包括用于裸芯的倒装芯片接合的接合垫的图案。应当理解，第一半导体裸芯2102和第二半导体裸芯2112在其他实施例中可以使用其他方案彼此电耦接。在一个这样的其他实施例中，第一半导体裸芯2102和第二半导体裸芯2112可以使用硅通孔(TSV)彼此电耦接。在另一这样的实施例中，第一半导体裸芯2102和第二半导体裸芯2112可以彼此引线键合。在这样的替代实施例中可以省略倒装芯片接合垫2108和凸块2118。
现将参考图57的截面边视图解释涉及第一半导体裸芯2102和第二半导体裸芯2112的物理和电气的耦接的附加细节。第一半导体裸芯2102可以在第一半导体裸芯2102的芯片区域内包括在衬底层2124中和/或衬底层2124上形成的集成电路存储器单元阵列2122。如提到的，存储器单元阵列2122可以形成为3D堆叠的存储器结构，其具有形成为多层的存储器单元的串。在形成存储器单元阵列2122之后，金属互连件2126和通孔2128的多个层可以顺序地形成在电介质膜2130的层中。如本领域已知，可以使用光刻和薄膜沉积工艺每次一层地形成金属互连件2126、通孔2128以及电介质膜层2130。光刻工艺可以包括例如图案限定、等离子体、化学蚀刻或干法蚀刻、以及抛光。薄膜沉积工艺可以包括例如溅射和/或化学气相沉积。金属互连件2126可以由各种导电金属形成，如本领域已知的，该导电金属包括例铜和铜合金，并且通孔2128可以衬有和/或填充有各种导电金属，包括例如本领域已知的钨、铜以及铜合金。
钝化层2132可以形成在上电介质膜层2130的顶部上。可以蚀刻钝化层2132以形成接合垫2106、2108。每个接合垫2106、2108可以包括形成在衬垫2136之上的接触层2134。如本领域已知，接触层2134可以由例如铜、铝及其合金形成，并且衬垫2136可以例如由钛/钛氮化物堆叠体(诸如Ti/TiN/Ti)形成，但是这些材料在其他实施例中可以变化。接合垫2106、2108(接触层加衬垫)可以具有720nm的厚度，但是在其他实施例中该厚度可以更大或更小。
如本领域已知的，金属互连件2126和通孔2128可以用于在芯片区域内形成导电节点2140，以在集成电路2122与裸芯接合垫2108之间且进而在接合垫2108与第二裸芯2112之间传输信号和电压。金属互连件2126和通孔2128还可以用于在集成电路2122与接触垫2106之间且进而在接合垫2106与主机装置之间传输信号，如下面解释的。信号还可以经由直接在接合垫2106和2108之间延伸的金属互连件2126在第一裸芯2102与第二裸芯2112之间传输。金属互连件2126可以用于将垫2106与垫2108中的所选择的垫相耦接。
如上面提到的，可以以相似的方式形成第二半导体裸芯2112，以包括例如CMOS逻辑电路2115的集成电路。如同第一裸芯2102，第二裸芯2112中的集成电路可以经由金属互连件和通孔的框架与第二裸芯2112的凸块2118电互连。图57所示的实施例包括锥形凸块2118，但是可以使用其他类型的凸块，包括支柱和球形凸块。
再次参考图49，在形成第一裸芯2102和第二裸芯2112且将它们彼此耦接以形成集成存储器模块2120之后，可以如已知的在步骤2208中用例如读取/写入和烧入操作来测试存储器模块2120。
在步骤2212中，两个或更多个集成存储器模块2120可以在载体2180上在z方向上垂直地堆叠，以形成裸芯堆叠体2186，如图58的边视图中所示。集成存储器模块可以例如通过裸芯2102中的每一个的底表面上的裸芯贴附膜(DAF)彼此附接且附接到载体2180。载体2180可以由例如二氧化硅或玻璃的绝缘材料形成，但是其他材料对于载体2180是可能的。集成存储器模块2120可以以偏移的台阶式配置堆叠，使得每个集成存储器模块的接合垫2106保持从上方可接近。虽然图58示出了四个堆叠的集成存储器模块2120，在其他实施例中在载体2180上可以存在1、2、4、8、16、32、64个或其他数目的集成存储器模块。
一旦如图58中所示安装在裸芯堆叠体2186中，然后可以在步骤2214中在接触垫2106上形成电连接。现将关于图50的流程图和图58-63的视图来描述在步骤2214中形成电连接的其他细节。在步骤2228中，堆叠体2186被围封光致抗蚀剂2188内，如图59中所示。然后将图案掩模2190施加在光致抗蚀剂之上(图60)，并且然后在步骤2230中将光致抗蚀剂2188曝光和显影，以移除在堆叠体的未被掩模2190覆盖的那些区域中的光致抗蚀剂。如图61中所示，在步骤2230中移除光致抗蚀剂使得在堆叠体2186中的每个集成存储器模块2120上形成孔2192，该孔2192从光致抗蚀剂的顶表面向下延伸到接合垫2106的表面。
在步骤2232中，掩模2190可以被移除(图61)，并且可以在步骤2234中用电导体填充孔2192，以形成导电柱2194(图61)。在实施例中，导电柱2194可以通过在孔2192内镀覆电导体的电镀工艺形成。在实施例中，形成导电柱2194的电导体可以是Cu或其合金，但是可以预期其他电导体。在步骤2238中，移除光致抗蚀剂2188，以留下从接触垫2106延伸的导电柱2194，如图62所示。
再次参考图49的流程图，在形成导电柱2194之后，堆叠体2186和导电柱2194可以在步骤2216中被围封在诸如模塑料2196的壳体中，以形成半导体装置2300，如图64的边视图和图65的立体图中所示。模塑料2196的上表面可以研磨和/或抛光，使得导电柱2194的上端与模塑料2196的上表面平齐。在实施例中，图64和图65中所示的半导体装置2300可以关于包括在装置2300内的集成存储器模块2120的数目是完成的。然而，如下面所解释的，可以将附加的集成存储器模块2120添加到半导体装置2300。
半导体装置2300可以包封在模塑料2196中，模塑料2196可以包括例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者的总部都在日本)购得。可以预期来自其他制造商的其他模塑料。可以通过FFT(薄自由流动，Flow Free Thin)工艺或其他已知工艺施加模塑料，该工艺包括通过传递模塑或注模技术。在其他实施例中，壳体可以由其他材料形成，并且以其他方式形成在半导体装置2300周围。
如提到的，图64和图65中所示的半导体装置2300可以实质上是完成的。然而，在其他实施例中，可以添加附加的集成存储器模块2120(如图49的流程图中的虚线箭头所指示的)。例如，如图66中所示，集成存储器模块2120的第二集合可以以台阶式偏移的配置堆叠在模塑料2196的顶部上，使得集成存储器模块2120的每级上的接合垫保持未被覆盖且从上方可接近。可以使用每个集成存储器模块2120的第一裸芯2102的底表面上的DAF层，将集成存储器模块2120的第二集合上下堆叠。
集成存储器模块2120的第二集合然后可以在在步骤2214中被电互连且在步骤2216中被包封，如上所述。特别地，集成存储器模块的第二集合可以被围封在光致抗蚀剂2288内，如图67中所示。然后将图案掩模2290施加在光致抗蚀剂之上(图68)，光致抗蚀剂2288然后在步骤2230中被曝光和显影，以移除在堆叠体的未被掩模2290覆盖的区域中的光致抗蚀剂。掩模图案具有第一组开口，其直接对准在导电柱2194之上。如图68中所示，在步骤2230中移除光致抗蚀剂使得在第二组中的每个集成存储器模块2120上形成孔2292，孔2292从光致抗蚀剂的顶表面向下延伸到接合垫2106的表面。在步骤2230中光致抗蚀剂的移除还形成孔2292，该孔2292从光致抗蚀剂的顶表面向下延伸以与在模塑料2196的表面处暴露的导电柱2194的顶部连接。
在步骤2232，可以移除掩模2290(图69)，并且可以在步骤2234中用电导体填充孔2292，以形成第二组导电柱2294。如图69中所示，导电柱2294从第二组集成存储器模块2120的接合垫2106延伸。导电柱还与导电柱2194连接且从导电柱2194延伸。在实施例中，连接到导电柱2194的导电柱2294可以认为是单个导电柱。
在实施例中，导电柱2294可以通过在孔2292内镀覆电导体的电镀工艺形成。在实施例中，形成导电柱2294的电导体可以与用于柱2194的导体相同。在步骤2238中，可以移除光致抗蚀剂2288，以留下如图70中所示的导电柱2294，导电柱2294在模塑料2196的表面上方延伸且从第二组集成存储器模块的接触垫2106延伸。
在形成导电柱2294之后，第二组集成存储器模块和导电柱2294可以在步骤2216中被围封在诸如模塑料2296的壳体中，以形成半导体装置2300，如图71的边视图和图72的立体图中所示。模塑料2296可以与模塑料2196相同，并且以与模塑料2196相同的方式施加。模塑料2296的上表面可以研磨和/或抛光，使得导电柱2294的上端与模塑料2296的上表面平齐。在其他实施例中，第二组集成存储器模块2120周围的壳体可以由其他材料形成，并且以其他方式形成在第二组存储器模块周围。
导电柱2294可以用于将半导体装置2300的接合垫2106电连接到主机装置，该主机装置可以例如是印刷电路板。如图73和图74中所示，可以在步骤2220中使用重分布层(RDL)2295将导电柱的图案分布在半导体装置2300的表面的大部分上。图73和图74中所示的RDL2295的图案仅作为示例且在其他实施例中可以变化。
在步骤2222中，焊球2298(图73和图74)可以可选地贴附到RDL 2295的表面上的垫。焊球2298可以用于将半导体装置2300电气和机械地耦接到主机装置。在半导体装置2300用作LGA封装体的情况下，可以省略焊球2298。
为了利用规模经济的优点，多个半导体装置2300可以同时形成在大的载体2180上。在载体2180上形成和包封装置2300之后，可以移除载体(步骤2224)并且可以将装置2300彼此单体化(步骤2226)，以形成完成的半导体装置2300，如图74中所示。在其他实施例中，可以在移除载体之前将装置2300单体化。
可以通过各种切割方法中的任何一种将半导体装置2300单体化，该切割方法包括锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直线切割将限定总体上矩形或正方形形状的半导体装置2300，应当理解，半导体装置2300在本技术的其他实施例中可以具有除矩形和正方形以外的形状。
在上述实施例中，将每组四个集成存储器模块2120进行堆叠，形成电连接，并且然后包封。在其他实施例中，半导体装置2300可以具有多于两组的集成存储器模块。此外，每组可以具有多于或少于四个集成存储器模块2120。每组可以具有相同数目的存储器模块，但它们在其他实施例中不需具有相同数目的存储器模块。
在上述实施例中，第一半导体裸芯2102比第二半导体裸芯2112稍大，并且包括额外一行的垫2106，以接收如上所述的导电柱。在其他实施例中，第二半导体裸芯2112可以比第一半导体裸芯2102稍大。在此实施例中，第二半导体裸芯2112可以包括额外一行的垫2106，以接收如上所述的导电柱。
总而言之，本技术的示例涉及一种集成存储器模块，其包括：第一半导体裸芯；以及第二半导体裸芯，该第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
根据上述的集成存储器模块，其中第一半导体裸芯包括多个存储器单元。
根据上述的集成存储器模块，其中第二半导体裸芯包括用于控制多个存储器单元的存取的控制电路。
根据上述的集成存储器模块，其中所述控制电路包括互补金属氧化物半导体集成电路。
根据上述的集成存储器模块，其中第二半导体裸芯包括多个凸块，该多个凸块配置为与第一半导体裸芯上的第二组接合垫配合。
根据上述的集成存储器模块，其中该多个凸块是锥形的。
根据上述的集成存储器模块，其中第二半导体裸芯小于第一半导体裸芯。
在另一示例中，本技术涉及一种半导体装置，其包括：一个或多个集成存储器模块，每个集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有第一多个接合垫和第二多个接合垫的表面；第二半导体裸芯，该第二半导体裸芯接合到第二多个接合垫；其中接合的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；壳体，该壳体围封一个或多个集成存储器模块；多个导电柱，其与每个第一半导体裸芯上的第一多个接合垫接触，并从第一多个接合垫穿过壳体延伸到壳体的表面，多个导电柱配置为将一个或多个集成存储器模块电连接到主机装置。
根据上述的半导体装置，其中多个导电柱是电镀的导电柱。
根据上述的半导体装置，其中一个或多个集成存储器模块包括以偏移的台阶式配置堆叠的多个存储器模块，这使多个第一接合垫未被覆盖且从多个第一接合垫的上方可接近。
根据上述的半导体装置，其中第一半导体裸芯和第二半导体裸芯彼此倒装芯片地接合。
根据上述的半导体装置，还包括在第一裸芯和第二裸芯中的一个裸芯上的多个凸块，该多个凸块配置为在第一半导体裸芯和第二半导体裸芯的倒装芯片地接合期间将第一裸芯和第二裸芯耦接在一起。
根据上述的半导体装置，其中多个凸块是锥形的。
根据上述的半导体装置，其中第一半导体裸芯和第二半导体裸芯通过硅通孔彼此接合。
根据上述的半导体装置，其中第一半导体裸芯上的第一多个接合垫和第二多个接合垫电耦接在一起。
根据上述的半导体装置，其中第一半导体裸芯包括多个存储器单元。
根据上述的半导体装置，其中第二半导体裸芯包括用于控制多个存储器单元的存取的控制电路。
根据上述的半导体装置，其中控制电路包括互补金属氧化物半导体集成电路。
一种半导体装置，包括：上下堆叠的多个集成存储器模块，每个集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括具有第一多个接合垫和第二多个接合垫的表面；以及第二半导体裸芯，该第二半导体裸芯接合到第二多个接合垫；其中接合的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；并且其中多个存储器模块以偏移的台阶式配置上下堆叠，这使得每个第一半导体裸芯上的多个第一接合垫未被覆盖且从多个第一接合垫上方可接近；壳体，该壳体围封多个集成存储器模块；多个导电柱，其与每个第一半导体裸芯上的第一多个接合垫接触，并从第一多个接合垫穿过壳体延伸到壳体的表面。
根据上述的半导体装置，其中：多个集成存储器模块包括第一多个存储器模块，壳体包括第一壳体，并且多个导电柱包括第一多个导电柱，该半导体装置还包括：上下堆叠的第二多个集成存储器模块，第二多个集成存储器模块中的每个集成存储器模块包括：第三半导体裸芯，该第三半导体裸芯包括具有第三多个接合垫和第四多个接合垫的表面；第四半导体裸芯，该第四半导体裸芯接合到第四多个接合垫；其中接合的第三半导体裸芯和第四半导体裸芯一起配置为集成闪速存储器；并且其中第二多个存储器模块以偏移的台阶式配置上下堆叠，这使得多个第三接合垫未被覆盖且从多个第三接合垫上方可接近；第二壳体，该第二壳体围封第二多个集成存储器模块；第二多个导电柱，该第二多个导电柱与第一多个导电柱和每个第三半导体裸芯上的第三多个接合垫接触，且从第一多个导电柱和第三多个接合垫穿过第二壳体延伸到第二壳体的表面。
根据上述的半导体装置，其中多个导电柱是电镀的导电柱。
根据上述的半导体装置，其中第一半导体裸芯包括多个存储器单元。
根据上述的半导体装置，其中第二半导体裸芯包括用于控制多个存储器单元的存取的控制电路。
根据上述的半导体装置，其中所述控制电路包括互补金属氧化物半导体集成电路。
一种半导体装置，包括：多个堆叠的集成存储器模块，每个集成存储器模块包括：第一半导体裸芯，该第一半导体裸芯包括第一多个接合垫和存储器构件；以及第二半导体裸芯，该第二半导体裸芯接合到第一半导体裸芯且包括用于存储器构件的控制构件；
其中接合的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器构件；壳体构件，该壳体构件围封多个集成存储器模块；以及电连接体构件，该电连接体构件与每个第一半导体裸芯上的第一多个接合垫接触，且从第一多个接合垫穿过壳体构件延伸到壳体构件的表面，该电连接体构件用于将多个集成存储器模块电连接到主机装置。
现在将参考图75-95描述本技术的其他实施例，其在实施例中涉及一种包括集成存储器模块的半导体装置。集成存储器模块可以包括堆叠在CMOS逻辑电路半导体裸芯上的多个存储器阵列半导体裸芯，它们一起作为单个集成闪速存储器操作。集成存储器模块中的半导体裸芯中的每一个可以形成有硅通孔(TSV)的图案，其盖覆有半导体裸芯的相对表面上的电连接体。在实施例中，TSV是蚀刻或以其他方式形成为穿过半导体裸芯的孔。孔可以镀覆或填充有电导体。在镀覆或填充孔之前，孔可以衬有阻挡层和/或籽晶层，以防止镀覆或填充的导体扩散。
一旦将集成存储器模块半导体裸芯堆叠在CMOS逻辑电路半导体裸芯上，相应的堆叠半导体裸芯的TSV可以彼此对准且彼此贴附，以电气和物理地连接集成存储器模块中的每个半导体裸芯。以下提供了根据本技术的集成存储器模块和TSV的其他细节。
现将参考图75和图76的流程图和图77-95的视图来解释本技术的实施例。在步骤3200中，第一半导体晶片3100可以处理为多个第一半导体裸芯3102，如图77中所示。第一半导体晶片3100可以作为晶片材料的锭开始，其可以是根据直拉法(CZ)法或悬浮区熔法(FZ)工艺生长的单晶硅。然而，第一晶片3100在其他实施例中可以由其他材料且通过其他工艺形成。
半导体晶片3100可以从锭中切割且在第一主平坦表面3104和与表面3104相对的第二主平坦表面3107(图78)上抛光，以提供光滑表面。第一主表面3104可以经受各种处理步骤，以将晶片3100划分为相应的第一半导体裸芯3102，并且在第一主表面3104上和/或第一主表面3104中形成相应的第一半导体裸芯3102的集成电路。
特别地，在步骤3200，在实施例中，第一半导体裸芯3102可以处理为包括集成电路存储器单元阵列3122，其形成在包括层3124和3126的电介质衬底中，如图78中所示。在实施例中，存储器单元阵列3122可以形成为3D堆叠的存储器结构，其具有形成为多层的存储器单元的串。然而，应当理解，第一半导体裸芯3102可以处理为包括除3D堆叠的存储器结构以外的集成电路。钝化层3128可以形成在上电介质膜层3126的顶部上。
金属互连件和通孔的多个层可以形成在半导体裸芯3102的层中并穿过半导体裸芯3102的层。值得注意地，在形成存储器单元阵列3122之前、期间或之后，可以在步骤3204中形成硅通孔(TSV)3105的图案，其在第一晶片3100的顶部主平坦表面和底部主平坦表面之间延伸。可以通过在完成的TSV 3105的图案中蚀刻穿过第一半导体裸芯3102的孔来形成TSV 3105。孔然后可以衬有防止后来施加的金属的扩散的阻挡层，如下面解释的。
在实施例中，阻挡层可以由钛、钛氮化物、钽、钽氮化物等的一个或多个层形成。阻挡层可以通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成，但是可以替代地使用其他技术。继而阻挡层可以衬有籽晶层。籽晶层可以通过PVD或CVD沉积，但是在其他实施例中其可以通过其他技术沉积。籽晶层可以由铜、铝、锡、镍、金、其合金或其他材料形成。
然后可以将导电材料镀覆到籽晶层上。导电材料可以包括铜，但是可以使用其他适当材料，诸如铝、锡、镍、金、掺杂多晶硅、以及其合金或组合。导电材料可以通过将铜或其他导电材料电镀到籽晶层上形成。在实施例中，TSV 3105的直径可以为1μm至50μm，但是它们在其他实施例中可以比之更小或更大。TSV一旦填充有导电材料，可以通过诸如化学机械抛光(CMP)或其他工艺的平坦化工艺移除延伸超过半导体裸芯3102的第一平坦表面和/或主平坦表面的过量材料。
在步骤3208中，接合垫3108可以形成在TSV 3105中的每一个的相对的端部上，以将接合垫3108和TSV 3105物理和电气地耦接，如图79中所示。可以在TSV 3105之上蚀刻钝化层3128，并且施加金属导电层，以在半导体裸芯3102的第一主表面上形成接合垫3108。可以以相同方式在半导体裸芯3102的相对的主平坦表面上的TSV 3105上形成接合垫3108的相同图案。
每个接合垫3108可以形成在衬垫3106之上。如本领域已知，接合垫3108可以例如由铜、铝及其合金形成，并且衬垫3106可以例如由钛/钛氮化物堆叠体(例如Ti/TiN/Ti)形成，但是这些材料在其他实施例中可以变化。接合垫3108和衬垫3106一起可以具有720nm的厚度，但是在其他实施例中该厚度可以更大或更小。TSV 3105可以用于在集成电路3122与接合垫3108之间传输信号和电压。
图76示出了晶片3100上的半导体裸芯3102以及半导体裸芯3102中的一个半导体裸芯上的接合垫3108的图案，该接合垫的图案在半导体裸芯3102的外围周围。图76中晶片3100上示出的第一半导体裸芯3102的数目是出于说明目的，并且晶片3100在其他实施例中可以包括比示出的更多的第一半导体裸芯3102。相似地，第一半导体裸芯3102上的接合垫3108的图案以及接合垫3108的数目是出于说明目的而示出的。每个第一裸芯3102在其他实施例中可以包括比所示的更多的接合垫3108，并且可以包括接合垫3108的各种其他图案。
在晶片3100上形成第一半导体裸芯之前、之后或并行地，可以在步骤3210中将第二半导体晶片3110处理为多个第二半导体裸芯3112，如图77所示。半导体晶片3110可以作为根据CZ、FZ或其他工艺生长的单晶硅的锭开始。第二半导体晶片3110可以被切割且在第一主表面3114和与表面3114相对的第二主表面3117(图80)上被抛光，以提供光滑表面。第一主表面3114可以经受各种处理步骤，以将第二晶片3110划分为相应的第二半导体裸芯3112，并且在第一主表面3114上和/或第一主表面3114中形成相应的第二半导体裸芯3112的集成电路。
在一个实施例中，第二半导体裸芯3112可以处理为包括集成电路3132(图80)，其形成在包括层3134和3136的电介质衬底中。集成电路3132可以配置为逻辑电路，以控制一个或多个集成存储器单元阵列的读取/写入操作。逻辑电路可以使用CMOS技术来制造，但是逻辑电路在其他实施例中可以使用其他技术来制造。第二半导体裸芯3112在其他实施例中可以包括其他的和/或附加的集成电路，如下面解释的。钝化层3138可以形成在上电介质膜层3136的顶部上。
金属互连件和通孔的多个层可以形成在第二半导体裸芯3112的层中并穿过第二半导体裸芯3112的层。例如，在形成集成电路3132之前、期间或之后，可以在步骤3214中形成硅通孔(TSV)3115的图案，其在第二晶片3110的顶部主平坦表面和底部主平坦表面之间延伸。如同上述第一半导体裸芯3102上的TSV 3105，第二半导体裸芯3112上的TSV 3115可以用相同的方式和以相同的图案形成。
在步骤3218中，接合垫3118可以形成在TSV 3115中的每一个的有源表面上，以物理和电气地耦接接合垫3118与TSV 3115，如图81中所示。钝化层3138可以在TSV 3115之上被蚀刻，并且施加金属导电层，以在第二半导体裸芯3112的第一主表面上形成接合垫3118。如上所述，每个接合垫3118可以形成在衬垫3116之上。如同第一半导体裸芯3102上的接合垫3108和衬垫3106，第二半导体裸芯3112中的接合垫3118和衬垫3116可以用相同的方式和由相同的材料形成。
图77示出了晶片3110上的第二半导体裸芯3112以及第二半导体裸芯3112中的一个上的接合垫3118的图案，该接合垫的图案在第二半导体裸芯3102的外围周围。图77中在晶片3110上示出的第二半导体裸芯3112的数目是出于说明目的，并且晶片3110在其他实施例中可以包括比示出的更多的第二半导体裸芯3112。相似地，第二半导体裸芯3112上的接合垫3118的图案以及接合垫3118的数目是出于说明目的而示出的。每个第二裸芯3112在其他实施例中可以包括比示出的更多的接合垫3118，并且可以包括接合垫3118的各种其他图案，其匹配第一裸芯3102上的接合垫3108的图案。在实施例中，第二半导体裸芯3112的大小和形状匹配第一半导体裸芯3102的大小和形状。第二半导体裸芯3112上的接合垫3118的图案也可以匹配第一半导体裸芯3102上的接合垫3108的图案。
在步骤3220中，重分布层(RDL)3140可以形成在第二半导体裸芯3112的第二主平坦表面3117上，该第二主平坦表面3117与包括接合垫3118的第一主平坦表面3114相对，如图81中所示。RDL 3140可以将接合垫3118和TSV 3115电连接到在第二半导体裸芯3112的第二主平坦表面3117上分布的接触垫3142的图案。
现在参考图82，在一个实施例中，在步骤3224中可以将第二半导体裸芯3112安装在载体3144上，并且在步骤3226中，多个第一半导体裸芯3102可以上下堆叠且堆叠在第二半导体裸芯3112上，以形成集成存储器模块3120。图82的示例示出了在第二裸芯3112上堆叠的三个第一裸芯3102。然而，在其他实施例中，在第二裸芯3112上第一裸芯3102可以多于或少于三个。包括载体3144、第二裸芯3112以及一个或多个第一裸芯3102的堆叠体可以以任意次序组装。作为一个其他示例，多个第一裸芯3102可以上下堆叠，该堆叠体可以安装在第二裸芯3112上，并且然后该组合的堆叠体可以安装在载体3144上。
载体3144可以由例如二氧化硅的绝缘材料形成，但是其他材料对于载体3144也是可能的。可以将粘合剂释放层3146提供在载体3144的表面上，以可释放地安装集成存储器模块3120。
可以通过将一个裸芯3102、3112上的接合垫3108/3118与堆叠体中的下一个相邻裸芯3102、3112的接合垫3108/3118对准，来将集成存储器模块3120中的半导体裸芯3102、3112彼此接合。此后，相邻裸芯3102、3112的接合垫3108/3118可以通过各种接合技术中的任何一个而接合在一起，这部分地取决于接合垫大小和接合垫间隔(即，接合垫节距)。
在一个实施例中，相邻裸芯3102、3112上的接合垫3108/3118的一个或两个集合可以包括凸块，该凸块使用热压缩和/或超声键合技术将相邻裸芯粘合在一起。凸块可以由Cu、CuSn、Pb-Sn、Au、其合金、或其他金属以及具有相对高熔点的材料形成。在这样的实施例中，接合垫可以为约70μm的正方形且彼此间隔50μm至*100μm的节距。
在其他实施例中，可以在所谓的微凸块接合工艺中将少量、受控制量的焊料、铜或其他金属施加到一对接合垫之间的界面处的一个接合垫3108/3118。可以在使用热压缩的微凸块接合工艺中将相应的键合体彼此耦接。在这样的实施例中，接合垫3108/3118可以为约50μm的正方形且彼此间隔30μm至50μm的节距。施加的微凸块可以是球形或圆柱形的。在其他实施例中，施加的微凸块可以具有锥形，其具有贴附到接合垫中的一个的宽基部，并且渐缩到窄末端，该末端可以使用热压缩和/或超声键合技术接合到相对的接合垫。
如下面所解释的，在实施例中，第一半导体裸芯3102可以仅包括存储器阵列电路，并且全部支持控制电路可以卸载(off-load)到第二裸芯3112。这样的实施例可以具有优点，但是在第一裸芯3102和第二裸芯3112之间需要大量的电连接(TSV 3105/3115和接合垫3108/3118)。为了支持这样的大量的电连接，接合垫3108/3118应提供有小的面积和节距。
已知在所谓的铜对铜接合工艺中将接合垫3108/3118直接彼此接合，而无需焊料或其他添加的材料。在铜对铜接合工艺中，接合垫3108/3118被控制为高度平坦且在高度受控的几乎不含环境颗粒的环境中形成，否则环境微粒可能沉降在接合垫3108/3118上。在这样的条件下，堆叠体中的相邻裸芯的接合垫3108/3118对准且被彼此压靠，以基于表面张力形成键合体。这样的键合体可以在室温下形成，但是也可以施加热量。在使用铜对铜接合的实施例中，接合垫3108/3118可以为约5μm的正方形且彼此间隔3μm至5μm的节距。虽然该工艺称为铜对铜接合，该术语也可以应用于接合垫3108/3118由除了Cu以外的材料形成的情况。
当接合垫3108/3118的面积和节距较小时，将一对裸芯3102、3112接合在一起变得困难。通过在第一裸芯3102的包括接合垫3108的表面上提供膜层，并且在第二裸芯3112的包括接合垫3118的表面上提供膜层，可以进一步减小接合垫3108/3118之间的节距。在接合垫3108/3118周围提供膜层。当两个裸芯3102、3112被置于一起时，接合垫可以彼此接合，并且膜层可以彼此接合。这样的接合技术可以称为混合接合。在使用混合接合的实施例中，接合垫3108/3118可以为约3μm的正方形且彼此间隔1μm至5μm的节距。
如提到的，一旦彼此耦接，一个或多个第一半导体裸芯3102的组以及第二半导体裸芯3112一起形成集成存储器模块3120。根据本技术的方面，集成存储器模块3120是单个完整的集成闪速存储器，例如BiCS闪速存储器，其分支为一个或多个第一裸芯3102的组和第二裸芯3112。与在单个裸芯上形成的常规闪速存储器裸芯相比，由分开的半导体裸芯形成的集成存储器模块3120具有若干优点。例如，在第一裸芯3102包括存储器单元阵列的情况下，从第一裸芯中移除逻辑电路为附加的存储器单元释放每个第一裸芯中的宝贵空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，逻辑电路的移除允许在存储器堆叠体中提供附加的层。
此外，将存储器单元和逻辑电路分离为分开的晶片允许晶片的制造工艺对于相应的晶片上形成的特定集成电路进行定制和优化。例如，用于形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以缓解此问题。
图83-86示出了根据第一实施例由集成存储器模块3120形成半导体装置3180。如提到的，在步骤3224中可以将第二半导体裸芯3112安装在载体3144上，并且在步骤3226中可以将一个或多个第一半导体裸芯3102的组(在图83-86中为四个)安装在第二半导体裸芯3112上。图83示出了在载体3144上堆叠的多个集成存储器模块3120，以利用半导体装置3180的制造中的规模经济的优点。第一半导体裸芯3102的堆叠体中的最顶部第一半导体裸芯3102包括上表面上的接合垫3108，其不被接合到其他接合垫。最顶部裸芯3102的上表面上的这些接合垫3108在其他实施例中可以省略。
在集成存储器模块3120安装在载体3144上之后，可以在步骤3228中如已知的例如用读取/写入和烧入操作测试相应的集成存储器模块3120。
一旦将第一半导体裸芯3102和第二半导体裸芯3112安装在载体3144上，在步骤3230中，第一裸芯和第二裸芯之间的空间可以用环氧树脂或其他树脂或聚合物3165底部填充(图83)。底部填充材料3165可以作为液体施加，其然后硬化为固体层。该底部填充步骤保护第一裸芯3102和第二裸芯3112之间的电连接，并且将第二裸芯3112进一步彼此紧固且紧固到第一裸芯3102上。各种材料可以用作底部填充材料3117，但是在实施例中，其可以为来自汉高公司(办公地在美国加利福尼亚州)的Hysol环氧树脂。
接下来，在步骤3232，载体3144上的全部集成存储器模块3120可以一起围封在诸如模塑料3164的壳体中，如图84中所示。模塑料3164可以包括例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者的总部都在日本)购得。可以预期来自其他制造商的其他模塑料。可以通过FFT(薄自由流动，Flow Free Thin)工艺或其他已知工艺施加模塑料，该工艺包括通过传递模塑或注塑技术。在其他实施例中，壳体可以由其他材料形成，并且以其他方式形成在载体3144上的集成存储器模块3120周围。
在实施例中，模塑料3164可以填充在第一半导体裸芯3102和第二半导体裸芯3112之间的间隙中。在这样的实施例中，底部填充材料3165可以省略。附加地，在一些实施例中，例如那些使用混合接合的实施例，在第一半导体裸芯3102和第二半导体裸芯3112堆叠到载体3144上之前，可以将膜施加到第一半导体裸芯3102和第二半导体裸芯3112的一个或两个表面。在这样的实施例中，还可以省略底部填充步骤3230。
在步骤3234，可以如图85中所示通过溶解释放层3146而移除载体3144。可以使用热量、化学物质、激光和/或通过其他方法来溶解释放层3146。
在移除载体3144之后，可以在步骤3236中将模塑料3164的块单体化，以形成完成的半导体装置3180，如图86中所示。可以通过各种切割方法中的任何一种将半导体装置3180单体化，包括锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直线切割将限定总体上矩形或正方形形状的半导体装置3180，应当理解，在本技术的其他实施例中，半导体装置3180可以具有除矩形和正方形以外的形状。在其他实施例中，装置3180可以在移除载体3144之前单体化。
在步骤3238中，焊球3182(图86)可以可选地贴附到一个或多个半导体装置3180的RDL 3140的下表面上的垫3142。图86示出了包括焊球3182的单个装置3180，但在其他实施例中，多于或少于一个装置3180可以具有焊球3182。焊球3182可以用来将半导体装置3180电气和机械地耦接到主机装置。在半导体装置3180要用作LGA封装体的情况下，可以省略焊球3182。添加焊球3182的步骤3238可以替代地在步骤3236中将装置3180单体化之前执行。
在图83-86的实施例中，可以在将裸芯3102、3112堆叠在载体3144上之前，将第一裸芯3102和第二裸芯3112两者从第一晶片3100和第二晶片3110裁切。在其他实施例中，可以从晶片3100裁切单独的第一半导体裸芯3102且将其安装在第二晶片3110上。这样的实施例在图87中示出。此后，可以裁切第二晶片3110，以形成单独的集成存储器模块3120，其然后可以安装在载体3144上，如图83中所示。然后可以包封单独的集成存储器模块3120(图84)，可以移除载体3144(图85)，并且可以单体化半导体装置3180(图86)，如上所述。
然而，作为在接收第一半导体裸芯3102之后裁切第二晶片3110的替代，第二晶片3110作为整体(包括单独的第一半导体裸芯3102)可以被包封在模塑料3164中。这样的实施例在图88中示出。在该实施例中，可以省略载体3144。从图88，可以如图89中所示单体化模塑料3164和晶片3110，以形成完成的半导体装置3180。
在其他实施例中，一个或多个第一晶片3100可以堆叠在第二晶片3110的顶部。这样的实施例在图90中示出。此后，可以裁切第一晶片3100和第二晶片3110以形成单独的集成存储器模块3120，其然后安装在载体3144上，如图83中所示。然后可以包封单独的集成存储器模块(图84)，可以移除载体3144(图85)，并且可以单体化半导体装置3180(图86)，如上面所解释。
然而，作为在彼此安装之后裁切第一晶片3100和第二晶片3110的替代，整个晶片3100和3110可以被包封在模塑料3164中。这样的实施例在图91中示出。在该实施例中，可以省略载体3144。从图91，可以如图92中所示单体化模塑料3164、(多个)第一晶片3100和第二晶片3110，以形成完成的半导体装置3180。
在上面关于图83-86所描述的实施例中，集成存储器模块3120安装在载体3144上，以在完成的半导体装置3180的制造期间提供稳定性和固定的参考框架。在图87-92的实施例中，可以省略载体3144。替代地，可以在图87-92的实施例中使用载体3144。图93-95示出了如图87-89中的实施例，但包括载体3144。
为载体3144的替代，图87-92的实施例可以使用第二晶片3110，该第二晶片3110保持相对较厚(例如大于200μm)，以在制造期间对相应的半导体装置3180提供结构支撑。在这样的实施例中，可以穿过厚的第二晶片3110形成TSV 3115。第二晶片3110可以在将其包封之后被减薄，如例如在图88中所示。此后，包括垫3142的RDL 3140可以形成在减薄的晶片3110上。然后可以可选地将焊球3182贴附到垫3142，如图89中所示。
总而言之，本技术的示例涉及一种集成存储器模块，该集成存储器模块包括：集成存储器模块，其包括：多个第一半导体裸芯，该多个第一半导体裸芯包括相对的第一表面和第二表面，该多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路，在第一表面上的第一组接合垫，在第二表面上的第二组接合垫，以及硅通孔的第一集合，其将第一组接合垫和第二组接合垫电耦接；第二半导体裸芯，包括：相对的第三表面和第四表面，第二集成电路，在第三表面上的第三组接合垫，以及硅通孔的第二集合，其电耦接到第三组接合垫；其中多个第一半导体裸芯和第二半导体裸芯通过第一组接合垫、第二组接合垫和第三组接合垫耦接在一起。并且其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
根据上述的集成存储器模块，其中多个第一半导体裸芯中的每一个中的第一集成电路包括多个存储器单元。
根据上述的集成存储器模块，其中第二集成电路包括用于控制对多个存储器单元的存取的控制电路。
根据上述的集成存储器模块，其中控制电路包括互补金属氧化物半导体集成电路。
根据上述的集成存储器模块，其中多个第一半导体裸芯具有彼此相同的长度和宽度，且具有第一接合垫和第二接合垫的相同图案。
根据上述的集成存储器模块，其中第二半导体裸芯具有与多个第一半导体裸芯相同的长度和宽度，并且具有与第一接合垫和第二接合垫的图案相同的第三接合垫和第四接合垫的图案。
一种半导体装置，包括：上下堆叠的多个第一半导体裸芯，该多个第一半导体裸芯包括相对的第一和第二表面，多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路，在第一表面上的第一组接合垫，在第二表面上的第二组接合垫，多个第一半导体裸芯中的半导体裸芯的第一组接合垫接合到堆叠体中的多个第一半导体裸芯的下一个相邻裸芯的第二组接合垫，以及硅通孔的第一集合，其将第一组接合垫和第二组接合垫电耦接；第二半导体裸芯，多个第一半导体裸芯堆叠在第二半导体裸芯上，第二半导体裸芯包括：相对的第三表面和第四表面，第二集成电路，在第三表面上的第三组接合垫，该第三组接合垫接合到堆叠体中的多个第一半导体裸芯的最底部裸芯的第二组接合垫，以及硅通孔的第二集合，该硅通孔的第二集合电耦接到第三组接合垫；其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
根据上述的半导体装置，还包括在第二半导体裸芯的第四表面上的第四组接合垫。
根据上述的半导体装置，还包括重分布图案，以将硅通孔的第二集合电耦接到第二半导体裸芯的第四表面上的第四组接合垫。
根据上述的半导体装置，还包括贴附到第四组接合垫的焊球。
根据上述的半导体装置，其中多个第一半导体裸芯中的每一个中的第一集成电路包括多个存储器单元。
根据上述的半导体装置，其中第二集成电路包括用于控制对所述多个存储器单元的存取的控制电路。
根据上述的半导体装置，其中所述控制电路包括互补金属氧化物半导体集成电路。
一种制造半导体装置的方法，包括：将多个第一半导体裸芯的接合垫彼此安装；将多个第一半导体裸芯的接合垫的集合安装到第二半导体裸芯的接合垫，第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；以及将多个第一半导体裸芯和第二半导体裸芯包封在壳体中。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：在已经将多个第一半导体裸芯和第二半导体裸芯从晶片中切断之后，将多个第一半导体裸芯彼此安装且安装到第二半导体裸芯。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：在将多个第一半导体裸芯从晶片中切断之后且在将第二半导体裸芯从晶片中切断之前，将多个第一半导体裸芯彼此安装且安装到第二半导体裸芯。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：在已经将多个第一半导体裸芯从晶片中切断之前且在将第二半导体裸芯从晶片中切断之前，将多个第一半导体裸芯彼此安装且安装到第二半导体裸芯。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括将焊料施加到要一对要彼此连接的接合垫，并且使用热压缩来熔化焊料。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：将焊料施加到一对要彼此连接的接合垫，并且使用超声接合来熔化焊料。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：将微凸块施加到一对要彼此连接的接合垫中的一个接合垫上，并且使用热压缩来熔化微凸块。
根据上述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括：在压力下将一对接合垫铜对铜接合在一起。
一种半导体装置，包括：上下堆叠的多个第一半导体裸芯，该多个第一半导体裸芯包括相对的第一表面和第二表面，该多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路构件，在第一表面上的第一组表面电连接体构件，以电连接多个第一半导体裸芯中的每一个，在第二表面上的第二组表面电连接体构件，以电连接多个第一半导体裸芯中的每一个，多个第一半导体裸芯中的半导体裸芯的第一组表面电连接体构件接合到堆叠体中的多个第一半导体裸芯中的下一个相邻裸芯的第二组表面电连接体构件，以及第一穿通硅的电连接体构件，以将第一组表面电连接体构件和第二组表面电连接体构件电耦接；第二半导体裸芯，多个第一半导体裸芯堆叠在第二半导体裸芯上，第二半导体裸芯包括：相对的第三表面和第四表面，第二集成电路构件，在第三表面上的第三组表面电连接体构件，第三组表面电连接体构件接合到堆叠体中多个第一半导体裸芯的最底部裸芯的第二组表面电连接体构件，以及穿通硅的电连接体构件的第二集合，电耦接到第三组表面电连接体构件；其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
已经出于说明和描述的目的呈现了本发明的前述的详细描述。其不旨在于将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变型是可能的。选择所描述的实施例，以便最佳地解释本发明的原理及其实际应用，以由此使得其他本领域技术人员能够在各种实施例中且以适于预期的特定用途的各种修改最佳地利用本发明。本发明的范围旨在由所附权利要求限定。

Claims (15)

1.一种集成存储器模块，包括：
第一半导体裸芯；
第二半导体裸芯，所述第二半导体裸芯倒装芯片地接合到所述第一半导体裸芯的表面，以将所述第二半导体裸芯电气和物理地耦接到所述第一半导体裸芯；
其中所述耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成存储器。
2.根据权利要求1所述的集成存储器模块，其中所述第一半导体裸芯包括多个存储器单元。
3.根据权利要求2所述的集成存储器模块，其中所述第二半导体裸芯包括用于控制所述多个存储器单元的存取的控制电路。
4.根据权利要求1所述的集成存储器模块，其中所述第一裸芯和所述第二裸芯一起配置为非易失性存储器装置。
5.一种集成存储器模块，包括：
第一半导体裸芯；
第二半导体裸芯，所述第二半导体裸芯在所述第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到所述第一半导体裸芯的主平坦表面，以将所述第二半导体裸芯电气且物理地耦接到所述第一半导体裸芯；
其中所述耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。
6.根据权利要求5所述的集成存储器模块，其中所述第二半导体裸芯包括配置为与所述第一半导体裸芯上的所述多个接合垫配合的多个凸块，其中所述多个凸块是锥形的。
7.一种半导体装置，包括：
衬底；
第一集成存储器模块，贴附到所述衬底，所述第一集成存储器模块包括：
第一半导体裸芯，所述第一半导体裸芯包括具有多个裸芯接合垫的表面；
第二半导体裸芯，所述第二半导体裸芯接合到所述第一半导体裸芯的所述表面，与所述多个裸芯接合垫相邻；
其中所述耦接的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；以及
第三半导体裸芯，所述第三半导体裸芯安装在所述第一半导体裸芯的所述表面上，与所述第二半导体裸芯相邻。
8.根据权利要求7所述的半导体装置，其中所述第三半导体裸芯关于所述第一半导体裸芯沿着第一轴线偏移，并且其中所述第三半导体裸芯关于所述第一半导体裸芯沿着第二轴线偏移，所述第二轴线正交于所述第一轴线。
9.一种半导体装置，包括：
一个或多个集成存储器模块，每个集成存储器模块包括：
第一半导体裸芯，所述第一半导体裸芯包括具有第一多个接合垫和第二多个接合垫的表面；
第二半导体裸芯，所述第二半导体裸芯接合到所述第二多个接合垫；
其中所述接合的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；壳体，所述壳体围封所述一个或多个集成存储器模块；以及
多个导电柱，所述多个导电柱与每个第一半导体裸芯上的所述第一多个接合垫接触并且从所述第一多个接合垫穿过所述壳体延伸到所述壳体的表面，所述多个导电柱配置为将所述一个或多个集成存储器模块电连接到主机装置。
10.根据权利要求9所述的半导体装置，其中所述多个导电柱是电镀的导电柱。
11.根据权利要求9所述的半导体装置，其中所述一个或多个集成存储器模块包括以偏移的台阶式配置堆叠的多个存储器模块，这使得所述多个第一接合垫未被覆盖且可从所述多个第一接合垫上方接近。
12.一种半导体装置，包括：
上下叠置的多个集成存储器模块，每个集成存储器模块包括：
第一半导体裸芯，所述第一半导体裸芯包括具有第一多个接合垫和第二多个接合垫的表面；
第二半导体裸芯，所述第二半导体裸芯接合到所述第二多个接合垫；
其中所述接合的第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；并且
其中多个存储器模块以偏移的台阶式配置上下叠置，这使得每个第一半导体裸芯上的所述多个第一接合垫未被覆盖且可从所述多个第一接合垫上方接近；壳体，所述壳体围封所述多个集成存储器模块；以及
多个导电柱，所述多个导电柱与每个第一半导体裸芯上的所述第一多个接合垫接触，并且从所述第一多个接合垫穿过所述壳体延伸到所述壳体的表面。
13.一种半导体装置，包括：
上下叠置的多个第一半导体裸芯，所述多个第一半导体裸芯包括相对的第一表面和第二表面，所述多个第一半导体裸芯中的每一个第一半导体裸芯包括：
第一集成电路，
第一组接合垫，所述第一组接合垫位于所述第一表面上，
第二组接合垫，所述第二组接合垫位于所述第二表面上，所述多个第一半导体裸芯的半导体裸芯的所述第一组接合垫接合到堆叠体中的所述多个第一半导体裸芯的下一个相邻裸芯的所述第二组接合垫，以及
硅通孔的第一集合，所述硅通孔的第一集合电耦接所述第一组接合垫和所述第二组接合垫。
第二半导体裸芯，所述多个第一半导体裸芯堆叠在所述第二半导体裸芯上，所述第二半导体裸芯包括：
相对的第三表面和第四表面，
第二集成电路，
第三组接合垫，所述第三组接合垫位于所述第三表面上，所述第三组接合垫接合到所述堆叠体中的所述多个第一半导体裸芯的最底部裸芯的第二组接合垫，以及
硅通孔的第二集合，所述硅通孔的第二集合电耦接到所述第三组接合垫；
其中所述多个第一半导体裸芯和所述第二半导体裸芯一起配置为集成闪速存储器。
14.根据权利要求13所述的半导体装置，还包括在所述第二半导体裸芯的第四表面上的接合垫的第四集合。
15.根据权利要求14所述的半导体装置，还包括重分布图案，所述重分布图案将所述硅通孔的第二集合电耦接到所述第二半导体裸芯的第四表面上的所述接合垫的第四集合。
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