CN110729294A - 包含分支存储器裸芯模块的硅通孔半导体装置 - Google Patents

Abstract

公开了一种半导体装置，包含集成存储器模块。集成存储器模块可以包含CMOS逻辑电路半导体裸芯上堆叠的多个存储器阵列半导体裸芯，其一起作为单个的、集成的闪速存储器操作。集成存储器模块中的半导体裸芯中的每一个可以形成有硅通孔(TSV)的图案，其盖覆有所述半导体裸芯的相反的表面上的电连接体。一经堆叠，相邻半导体裸芯的电连接体可以电互连，以将集成存储器模块中的半导体裸芯中的每一个电气和机械连接。

Description

包含分支存储器裸芯模块的硅通孔半导体装置

技术领域

本发明涉及存储器模块和包括存储器模块的半导体装置。

背景技术

便携消费电子装置的需求的强劲增长正在驱动对高容量储存装置的需求。诸如闪速存储器储存卡的非易失性半导体存储器装置被广泛使用以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能性以及坚固设计，连同它们的可靠性和大容量，已经使得这样的存储器装置对于在许多种电子装置中的使用是理想的，包含例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及蜂窝电话。

最近，已经提出了超高密度存储器装置，其使用具有形成为层的存储器单元的串的3D堆叠存储器结构。一种这样的储存装置有时称为位成本可规模化(Bit CostScalable，BiCS)架构。除分层的存储器单元之外，3D存储器装置包含逻辑电路，以控制对存储器单元的读取/写入。通常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路，可以典型地在半导体晶片内形成在堆叠存储器层下方。

随着3D存储器结构中的存储器层的数目增加以满足日益增长的存储器需求，将逻辑电路设置在3D存储器单元结构下方变得更困难。此外，对于存储器阵列形成最优化的工艺参数对于逻辑电路形成可能不是最优化的。例如，用热量退火3D存储器单元结构是已知的。虽然对于存储器单元结构有利，但热量可能不利地影响逻辑电路的操作。

发明内容

概括起来，本技术的示例涉及一种集成存储器模块，包括：集成存储器模块，包括：多个第一半导体裸芯，其包括第一和第二相反的表面，多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路、第一表面上的第一组接合垫、第二表面上的第二组接合垫，以及将第一组和第二组接合垫电耦接的硅通孔的第一集合；第二半导体裸芯，其包括：第三和第四相反的表面、第二集成电路、第三表面上的第三组接合垫，以及电耦接到第三组接合垫的硅通孔的第二集合；其中多个第一半导体裸芯和第二半导体裸芯由第一组、第二组和第三组接合垫耦接在一起；并且其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。

在其他示例中，本技术涉及一种半导体装置，包括：上下叠置的多个第一半导体裸芯，多个第一半导体裸芯包括第一和第二相反的表面，多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路、第一表面上的第一组接合垫、第二表面上的第二组接合垫(多个第一半导体裸芯中的半导体裸芯的第一组接合垫接合到堆叠体中的多个第一半导体裸芯的下一相邻裸芯的第二组接合垫)，以及将第一组和第二组接合垫电耦接的硅通孔的第一集合；第二半导体裸芯，多个第一半导体裸芯堆叠在第二半导体裸芯上，第二半导体裸芯包括：第三和第四相反的表面、第二集成电路、第三表面上的第三组接合垫(第三组接合垫接合到堆叠体中的多个第一半导体裸芯的最底部裸芯的第二组接合垫)，以及电耦接到第三组接合垫的硅通孔的第二集合；其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。

在另一示例中，本技术涉及一种制造半导体装置的方法，包括：(a)将多个第一半导体裸芯的接合垫彼此安装；(b)将多个第一半导体裸芯的接合垫的集合安装到第二半导体裸芯的接合垫，第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器；以及(c)将多个第一半导体裸芯和第二半导体裸芯围封在外壳中。

在其他示例中，本技术涉及一种半导体装置，包括：上下叠置的多个第一半导体裸芯，多个第一半导体裸芯包括第一和第二相反的表面，多个第一半导体裸芯中的每个第一半导体裸芯包括：第一集成电路构件、第一表面上的用于电连接多个第一半导体裸芯中的每一个的第一组表面电连接体构件、第二表面上的用于电连接多个第一半导体裸芯中的每一个的第二组表面电连接体构件(多个第一半导体裸芯的半导体裸芯的第一组表面电连接体构件接合到堆叠体中的多个第一半导体裸芯的下一相邻裸芯的第二组表面电连接体构件)，以及用于将第一组和第二组表面电连接体构件电耦接的第一穿通硅电连接体构件；第二半导体裸芯(多个第一半导体裸芯堆叠在第二半导体裸芯上)，第二半导体裸芯包括：第三和第四相反的表面、第二集成电路构件、第三表面上的第三组表面电连接体构件(第三组表面电连接体构件接合到堆叠体中的多个第一半导体裸芯的最底部裸芯的第二组表面电连接体构件)，以及电耦接到第三组表面电连接体构件的穿通硅电连接体构件的第二集合；其中多个第一半导体裸芯和第二半导体裸芯一起配置为集成闪速存储器。

附图说明

图1是根据本技术的实施例的形成半导体装置的流程图。

图2根据本技术的实施例的第一半导体晶片的第一主表面和来自其的第一半导体裸芯的俯视图。

图3是根据本技术的实施例的第二半导体晶片的第一主表面和来自其的第二半导体裸芯的俯视图。

图4是包含硅通孔的第一半导体裸芯的截面边视图。

图5是图4中所示的第一半导体裸芯的截面边视图，并且还包含第一半导体裸芯的上表面和下表面上的硅通孔上的接合垫。

图6是包含硅通孔的第二半导体裸芯的截面边视图。

图7是图6中所示的第二半导体裸芯的截面边视图，并且还包含第二半导体裸芯的上表面上的硅通孔上的接合垫。

图8是安装在载体上的集成存储器模块的分解边视图。

图9是根据本技术的实施例的经由控制器耦接到主机装置的集成存储器模块的功能性框图。

图10-13是根据本技术的实施例的在制造期间的载体上的若干半导体装置的边视图。

图14-16是根据本技术的实施例的在制造期间的包含安装在第二半导体裸芯的晶片上的单独的第一半导体裸芯的若干半导体装置的边视图。

图17-19是根据本技术的实施例的在制造期间的包含安装在第二半导体裸芯的晶片上的第一半导体裸芯的一个或多个晶片的若干半导体装置的边视图。

图20-22是根据本技术的实施例的在制造期间的包含安装在第二半导体裸芯的晶片和载体上的单独的第一半导体裸芯的若干半导体装置的边视图。

具体实施方式

现将参考附图描述本技术，其在实施例中涉及一种包含集成存储器模块的半导体装置。集成存储器模块可以包含堆叠在CMOS逻辑电路半导体裸芯上的多个存储器阵列半导体裸芯，其一起作为单个的、集成的闪速存储器操作。集成存储器模块中的半导体裸芯中的每一个可以形成有硅通孔(TSV)的图案，其盖覆有半导体裸芯的相反表面上的电连接体。在实施例中，TSV是蚀刻或以其他方式形成为穿过半导体裸芯的孔。孔可以镀覆或填充有电导体。在镀覆或填充孔之前，孔可以衬有屏障和/或籽层，以防止镀覆或填充的导体的扩散。

一经将集成存储器模块半导体裸芯堆叠在CMOS逻辑电路半导体裸芯上，相应的堆叠半导体裸芯的TSV可以彼此对准且固定，以电气和物理地连接集成存储器模块中的每个半导体裸芯。以下提供了根据本技术的集成存储器模块和TSV的其他细节。

应当理解，本发明可以实施为许多不同形式，且不应理解为限制为本文提出的实施例。反之，提供这些实施例使得本公开将是彻底和完整的，并将本发明完全传达给本领域技术人员。实际上，本发明意图覆盖这些实施例的替代、修改以及等同，其包含在如所附权利要求所限定的本发明的范围和精神内。另外，在本发明的以下详细描述中，提出了许多具体细节，以便提供本发明的彻底理解。然而，本领域技术人员将明白，本发明可以在没有这样的具体细节的情况下实践。

如本文中可能使用的术语“顶”和“底”、“上”和“下”以及“垂直”和“水平”及其形式仅作为示例且仅出于说明目的，且不意图限制本技术的说明，因为所列举项目可以在位置和取向上交换。此外，如本文中所使用的，术语"实质上"和/或"约"是指所指定的尺寸或参数对于给定应用可以在可接受的制造公差内变化。在一个实施例中，可接受的制造公差是给定尺寸的±0.25％。

现将参考图1和图2的流程图和图3-22的视图来解释本技术的实施例。在步骤200中，第一半导体晶片100可以加工为若干第一半导体裸芯102，如图3中所示。第一半导体晶片100可以开始为晶片材料的锭，其可以是根据Czochralski(CZ)法或区熔(floatingzone，FZ)工艺生长的单晶硅。然而，第一晶片100在其他实施例中可以由其他材料并通过其他工艺形成。

半导体晶片100可以被从锭切割并在第一主平坦表面104和与表面104相反的第二主平坦表面107(图4)上抛光，以提供光滑表面。第一主表面104可以经受各种处理步骤，以将晶片100划分为相应的第一半导体裸芯102，并且在第一主表面104上和/或中形成相应的第一半导体裸芯102的集成电路。

特别地，在步骤200，可以在实施例中加工第一半导体裸芯102，以包含形成在包含层124和126的电介质衬底中的集成电路存储器单元阵列122，如图4中所示。在实施例中，存储器单元阵列122可以形成为3D堆叠存储器结构，其具有形成为层的存储器单元的串。然而，应当理解，可以加工第一半导体裸芯102，以包含除3D堆叠存储器结构之外的集成电路。钝化层128可以形成在上电介质膜层126的顶部上。

金属互连体和通孔的多个层可以形成在半导体裸芯102的层中并穿过半导体裸芯102的层。值得注意地，在形成存储器单元阵列122之前、期间或之后，可以在步骤204中形成硅通孔(TSV)105的图案，其在第一晶片100的顶部主平坦表面和底部主平坦表面之间延伸。可以通过在完成的TSV 105的图案中穿过第一半导体裸芯102蚀刻孔来形成TSV 105。孔然后可以衬有防止之后施加的金属的扩散的屏障，如下面解释的。

在实施例中，屏障层可以由钛、钛氮化物、钽、钽氮化物等的一层或多层形成。屏障层可以通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成，虽然可以替代地使用其他技术。屏障层可以进而衬有籽层。籽层可以通过PVD或CVD沉积，虽然在其他实施例中其可以通过其他技术沉积。籽层可以由铜、铝、锡、镍、金、其合金或其他材料形成。

然后可以将导电材料镀覆到籽层上。导电材料可以包括铜，虽然可以使用其他适当材料，诸如铝、锡、镍、金、掺杂多晶硅以及其合金或组合。导电材料可以通过将铜或其他导电材料电镀到籽层上形成。在实施例中，TSV 105的直径可以为1μm至50μm，但它们在其他实施例中可以比之更小或更大。TSV一经填充有导电材料，可以通过诸如化学机械抛光(CMP)或其他工艺的平坦化工艺移除延伸超过半导体裸芯102的第一和/或主平坦表面的过量材料。

在步骤208中，接合垫108可以形成在TSV 105中的每一个的相反的端部上，以将接合垫108和TSV 105物理和电气地耦接，如图5中所示。钝化层128可以在TSV 105之上被蚀刻，并且施加金属导电层，以在半导体裸芯102的第一主表面上形成接合垫108。可以以相同方式在半导体裸芯102的相反的主平坦表面上的TSV 105上形成接合垫108的相同图案。

每个接合垫108可以形成在衬垫106之上。如本领域已知，接合垫108可以例如由铜、铝及其合金形成，并且衬垫106可以例如由钛/钛氮化物堆叠体(例如Ti/TiN/Ti)形成，虽然这些材料在其他实施例中可以变化。接合垫108和衬垫106一起可以具有720nm的厚度，虽然在其他实施例中此厚度可以更大或更小。TSV 105可以用于在集成电路122与接合垫108之间传输信号和电压。

图2示出了晶片100上的半导体裸芯102，以及半导体裸芯102的外围周围的半导体裸芯102中的一个半导体裸芯上的接合垫108的图案。图2中晶片100上示出的第一半导体裸芯102的数目是出于说明目的，并且晶片100在其他实施例中可以包含比示出的更多的第一半导体裸芯102。相似地，第一半导体裸芯102上的接合垫108的图案以及接合垫108的数目是出于说明目的而示出的。每个第一裸芯102在其他实施例中可以包含比所示的更多的接合垫108，并且可以包含接合垫108的各种其他图案。

在晶片100上形成第一半导体裸芯之前、之后或并行地，可以在步骤210中将第二半导体晶片110加工为若干第二半导体裸芯112，如图3所示。半导体晶片110可以开始为根据CZ、FZ或其他工艺生长的单晶硅的锭。第二半导体晶片110可以被切割并在第一主表面114和与表面114相反的第二主表面117(图6)上被抛光，以提供光滑表面。第一主表面114可以经受各种处理步骤，以将第二晶片110划分为相应的第二半导体裸芯112，并且在第一主表面114上和/或中形成相应的第二半导体裸芯112的集成电路。

在一个实施例中，可以加工第二半导体裸芯112，以包含形成在电介质衬底中的集成电路132(图6)，电介质衬底包含层134和136。集成电路132可以配置为逻辑电路，以控制一个或多个集成存储器单元阵列的读取/写入操作。逻辑电路可以使用CMOS技术来制造，虽然逻辑电路在其他实施例中可以使用其他技术来制造。第二半导体裸芯112在其他实施例中可以包含其他的和/或附加的集成电路，如下面解释的。钝化层138可以形成在上电介质膜层136的顶部上。

金属互连体和通孔的多个层可以形成在第二半导体裸芯112的层中并穿过第二半导体裸芯112的层。例如，在形成集成电路132之前、期间或之后，可以在步骤214中形成硅通孔(TSV)115的图案，其在第二晶片110的顶部主平坦表面和底部主平坦表面之间延伸。第二半导体裸芯112上的TSV 115可以与上述第一半导体裸芯102上的TSV 105以相同的方式形成为相同的图案。

在步骤218中，接合垫118可以形成在TSV 115中的每一个的有源表面上，以将接合垫118和TSV 115物理和电气地耦接，如图7中所示。钝化层138可以在TSV 115之上被蚀刻，并且施加金属导电层，以在第二半导体裸芯112的第一主表面上形成接合垫118。每个接合垫118可以形成在上述的衬垫116之上。第二半导体裸芯112中的接合垫118和衬垫116可以与第一半导体裸芯102上的接合垫108和衬垫106以相同的方式由相同的材料形成。

图3示出了晶片110上的第二半导体裸芯112，以及第二半导体裸芯102的外围周围的第二半导体裸芯112中的一个上的接合垫118的图案。图3中在晶片110上示出的第二半导体裸芯112的数目是出于说明目的，并且晶片110在其他实施例中可以包含比示出的更多的第二半导体裸芯112。相似地，第二半导体裸芯112上的接合垫118的图案以及接合垫118的数目是出于说明目的而示出的。每个第二裸芯112在其他实施例中可以包含比示出的更多的接合垫118，并且可以包含接合垫118的各种其他图案，其匹配第一裸芯102上的接合垫108的图案。在实施例中，第二半导体裸芯112的大小和形状匹配第一半导体裸芯102的大小和形状。第二半导体裸芯112上的接合垫118的图案也可以匹配第一半导体裸芯102上的接合垫108的图案。

在步骤220中，重分布层(RDL)140可以形成在第二半导体裸芯112的与包含接合垫118的第一主平坦表面114相反的第二主平坦表面117上，如图7中所示。RDL 140可以将接合垫118和TSV 115电连接到分布在第二半导体裸芯112的第二主平坦表面117上的接触垫142的图案。

现参考图8，在一个实施例中，第二半导体裸芯112可以在步骤224中安装在载体144上，并且若干第一半导体裸芯102可以在步骤226中上下叠置且堆叠在第二半导体裸芯112上，以形成集成存储器模块120。图8的示例示出了三个第一裸芯102堆叠在第二裸芯112上。然而，在其他实施例中，在第二裸芯112上可以存在多于或少于三个第一裸芯102。包括载体144、第二裸芯112以及一个或多个第一裸芯102的堆叠体可以以任意顺序组装。作为一个其他示例，若干第一裸芯102可以上下叠置，该堆叠体可以安装在第二裸芯112上，并且该组合的堆叠体可以然后安装在载体144上。

载体144可以由例如二氧化硅的绝缘材料形成，虽然其他材料对于载体144是可能的。可以将粘合释放层146提供在载体144的表面上，以可释放地安装集成存储器模块120。

可以通过将一个裸芯102、112上的接合垫108/118与堆叠体中的下一相邻裸芯102、112的接合垫108/118对准，来将集成存储器模块120中的半导体裸芯102、112彼此接合。之后，相邻裸芯102、112的接合垫108/118可以通过任意各种接合技术而接合在一起，这部分取决于接合垫大小和接合垫间隔(即，接合垫节距)。

在一个实施例中，相邻裸芯102、112上的接合垫108/118的一个或两个集合可以包含凸块，凸块使用热压缩和/或超声焊接技术将相邻裸芯粘合在一起。凸块可以由Cu、Cu-Sn、Pb-Sn、Au、其合金、或其他金属以及具有相对高熔点的材料形成。在这样的实施例中，接合垫可以为约70μm的正方形且彼此间隔50μm至100μm的节距。

在其他实施例中，可以在所谓的微凸块接合工艺中将小的、受控量的焊料、铜或其他金属施加到一对接合垫之间的界面处的一个接合垫108/118。可以在微凸块接合工艺中使用热压缩将相应的键合体彼此耦接。在这样的实施例中，接合垫108/118可以为约50μm的正方形且彼此间隔30μm至50μm的节距。施加的微凸块可以是球形或圆柱形的。在其他实施例中，施加的微凸块可以具有椎体形状，其具有固定到接合垫中的一个的宽的基部，并且渐缩到窄的尖端，尖端可以使用热压缩和/或超声焊接技术被接合到相对的接合垫。

如下面所解释的，在实施例中，第一半导体裸芯102可以仅包含存储器阵列电路，并且全部支持控制电路可以卸载(off-load)到第二裸芯112。这样的实施例可以具有优点，但在第一裸芯102和第二裸芯112之间需要大量的电连接(TSV 105/115和接合垫108/118)。为了支持这样的大量的电连接，接合垫108/118应提供有小的面积和节距。

已知在所谓的铜对铜接合工艺中将接合垫108/118直接彼此接合，而无需焊料或其他添加的材料。在铜对铜接合工艺中，接合垫108/118被控制为高度平坦且在高度受控的几乎不含环境微粒的环境中形成，否则环境微粒可能沉降在接合垫108/118上。在这样的条件下，堆叠体中的相邻裸芯的接合垫108/118对准且被彼此压靠，以形成基于表面张力的键合体。这样的键合体可以在室温下形成，虽然也可以施加热量。在使用铜对铜接合的实施例中，接合垫108/118可以为约5μm的正方形且彼此间隔3μm至5μm的节距。虽然此工艺称为铜对铜接合，此术语也可以应用于接合垫108/118由Cu之外的材料形成的情况下。

当接合垫108/118的面积和节距较小时，将裸芯102、112的对接合在一起变得困难。通过在第一裸芯102的包含接合垫108的表面上提供膜层，并且在第二裸芯112的包含接合垫118的表面上提供膜层，可以进一步减小接合垫108/118之间的节距。在接合垫108/118周围提供膜层。当两个裸芯102、112被置于一起时，接合垫可以彼此接合，并且膜层可以彼此接合。这样的接合技术可以称为混合接合。在使用混合接合的实施例中，接合垫108/118可以为约3μm的正方形且彼此间隔1μm至5μm的节距。

如提到的，一经彼此耦接，一个或多个第一半导体裸芯102的组和第二半导体裸芯112一起形成集成存储器模块120。根据本技术的方面，集成存储器模块120是单个的、完整的集成闪速存储器，例如BiCS闪速存储器，其分支为一个或多个第一裸芯102的组和第二裸芯112。与形成在单个裸芯上的常规闪速存储器裸芯相比，由分开的半导体裸芯形成集成存储器模块120具有若干优点。例如，在第一裸芯102包含存储器单元阵列的情况下，从第一裸芯移除逻辑电路为附加的存储器单元释放每个第一裸芯中的宝贵空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，移除逻辑电路允许在存储器堆叠体中提供附加的层。

此外，将存储器单元和逻辑电路分离为分开的晶片允许晶片的制造工艺被定制且对于相应的晶片上形成的特定集成电路最优化。例如，形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以缓解此问题。

图9是示出了实施例的其他细节的功能性框图，其中第一裸芯的组包含存储器单元阵列，并且第二裸芯112包含逻辑电路。以下描述提供单个第一裸芯102的解释。然而，描述可以适用于集成存储器模块120中的第一半导体裸芯102中的每一个。

集成存储器模块120的第一裸芯102可以包含诸如存储器单元的阵列的存储器单元的存储器结构160，以及读取/写入电路168。第二裸芯112可以包含控制逻辑电路150。存储器结构160是由字线经由行解码器163且由位线经由列解码器166可寻址的。读取/写入电路168可以包含多个感测块(感测电路)，其允许存储器单元的页被并行地读取或编程。

可以配置存储器结构160中的多个存储器元件，使得它们串联连接或使得每个元件是单独可存取的。作为非限制性示例，NAND配置的闪速存储器系统(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的串联连接的晶体管的集合的示例。

可以配置NAND存储器阵列，使得阵列由存储器的多个串构成，其中串由共用单个位线且作为组存取的多个存储器元件构成。替代地，可以配置存储器结构160的存储器元件，使得每个元件是单独可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其他方式配置存储器元件。

存储器结构160可以是二维(2D)或三维(3D)的。存储器结构160可以包括存储器元件(也称为存储器单元)的一个或多个阵列。布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，由此形成三维上的(即，在x、y以及z方向上，其中z方向实质上垂直于第一裸芯102的主平坦表面，并且x和y方向实质上平行于第一裸芯102的主平坦表面)结构。

第一裸芯102上的存储器结构160可以由第二裸芯112上的控制逻辑电路150控制。控制逻辑电路150可以具有用于控制和驱动存储器元件来完成诸如编程和读取的功能的电路。控制电路150与读取/写入电路168协作，以在存储器结构160上进行存储器操作。在实施例中，控制电路150可以包含状态机152、芯片上地址解码器154以及功率控制模块156。状态机152提供存储器操作的芯片级控制。可以提供储存区域153，以操作存储器结构160，诸如存储器单元的不同行或其他组的编程参数。这些编程参数可以包含位线电压和验证电压。

芯片上地址解码器154提供由主机装置或存储器控制器(下面解释的)使用的地址到由解码器163和166使用的硬件地址之间的地址接口。功率控制模块156控制在存储器操作期间供给到字线和位线的功率和电压。其可以包含3D配置的字线层的驱动器、源极侧选择栅极、漏极侧选择栅极以及源极线。源极侧选择栅极是NAND串的源极端处的栅极晶体管，并且漏极侧选择栅极是NAND串的漏极端处的晶体管。

根据本技术的方面，集成存储器模块120的上述的部件分支为两组分开的半导体裸芯——一个或多个第一裸芯102和第二裸芯112，该裸芯102、112的一个示例在图9中示出。然而，应当理解，上述部件在两个不同的裸芯102、112之间的划分可以与图9中所示的不同。上面示出和描述为裸芯102的部分的一些或全部部件可以提供在裸芯112上，而上面示出和描述为裸芯112的部分的一些或全部部件可以提供在裸芯102上。在其他实施例中，附件的部件可以添加到裸芯102或裸芯112。在实施例中，控制逻辑电路150可以包含图9中示出且在上面描述的部件。在其他实施例中，除存储器单元160之外的全部部件可以被认为是一个或多个控制逻辑电路，其配置为进行本文描述的动作。例如，一个或多个控制逻辑电路可以包含控制电路150、状态机152、解码器154/164/166、功率控制模块156、读取/写入电路的感测块等等中的任一个或其组合。

数据和命令可以通过存储器控制器170而被传输到集成存储器模块120或被从之传输。存储器控制器170可以包括例如ASIC，并且可以被加工在与裸芯102和112分开的半导体裸芯上。在其他实施例中，存储器控制器170可以整合到裸芯102、112中的一个中，例如在第二半导体裸芯112上。存储器控制器170可以包括诸如微处理器170c的处理器，以及诸如只读存储器(ROM)170a和RAM 170b的储存装置(存储器)。RAM 170b可以是但不限于SRAM和DRAM。储存装置包括诸如指令集的代码，并且处理器可操作以执行指令集来提供本文中所描述的功能。替代地或附加地，处理器可以存取来自存储器结构160的储存装置区域的代码，诸如一个或多个字线中的存储器单元的保留区域。

代码由存储器控制器170使用，以存取存储器结构160，以用于诸如编程读取以及擦除操作。代码可以包含引导代码和控制代码(例如，指令集)。引导代码是在引导或启动过程中初始化存储器控制器170并使能存储器控制器存取存储器结构160的软件。一经通电，处理器170c从ROM 170a或存储器结构160的储存装置区域取回引导代码以执行，并且引导代码初始化系统部件并将控制代码加载到RAM 170b中。一经将控制代码加载到RAM 170b中，其被处理器170c执行。控制代码包含驱动器以进行诸如控制和分配存储器、优先化(prioritizing)指令的处理以及控制输入和输出端口的基础任务。

存储器控制器170控制集成存储器模块120与主机装置174之间的通信。主机装置可以为例如印刷电路板，集成存储器模块120和/或存储器控制器162安装到该印刷电路板。主机装置可以替代地为计算系统。命令和数据经由接口(例如，数据总线)172在主机装置174与存储器控制器170之间传输，并经由线路158在存储器控制器与集成存储器模块120之间传输。主机装置174与存储器控制器170之间的接口172可以包括外围部件互连高速(PCIe)总线，但接口172不限于PCIe总线。

图10-13示出了根据第一实施例由集成存储器模块120形成半导体装置180。如提到的，第二半导体裸芯112可以在步骤224中安装在载体144上，并且一个或多个第一半导体裸芯102的组(在图10-13中，四个)可以在步骤226中安装在第二半导体裸芯112上。图10示出了堆叠在载体144上的若干集成存储器模块120，以利用半导体装置180的制造中的规模经济的优点。第一半导体裸芯102的堆叠体中的最顶部第一半导体裸芯102包含上表面上的接合垫108，其不被接合到其他接合垫。最顶部裸芯102的上表面上的这些接合垫108在其他实施例中可以省略。

在集成存储器模块120安装在载体144上之后，可以在步骤228中如已知的例如用读取/写入和老化操作测试相应的集成存储器模块120。

一经将第一半导体裸芯102和第二半导体裸芯112安装在载体144上，第一和第二裸芯之间的间隔可以在步骤230中被用环氧树脂或其他树脂或聚合物165底部填充(图10)。底部填充材料165可以作为液体施加，其然后硬化为固态层。此底部填充步骤保护第一裸芯102和第二裸芯112之间的电连接，并且将第二裸芯112进一步彼此固定并固定到第一裸芯102上。各种材料可以用作底部填充材料117，但在实施例中，其可以为来自Henkel公司(在美国加利福尼亚州有办公室)的Hysol环氧树脂。

底部填充材料165在其他实施例中可以省略。附加地，在一些实施例中，例如那些使用混合接合的实施例，在第一半导体裸芯102和第二半导体裸芯112堆叠到载体144上之前，可以将膜施加到第一半导体裸芯102和第二半导体裸芯112的一个或两个表面。在这样的实施例中，底部填充步骤230可以省略。

接下来，在步骤232，载体144上的全部集成存储器模块120可以被一起围封在诸如模塑料164的外壳中，如图11中所示。模塑料164可以包含例如固态环氧树脂，酚醛树脂，熔融石英，晶体石英，碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者都在日本有总部)可得。可以预期来自其他制造商的其他模塑料。可以通过FFT(自由流薄，Flow Free Thin)工艺或其他已知工艺施加模塑料，包含通过传递模塑或注射模塑技术。在其他实施例中，外壳可以由其他材料形成，并且以其他方式形成在载体144上的集成存储器模块120周围。

在步骤234，可以如图12中所示通过溶解释放层146而移除载体144。可以使用热量、化学物质、激光和/或通过其他方法来溶解释放层146。

在移除载体144之后，可以在步骤236中将模塑料164的块单体化，以形成完成的半导体装置180，如图13中所示。可以任意各种切割方法将半导体装置180单体化，包含锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直的线切割将限定总体上矩形或正方形形状的半导体装置180，应当理解，在本技术的其他实施例中，半导体装置180可以具有除矩形和正方形之外的形状。在其他实施例中，装置180可以在移除载体144之前单体化。

在步骤238中，焊料球182(图13)可以可选地固定到一个或多个半导体装置180的RDL 140的下表面上的垫142。图13示出了包含焊料球182的单个装置180，但在其他实施例中，多于或少于一个装置180可以具有焊料球182。焊料球182可以用来将半导体装置180电气和机械地耦接到主机装置174(图9)。在半导体装置180要用作LGA封装体的情况下，焊料球182可以省略。添加焊料球182的步骤238可以在步骤236中替代地在将装置180单体化之前进行。

在图10-13的实施例中，可以在将裸芯102、112堆叠在载体144上之前将第一裸芯102和第二裸芯112两者从第一晶片100和第二晶片110裁切。在其他实施例中，可以从晶片100裁切单独的第一半导体裸芯102并安装在第二晶片110上。这样的实施例在图14中示出。之后，可以裁切第二晶片110，以形成单独的集成存储器模块120，其然后可以安装在载体144上，如图10中所示。然后可以封裹单独的集成存储器模块120(图11)，可以移除载体144(图12)，并且可以单体化半导体装置180(图13)，如上所述。

然而，作为在接收第一半导体裸芯102之后裁切第二晶片110的替代，第二晶片110作为整体(包含单独的第一半导体裸芯102)可以被封裹在模塑料164中。这样的实施例在图15中示出。在此实施例中，可以省略载体144。从图15，可以如图16中所示单体化模塑料164和晶片110，以形成完成的半导体装置180。

在其他实施例中，一个或多个第一晶片100可以堆叠在第二晶片110的顶部。这样的实施例在图17中示出。之后，可以裁切第一晶片100和第二晶片110以形成单独的集成存储器模块120，其然后安装在载体144上，如图10中所示。然后可以封裹单独的集成存储器模块(图11)，可以移除载体144(图12)，并且可以单体化半导体装置180(图13)，如上面所解释。

然而，作为在彼此安装之后裁切第一晶片100和第二晶片110的替代，整个晶片100和110可以被封裹在模塑料164中。这样的实施例在图18中示出。在此实施例中，可以省略载体144。从图18，可以如图19中所示单体化模塑料164、(多个)第一晶片100以及第二晶片110，以形成完成的半导体装置180。

在上面关于图10-13所描述的实施例中，集成存储器模块120安装在载体144上，以在完成的半导体装置180的制造期间提供稳定性和固定参考框架。在图14-19的实施例中，可以省略载体144。替代地，可以在图14-19的实施例中使用载体144。图20-22示出了如图14-16中的实施例，但包含载体144。

作为载体144的替代，图14-19的实施例可以使用第二晶片110，第二晶片110被保留为相对厚(例如大于200μm)，以在制造期间对相应的半导体装置180提供结构支撑。在这样的实施例中，可以穿过厚的第二晶片110形成TSV 115。第二晶片110可以在其被封裹之后被减薄，如例如在图15中所示。之后，包含垫142的RDL 140可以形成在减薄的晶片110上。然后可以可选地将焊料球182固定到垫142，如图16中所示。

已经出于说明和描述的目的呈现了本发明的前面的详细描述。以不意图将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例，以便最佳地解释本发明的远离及其实际应用，以由此使得其他本领域技术人员能够在各种实施例中且带有适于特定预期用途的各种修改最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (22)

1.一种集成存储器模块，包括：

多个第一半导体裸芯，所述多个第一半导体裸芯包括第一和第二相反的表面，所述多个第一半导体裸芯中的每个第一半导体裸芯包括：

第一集成电路，

所述第一表面上的第一组接合垫，

所述第二表面上的第二组接合垫，以及

硅通孔的第一集合，其将所述第一组接合垫和第二组接合垫电耦接；

第二半导体裸芯，包括：

第三和第四相反的表面，

第二集成电路，

所述第三表面上的第三组接合垫，以及

硅通孔的第二集合，其电耦接到所述第三组接合垫；

其中所述多个第一半导体裸芯和所述第二半导体裸芯由所述第一组、第二组和第三组接合垫耦接在一起；并且

其中所述多个第一半导体裸芯和所述第二半导体裸芯一起配置为集成闪速存储器。

2.根据权利要求1所述的集成存储器模块，其中所述多个第一半导体裸芯中的每一个中的所述第一集成电路包括多个存储器单元。

3.根据权利要求2所述的集成存储器模块，其中所述第二集成电路包括控制电路，以控制对所述多个存储器单元的存取。

4.根据权利要求3所述的集成存储器模块，其中所述控制电路包括互补金属氧化物半导体集成电路。

5.根据权利要求1所述的集成存储器模块，其中所述多个第一半导体裸芯具有彼此相同的长度和宽度，并具有第一和第二接合垫的相同的图案。

6.根据权利要求5所述的集成存储器模块，其中所述第二半导体裸芯具有与所述多个第一半导体裸芯相同的长度和宽度，并且具有与所述第一和第二接合垫的图案相同的第三和第四接合垫的图案。

7.一种半导体装置，包括：

上下叠置的多个第一半导体裸芯，所述多个第一半导体裸芯包括第一和第二相反的表面，所述多个第一半导体裸芯中的每个第一半导体裸芯包括：

第一集成电路，

所述第一表面上的第一组接合垫，

所述第二表面上的第二组接合垫，所述多个第一半导体裸芯中的半导体裸芯的所述第一组接合垫接合到所述堆叠体中的所述多个第一半导体裸芯的下一相邻裸芯的第二组接合垫，以及

硅通孔的第一集合，其将所述第一组和第二组接合垫电耦接；

第二半导体裸芯，所述多个第一半导体裸芯堆叠在所述第二半导体裸芯上，所述第二半导体裸芯包括：

第三和第四相反的表面，

第二集成电路，

所述第三表面上的第三组接合垫，所述第三组接合垫接合到所述堆叠体中的所述多个第一半导体裸芯的最底部裸芯的所述第二组接合垫，

以及

电耦接到所述第三组接合垫的硅通孔的第二集合；

其中所述多个第一半导体裸芯和所述第二半导体裸芯一起配置为集成闪速存储器。

8.根据权利要求7所述的半导体装置，还包括所述第二半导体裸芯的第四表面上的第四组接合垫。

9.根据权利要求8所述的半导体装置，还包括重分布图案，以将所述硅通孔的第二集合电耦接到所述第二半导体裸芯的第四表面上的所述第四组接合垫。

10.根据权利要求8所述的半导体装置，还包括固定到所述第四组接合垫的焊料球。

11.根据权利要求7所述的半导体装置，其中所述多个第一半导体裸芯中的每一个中的所述第一集成电路包括多个存储器单元。

12.根据权利要求11所述的半导体装置，其中所述第二集成电路包括控制电路，以控制对所述多个存储器单元的存取。

13.根据权利要求12所述的半导体装置，其中所述控制电路包括互补金属氧化物半导体集成电路。

14.一种制造半导体装置的方法，包括：

(a)将多个第一半导体裸芯的接合垫安装到彼此；

(b)将所述多个第一半导体裸芯的接合垫的集合安装到第二半导体裸芯的接合垫，所述第一半导体裸芯和所述第二半导体裸芯一起配置为集成闪速存储器；以及

(c)将所述多个第一半导体裸芯和所述第二半导体裸芯围封在外壳中。

15.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括，在所述多个第一半导体裸芯和所述第二半导体裸芯已经被从晶片切断之后，将所述多个第一半导体裸芯安装到彼此和安装到所述第二半导体裸芯。

16.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括，在所述多个第一半导体裸芯已经被从晶片切断之后且在所述第二半导体裸芯被从晶片切断之前，将所述多个第一半导体裸芯安装到彼此和安装到所述第二半导体裸芯。

17.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括，在所述多个第一半导体裸芯被从晶片切断之前且在所述第二半导体裸芯被从晶片切断之前，将所述多个第一半导体裸芯安装到彼此和安装到所述第二半导体裸芯。

18.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括将焊料施加到要彼此连接的接合垫的对以及使用热压缩来熔化所述焊料。

19.根据权利要求15所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括将焊料施加到要彼此连接的接合垫的对以及使用超声焊接来熔化所述焊料。

20.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括将微凸块施加到要彼此连接的接合垫的对中的一个接合垫，以及使用热压缩来熔化所述微凸块。

21.根据权利要求14所述的方法，其中在所述步骤(a)和(b)中将接合垫安装在一起包括使所述接合垫的对在压力下结合在一起的铜对铜接合。

22.一种半导体装置，包括：

上下叠置的多个第一半导体裸芯，所述多个第一半导体裸芯包括第一和第二相反的表面，所述多个第一半导体裸芯中的每个第一半导体裸芯包括：

第一集成电路构件，

所述第一表面上的第一组表面电连接体构件，以电连接所述多个第一半导体裸芯中的每一个，

所述第二表面上的第二组表面电连接体构件，以电连接所述多个第一半导体裸芯中的每一个，所述多个第一半导体裸芯中的半导体裸芯的所述第一组表面电连接体构件接合到所述堆叠体中的所述多个第一半导体裸芯的下一相邻裸芯的第二组表面电连接体构件，以及

第一穿通硅电连接体构件，以将所述第一组和第二组表面电连接体构件电耦接；

第二半导体裸芯，所述多个第一半导体裸芯堆叠在所述第二半导体裸芯上，所述第二半导体裸芯包括：

第三和第四相反的表面，

第二集成电路构件，

所述第三表面上的第三组表面电连接体构件，所述第三组表面电连接体构件接合到所述堆叠体中的所述多个第一半导体裸芯的最底部裸芯的第二组表面电连接体构件，以及

电耦接到所述第三组表面电连接体构件的穿通硅电连接体构件的第二集合；

其中所述多个第一半导体裸芯和所述第二半导体裸芯一起配置为集成闪速存储器。

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