CN110660809B - 包含分支存储器裸芯模块的垂直互连的半导体装置 - Google Patents

Abstract

公开了一种半导体装置，包含一个或多个集成存储器模块。每个集成存储器模块可以包含一对半导体裸芯，其一起作为单个的、集成的闪速存储器操作。在一个示例中，第一裸芯可以包含存储器单元阵列，并且第二裸芯可以包含诸如CMOS集成电路的逻辑电路。在一个示例中，第一裸芯包含一组接合垫，当第一和第二裸芯接合在一起时，该组接合垫保持为未覆盖的。然后可以在未覆盖的接合垫上形成导电柱。

Description

包含分支存储器裸芯模块的垂直互连的半导体装置

技术领域

本发明涉及存储器模块和包括存储器模块的半导体装置。

背景技术

便携消费电子装置的需求的强劲增长正在驱动对高容量储存装置的需求。诸如闪速存储器储存卡的非易失性半导体存储器装置被广泛使用以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能性以及坚固设计，连同它们的可靠性和大容量，已经使得这样的存储器装置对于在许多种电子装置中的使用是理想的，包含例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及蜂窝电话。

最近，已经提出了超高密度存储器装置，其使用具有形成为层的存储器单元的串的3D堆叠存储器结构。一种这样的储存装置有时称为位成本可规模化(Bit CostScalable，BiCS)架构。除分层的存储器单元之外，3D存储器装置包含逻辑电路，以控制对存储器单元的读取/写入。通常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路可以典型地在半导体晶片内形成在堆叠存储器层下方。

随着3D存储器结构中的存储器层的数目增加以满足日益增长的存储器需求，将逻辑电路设置在3D存储器单元结构下方变得更困难。此外，对于存储器阵列形成最优化的工艺参数对于逻辑电路形成可能不是最优化的。例如，用热量退火3D存储器单元结构是已知的。虽然对于存储器单元结构有利，但热量可能不利地影响逻辑电路的操作。

发明内容

概括起来，本技术的示例涉及一种集成存储器模块，包括：第一半导体裸芯；第二半导体裸芯，其在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

在另一示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有多个裸芯接合垫的表面；第二半导体裸芯，其接合到第一半导体裸芯的与多个裸芯接合垫相邻的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在其他示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含一表面，所述表面具有与第一半导体裸芯的第一边缘相邻的多个接合垫，以及与第一边缘相邻的第二边缘；第二半导体裸芯，其在第二边缘处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在另一示例中，本技术涉及一种集成存储器模块，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有与第一半导体裸芯的第一边缘相邻的多个接合垫的表面；第二半导体裸芯，其在第一半导体裸芯的表面的中央部分处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其在第三半导体裸芯的表面上包括膜层，第三半导体裸芯安装到第一半导体裸芯的表面上，且第二半导体裸芯嵌入在膜层内。

在其他示例中，本技术涉及一种集成存储器模块，包括：第一半导体裸芯，其包括存储器构件；第二半导体裸芯，其包括控制构件，第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

附图说明

图1是根据本技术的实施例的形成半导体装置的流程图。

图2是示出图1中的附加详细步骤214的流程图。

图3是根据本技术的实施例的第一半导体晶片的第一主表面和来自其的第一半导体裸芯的俯视图。

图4是根据本技术的实施例的第二半导体晶片的第一主表面和来自其的第二半导体裸芯的俯视图。

图5和图5A是根据本技术的实施例的包含连接性金属凸块的第一和第二半导体裸芯的边视图。

图6和图7是根据本技术的实施例的彼此固定的第一和第二半导体裸芯的边视图。

图8是根据本技术的实施例的包含第一和第二半导体裸芯的集成存储器模块的立体图。

图9是示出了根据本技术的实施例的集成存储器模块的截面边视图。

图10是根据本技术的实施例的经由控制器耦接到主机装置的集成存储器模块的功能性框图。

图11-27是根据本技术的实施例的在制造期间的包含若干堆叠集成存储器模块的半导体装置的边视图和立体图。

具体实施方式

现将参考附图描述本技术，其在实施例中涉及一种半导体装置，该半导体装置包含堆叠集成存储器模块和镀覆的柱电连接体。每个集成存储器模块可以包含一对半导体裸芯，其一起作为单个、集成的闪速存储器操作。在模块中的该对裸芯之间的闪速存储器功能的划分可以在实施例中变化，但在一个示例中，第一裸芯可以包含存储器单元阵列，并且第二裸芯可以包含诸如CMOS集成电路的逻辑电路。

在实施例中，集成存储器模块的第二半导体裸芯可以倒装芯片地接合到第一半导体裸芯的表面，以形成集成存储器模块。可以将若干集成存储器模块以偏移、阶梯式配置上下叠置并封裹，以形成半导体装置。在实施例中，可以在每个集成存储器模块上形成镀覆的电导体的柱，以将每个集成存储器模块与半导体装置的表面电连接。

应当理解，本发明可以实施为许多不同形式，且不应理解为限制为本文提出的实施例。反之，提供这些实施例使得本公开将是彻底和完整的，并将本发明完全传达给本领域技术人员。实际上，本发明意图覆盖这些实施例的替代、修改以及等同，其包含在如所附权利要求所限定的本发明的范围和精神内。另外，在本发明的以下详细描述中，提出了许多具体细节，以便提供本发明的彻底理解。然而，本领域技术人员将明白，本发明可以在没有这样的具体细节的情况下实践。

如本文中可能使用的术语“顶”和“底”、“上”和“下”以及“垂直”和“水平”及其形式仅作为示例且仅出于说明目的，且不意图限制本技术的说明，因为所列举项目可以在位置和取向上交换。此外，如本文中所使用的，术语"实质上"和/或"约"是指所指定的尺寸或参数对于给定应用可以在可接受的制造公差内变化。在一个实施例中，可接受的制造公差是给定尺寸的±0.25％。

现将参考图1和图2的流程图和图3-27的视图来解释本技术的实施例。在步骤200中，第一半导体晶片100可以加工为若干第一半导体裸芯102，如图3中所示。第一半导体晶片100可以以晶片材料的锭开始，其可以是根据Czochralski(CZ)法或区熔(floatingzone，FZ)工艺生长的单晶硅。然而，第一晶片100在其他实施例中可以由其他材料并通过其他工艺形成。

半导体晶片100可以被从锭切割并在第一主表面104和与表面104相反的第二主表面(未示出)上抛光，以提供光滑表面。第一主表面104可以经受各种处理步骤，以将晶片100划分为相应的第一半导体裸芯102，并且在第一主表面104上和/或中形成相应的第一半导体裸芯102的集成电路。这些各种处理步骤可以包含金属化步骤，其沉积暴露在第一主表面104上的包含接合垫106的行和倒装芯片接合垫108的金属接触体。金属化步骤还可以包含在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，以向和从集成电路传输信号，如下面关于图9解释的。

图3中的晶片100上所示的第一半导体裸芯102的数目是出于说明目的，且晶片100在其他实施例中可以包含比所示的更多的第一半导体裸芯102。相似地，第一半导体裸芯102上的接合垫106、108的图案以及接合垫106、108的数目是出于说明目的而示出。每个第一裸芯102在其他实施例中可以包含比示出的更多的接合垫106、108，并且可以包含接合垫106和/或108的各种图案。在一个示例中，接合垫106沿着每个第一裸芯102的边缘形成为行。

在实施例中，可以加工第一半导体裸芯102，以包含集成电路存储器单元，例如具有NAND存储器的串的一个或多个3D堆叠存储器单元阵列。第一半导体裸芯102在其他实施例中可以包含其他的和/或附加的电路，如下面所解释的。

在晶片100上形成第一半导体裸芯之前、之后或并行地，可以在步骤202中将第二半导体晶片110加工为若干第二半导体裸芯112，如图4所示。半导体晶片110可以以根据CZ、FZ或其他工艺生长的单晶硅的锭开始。第二半导体晶片110可以被切割并在第一主表面114和与表面114相反的第二主表面(未示出)上被抛光，以提供光滑表面。第一主表面114可以经受各种处理步骤，以将第二晶片110划分为相应的第二半导体裸芯112，并且在第一主表面114上和/或中形成相应的第二半导体裸芯112的集成电路。在图4中晶片110上示出的第二半导体裸芯112的数目是出于说明目的，并且晶片110在其他实施例中可以包含比示出的更多的第二半导体裸芯112。

在一个实施例中，可以加工第二半导体裸芯112，以包含集成逻辑电路115(图9)，其配置为控制一个或多个集成存储器单元阵列的读取/写入操作。可以使用CMOS技术制造逻辑电路，虽然在其他实施例中可以使用其他技术来制造逻辑电路。第二半导体裸芯112在其他实施例中可以包含其他的和/或附加的电路，如下面所解释的。每个逻辑电路115可以由金属互连层和/或通孔电耦接到裸芯112的上表面上的金属接合垫116(图5)。

凸块118的图案可以形成在裸芯112的表面上的接合垫116上，如图4和图5中的示例所示。可以通过各种技术形成凸块118，包含例如通过在第二晶片110上进行柱形凸焊(stud bumping)或使用微凸块。凸块118可以由各种材料形成，包含例如Cu、Cu-Sn、Pb-Sn、Au、其合金，或其他焊料材料和相对高熔点的金属。垫116和凸块118被提供为与第一裸芯102上的接合垫108的图案匹配的图案。在实施例中，凸块118之间的间隔可以在5微米(μm)与50μm之间变化，虽然在其他实施例中间隔可以更小或更大。

在实施例中，凸块118可以是圆柱形支柱或球形球体。然而，在其他实施例中，凸块118可以是锥形的，如图5和图5A的放大图所示。锥形凸块118可以具有直的侧壁，以形成真正的锥体，或如图所示，具有基部处的凹形部分过渡为尖端处的凸形部分的侧壁。可以通过首先将Ti/Cu籽层沉积在垫上来在垫106上沉积锥形凸块118。接下来，可以通过光刻法使用籽层之上的抗蚀剂图案来形成底切孔。然后可以例如在电镀工艺中用凸块材料填充抗蚀剂膜中的底切孔。然后可以使用一种或多种溶剂来移除光致抗蚀剂和籽层，以留下锥形凸块118。

在实施例中，锥形凸块118可以具有8-10μm的基部直径d₁、2-3μm的尖端直径d₂以及8-9μm的高度h。然而，这些尺寸中的每一个在其他实施例中可以彼此成比例地和不成比例地变化。锥形凸块之间的间隔可以为大约20μm，但此间隔在其他实施例中可以变化。如下面所解释的，当裸芯112的锥形凸块超声地接合到裸芯102的垫108时，锥形凸块118具有关于剪切强度的某些优点。然而，如提到的，凸块118在其他实施例中可以是支柱、球形或其他形状的。图4-7中示出的第二半导体裸芯112上的凸块118的数目是出于说明目的，并且每个第二裸芯112在其他实施例中可以包含比示出的更多的凸块118。

在步骤206中，来自晶片100的第一半导体裸芯102和来自晶片110的第二半导体裸芯可以彼此物理和电气地耦接，如图6和图7所示。如提到的，在一个实施例中，第一半导体裸芯102上的倒装芯片接合垫108的图案可以匹配第二半导体裸芯112上的凸块118的图案，如图6所示。凸块118可以接合到垫108中的每一个。如下面所解释的，导电柱形成在裸芯102的接合垫106上，以将裸芯102和/或112与诸如印刷电路板的主机装置电互连。相应地，当裸芯102和112接合在一起时，垫106可以保持打开。即，凸块118与裸芯102上的垫108接合，且不与裸芯102上的垫106接合。

为了将第一裸芯102和第二裸芯102固定在一起，第二半导体裸芯112可以被翻转，并且可以使用热量和压力来在每个垫界面处回流凸块118，从而将相应的凸块118物理和电气地耦接到相应的接合垫108。特别地，在实施例中，可以使用热压缩技术将凸块118电气和物理地耦接到接合垫108，在这种情况下，凸块118在升高的温度下被压靠接合垫108一段时间，以回流凸块，其扩散或以其他方式粘合到接合垫108。在其他实施例中，作为升温的附加或替代，可以将超声振动施加到凸块118，以促进凸块118对垫108的接合。在实施例中，锥形凸块118可以比其他类型的凸块118粘合得更好(即，对凸块118和垫108之间的剪切力更好的抗性)，这是因为超声焊接和/或压力集中在小直径(图5A中的d₂)的尖端之上。然而，如提到的，凸块118在不同的实施例中可以具有各种形状。

在上述实施例中，凸块118固定到第二裸芯112，以与第一裸芯102上的接合垫108耦接。在其他实施例中，可以设想，凸块118可以固定到第一裸芯102，并且配置为与第二裸芯112上的接合垫耦接。

一经将第二裸芯112固定到第一裸芯102，第一裸芯和第二裸芯之间的空间可以被用环氧树脂或其他树脂或聚合物117底部填充(图7)。底部填充材料117可以作为液体施加，其然后硬化为固态层。此底部填充步骤保护第一裸芯102和第二裸芯112之间的电连接体，并且将第二裸芯112进一步固定到第一裸芯102上。各种材料可以用作底部填充材料117，但在实施例中，其可以是来自Henkel公司(在美国加利福尼亚州有办公室)的Hysol环氧树脂。

第一半导体裸芯102和第二半导体裸芯112可以在它们被从它们相应的晶片100和110裁切之后被耦接在一起。然而，在其他实施例中，可以在从晶片100裁切第一半导体裸芯102之前，将第二半导体裸芯112固定到第一半导体裸芯102。在将第一裸芯102和第二裸芯102耦接之后，将第一裸芯102从晶片100裁切。

一经彼此耦接，第一半导体裸芯102和第二半导体裸芯112一起形成集成存储器模块120，如图8中所示。如图所示，第二裸芯112可以覆盖第一裸芯102的大部分，但接合垫106保持未被覆盖且可接近。在所示的实施例中，接合垫106沿着单个边缘。然而，在其他实施例中，接合垫106可以沿着多个(两个或三个)或在裸芯102的全部四个边缘周围。在这样的实施例中，将第二裸芯112大小和形状设定为使得全部这样的接合垫106未被覆盖且可接近。还可以设想，接合垫106可以形成在第一裸芯102的中央部分中。在这样的实施例中，第二裸芯112可以形成有中央开口，使得在第一裸芯102的中央中的接合垫106保持未被覆盖且可接近。

根据本技术的方面，集成存储器模块120是单个的、完整的集成闪速存储器，诸如BiCS闪速存储器。由两个分开的半导体裸芯形成集成存储器模块120与形成在单个裸芯上的常规闪速存储器裸芯相比具有若干优点。例如，在第一裸芯102包含存储器单元阵列的情况下，从第一裸芯移除逻辑电路为附加的存储器单元释放宝贵的空间。例如，在存储器单元配置为分层的3D存储器堆叠体的情况下，移除逻辑电路允许在存储器堆叠体中提供附加的层。

此外，将存储器单元和逻辑电路分离为两个分开的晶片允许两个晶片的制造工艺被定制且对于相应的晶片上形成的特定集成电路最优化。例如，形成闪速存储器集成电路的常规工艺涉及加热步骤，其可能对CMOS逻辑电路有害。通过在它们本身的晶片上制造逻辑电路，可以缓解此问题。

在关于图5-9中所示出且描述的实施例中，第一半导体裸芯102和第二半导体裸芯112包含用于裸芯的倒装芯片接合的接合垫的图案。应当理解，第一半导体裸芯102和第二半导体裸芯112在其他实施例中可以使用其他方案彼此电耦接。在一个这样的其他实施例中，第一半导体裸芯102和第二半导体裸芯112可以使用硅通孔(TSV)彼此电耦接。在另一这样的实施例中，第一半导体裸芯102和第二半导体裸芯112可以彼此引线键合。在这样的替代实施例中可以省略倒装芯片接合垫108和凸块118。

现将参考图9的截面边视图解释涉及第一半导体裸芯102和第二半导体裸芯112的物理和电气耦接的附加细节。第一半导体裸芯102可以包含在第一半导体裸芯102的芯片区域内形成在衬底层124中和/或上的集成电路存储器单元阵列122。如提到的，存储器单元阵列122可以形成为3D堆叠存储器结构，其具有形成为多层的存储器单元的串。在形成存储器单元阵列122之后，金属互连体126和通孔128的多个层可以顺序形成在电介质膜130的层中。如本领域已知，可以使用光刻法和薄膜沉积工艺每次一层地形成金属互连体126、通孔128以及电介质膜层130。光刻法工艺可以包含例如图案限定、等离子体、化学或干法蚀刻以及抛光。薄膜沉积工艺可以包含例如溅射和/或化学气相沉积。金属互连体126可以由各种导电金属形成，包含例如本领域已知的铜和铜合金，并且通孔128可以衬有和/或填充有各种导电金属，包含例如本领域已知的钨、铜以及铜合金。

钝化层132可以形成在上电介质膜层130的顶部上。可以蚀刻钝化层132以形成接合垫106、108。每个接合垫106、108可以包含形成在衬垫136之上的接触层134。如本领域已知，接触层134可以由例如铜、铝及其合金形成，并且衬垫136可以例如由钛/钛氮化物堆叠体(诸如Ti/TiN/Ti)形成，虽然这些材料在其他实施例中可以变化。接合垫106、108(接触层加衬垫)可以具有720nm的厚度，虽然在其他实施例中此厚度可能更大或更小。

金属互连体126和通孔128可以用来在芯片区域内形成如本领域已知的导电节点140，以在集成电路122与裸芯接合垫108之间并且进而在接合垫108与第二裸芯112之间传输信号和电压。金属互连体126和通孔128还可以用来在集成电路122与接触垫106之间并且进而在接合垫106与主机装置之间传输信号，如下面解释的。信号还可以经由直接在接合垫106和108之间延伸的金属互连体126在第一裸芯102与第二裸芯112之间传输。金属互连体126可以用来将垫106与垫108中的所选的垫耦接。

如上面提到的，可以以相似的方式形成第二半导体裸芯112，以包含例如CMOS逻辑电路115的集成电路。对于第一裸芯102，第二裸芯112中的集成电路可以经由金属互连体和通孔的框架与第二裸芯112的凸块118电互连。图9所示的实施例包含锥形凸块118，但可以使用其他类型的凸块，包含支柱和球形凸块。

如提到的，在实施例中，第一半导体裸芯102可以包含存储器单元阵列，并且第二半导体裸芯112可以包含控制逻辑电路，使得集成存储器模块120可以起到单个的、完整的闪速存储器的功能。根据本技术的方面，闪速存储器被分支为被组装在一起的两个分开的半导体裸芯。图10是示出实施例的进一步细节的功能性框图，其中第一裸芯包含存储器单元阵列，且第二裸芯112包含逻辑电路。

集成存储器模块120的第一裸芯102可以包含诸如存储器单元的阵列的存储器单元的存储器结构160，以及读取/写入电路168。第二裸芯112可以包含控制逻辑电路150。存储器结构160是由字线经由行解码器164且由位线经由列解码器166可寻址的。读取/写入电路168可以包含多个感测块(感测电路)，其允许存储器单元的页被并行地读取或编程。

可以配置存储器结构160中的多个存储器元件，使得它们串联连接或使得每个元件是单独可存取的。作为非限制性示例，NAND配置的闪速存储器系统(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的串联连接的晶体管的集合的示例。

可以配置NAND存储器阵列，使得阵列由存储器的多个串构成，其中串由共用单个位线且作为组存取的多个存储器元件构成。替代地，可以配置存储器结构160的存储器元件，使得每个元件是单独可存取的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其他方式配置存储器元件。

存储器结构160可以是二维(2D)或三维(3D)的。存储器结构160可以包括存储器元件(也称为存储器单元)的一个或多个阵列。布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，由此形成三维上的(即，在x、y以及z方向上，其中z方向实质上垂直于衬底124的主表面，并且x和y方向实质上平行于衬底124的主表面，图9)结构。

第一裸芯102上的存储器结构160可以由第二裸芯112上的控制逻辑电路150控制。控制逻辑电路150可以具有用于控制和驱动存储器元件来完成诸如编程和读取的功能的电路。控制电路150与读取/写入电路168协作，以在存储器结构160上进行存储器操作。在实施例中，控制电路150可以包含状态机152、芯片上地址解码器154以及功率控制模块156。状态机152提供存储器操作的芯片级控制。可以提供储存区域153，以操作存储器结构160，诸如存储器单元的不同行或其他组的编程参数。这些编程参数可以包含位线电压和验证电压。

芯片上地址解码器154提供由主机装置或存储器控制器(下面解释的)使用的地址到由解码器164和166使用的硬件地址之间的地址接口。功率控制模块156控制在存储器操作期间供给到字线和位线的功率和电压。其可以包含3D配置的字线层的驱动器、源极侧选择栅极、漏极侧选择栅极以及源极线。源极侧选择栅极是NAND串的源极端处的栅极晶体管，并且漏极侧选择栅极是NAND串的漏极端处的晶体管。

根据本技术的方面，集成存储器模块120的上述的部件分支为两个分开的半导体裸芯102和112，该裸芯102、112的一个示例在图10中示出。然而，应当理解，上述部件在两个不同的裸芯102、112之间的划分可以与图10中所示的不同。上面示出和描述为裸芯102的部分的一些或全部部件可以提供在裸芯112上，而上面示出和描述为裸芯112的部分的一些或全部部件可以提供在裸芯102上。在其他实施例中，附件的部件可以添加到裸芯102或裸芯112。在实施例中，控制逻辑电路150可以包含图10中示出且在上面描述的部件。在其他实施例中，除存储器单元160之外的全部部件可以被认为是一个或多个控制逻辑电路，其配置为进行本文描述的动作。例如，一个或多个控制逻辑电路可以包含控制电路150、状态机152、解码器154/164/166、功率控制模块156、读取/写入电路的感测块等等中的任一个或其组合。

数据和命令可以通过存储器控制器170而被传输到集成存储器模块120或被从之传输。存储器控制器170可以包括例如ASIC，并且可以被加工在与裸芯102和112分开的半导体裸芯上。在其他实施例中，存储器控制器170可以整合到裸芯102、112中的一个中，例如在第二半导体裸芯112上。存储器控制器170可以包括诸如微处理器170c的处理器，以及诸如只读存储器(ROM)170a和RAM 170b的储存装置(存储器)。RAM 170b可以是但不限于SRAM和DRAM。储存装置包括诸如指令集的代码，并且处理器可操作以执行指令集来提供本文中所描述的功能。替代地或附加地，处理器可以存取来自存储器结构160的储存装置区域的代码，诸如一个或多个字线中的存储器单元的保留区域。

代码由存储器控制器170使用，以存取存储器结构160，以用于诸如编程读取以及擦除操作。代码可以包含引导代码和控制代码(例如，指令集)。引导代码是在引导或启动过程中初始化存储器控制器170并使能存储器控制器存取存储器结构160的软件。一经通电，处理器170c从ROM 170a或存储器结构160的储存装置区域取回引导代码以执行，并且引导代码初始化系统部件并将控制代码加载到RAM 170b中。一经将控制代码加载到RAM 170b中，其被处理器170c执行。控制代码包含驱动器以进行诸如控制和分配存储器、优先化(prioritizing)指令的处理、以及控制输入和输出端口的基础任务。

存储器控制器170控制集成存储器模块120与主机装置174之间的通信。主机装置可以为例如印刷电路板，集成存储器模块120和/或存储器控制器162安装到该印刷电路板。主机装置可以替代地为计算系统。命令和数据经由接口(例如，数据总线)172在主机装置174与存储器控制器170之间传输，并经由线路158在存储器控制器与集成存储器模块120之间传输。主机装置174与存储器控制器170之间的接口172可以包括外围部件互连高速(PCIe)总线，但接口172不限于PCIe总线。

再次参考图1，在形成第一裸芯102和第二裸芯112并将其彼此耦接以形成集成存储器模块120之后，可以如已知的在步骤208中用例如读取/写入和老化(burn in)操作来测试存储器模块120。

在步骤212中，两个或更多个集成存储器模块120可以在载体180上在z方向上垂直堆叠，以形成裸芯堆叠体186，如图11的边视图中所示。集成存储器模块可以例如由裸芯102中的每一个的底表面上的裸芯贴附膜(DAF)附接到彼此和附接到载体180。载体180可以由例如二氧化硅或玻璃的绝缘材料形成，虽然其他材料对于载体180是可能的。集成存储器模块120可以以偏移、阶梯式配置堆叠，使得每个集成存储器模块的接合垫106保持从上方可接近。虽然图11示出了四个堆叠集成存储器模块120，在其他实施例中在载体180上可以存在1、2、4、8、16、32、64个或其他数目的集成存储器模块。

一经如图11中所示安装在裸芯堆叠体186中，然后可以在步骤214中在接触垫106上形成电连接。现将关于图2的流程图和图12-16的视图来描述在步骤214中形成电连接的其他细节。在步骤228中，堆叠体186被围封在光致抗蚀剂188内，如图12中所示。然后将图案掩模190施加在光致抗蚀剂之上(图13)，并且然后在步骤230中将光致抗蚀剂188曝光并显影，以移除在堆叠体的未被掩模190覆盖的那些区域中的光致抗蚀剂。如图14中所示，在步骤230中移除光致抗蚀剂在堆叠体186中的每个集成存储器模块120上形成孔192，孔192从光致抗蚀剂的顶表面向下延伸到接合垫106的表面。

在步骤232中，掩模190可以被移除(图14)，并且可以在步骤234中用电导体填充孔192，以形成导电柱194(图15)。在实施例中，导电柱194可以通过电镀工艺形成，以在孔192内镀覆电导体。在实施例中，形成导电柱194的电导体可以是Cu或其合金，但可以预期其他电导体。在步骤238中，移除光致抗蚀剂188，留下从接触垫106延伸的导电柱194，如图16所示。

再次参考图1的流程图，在形成导电柱194之后，堆叠体186和导电柱194可以在步骤216中被围封在诸如模塑料196的外壳中，以形成半导体装置300，如图17和图18的边视图和立体图中所示。模塑料196的上表面可以接地和/或抛光，使得导电柱194的上端部与模塑料196的上表面平齐。在实施例中，图17和图18中所示的半导体装置300关于装置300内包含的集成存储器模块120的数目可以是完成的。然而，如下面所解释的，附加的集成存储器模块120可以被添加到半导体装置300。

半导体装置300可以封裹在模塑料196中，模塑料196可以包含例如固态环氧树脂、酚醛树脂、熔融石英、晶体石英、碳黑和/或金属氢氧化物。这样的模塑料例如从Sumitomo公司和Nitto-Denko公司(两者都在日本有总部)可得。可以预期来自其他制造商的其他模塑料。可以通过FFT(自由流薄，Flow Free Thin)工艺或其他已知工艺施加模塑料，包含通过传递模塑或注射模塑技术。在其他实施例中，外壳可以由其他材料形成，并且以其他方式形成在半导体装置300周围。

如提到的，图17和图18中所示的半导体装置300可以实质上是完成的。然而，在其他实施例中，可以添加附加的集成存储器模块120(如图1的流程图中的虚线箭头所指示)。例如，如图19中所示，集成存储器模块120的第二集合可以以阶梯式、偏移的配置堆叠在模塑料196的顶部上，使得集成存储器模块120的每级上的接合垫保留未被覆盖且从上方可接近。可以使用每个集成存储器模块120的第一裸芯102的底表面上的DAF层，将集成存储器模块120的第二集合上下叠置。

集成存储器模块120的第二集合然后可以在在步骤214中被电互连并在步骤216中被封裹，如上所述。特别地，集成存储器模块的第二集合可以被围封在光致抗蚀剂288内，如图20中所示。然后将图案掩模290施加在光致抗蚀剂之上(图21)，并且光致抗蚀剂288然后在步骤230中被曝光和显影，以移除在堆叠体的未被掩模290覆盖的区域中的光致抗蚀剂。掩模图案具有第一组开口，其直接对准在导电柱194之上。如图21中所示，在步骤230中移除光致抗蚀剂在第二组中的每个集成存储器模块120上形成孔292，孔292从光致抗蚀剂的顶表面向下延伸到接合垫106的表面。在步骤230中移除光致抗蚀剂还形成孔292，孔292从光致抗蚀剂的顶表面向下延伸以与导电柱194的暴露在模塑料196的表面处的顶部连接。

在步骤232，可以移除掩模290(图22)，并且可以在步骤234中用电导体填充孔292，以形成第二组导电柱294。如图22中所示，导电柱294从第二组集成存储器模块120的接合垫106延伸。导电柱还与导电柱194连接并从之延伸。在实施例中，连接到导电柱194的导电柱294可以认为是单个导电柱。

在实施例中，导电柱294可以通过电镀工艺形成，以在孔292内镀覆电导体。在实施例中，形成导电柱294的电导体可以与用于柱194的导体相同。在步骤238中，可以移除光致抗蚀剂288，留下如图23中所示的导电柱294，导电柱294在模塑料196的表面上方延伸并从第二组集成存储器模块的接触垫106延伸。

在形成导电柱294之后，第二组集成存储器模块和导电柱294可以在步骤216中被围封在诸如模塑料296的外壳中，以形成半导体装置300，如图24和图25的边视图和立体图中所示。模塑料296可以与模塑料196相同，并且以与模塑料196相同的方式施加。模塑料296的上表面可以接地和/或抛光，使得导电柱294的上端部与模塑料296的上表面平齐。在其他实施例中，第二组集成存储器模块120周围的外壳可以由其他材料形成，并且以其他方式形成在第二组存储器模块周围。

导电柱294可以用来将半导体装置300的接合垫106电连接到主机装置174(图10)，主机装置174可以例如是印刷电路板。如图26和图27中所示，可以在步骤220中使用重分布层(RDL)295将导电柱的图案分布在半导体装置300的表面的较大部分上。图26和图27中所示的RDL 295的图案仅作为示例且在其他实施例中可以变化。

在步骤222中，焊料球298(图26和图27)可以可选地固定到RDL 295的表面上的垫。焊料球298可以用来将半导体装置300电气和机械地耦接到主机装置174(图10)。在半导体装置300用作LGA封装体的情况下，可以省略焊料球298。

为了利用规模经济的优点，多个半导体装置300可以同时形成在大的载体180上。在载体180上形成和封裹装置300之后，可以移除载体(步骤224)并且可以将装置300彼此单体化(步骤226)，以形成完成的半导体装置300，如图27中所示。在其他实施例中，可以在移除载体之前将装置300单体化。

半导体装置300可以通过任意各种切割方法单体化，包含锯割、水射流切割、激光切割、水引导激光切割、干介质切割以及金刚石涂层线切割。虽然直的线切割将限定总体上矩形或正方形形状的半导体装置300，应当理解，半导体装置300在本技术的其他实施例中可以具有除矩形和正方形之外的形状。

在上述实施例中，将四个集成存储器模块120的每组堆叠，形成电连接，并且然后封裹。在其他实施例中，半导体装置300可以具有多于两组的集成存储器模块。此外，每组可以具有多于或少于四个集成存储器模块120。每组可以具有相同数目的存储器模块，但他们在其他实施例中不需具有相同数目的存储器模块。

在上述实施例中，第一半导体裸芯102比第二半导体裸芯112稍大，并且包含垫106的额外的行，以接收上述导电柱。在其他实施例中，第二半导体裸芯112可以比第一半导体裸芯102稍大。在此实施例中，第二半导体裸芯112可以包含垫106的额外的行，以接收上述导电柱。

已经出于说明和描述的目的呈现了本发明的前面的详细描述。其不意图将本发明穷举或限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例，以便最佳地解释本发明的原理及其实际应用，以由此使得其他本领域技术人员能够在各种实施例中且以适于特定预期用途的各种修改最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (25)

1.一种集成存储器模块，包括：

第一半导体裸芯，所述第一半导体裸芯包括主平坦表面，所述主平坦表面具有第一组接合垫和第二组接合垫；

第二半导体裸芯，所述第二半导体裸芯倒装芯片地接合到所述第一半导体裸芯的所述主平坦表面上的所述第二组接合垫，留下所述第一组接合垫未覆盖，以将所述第二半导体裸芯电气和物理地耦接到所述第一半导体裸芯；

其中所述第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

2.根据权利要求1所述的集成存储器模块，其中所述第一半导体裸芯包括多个存储器单元。

3.根据权利要求2所述的集成存储器模块，其中所述第二半导体裸芯包括控制电路，以控制所述多个存储器单元的存取。

4.根据权利要求3所述的集成存储器模块，其中所述控制电路包括互补金属氧化物半导体集成电路。

5.根据权利要求1所述的集成存储器模块，其中所述第二半导体裸芯包括多个凸块，所述多个凸块配置为与所述第一半导体裸芯上的第二组接合垫配合。

6.根据权利要求5所述的集成存储器模块，其中所述多个凸块是锥形的。

7.根据权利要求1所述的集成存储器模块，其中所述第二半导体裸芯小于所述第一半导体裸芯。

8.一种半导体装置，包括：

一个或多个集成存储器模块，每个集成存储器模块包括：

第一半导体裸芯，所述第一半导体裸芯包含具有第一多个接合垫和第二多个接合垫的表面；

第二半导体裸芯，所述第二半导体裸芯接合到所述第二多个接合垫；

其中所述第一和第二接合的半导体裸芯一起配置为集成闪速存储器；

外壳，所述外壳围封所述一个或多个集成存储器模块；以及

多个导电柱，其与每个第一半导体裸芯上的所述第一多个接合垫接触，并从所述第一多个接合垫延伸穿过所述外壳到所述外壳的表面，所述多个导电柱配置为将所述一个或多个集成存储器模块电连接到主机装置。

9.根据权利要求8所述的半导体装置，其中所述多个导电柱是电镀的导电柱。

10.根据权利要求8所述的半导体装置，其中所述多个集成存储器模块包括以偏移、阶梯式配置堆叠的多个存储器模块，所述偏移、阶梯式配置留下所述多个第一接合垫未覆盖且从所述多个第一接合垫上方可接近。

11.根据权利要求8所述的半导体装置，其中所述第一和第二半导体裸芯倒装芯片地彼此接合。

12.根据权利要求11所述的半导体装置，还包括所述第一和第二裸芯中的一个裸芯上的多个凸块，所述多个凸块配置为在所述第一和第二半导体裸芯的倒装芯片接合期间将所述第一和第二裸芯耦接在一起。

13.根据权利要求12所述的半导体装置，其中所述多个凸块是锥形的。

14.根据权利要求8所述的半导体装置，其中所述第一和第二半导体裸芯由硅通孔彼此接合。

15.根据权利要求8所述的半导体装置，其中所述第一半导体裸芯上的第一和第二多个接合垫电耦接在一起。

16.根据权利要求8所述的半导体装置，其中所述第一半导体裸芯包括多个存储器单元。

17.根据权利要求16所述的半导体装置，其中所述第二半导体裸芯包括控制电路，以控制所述多个存储器单元的存取。

18.根据权利要求17所述的半导体装置，其中所述控制电路包括互补金属氧化物半导体集成电路。

19.一种半导体装置，包括：

上下叠置的多个集成存储器模块，每个集成存储器模块包括：

第一半导体裸芯，所述第一半导体裸芯包含具有第一多个接合垫和第二多个接合垫的表面；

第二半导体裸芯，所述第二半导体裸芯接合到所述第二多个接合垫；

其中所述第一和第二接合的半导体裸芯一起配置为集成闪速存储器；并且

其中所述多个存储器模块以偏移、阶梯式配置上下叠置，所述偏移、阶梯式配置留下每个第一半导体裸芯上的所述多个第一接合垫未覆盖并从所述多个第一接合垫上方可接近；

外壳，所述外壳围封所述多个集成存储器模块；以及

多个导电柱，其与每个第一半导体裸芯上的所述第一多个接合垫接触，并从所述第一多个接合垫延伸穿过所述外壳到所述外壳的表面。

20.根据权利要求19所述的半导体装置，其中：

所述多个集成存储器模块包括第一多个存储器模块，

所述外壳包括第一外壳，并且

多个导电柱包括第一多个导电柱，所述半导体装置还包括：

上下叠置的第二多个集成存储器模块，所述第二多个集成存储器模块中的每个集成存储器模块包括：

第三半导体裸芯，所述第三半导体裸芯包含具有第三多个接合垫和第四多个接合垫的表面；

接合到所述第四多个接合垫的第四半导体裸芯；

其中所述第三和第四接合的半导体裸芯一起配置为集成闪速存储器；并且

其中所述第二多个存储器模块以偏移、阶梯式配置上下叠置，所述偏移、阶梯式配置留下所述多个第三接合垫未覆盖并从所述多个第三接合垫上方可接近；

第二外壳，所述第二外壳围封所述第二多个集成存储器模块；以及

第二多个导电柱，其与所述第一多个导电柱和每个第三半导体裸芯上的所述第三多个接合垫接触，并从所述第一多个导电柱和第三多个接合垫延伸穿过所述第二外壳到所述第二外壳的表面。

21.根据权利要求19所述的半导体装置，其中所述多个导电柱是电镀的导电柱。

22.根据权利要求19所述的半导体装置，其中所述第一半导体裸芯包括多个存储器单元。

23.根据权利要求22所述的半导体装置，其中所述第二半导体裸芯包括控制电路，以控制所述多个存储器单元的存取。

24.根据权利要求23所述的半导体装置，其中所述控制电路包括互补金属氧化物半导体集成电路。

25.一种半导体装置，包括：

多个堆叠集成存储器模块，每个集成存储器模块包括：

第一半导体裸芯，所述第一半导体裸芯包括第一多个接合垫和存储器构件；

第二半导体裸芯，所述第二半导体裸芯接合到所述第一半导体裸芯且包括用于所述存储器构件的控制构件；

其中所述第一和第二接合的半导体裸芯一起配置为集成闪速存储器构件；

外壳构件，所述外壳构件围封所述多个集成存储器模块；以及

电连接体构件，其与每个第一半导体裸芯上的所述第一多个接合垫接触，并从所述第一多个接合垫延伸穿过所述外壳构件到所述外壳构件的表面，所述电连接体构件用于将所述多个集成存储器模块电连接到主机装置。

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