CN116313852A - 多芯片封装结构及其制造方法、晶圆级封装方法 - Google Patents

多芯片封装结构及其制造方法、晶圆级封装方法 Download PDF

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Abstract

本公开提供了一种多芯片封装结构及其制造方法、晶圆级封装方法，该制造方法包括：在第一芯片的有源表面形成第一重布线层，并在第一重布线层背向第一芯片的表面形成第一导电凸块；将第二芯片设置于第一重布线层背向第一芯片的表面的中间区域，并使第二芯片的引脚与中间区域中的第一导电凸块一一对准连接；在第一重布线层之上形成封装层，并在封装层中形成与外围区域中的第一导电凸块一一对应电连接的金属结构；在封装层之上形成第二重布线层，第二重布线层用于将金属结构按照预设方式重新布置，以在第二重布线层背向第一芯片的表面形成与金属结构一一对应电连接的连接垫；在连接垫背向第一芯片的表面形成植球，得到多芯片封装结构。

Description

多芯片封装结构及其制造方法、晶圆级封装方法
技术领域
本公开涉及芯片封装技术领域，特别涉及一种多芯片封装结构及其制造方法、晶圆级封装方法。
背景技术
多芯片封装技术是将多个具有不同功能或相同功能的晶片(Die)一并封装到同一基板(Substrate)或导线架(Lead frame)上，并通过基板或导线架与外部电路电性连接。相较于多个独立封装结构芯片，多芯片封装结构具有更快的传输速度、更短的传输路径以及更佳的电气特性，并进一步缩小芯片封装结构的尺寸及面积，因而使得多芯片封装技术已经普遍应用于各种电子产品之中，并成为未来的主流产品。
发明内容
本公开提供一种多芯片封装结构及其制造方法、晶圆级封装方法。
第一方面，本公开提供了一种多芯片封装结构的制造方法，该制造方法包括：
在第一芯片的有源表面形成第一重布线层，并在所述第一重布线层背向所述第一芯片的表面形成第一导电凸块，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
将第二芯片设置于所述第一重布线层背向所述第一芯片的表面的中间区域，并使所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上形成封装层，并在所述封装层中形成与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上形成第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面形成植球，得到多芯片封装结构。
第二方面，本公开提供了一种晶圆级封装方法，该晶圆级封装方法包括：
提供晶圆，所述晶圆包含所述多个第一芯片；
针对所述晶圆上的每个第一芯片，在所述第一芯片的有源表面形成第一重布线层，并在所述第一重布线层背向所述第一芯片的表面形成第一导电凸块，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
将第二芯片设置于所述第一重布线层背向所述第一芯片的表面的中间区域，并使所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上形成封装层，并在所述封装层中形成与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上形成第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面形成植球；
对所述晶圆进行切割，得到多个多芯片封装结构。
第三方面，本公开提供了一种多芯片封装结构，该多芯片封装结构包括：
第一芯片；
在所述第一芯片的有源表面设置的第一重布线层，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置；
在所述第一重布线层背向所述第一芯片的表面设置的第一导电凸块，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
设置于所述第一重布线层背向所述第一芯片的表面的中间区域的第二芯片，所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上设置的封装层，所述封装层中形成有与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上设置的第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面设置的植球。
第四方面，本公开提供了一种多芯片封装结构，该多芯片封装结构包括：
第一芯片；
在所述第一芯片的有源表面设置的第一重布线层，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置；
在所述第一重布线层背向所述第一芯片的表面设置的第一导电凸块，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
设置于所述第一重布线层背向所述第一芯片的表面的中间区域的第二芯片，所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第二芯片之上设置的第三芯片；
在所述第一重布线层之上设置的封装层，所述封装层中形成有与所述外围区域中的第一导电凸块一一对应电连接的金属结构，所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面平齐；
在所述封装层之上设置的第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫，所述第二重布线层覆盖所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面，且所述第三芯片的有源表面上的引脚通过所述第二重布线层与所述外围区域中的金属结构连接；
在所述连接垫背向所述第一芯片的表面设置的植球。
根据本公开实施例提供的多芯片封装结构及其制造方法、晶圆级封装方法的技术方案，多芯片之间通过RDL重布线方式进行电连接，无需采用TSV技术，一方面，在不采用高级复杂工艺制程的情况下，能够实现3D封装并提高单位面积的集成度，有利于提升芯片的整体性能；另一方面，能够有利于降低工艺复杂度，节省工艺制程，降低成本，且有利于提高产品良率。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
附图用来提供对本公开的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例实施例进行描述，以上和其他特征和优点对本领域技术人员将变得更加显而易见，在附图中：
图1为本公开实施例提供的一种多芯片封装结构的制造方法的流程示意图；
图2为一种形成第一重布线层和第一导电凸块的工艺示意图；
图3为一种设置第二芯片的示意图；
图4为一种形成封装层的示意图；
图5为一种形成第二重布线层的示意图；
图6为一种形成植球的示意图；
图7为一种设置第三芯片的示意图；
图8为本公开实施例提供的一种晶圆级封装方法的流程示意图；
图9为一种晶圆的结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
在不冲突的情况下，本公开各实施例及实施例中的各特征可相互组合。
如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
在相关技术中，多芯片封装技术中的一种是3D封装，通过将多个芯片以堆叠的方式封装在一起，能够节约板级面积，然而传统的3D封装，上下芯片之间通过硅穿孔(Through-Silicon Vias,TSV)技术实现电连接，但是TSV占用芯片面积，另一方面TSV工艺复杂，成本高，良率低。
为此，本公开实施例提供了一种多芯片封装结构及其制造方法、晶圆级封装方法，旨在能够有效解决上述相关技术中存在的技术问题中的至少一种。
图1为本公开实施例提供的一种多芯片封装结构的制造方法的流程示意图。
本公开实施例提供一种多芯片封装结构的制造方法，如图1所示，该制造方法包括：
步骤S11、在第一芯片的有源表面形成第一重布线层，第一重布线层用于将第一芯片的有源表面上的引脚按照预设方式重新布置。
步骤S12、在第一重布线层背向第一芯片的表面形成第一导电凸块，第一导电凸块与重新布置的第一芯片的引脚一一对应电连接。
在本公开实施例中，第一芯片可以为裸芯(die)，裸芯是指在晶圆上切割和测试后得到的没有封装的芯片，第一芯片具有有源表面和与有源表面相对设置的背面，有源表面具有芯片引脚。
图2为一种形成第一重布线层和第一导电凸块的工艺示意图，如图2所示，在步骤S11和步骤S12中，通过重布线(Re-distributed layer，RDL)工艺对第一芯片21的有源表面上的引脚22进行金属重布线，将第一芯片21的有源表面上的引脚22按照预设方式重新布置，以在第一芯片21的有源表面上形成第一重布线层23以及在第一重布线层23背向第一芯片21的表面形成第一导电凸块24。其中，重新布置即指将第一芯片21的有源表面上当前的引脚22的排布方式重新进行布局，预设方式可以根据实际所需设计的引脚布局方式确定。
其中，第一重布线层23背向第一芯片21的表面包括中间区域AA和位于中间区域AA周边的外围区域BB，中间区域AA具有至少一个第一导电凸块24，且外围区域BB具有至少一个第一导电凸块24。其中，中间区域AA的第一导电凸块24用于连接第二芯片，外围区域BB的第一导电凸块24用于连接封装后的引脚。其中，中间区域AA包含的第一导电凸块24的数量具体可根据所需连接的第二芯片的引脚确定，可以理解的，外围区域BB包含的第一导电凸块24的数量可根据第一芯片21实际的引脚数量和中间区域AA包含的第一导电凸块24的数量确定，外围区域BB中的第一导电凸块24包括中间区域AA以外的所有第一导电凸块24。
在一些实施例中，第一导电凸块24的材料与第一重布线层23中的布线材料可以相同，例如铜金属材料，第一导电凸块24与第一重布线层23中的布线可以在一次构图工艺中形成。
步骤S13、将第二芯片设置于第一重布线层背向第一芯片的表面的中间区域，并使第二芯片的引脚与中间区域中的第一导电凸块一一对准连接。
其中，第二芯片可以为裸芯，第二芯片具有有源表面和与有源表面相对设置的背面，有源表面具有芯片引脚，第一芯片的面积小于第一芯片。
图3为一种设置第二芯片的示意图，如图3所示，在步骤S13中，将第二芯片25的有源表面朝向第一芯片21的有源表面，并将第二芯片25设置于第一重布线层23背向第一芯片21的表面的中间区域AA，使得第二芯片25的引脚26与中间区域AA中的第一导电凸块24一一对准连接，从而使得第二芯片25与第一芯片21电连接。
步骤S14、在第一重布线层之上形成封装层，并在封装层中形成与外围区域中的第一导电凸块一一对应电连接的金属结构。
图4为一种形成封装层的示意图，如图4所示，在第一重布线层23之上形成封装层27，封装层27至少覆盖外围区域BB，并在封装层27中形成与外围区域BB中的第一导电凸块24一一对应电连接的金属结构28。
步骤S15、在封装层之上形成第二重布线层，第二重布线层用于将金属结构按照预设方式重新布置，以在第二重布线层背向第一芯片的表面形成与金属结构一一对应电连接的连接垫。
图5为一种形成第二重布线层的示意图，如图5所示，通过重布线(RDL)工艺对外围区域中的金属结构28进行金属重布线，将金属结构28按照预设方式重新布置，以在封装层27之上形成第二重布线层29以及在第二重布线层29背向第一芯片21的表面形成与金属结构28一一对应电连接的连接垫(pad)30。
步骤S16、在连接垫背向第一芯片的表面形成植球，得到多芯片封装结构。
图6为一种形成植球的示意图，如图6所示，在每个连接垫(pad)30上形成植球(bump)M，完成多芯片封装，得到多芯片封装结构。其中，植球(bump)M可用于与外部电路组件进行互连，实现多芯片封装结构中内芯片与外部器件的电气互连。
本公开实施例的多芯片封装结构的制造方法，多芯片之间通过RDL重布线方式进行电连接，无需采用TSV技术，一方面，在不采用高级复杂工艺制程的情况下，能够实现3D封装并提高单位面积的集成度，有利于提升芯片的整体性能；另一方面，能够有利于降低工艺复杂度，节省工艺制程，降低成本，且有利于提高产品良率。
在一些实施例中，为了实现第二芯片能够与第一芯片的导电凸块更好地对准和连接，在将第二芯片设置于第一重布线层背向所述第一芯片的表面的中间区域之前，即在步骤S13之前，该制造方法还可以进一步包括：在第二芯片朝向第一芯片的有源表面形成第三重布线层，第三重布线层用于将第二芯片的有源表面上的引脚按照中间区域的导电凸块的分布方式重新布置。
通过重布线工艺将第二芯片的有源表面上的引脚按照中间区域的导电凸块的分布方式重新布置，从而使得第二芯片的有源表面上重新布置后的引脚的布局能够与中间区域的导电凸块的布局匹配，进而以便于第二芯片能够与第一芯片的导电凸块更好地对准和连接。
具体地，通过重布线工艺将第二芯片的有源表面上的引脚按照中间区域的导电凸块的分布方式重新布置，在第二芯片的有源表面上形成第三重布线层以及在第三重布线层背向第二芯片的表面上形成与第二芯片的有源表面上的引脚一一对应电连接的第二导电凸块，第二导电凸块的分布方式与中间区域的第一导电凸块的分布方式相同，将第二导电凸块与中间区域的第一导电凸块对准连接，从而实现第二芯片与第一芯片之间的电连接。
在一些实施例中，第一芯片与第二芯片之间的导电凸块可以通过电镀方式电连接或者通过凸点bump电连接。
在一些实施例中，在第二芯片设置于第一重布线层背向第一芯片的表面的中间区域的步骤之后，该制造方法还可以进一步包括：在第二芯片与第一芯片之间填充绝缘层。由于导电凸块的设置，第二芯片与第一芯片之间可能存在缝隙，因此当第二芯片与第一芯片之间存在缝隙时，可以在第二芯片与第一芯片之间的缝隙中填充绝缘层，绝缘层可以为绝缘胶，绝缘胶的材料可以为环氧树脂。
在一些实施例中，在步骤S14中，封装层采用氧化物材料制成，例如二氧化硅材料。
在一些实施例中，参考图5，第二芯片25背向第一芯片21的表面与封装层27背向第一芯片21的表面平齐，第二重布线层29覆盖第二芯片25背向第一芯片21的表面与封装层27背向第一芯片21的表面。
在一些实施例中，参考图4，在步骤S14中，在第一重布线层23之上沉积形成封装层27，封装层27可以覆盖第二芯片25和第一重布线层23的外围区域BB，而后，通过化学机械抛光CMP将第二芯片25的背面和外围区域BB的封装层27的上表面磨平，以使第二芯片25背向第一芯片21的表面与封装层27背向第一芯片21的表面平齐。
在一些实施例中，在步骤S14中，在封装层27中形成与外围区域BB中的第一导电凸块24一一对应电连接的金属结构28，可以进一步包括：在封装层中对应外围区域的区域中形成与外围区域中第一导电凸块一一对应的过孔；在过孔中形成与外围区域中第一导电凸块一一对应电连接的金属结构。
具体地，形成过孔的工艺可以包括：通过涂抹光刻胶、曝光、显影、刻蚀等构图工艺，在封装层中对应外围区域的区域中形成过孔(via)，以将外围区域中对应的第一导电凸块裸露出；进一步地，可以在过孔中沉积铜金属材料，形成金属结构28，金属结构28可以为金属柱塞结构。
在一些实施例中，在得到多芯片封装结构之后，该制造方法还包括：将多芯片封装结构连接至封装基板或板卡或玻璃基板，其中，板卡例如是PCB板。
在一些实施例中，在第一重布线层之上形成封装层之前，该制造方法还可以进一步包括：在第二芯片之上设置第三芯片。
图7为一种设置第三芯片的示意图，在一些实施例中，如图7所示，在第二芯片25的背面设置第三芯片31，第三芯片31具有有源表面及与有源表面相对设置的背面，第三芯片31的有源表面具有芯片引脚，第三芯片31的背面与第二芯片25的背面相对贴合设置。
在一些实施例中，如图7所示，在设置第三芯片31之后，在第一重布线层23之上形成封装层27。其中，第三芯片31背向第一芯片21的有源表面与封装层27背向第一芯片21的表面平齐，第二重布线层29覆盖第三芯片31背向第一芯片21的有源表面与封装层27背向第一芯片21的表面，且第三芯片31的有源表面上的引脚32通过第二重布线层29与外围区域中的金属结构28连接，第二重布线层29可用于将外围区域的金属结构28和第三芯片31的引脚32按照预设方式进行重新布置。
在一些实施例中，参考图7，在步骤S14中，在第一重布线层23之上沉积形成封装层27，封装层27可以覆盖第三芯片31和第一重布线层23的外围区域BB，而后，通过化学机械抛光CMP将第三芯片31的有源表面和外围区域BB的封装层27的上表面进行抛光，以使第三芯片31的有源表面与封装层27背向第一芯片21的表面平齐，且第三芯片31的有源表面上的引脚裸露出。
在一些实施例中，第一芯片为众核芯片，众核芯片包括多个处理核，处理核包括计算单元；第二芯片为存储芯片，存储芯片包括多个存储单元，每个存储单元与一个或多个处理核对应设置，且每个存储单元与对应的一个或多个处理核的计算单元对应连接。
在相关技术中，众核芯片中，每个处理核内部都设置有独立的存储器，但是存储容量小，整个众核芯片仍需要一个共用的存储器，例如SRAM存储器，SRAM存储器速度快，但是面积大，如果将SRAM存储器集成在众核芯片内，会占用很大的面积。因此，在一些实施例中，将存储芯片(第二芯片)与众核芯片(第一芯片)封装在一起，存储芯片与众核芯片之间通过芯片的导电凸块直接相连，有效缩短了信号的传导距离，数据传输速度快，延迟低，芯片的抗干扰、抗噪性能更强。其中，存储芯片可以为SRAM存储器。
在一些实施例中，在还设置有第三芯片的情况下，第三芯片可以为外部存储芯片、电源芯片或者传感器芯片等。其中，外部存储芯片可以为DRAM存储器芯片、NVM、Flash等。外部存储芯片可以提供众核芯片外部数据的存储和读取，而上述SRAM存储器可以提供众核芯片内部数据的存储和读取。
图8为本公开实施例提供的一种晶圆级封装方法的流程示意图。
本公开实施例提供一种晶圆级封装方法，如图8所示，该晶圆级封装方法包括：
步骤S21、提供晶圆，晶圆包含多个第一芯片。
图9为一种晶圆的结构示意图，如图9所示，晶圆集成有多个第一芯片，晶圆也可以理解为多个第一芯片的母板，对晶圆进行切割后可以得到多个第一芯片。
步骤S22、针对晶圆上的每个第一芯片，在第一芯片的有源表面形成第一重布线层，并在第一重布线层背向第一芯片的表面形成第一导电凸块。
其中，第一重布线层用于将第一芯片的所述有源表面上的引脚按照预设方式重新布置，第一导电凸块与重新布置的第一芯片的引脚一一对应电连接，第一重布线层背向第一芯片的表面包括中间区域和位于中间区域周边的外围区域，中间区域具有至少一个第一导电凸块，且外围区域具有至少一个第一导电凸块。
步骤S23、将第二芯片设置于第一重布线层背向第一芯片的表面的中间区域，并使第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接。
步骤S24、在第一重布线层之上形成封装层，并在封装层中形成与外围区域中的第一导电凸块一一对应电连接的金属结构。
步骤S25、在封装层之上形成第二重布线层，第二重布线层用于将金属结构按照预设方式重新布置，以在第二重布线层背向第一芯片的表面形成与金属结构一一对应电连接的连接垫。
步骤S26、在连接垫背向第一芯片的表面形成植球。
步骤S27、对晶圆进行切割，得到多个多芯片封装结构。
在对晶圆上的每个第一芯片完成封装后，进行切割，形成多个独立的多芯片封装结构。其中，对于晶圆上每个第一芯片的封装工艺过程可参见前述实施例对单个第一芯片的封装工艺过程，此处不再赘述。
本公开实施例还提供一种多芯片封装结构，如图6所示，该多芯片封装结构包括：
第一芯片21；
在所述第一芯片22的有源表面设置的第一重布线层23，所述第一重布线层23用于将所述第一芯片21的所述有源表面上的引脚22按照预设方式重新布置；
在所述第一重布线层23背向所述第一芯片21的表面设置的第一导电凸块24，所述第一导电凸块24与重新布置的所述第一芯片21的引脚22一一对应电连接，所述第一重布线层23背向所述第一芯片21的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块24，且所述外围区域具有至少一个所述第一导电凸块24；
设置于所述第一重布线层23背向所述第一芯片21的表面的中间区域的第二芯片25，所述第二芯片25的引脚26与所述中间区域中的所述第一导电凸块26一一对准连接；
在所述第一重布线层23之上设置的封装层27，所述封装层27中形成有与所述外围区域中的第一导电凸块24一一对应电连接的金属结构28；
在所述封装层27之上设置的第二重布线层29，所述第二重布线层29用于将金属结构28按照预设方式重新布置，以在所述第二重布线层29背向所述第一芯片21的表面形成与金属结构28一一对应电连接的连接垫30；
在所述连接垫30背向所述第一芯片21的表面设置的植球M。
关于该多芯片封装结构的具体结构描述，可参见前述实施例的制造方法中相关的描述，此处不再赘述。
本公开实施例还提供一种多芯片封装结构，如图7所示，该多芯片封装结构包括：
第一芯片21；
在所述第一芯片21的有源表面设置的第一重布线层23，所述第一重布线层23用于将所述第一芯片21的所述有源表面上的引脚22按照预设方式重新布置；
在所述第一重布线层23背向所述第一芯片21的表面设置的第一导电凸块24，所述第一导电凸块24与重新布置的所述第一芯片21的引脚22一一对应电连接，所述第一重布线层23背向所述第一芯片21的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块24，且所述外围区域具有至少一个所述第一导电凸块24；
设置于所述第一重布线层23背向所述第一芯片21的表面的中间区域的第二芯片25，所述第二芯片25的引脚26与所述中间区域中的所述第一导电凸块24一一对准连接；
在所述第二芯片25之上设置的第三芯片31；
在所述第一重布线层23之上设置的封装层27，所述封装层27中形成有与所述外围区域中的第一导电凸块24一一对应电连接的金属结构28，所述第三芯片31背向所述第一芯片21的有源表面与所述封装层27背向所述第一芯片21的表面平齐；
在所述封装层27之上设置的第二重布线层29，所述第二重布线层29用于将金属结构28按照预设方式重新布置，以在所述第二重布线层29背向所述第一芯片21的表面形成与金属结构28一一对应电连接的连接垫30，所述第二重布线层29覆盖所述第三芯片31背向所述第一芯片21的有源表面与所述封装层27背向所述第一芯片21的表面，且所述第三芯片31的有源表面上的引脚32通过所述第二重布线层29与所述外围区域中的金属结构28连接；
在所述连接垫30背向所述第一芯片21的表面设置的植球M。
关于该多芯片封装结构的具体结构描述，可参见前述实施例的制造方法中相关的描述，此处不再赘述。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (11)

1.一种多芯片封装结构的制造方法，其特征在于，包括：
在第一芯片的有源表面形成第一重布线层，并在所述第一重布线层背向所述第一芯片的表面形成第一导电凸块，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
将第二芯片设置于所述第一重布线层背向所述第一芯片的表面的中间区域，并使所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上形成封装层，并在所述封装层中形成与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上形成第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面形成植球，得到多芯片封装结构。
2.根据权利要求1所述的制造方法，其特征在于，在所述将第二芯片设置于所述第一重布线层背向所述第一芯片的表面的中间区域之前，所述制造方法还包括：
在所述第二芯片朝向所述第一芯片的有源表面形成第三重布线层，所述第三重布线层用于将所述第二芯片的有源表面上的引脚按照所述中间区域的导电凸块的分布方式重新布置。
3.根据权利要求1所述的制造方法，其特征在于，所述第二芯片与所述第一芯片之间通过电镀方式电连接或者通过凸点bump电连接。
4.根据权利要求1所述的制造方法，其特征在于，所述在所述封装层中形成与在所述外围区域的第一导电凸块一一对应电连接的金属结构，包括：
在所述封装层中对应所述外围区域的区域中形成与所述外围区域中第一导电凸块一一对应的过孔；
在所述过孔中形成与所述外围区域中第一导电凸块一一对应电连接的金属结构。
5.根据权利要求1所述的制造方法，其特征在于，所述第二芯片背向所述第一芯片的表面与所述封装层背向所述第一芯片的表面平齐，所述第二重布线层覆盖所述第二芯片背向所述第一芯片的表面与所述封装层背向所述第一芯片的表面。
6.根据权利要求1所述的制造方法，其特征在于，在所述第一重布线层之上形成封装层之前，所述制造方法还包括：
在所述第二芯片之上设置第三芯片，所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面平齐，所述第二重布线层覆盖所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面，且所述第三芯片的有源表面上的引脚通过所述第二重布线层与所述外围区域中的金属结构连接。
7.根据权利要求1-6中任一项所述的制造方法，其特征在于，所述第一芯片为众核芯片，所述众核芯片包括多个处理核，所述处理核包括计算单元；
所述第二芯片为存储芯片，所述存储芯片包括多个存储单元，每个所述存储单元与一个或多个处理核对应设置，且每个所述存储单元与对应的一个或多个处理核的计算单元对应连接。
8.根据权利要求6所述的制造方法，其特征在于，所述第三芯片为外部存储芯片、电源芯片或者传感器芯片。
9.一种晶圆级封装方法，其特征在于，所述晶圆级封装方法包括：提供晶圆，所述晶圆包含所述多个第一芯片；
针对所述晶圆上的每个第一芯片，在所述第一芯片的有源表面形成第一重布线层，并在所述第一重布线层背向所述第一芯片的表面形成第一导电凸块，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
将第二芯片设置于所述第一重布线层背向所述第一芯片的表面的中间区域，并使所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上形成封装层，并在所述封装层中形成与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上形成第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面形成植球；
对所述晶圆进行切割，得到多个多芯片封装结构。
10.一种多芯片封装结构，其特征在于，所述多芯片封装结构包括：
第一芯片；
在所述第一芯片的有源表面设置的第一重布线层，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置；
在所述第一重布线层背向所述第一芯片的表面设置的第一导电凸块，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
设置于所述第一重布线层背向所述第一芯片的表面的中间区域的第二芯片，所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第一重布线层之上设置的封装层，所述封装层中形成有与所述外围区域中的第一导电凸块一一对应电连接的金属结构；
在所述封装层之上设置的第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫；
在所述连接垫背向所述第一芯片的表面设置的植球。
11.一种多芯片封装结构，其特征在于，所述多芯片封装结构包括：
第一芯片；
在所述第一芯片的有源表面设置的第一重布线层，所述第一重布线层用于将所述第一芯片的所述有源表面上的引脚按照预设方式重新布置；
在所述第一重布线层背向所述第一芯片的表面设置的第一导电凸块，所述第一导电凸块与重新布置的所述第一芯片的引脚一一对应电连接，所述第一重布线层背向所述第一芯片的表面包括中间区域和位于所述中间区域周边的外围区域，所述中间区域具有至少一个所述第一导电凸块，且所述外围区域具有至少一个所述第一导电凸块；
设置于所述第一重布线层背向所述第一芯片的表面的中间区域的第二芯片，所述第二芯片的引脚与所述中间区域中的所述第一导电凸块一一对准连接；
在所述第二芯片之上设置的第三芯片；
在所述第一重布线层之上设置的封装层，所述封装层中形成有与所述外围区域中的第一导电凸块一一对应电连接的金属结构，所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面平齐；
在所述封装层之上设置的第二重布线层，所述第二重布线层用于将金属结构按照预设方式重新布置，以在所述第二重布线层背向所述第一芯片的表面形成与金属结构一一对应电连接的连接垫，所述第二重布线层覆盖所述第三芯片背向所述第一芯片的有源表面与所述封装层背向所述第一芯片的表面，且所述第三芯片的有源表面上的引脚通过所述第二重布线层与所述外围区域中的金属结构连接；
在所述连接垫背向所述第一芯片的表面设置的植球。
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