CN103109368A - 具有加强硅穿孔的半导体芯片 - Google Patents

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Abstract

一种制造方法包括将第一硅穿孔（100f）的第一末端（131）连接到紧邻第一半导体芯片（15）的第一侧的第一芯片密封件（125）。将所述第一硅穿孔的第二末端（133）连接到紧邻所述第一半导体芯片第一侧对面的第二侧的第二芯片密封件（115）。

Description

具有加强硅穿孔的半导体芯片
发明背景
1.技术领域
本发明一般涉及半导体加工，并且更具体涉及并入硅穿孔的半导体芯片及其制造方法。
2.相关领域描述
不久前，半导体芯片设计者开始垂直堆叠多个半导体芯片（又称“芯片”），以便获得更多功能而不需随之增加所需封装基板或电路板面积。各种技术已用于电连接这样的堆叠结构中的相邻芯片。一种技术已涉及到使用从一个芯片上的接触垫拉到相邻芯片上的对应接触垫的丝焊。最近引入的另一种技术涉及到使用所谓的硅穿孔（TSV）。典型TSV是取决于芯片的一个或另一个主面上有没有中间导体垫而几乎延伸穿过半导体芯片或完全延伸穿过半导体芯片的导电孔。
典型常规的TSV在半导体芯片的相对主面之间提供电路由。常规TSV的一侧连接到某一类型的输入/输出结构（I/O），所述输入/输出结构通常是设计来在倒装芯片回流焊接期间在封装基板上形成焊点的焊接凸点。TSV并不直接连接到焊接凸点，而是连接到某一中间结构，诸如像凸块焊垫的最外层的金属结构。TSV的另一端或背部端通常通过某个中间导体结构连接到某一形式的背部I/O结构。常规的TSV布置包括冶金连接到单个凸块焊垫的单个TSV。
常规的TSV经受取决于功率级、热管理、芯片尺寸和其它因素而强度不同的焦耳加热和电迁移问题。一对一TSV到凸块焊垫布置受到这些环境方面的考虑。
常规的半导体芯片通常被大批制造为单个半导体薄片的部分。从形成个别芯片的加工步骤得出结论：所谓的切割或锯截操作是在薄片上执行，以切断个别芯片。此后，芯片可被封装或直接安装到一种形式或另一种形式的印刷电路板。常规的半导体芯片通常被以矩形从薄片切断。按照定义，常规的半导体芯片具有四个侧面和四个角。切割操作是由一种圆锯执行的机械切割操作。切割锯比可比较的砌筑圆锯制作谨慎、操作精细。虽然有这些改进，但是切割锯切割芯片时仍对个别芯片施加了很大的应力。切割操作期间的这些应力和冲击载荷可在芯片中特别是在芯片角上造成微观断裂。一旦切割的芯片被安装到一种或另一种封装基板或印刷电路板，在切割期间引入的裂缝就可能由于热应力或可放置在芯片上的其它机械应力而进一步传播到芯片中心。另外，尤其在由于几何形状而产生所谓应力梯级的角附近可形成新的裂缝。
解决裂缝从芯片的角传播的常规技术涉及到使用止裂件。常规的止裂件由在半导体芯片中和半导体芯片边缘附近形成的框架型结构组成。从上方看，止裂件像相框。常规的止裂件并不延伸出常规芯片的边缘。由于这种几何形状，从芯片角传播的裂缝在碰到芯片止裂件之前可达到很长的长度。如果裂缝在碰到常规止裂件之前达到某一临界长度，那么裂缝可变得几乎无法控制。裂缝可压倒常规的止裂件、侵入半导体芯片的有源部分并对其中精细的电路结构造成浪费。甚至在有常规芯片密封件的情况下，堆叠半导体芯片可由于热膨胀失配而经受巨大的弯曲应力。
本发明旨在克服或减小一个或多个前述缺陷的效应。
发明概要
根据本发明的实施方案的一个方面，提供一种制造方法，其包括将第一硅穿孔的第一末端连接到紧邻第一半导体芯片的第一侧的第一芯片密封件。将第一硅穿孔的第二末端连接到紧邻第一半导体芯片第一侧对面的第二侧的第二芯片密封件。
根据本发明的实施方案的另一个方面，提供一种制造方法，其包括在第一半导体芯片中形成第一硅穿孔。第一硅穿孔包括第一末端和第二末端。形成与第一硅穿孔的第一末端欧姆接触的第一芯片密封件。形成与第一硅穿孔的第二末端欧姆接触的第二芯片密封件。
根据本发明的实施方案的另一个方面，提供一种装置，其包括具有第一侧和第二相对侧的第一半导体芯片，且第一半导体芯片包括紧邻第一侧的第一芯片密封件和紧邻第二侧的第二芯片密封件。第一半导体芯片还包括具有连接到第一芯片密封件的第一末端和连接到第二芯片密封件的第二末端的第一硅穿孔。
根据本发明的实施方案的另一个方面，提供一种装置，其包括具有第一侧和第二相对侧的第一半导体芯片，且第一半导体芯片包括紧邻第一侧的第一芯片密封件和紧邻第二侧的第二芯片密封件。第一半导体芯片还包括具有连接到第一芯片密封件的第一末端和连接到第二芯片密封件的第二末端的第一硅穿孔。所述装置是以计算机可读介质中储存的指令体现的。
附图简述
在阅读以下详细描述之后且在参阅附图之后，本发明的前述优点和其它优点将显而易见，在附图中：
图1是包括安装到电路板上的半导体芯片的半导体芯片设备的示例性实施方案的爆炸视图；
图2是图1沿截面2-2的剖视图；
图3是图1沿截面3-3的剖视图；
图4是类似于图3的剖视图，但是是其中多个TSV被条互连的替代示例性实施方案；
图5是图4沿截面5-5的剖视图；
图6是类似于图2的剖视图，但是是其中给定TSV可连接到多个芯片密封件的替代示例性实施方案；
图7是具有连接到芯片密封件来提供各种电功能的多个外围TSV的替代示例性半导体芯片的剖视图；
图8是经受示例性平版印刷工艺的示例性半导体芯片的剖视图；
图9是类似于图8的剖视图，但是描绘了TSV沟槽的示例性形成；
图10是以更大放大倍率描绘图9的部分的剖视图；
图11是类似于图9的剖视图，但是描绘示例性TSV形成；
图12是类似于图11的剖视图，但是描绘了半导体芯片的示例性变薄；
图13是类似于图12的剖视图，但是描绘了变薄以后的半导体芯片；
图14以更大放大倍率描绘图2的示例性芯片密封件的部分；
图15描绘具有覆盖结构的替代示例性TSV的剖视图；
图16描绘具有多层次结构的另一示例性TSV的剖视图；
图17是类似于图2的剖视图，但是是具有硅穿孔和吸气层的半导体芯片的替代示例性实施方案；
图18是经受吸气层的示例性形成的替代示例性半导体芯片的剖视图；和
图19是类似于图18的剖视图，但是描绘了紧邻吸气层的设备层的制造。
具体实施方式
本文描述了包括一个或多个半导体芯片的半导体芯片设备的各种实施方案。一个实例包括其中多个TSV连接在正面和背面芯片密封件之间的至少一个半导体芯片。多个TSV向半导体芯片提供增强的机械强度，并可充当接地或其它电流的电路径。现将描述另外的细节。
在下文描述的附图中，在相同元件出现在多于一个附图中的情况下，通常重复参考数字。现参看附图，并且具体参看图1，示出半导体芯片设备10的示例性实施方案的爆炸视图，半导体芯片设备10包括安装到电路板20上的半导体芯片15。半导体芯片15适于具有一个或多个以堆叠布置安装到上面的其它半导体芯片，其中一个被示出且标注为25。半导体芯片15可通过多个互连结构与电路板20电连接，所述互连结构可以是导电柱、焊点或其它类型的互连件。在该示意性实施方案中，半导体芯片15可通过多个焊点与电路板20连接，所述焊点可由半导体芯片的各自的焊接结构（不可见）组成，所述焊接结构冶金地结合到电路板20的对应的焊接结构30。电路板20可能进而通过多个输入/输出结构与诸如另一电路板的另一电子设备或其它设备电连接。在该示意性实施方案中，输入/输出结构由锡球35的阵列组成。然而，技术人员将理解到也可使用其它类型的互连结构，诸如针栅阵列、焊盘网格阵列或其它互连结构。
本文公开的半导体芯片15的示例性结构并不依赖于特定的电子功能。因此，半导体芯片15和半导体芯片25可以是电子产品中使用的无数种不同类型的电路设备中的任何设备，所述电子产品例如微处理器、图形处理器、结合微处理器/图形处理器、专用集成电路、存储设备、诸如激光的有源光学设备、无源光学设备等，且半导体芯片15和半导体芯片25可以是单核或多核或甚至是与另外的芯片横向堆叠。此外，半导体芯片15和25中的一个或二者可被配置成具有或不具有一些逻辑电路的插入器。因此，术语“芯片”包括插入器。半导体芯片15和25可由诸如硅或锗的散装半导体或诸如绝缘体上硅材料的绝缘体上半导体材料或其它芯片材料或甚至绝缘材料构成。
本文公开的半导体芯片15的示例性结构并不依赖于特定的电子电路板功能。因此，电路板20可以是半导体芯片封装基板、电路卡或几乎任何其它类型的印刷电路板。虽然单片结构可用于电路板20，但是更典型的配置将利用堆积设计。在这方面，电路板20可由中央核心组成，所述中央核心上方形成一个或多个堆积层且下方形成另外一个或多个堆积层。核心本身可由一个或多个层堆叠组成。如果作为半导体芯片封装基板而被实现，那么电路板20中层的数目可从四到十六不等或更多，但是也可使用少于四个层。也可使用所谓的“无核”设计。电路板20的层可由绝缘材料组成，诸如各种已知的穿插金属互连件的环氧树脂。可使用除堆积以外的多层配置。可选地，电路板20可由已知陶瓷或适于封装基板或其它印刷电路板的其它材料组成。电路板20具有许多导线和孔和其它结构（不可见），以便在半导体芯片15和25和诸如另一电路板的另一设备之间提供电源、接地和信号传输。电路板20可通过诸如所述球栅阵列的输入/输出阵列来电连接到另一设备（未示出）。球栅阵列包括上述多个冶金结合到各自的锡球垫（未示出）的锡球35。锡球垫（未示出）通过多个互连线和孔和未示出的其它结构而互连到电路板20中的各种导体垫。
将结合图2描述半导体芯片15的另外的细节，图2是图1沿截面2-2的剖视图。如上文简单描述，半导体芯片15可包括被设计来与电路板20的互连结构30冶金结合的多个输入/输出结构。这些示例性互连结构中的一些是可见的，且可由各自的焊接凸点40a、40b、40c、40d和40e组成。焊接凸点40a、40b、40c、40d和40e可由各种类型的焊料组成，诸如，无铅或含铅焊料。适合的无铅焊料的实例包括锡-银（约97.3%的Sn、2.7%的Ag）、锡-铜（约99%的Sn、1%的Cu）、锡-银-铜（约96.5%的Sn、3%的Ag、0.5%的Cu）等。含铅焊料的实例包括共晶比例或接近共晶比例的锡铅焊料。如上所述，焊接凸点40a、40b、40c、40d和40e可用导电柱或按照要求用其它类型的互连结构来替换。这里，焊接凸点40a、40b、40c、40d和40e分别耦接到下部金属（UBM）结构45a、45b、45c、45d和45e。UBM金属结构45a、45b、45c、45d和45e形成在钝化结构结构50上和钝化结构结构50中，钝化结构结构50可以是绝缘材料制造的单片或层压膜。UBM结构45a、45b、45c、45d和45e进而连接到导体结构或导体垫55a、55b、55c、55d和55e。导体垫55a、55b、55c、55d和55e可由实际形成金属化层60的部分的导体垫组成，金属化层60包括层间介电层和金属化层（未示出）的多个替代层。应理解，图2本质上是示意图，因为导体垫55a、55b、55c、55d和55e和金属化层60均未按比例示出。在任一情况下，金属化层60所使用的层间介电层（未示出）可由已知二氧化硅、其它类型的硅酸盐玻璃、低K值电介质膜等组成。层60和导体垫55a、55b、55c、55d和55e中的金属结构和UBM结构45a、45b、45c、45d和45e可由各种导体组成，诸如，铜、银、镍、铂、金、铝、钯、它们的合金或层压等，且所述结构可通过诸如电镀、等离子体增强或不增强的化学气相沉积法（CVD），和具有化学蚀刻激光烧蚀的光刻技术的已知材料替换和图案化技术来形成。
半导体芯片15是多阶层结构，因为可能有散装半导体地层或层65、其中可形成许多晶体管、电容器和其它电路设备的设备地层或层70和金属化地层或层60。金属化层60可形成为一系列夹在连续堆积在设备层70上的层间介电层之间的金属化层。因为半导体芯片15可设计成具有诸如堆叠在上面的半导体芯片25的另一半导体芯片，所以提供背面金属化方案。在这方面，再分配层（RDL）75可在半导体层65上形成。RDL 75可以是堆积或与一个或多个RDL金属结构80交织的沉积绝缘材料的一个或多个层的单片结构或层压结构，RDL金属结构80可能在相同或不同的层上。RDL 75可能覆盖有绝缘或钝化层85和多个输入/输出结构90。钝化层85可能是多个绝缘膜的单片或层压结构，且可由与本文别处所述的钝化结构层50所使用的相同类型的材料制造。输入/输出结构90可以是导电柱、导电焊、焊点等，且用以与图1描绘的半导体芯片25建立电连接。互连结构90可由各种导体组成，诸如，铜、银、镍、铂、金、铝、钯、它们的合金或层压板、焊料等。RDL结构80可连接到一个或多个互连结构90。
为了在半导体芯片15的相对侧95和97之间建立导电路径，且更具体地说是在RDL结构80和导体垫55a、55b、55c、55d和55e之间建立导电路径，可在半导体层65中形成多个TSV 100a、100b、100c、100d和100e以延伸穿过设备层70和金属化层60，并将RDL结构80连接到导体垫55a、55b、55c、55d和55e。可在相同层或地层60、65和70中形成另外的TSV 100f、100g、100h和100i，以提供下文将更详细描述的各种有用功能。因此，TSV 100a、100b、100c、100d和100e可起到常规的穿芯片互连作用。从结构上讲，诸如TSV100a的给定TSV的末端105接触对应的导体垫55a，且TSV 100a的相对末端110接触RDL结构80中的一个。应理解，术语“TSV”和“半导体”在本文中通用，因为半导体层65可由硅以外的材料组成，甚至由诸如二氧化硅、四乙基邻硅酸盐或其它的绝缘材料组成。与本文公开的所有半导体结构类似，TSV 100a、100b、100c、100d、100e、100f、100g、100h和100i有几十个、上百个或更多，且可由各种材料组成，诸如，铜、钨、石墨、铝、铂、金、钯、它们的合金等。可想象覆盖结构。
在该示意性实施方案中，半导体芯片15可具有正面芯片密封件115和120和背面芯片密封件125和130。术语“正面”和“背面”是很任意的。虽然正面芯片密封件115和120和背面芯片密封件125和130在图2中是柱状结构，但是技术人员将理解到，芯片密封件115、120、125和130实际上可被配置成沿半导体芯片15的周边延伸的框架型结构。这些结构方面将在以下附图中被描绘。正面芯片密封件115和120将在金属化层60中制造，且如下文更完全地描述，以与各种金属化层和金属化层60本身中层间介电层相同的堆积方式制造。背面芯片密封件125和130可此外使用与制造RDL 75所使用的相同类型的导体材料沉积、介电材料沉积和图案化技术来类似地在RDL 75中制造。
TSV 100f、100g、100h和100i可在半导体芯片15中形成，与正面芯片密封件115和120和背面芯片密封件125和130接触。可想象许多不同类型的结构。在该示意性实施方案中，TSV 100f和100i可连接在正面芯片密封件115和背面芯片密封件125之间，且TSV 100g和100h可连接在正面芯片密封件120和背面芯片密封件130之间。从结构上讲，诸如TSV 100f的给定TSV的末端131接触正面芯片密封件115，且TSV100f的相对末端133接触背面芯片密封件125。位于外围的TSV 100f、100g、100h和100i可具有多种功能。在与测试和实际操作相关的热循环期间，半导体芯片15可经受弯矩M1和M2。链接到芯片密封件115、120、125和130的外围TSV 100f、100g、100h和100i使半导体芯片15变硬，且由于弯矩M1和M2而耐弯曲。将在下文描述另外的益处。图14将以更大放大倍率示出虚线椭圆135外接的图2的部分，且所述部分将用以描述本文所述芯片密封件115、120、125和130的示例性结构特征。
现可参看图3理解半导体芯片15另外的细节，图3是图1沿截面3-3的剖视图。注意，图2中可见的TSV 100a、100b、100c、100d、100e、100f、l00g、100h和100i在图3也可见，虽然截面与图2所使用的截面实质上正交。因为截面3-3的位置，所以部分示出了半导体层65，然而，上述正面芯片密封件115和120被半导体层65遮掩，且因此用阴影示出。如上所述，正面芯片密封件115和120可被配置成与图3描绘的框架型结构基本相像（相类似），所述框架型结构沿半导体芯片15的整个周边延伸并提供常规的止裂功能。的确，应理解，图3中不可见的背面芯片密封件125和130可具有与正面芯片密封件115和120所述相同类型的框架型结构。连接到最外层芯片密封件115的TSV的数目的确很大。所述另外的TSV统一被标注为140并可跟踪与芯片密封件115相同的足迹。连接到下一个内部正面芯片密封件120的TSV的数目也可能是很大，且统一被标注为145并可类似地跟踪芯片密封件120的足迹。被指定用于穿芯片互连的TSV的布置可取决于半导体芯片15的内部连接要求来用实质上无限制数量的配置来安置，所述TSV例如TSV 100a、100b、100c、100d、100e和统一标注为150的另外的TSV。TSV 100f、100g、100h和100i和它们对应部分TSV 140和145可提供各种除了上文公开的钢筋弯曲之外的半导体芯片的功能。各种TSV 100f、100g、100h和100i、140和145所提供的一种技术功能是止裂作用，因为TSV对向半导体芯片15的内部155传播的裂缝提供穿插障碍。然而，如下文更详细论述，TSV 100f、100g、100h和100i、140和145也可提供各种其它功能。
位于外围的TSV的止裂能力可通过添加TSV构件或条来增强。现可参看图4理解不但并入连接到芯片密封件的外围TSV还并入多个TSV条的半导体芯片15＇的示例性实施方案，图4是类似于图3的剖视图，但是是该替代示例性半导体芯片15＇的剖视图。这里，半导体芯片15＇可包括本文别处通常所述的正面芯片密封件115和120。另外，多个TSV 140可连接到本文别处所述的芯片密封件115，且多个TSV 145可连接到本文别处所述的芯片密封件120。然而，连接到芯片密封件115的一些或所有TSV 140可横向连接到一个TSV145，TSV 145是通过TSV构件或条160连接到芯片密封件120。TSV条160可用许多不同类型的结构连接在相邻TSV 140和145之间。例如，紧邻半导体芯片15＇的侧面165的一些TSV条160可以锯齿形图案连接，而紧邻相同侧面165的另外的TSV条160可平行放置。应理解，TSV条160可用以在需要时将所有TSV 140连接到相邻TSV145。一些或所有的TSV条160甚至可以是弓形。
现可参看图5理解TSV条160的示例性结构，图5是图4沿截面5-5的剖视图。在参看图5之前，应注意，截面5-5通过紧邻半导体芯片15＇的侧面170的TSV 160中的一个。在这个背景下，现在参看图5。这里，芯片密封件115和120与TSV 140和145和中间TSV条160一样出现在截面中。因为截面5-5实质进入到半导体芯片15＇的厚度中，所以例如半导体芯片15常见的结构特征也可见，诸如，半导体层65、设备层70、金属化层60、钝化层50、RDL 75和背面芯片密封件125和130和钝化层85。注意，不是常规意义上的圆柱形或圆形构件的TSV条160在TSV 140和145之间延伸，且虽然以不同的剖面线示出，但实际上可由与TSV 140和145相同的材料组成，且与TSV 140和145同时形成。因此，TSV条160可实际上稍呈柱形，横截面是与圆形横截面不同的矩形。然而，技术人员将理解到，TSV条160的实际足迹可呈各种形状。
在图2描绘的半导体芯片的示意性实施方案中，例如TSV 100a的给定外围TSV连接在正面芯片密封件115和背面芯片密封件125之间，且单独并离散的TSV 100b连接在正面芯片密封件120和背面芯片密封件130之间。然而，由于普遍光刻技术和材料沉积过程的巨大的灵活性，可定制TSV尺寸和配置，使得给定TSV连接到半导体芯片一个侧面上的多于一个的芯片密封件和半导体芯片相对侧面上的多于一个的芯片密封件。在这方面，现参看图6，图6是类似于图2的剖视图，但是是半导体芯片15〞的替代示例性实施方案。半导体芯片15〞可实质上等同于图2描绘的半导体芯片15，且因此所述实施方案常见的相同特征将不分开标注。然而，注意到，标注了正面芯片密封件115和120和背面芯片密封件125和130。在该示意性实施方案中，大足迹TSV 175可连接在正面芯片密封件115和120与背面芯片密封件125和130之间，且另一大足迹TSV 180可连接在正面芯片密封件115和120与背面芯片密封件125和130之间。的确，TSV175和180可如本文所述其它实施方案的外围TSV一样沿半导体芯片15〞的整个外围延伸。
除了使用连接在半导体芯片的相对侧面上的芯片密封件之间的外围TSV的结构优势以外，所述外围TSV可用以提供许多其它感兴趣的功能。在这方面，现参看图7，图7是类似于图2的剖视图，但是半导体芯片15″＇的替代示例性实施方案。半导体芯片15″＇实质上与图2所述半导体芯片15相同，只有以下描述的几个显著的例外。因此，半导体芯片15″＇和半导体芯片15常见的结构特征在图7中并不分开标注。然而，为了提供上下文，正面芯片密封件115和120、背面芯片密封件125和130和外围TSV 100f、100g、100h和100i都被标注。该示意性实施方案示出了可由外围TSV提供的几个电功能。在这方面，正面芯片密封件115和120中的一个或两个，且在该实例中芯片密封件120，可连接到芯片接地185。因为TSV 100g和半导体芯片15″＇的周边周围其它跟它类似（不可见）的TSV也连接到芯片密封件130，所以静电放电或其它不必要的电流可从半导体芯片15″＇的侧面97向下流到芯片接地185。另外的可选特征涉及芯片密封件115和120中一个或多个，且在该实例中是芯片密封件120到静电放电二极管190的电连接。此外，因为TSV 100h连接到芯片密封件120和芯片密封件130，所以ESD或其它源所产生的杂散电流可被安全地引到ESD二极管190。芯片接地185和ESD二极管190都可制造成金属化层60中或必要时甚至设备层70中的独立结构。ESD二极管190可构建成已知的足够尺寸的pn或np连结式二极管来提供ESD保护，且ESD二极管190可由大量所述二极管组成来处理任何预期的电流。
因为例如外围TSV 100f的外围TSV可充当电路径，所以可起到可帮助检测裂缝的另外的电功能。例如，连续电路195可并入设备层70且从逻辑角度看可被简单配置为已知类型的连续性试验器。连续电路195可电连接到TSV 100f，且因此电连接到芯片密封件115和芯片密封件125。在紧邻TSV 100f的半导体层65中传播的裂缝严重到足以使TSV 100f和/或紧邻TSV 100f的芯片密封件115和125的部分破裂的情况下，这样的破裂可导致将由连续电路195检测的开路。因此，只要连续电路195检测到打开条件，所述发现就可能是麻烦的裂缝的反映。
现可参看图8、9、10、11、12和13理解形成多个TSV的示例性过程，首先参看图8，图8是加工初始阶段半导体芯片15的剖视图。在这个阶段，已使用多个已知加工步骤制造了设备层70。金属化层75也可完全或部分地完成，或不在TSV构成之前完成。这时，半导体芯片15具有主要取自半导体层65的厚度Z，Z比图2示出的TSV和RDL 75形成之后的最终厚度大。这时，可将合适的光刻掩膜200应用到金属化层60，且光刻图案化光刻掩膜200以建立开口200a、200b、200c、200d、200e、200f、200g、200h和200i，所述开口对应于后来形成的TSV 100a、100b、100c、100d、100e、100f、100g、100h和100i的所要位置。掩膜200可由已知光阻材料组成，且可以是正的或负的色调。可选地，可使用非接触或甚至硬掩膜。
现参看图9，在图案化掩膜200之后，可使用材料去除过程来在半导体层65中形成深沟槽。沟槽被标注为210a、210b、210c、210d、210e、210f、210g、210h和210i。沟槽210a、210b、210c、210d、210e、210f、210g、210h和210i可通过等离子体增强或不增强的化学蚀刻或其它材料去除技术来形成。可能使用激光烧蚀，但是需要注意避免过度热加热。当然，掩膜200中的开口200a、200b、200c、200d、200e、200f、200g、200h和200i被图案化成具有最终形成沟槽210a、210b、210c、210d、210e、210f、210g、210h和210i所要的足迹。
取决于后来形成的TSV的成分，可能必需在沟槽210a、210b、210c、210d、210e、210f、210g、210h和210i中应用衬膜，以便促进粘着到半导体层65并防止TSV的原子、分子或更大部分迁移到半导体层65和设备层70中。图10以更大放大倍率示出沟槽210f的剖视图。衬层230可在沟槽210f中形成，且不仅涂覆沟槽210f的侧壁也涂覆设备层70和金属化层60的侧壁。衬层230可能由诸如二氧化硅的各种材料组成。等离子体增强或不增强的已知CVD技术可用以沉积衬层230。对于图9中示出的其它沟槽210a、210b、210c、210d、210e、210g、210h和210i也可进行以上操作。可通过灰化、溶剂汽提等在形成衬层230之前或之后去除图9示出的掩膜200，或者如果使用非接触掩膜就通过剥离来去除。
在去除图8和9示出的蚀刻掩膜200之后，如图11示出，TSV100a、100b、100c、100d、100e、100f、100g、100h和100i可在各自的沟槽210a、210b、210c、210d、210e、210f、210g、210h和210i中形成。如本文别处所述，TSV 100a、100b、100c、100d、100e、100f、100g、100h和100i可在各自的沟槽200、205、210、215、220和225中形成为肥满型列或按照要求形成为环形TSV。电镀工艺可以是单步骤偏压电镀工艺，或按照要求可以是非偏压种子层电镀工艺，之后是偏压电镀工艺。
为了使TSV 100a、100b、100c、100d、100e、100f、100g、100h和100i能够与图2示出的后来形成的RDL 75中的结构建立欧姆接触，如图12中示出，半导体层65可被薄化。这里，半导体层65的部分235可通过化学机械平坦化（CMP）来有利地去除，但是可使用其它材料去除技术来代替CMP或与CMP连用。图13示出其中暴露TSV100a、100b、100c、100d、100e、100f、100g、100h和100i的薄化的半导体芯片15。在暴露TSV 100a、100b、100c、100d、100e、100f、100g、100h和100i的情况下，图2中描绘的RDL 75可使用已知绝缘材料沉积和半导体材料沉积和图案化技术来制造，所述技术可取决于RDL 75的复杂性而在多个层编号。类似地，钝化结构85和互连结构90可按照形成RDL 75的方式制造。
特别是使用CMP时，图12示出的材料去除过程可产生某些表面损坏，诸如坑、刮槽和划痕。这样的表面损坏可提供产生高度本地化的应力梯级的陡接表面，所述应力梯级可导致形成裂缝。因此，最好望执行后变薄蚀刻工艺，以便消除所述表面损坏。例如，湿式蚀刻可用以去除层65的一微米的部分。可使用适于蚀刻硅或构成层65的任何材料的已知湿蚀刻剂，诸如应用缓冲HF旋的蚀刻。
此外参看图1，半导体芯片25可堆叠在半导体芯片15上，并取决于所使用的芯片到芯片接口的类型通过回流焊接、压接或其它技术电连接到半导体芯片15。技术人员将理解到，半导体芯片25可按照要求以薄片级或芯片级堆叠在半导体芯片15上。半导体芯片15和25可单个或大批安装到电路板20。
如上所述，图2中的虚线椭圆135外接背面芯片密封件125的小部分。图14中以更大放大倍率示出椭圆135内的部分。由于图2中虚线椭圆135的位置，TSV 100i的小部分、半导体层65、钝化层85和芯片密封件125的上述小部分可见。如本文别处所述，本文公开的任何芯片密封件可构建为由导电孔互连的多个堆叠导电体结构。在该实例中，从TSV 100i开始向上，可见的芯片密封件125的部分可由一对导电孔240、导体线245、另一对孔250、另一导体线255、另一对孔260、另一导体线265、最后一对孔270和最后的导体线275组成。孔240、250、260和270和导体245、255、265和275可以穿插有层间介电薄膜280、285、290和295的向上堆叠结构形成。孔240、250、260和270和导体结构245、255、265和275的数目和结构可有很大的变化。
现参看图15，其是穿过半导体层65、设备层70和金属化层60的TSV 100f＇的替代示例性实施方案的剖视图。这里，TSV 100f＇可呈覆盖结构，因此包括外壳300和聚合物芯305。外壳300可由铜、钨、石墨、铝、铂、金、钯、它们的合金等组成。聚合物芯305可由按照要求可导电或不导电的各种聚合物组成。实例包括Namics 119、已知环氧树脂等。这些所谓的环形TSV可通过在电镀工艺期间通过严格控制的电场产生来仔细定制电镀来形成。也可这样安置给定半导体芯片的任何或所有TSV。
在该示意性实施方案中，各种TSV被制造成从顶部到底部的连续结构。然而，技术人员将理解到，多层次结构也可用于TSV。在这方面，现参看图16，图16是类似于图15的剖视图，但是是穿过半导体层65、设备层70和金属化层60的TSV的替代示例性实施方案。这里，TSV 100f〞可包括堆叠部分310和315。部分310和315的数目和结构可变化。也可这样安置给定半导体芯片的任何或所有TSV。
公开的实施方案中的任何实施方案可组合将TSV连接到一个或多个芯片密封件的有利方面，所述芯片密封件具有可帮助将不必要的杂质从半导体芯片的一部分转移到另一部分的另外有利的特征。在这方面，现参看图17，图17是半导体芯片15″″的替代示例性实施方案的剖视图。半导体芯片15″″可实质上与图1和2描绘的并在本文别处描述的半导体芯片15相同，只有一个显著的例外。因此，标注了钝化层50、金属化层60、半导体层65、设备层70、TSV 100f、100g、100h和100i和芯片密封件115、120、125和130，而为了说明的简单性，图2标出的许多元件没有在图17中重复。该示意性的实施方案代表了半导体芯片和TSV到芯片密封件连接的动作。这里，吸气层330可在半导体芯片15″″中形成，使得TSV 100a、100b、100f和100g中一个或多个遍历吸气层330。尤其期望外围TSV芯片密封件100f、100g、100h和100i遍历吸气层330。技术目标是促进星号335示意性表示的可侵入紧邻芯片密封件115、120、125或130中一个或多个的半导体芯片15″″的杂质的选择性运送。这样的杂质将被从芯片密封件115、120、125或130向下推离或沿TSV 100f、100g、100h和100i向上推到吸气层330，且因此推离对杂质污染的影响都相对敏感的设备层70和金属化层60。典型的杂质335包括钠、钾、铁和类似类型的离子。
各种技术可用以在半导体芯片15″″中建立吸气层330。在一个示例性实施方案中，如图18中所描绘的，可在半导体芯片15上执行离子植入。这里，半导体芯片15″″示出为从图17示出的位置翻转，且在形成各种TSV 100f、100g、100h和100i、金属化层60和设备层70之前，且在半导体层65从原始厚度Z薄化之前。图17中示出的后来形成的设备层70的位置被标注为338。植入的物种340可以是氧气或其它已知的吸气物质。植入的目标是建立间隙氧气或其它物质和伴随的半导体芯片15的半导体层65的晶格结构的中断。各种参数可用于离子植入。在该示意性实施方案中，植入可用约1E16至1E17cm-2的剂量和约100至120KeV的能量来执行。应定制植入的能量来以足够的深度设置吸气层330的最大浓度，来能够轻易而不困难地形成设备层70。也可能通过植入以外的方式来形成吸气层330，例如，通过材料和适当杂质的大气的选择性外延生长，所述杂质诸如氧气或如果可容忍本地化改变半导体芯片的导电性的物质就甚至是硼或磷。
在吸气层330处于适当位置时，可制造设备层70，如图19所描绘。此外，技术人员将理解到，制造设备层70可包括制造大量逻辑电路或构件所必需的几十个、上百个或更多不同的加工步骤。在形成设备层70之后，可进一步处理半导体芯片15″″，来使用本文别处所述用于其它示意性实施方案的技术在半导体层65和图17示出的其它构件中建立TSV 100f、100g、100h和100i。
本文公开的任何示例性实施方案可用计算机可读介质中放置的指令来实施或作为计算机数据信号来实施，所述计算机可读介质例如半导体、磁盘、光盘或其它存储介质。指令或软件可能能够合成和/或模拟本文公开的电路结构。在示例性实施方案中，例如CadenceAPD、Encore等的电子设计自动化方案可用以合成所公开的电路结构。所生成的代码可用以制造所公开的电路结构。
虽然本发明可能易受各种修改和替代形式的影响，但是具体的实施方案已通过附图中的实例被示出并在本文中详细描述。然而，应理解，本发明并不旨在限于所公开的特定形式。相反，本发明将涵盖落入本发明的精神和范围内的所有修改、等同和替代物，且本发明的精神和范围由以上权利要求限定。

Claims (29)

1.一种制造方法，包括：
将第一硅穿孔（100f）的第一末端（131）连接到紧邻第一半导体芯片（15）的第一侧的第一芯片密封件（125）；和
将所述第一硅穿孔的第二末端（133）连接到紧邻所述第一半导体芯片所述第一侧对面的第二侧的第二芯片密封件（115）。
2.如权利要求1所述的方法，其包括将所述第一芯片密封件电连接到接地。
3.如权利要求1所述的方法，其中所述第一半导体芯片包括静电放电二极管（190），所述方法包括将所述第一芯片密封件电连接到所述静电放电二极管。
4.如权利要求1所述的方法，其包括将所述第一硅穿孔的所述第一末端连接到紧邻所述第一半导体芯片的所述第一侧的第二第三芯片密封件，并将所述第一硅穿孔的所述第二末端连接到紧邻所述第一半导体芯片的所述第二侧的第四芯片密封件。
5.如权利要求1所述的方法，其包括将第二硅穿孔的所述第一末端连接到紧邻所述第一半导体芯片的所述第一侧的第三芯片密封件，并将所述第二硅穿孔的所述第二末端连接到紧邻所述第一半导体芯片的所述第二侧的第四芯片密封件。
6.如权利要求5所述的方法，其包括将导体构件（160）连接到所述第一和第二硅穿孔的相邻表面。
7.如权利要求1所述的方法，其包括将第二半导体芯片（25）堆叠在所述第一半导体芯片上。
8.如权利要求1所述的方法，其包括将所述第一硅穿孔电连接到所述第一半导体芯片上的连续电路（195）。
9.如权利要求1所述的方法，其包括将所述第一硅穿孔遍历所述第一半导体芯片中的吸气层（330）。
10.一种制造方法，其包括：
在第一半导体芯片（15）中形成第一硅穿孔（100i），所述第一硅穿孔包括第一末端（131）和第二末端（133）；
形成与所述第一硅穿孔的所述第一末端欧姆接触的第一芯片密封件（125）；和
形成与所述第一硅穿孔的所述第二末端欧姆接触的第二芯片密封件（115）。
11.如权利要求10所述的方法，其包括将所述第一芯片密封件电连接到接地。
12.如权利要求10所述的方法，其中所述第一半导体芯片包括静电放电二极管（190），所述方法包括将所述第一芯片密封件电连接到所述静电放电二极管。
13.如权利要求10所述的方法，其包括形成与所述第一硅穿孔的所述第一末端欧姆接触的第三芯片密封件和与所述第一硅穿孔的所述第二末端欧姆接触的第四芯片密封件。
14.如权利要求10所述的方法，其包括在所述第一半导体芯片中形成具有第一和第二末端的第二硅穿孔、与所述第二硅穿孔的所述第一末端欧姆接触的第三芯片密封件，和与所述第二硅穿孔的所述第二末端欧姆接触的第四芯片密封件。
15.如权利要求14所述的方法，其包括在所述第一和第二硅穿孔的相邻表面之间形成导体构件（160）。
16.如权利要求10所述的方法，其包括将第二半导体芯片（25）堆叠在所述第一半导体芯片上。
17.如权利要求10所述的方法，其包括将所述第一硅穿孔电连接到所述第一半导体芯片上的连续电路（195）。
18.如权利要求10所述的方法，其包括在所述第一半导体芯片中形成吸气层（330）并与所述第一硅穿孔接触。
19.如权利要求10所述的方法，其中至少所述第一硅穿孔是使用计算机可读介质中储存的指令形成的。
20.一种装置，其包括：
第一半导体芯片（15），其具有第一侧和第二相对侧，且包括紧邻所述第一侧的第一芯片密封件（125）和紧邻所述第二侧的第二芯片密封件（115）；和
第一硅穿孔（100f），其具有连接到所述第一芯片密封件的第一末端（131）和连接到所述第二芯片密封件的第二末端（133）。
21.如权利要求20所述的装置，其中所述第一芯片密封件被电连接到接地。
22.如权利要求20所述的装置，其中所述第一半导体芯片包括电连接到所述第一芯片密封件的静电放电二极管（190）。
23.如权利要求20所述的装置，其包括紧邻所述第一侧并被连接到所述第一硅穿孔的所述第一末端的第三芯片密封件，和紧邻所述第二侧并被连接到所述第一硅穿孔的所述第二末端的第四芯片密封件。
24.如权利要求20所述的装置，其包括紧邻所述第一侧的第三芯片密封件、紧邻所述第二侧的第四芯片密封件，和第二硅穿孔，所述第二硅穿孔具有连接到所述第三芯片密封件的第一末端和连接到所述第四芯片密封件的第二末端。
25.如权利要求24所述的装置，其包括连接到所述第一和第二硅穿孔的相邻表面的导体构件（160）。
26.如权利要求20所述的装置，其包括堆叠在所述第一半导体芯片上的第二半导体芯片（25）。
27.如权利要求20所述的装置，其中所述第一半导体芯片包括电连接到所述第一硅穿孔的连续电路（195）。
28.如权利要求20所述的装置，其包括在所述第一半导体芯片中与所述第一硅穿孔接触的吸气层（330）。
29.一种装置，其包括：
第一半导体芯片（15），其具有第一侧和第二相对侧，且包括紧邻所述第一侧的第一芯片密封件（125）和紧邻所述第二侧的第二芯片密封件（115）；和
第一硅穿孔（100i），其具有连接到所述第一芯片密封件的第一末端（131）和连接到所述第二芯片密封件的第二末端（133）；且
其中所述装置是以计算机可读介质中储存的指令体现的。
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