KR102634946B1 - 반도체 칩 - Google Patents

반도체 칩 Download PDF

Info

Publication number
KR102634946B1
KR102634946B1 KR1020160151306A KR20160151306A KR102634946B1 KR 102634946 B1 KR102634946 B1 KR 102634946B1 KR 1020160151306 A KR1020160151306 A KR 1020160151306A KR 20160151306 A KR20160151306 A KR 20160151306A KR 102634946 B1 KR102634946 B1 KR 102634946B1
Authority
KR
South Korea
Prior art keywords
bump
passivation layer
area
bump area
semiconductor chip
Prior art date
Application number
KR1020160151306A
Other languages
English (en)
Other versions
KR20180054022A (ko
Inventor
진정기
박점용
손성민
이내인
천진호
이호진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160151306A priority Critical patent/KR102634946B1/ko
Priority to US15/791,709 priority patent/US10483224B2/en
Priority to TW106139214A priority patent/TWI743250B/zh
Priority to CN201711119538.4A priority patent/CN108074908B/zh
Publication of KR20180054022A publication Critical patent/KR20180054022A/ko
Priority to US16/668,146 priority patent/US11251144B2/en
Priority to US17/551,548 priority patent/US11798906B2/en
Application granted granted Critical
Publication of KR102634946B1 publication Critical patent/KR102634946B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02205—Structure of the protective coating
    • H01L2224/02206—Multilayer protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/0221—Shape of the protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02215—Material of the protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02335—Free-standing redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 칩은 배리어 금속 패드 상에 형성된 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및 상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함한다. 상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고, 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 패시베이션층의 두께보다 크다. 상기 범프 영역은 상기 반도체 기판 상에 평면적으로 서로 이격되어 배치된 복수개의 범프들로 구성되고, 상기 반도체 기판은 중심부에 형성된 중앙 영역 및 상기 중앙 영역을 둘러싸고 상기 중앙 영역과 분리된 주변 영역으로 구분되고, 및 상기 중앙 영역에 형성된 복수개의 범프들중 일부 또는 전부의 범프를 둘러싸는 상기 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층 두께보다 두껍다.

Description

반도체 칩{semiconductor chip}
본 발명의 기술적 사상은 반도체 칩에 관한 것으로서, 보다 상세하게는 신뢰성을 향상시킬 수 있는 반도체 칩에 관한 것이다.
반도체 기판(또는 반도체 웨이퍼)의 구경이 증가하고 반도체 칩의 집적도가 증가함에 따라, 반도체 제조 공정의 신뢰성이나 반도체 칩의 신뢰성이 낮아질 수 있다. 이에 따라, 반도체 제조 공정의 신뢰성이나 반도체 칩의 신뢰성을 향상시키기 위한 노력이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 칩을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 배리어 금속 패드 상에 형성된 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및 상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함한다.
상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고, 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 패시베이션층의 두께보다 크다.
상기 범프 영역은 상기 반도체 기판 상에 평면적으로 서로 이격되어 배치된 복수개의 범프들로 구성되고, 상기 반도체 기판은 중심부에 형성된 중앙 영역 및 상기 중앙 영역을 둘러싸고 상기 중앙 영역과 분리된 주변 영역으로 구분되고, 및 상기 중앙 영역에 형성된 복수개의 범프들중 일부 또는 전부의 범프를 둘러싸는 상기 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층 두께보다 두껍다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 비아 및 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및 상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함한다.
상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고,상기 패시베이션층 내부에는 상기 비아를 노출하는 비아홀이 형성되어 있고, 상기 비아홀 내의 상기 비아 상에는 배리어 금속 패드가 형성되어 있고, 및 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 상기 패시베이션층의 두께보다 크다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩은 제1 면과 상기 제1 면과 반대의 제2 면을 갖고, 상기 제1 면 상에 범프 패드 및 범프가 배치된 범프 영역과 상기 범프를 포함하지 않는 비범프 영역를 갖는 반도체 기판; 상기 반도체 기판의 제1 면 또는 제2 면 상에 재배선 패턴 및 더미 패턴중 적어도 하나를 갖는 재배선 및 더미 영역; 상기 범프 영역, 비범프 영역, 및 재배선 및 더미 영역의 상기 반도체 기판의 제1 면 또는 제2 면을 덮는 패시베이션층을 포함하되, 상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있다.
본 발명의 기술적 사상의 반도체 칩은 범프 영역(bump region)의 패시베이션층의 두께를 비범프 영역(non-bump region)의 패시베이션층의 두께보다 두껍게 하고, 범프 영역과 비범프 영역간에 단차를 구비함으로써 워피지를 개선하여 신뢰성을 향상시킬 수 있다..
본 발명의 기술적 사상의 반도체 칩은 범프 영역과 재배선 및 더미 영역의 패시베이션층의 두께를 비범프 영역의 패시베이션층의 두께보다 두껍게 하고, 재배선 및 더미 영역과, 비범프 영역간에 단차를 구비함으로써 워피지 워피지를 개선하여 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상의 반도체 칩은 범프 영역의 패시베이션층의 두께를 비범프 영역의 패시베이션층의 두께보다 두껍게 하고, 재배선 및 더미 영역의 패시베이션층의 두께를 비범프 영역의 패시베이션층의 두께보다 두껍거나 동일하게 하고, 재배선 및 더미 영역과 비범프 영역간에 단차를 구비함으로써 워피지를 개선하여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
도 12 및 도 13은 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
도 16은 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
도 17은 도 16의 일부 부분 확대도이다.
도 18은 도 16의 반도체 칩의 일부 확대 단면도이다.
도 19는 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
도 20은 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
도 21은 도 20의 일부 확대도이다.
도 22는 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하 도면에 있어서 동일한 참조번호는 동일한 구성 요소를 나타낼 수 있다. 이하 실시예들은 각각 하나로써 구성되거나 실시예들을 결합하여 구성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10a)은 메모리 칩, 비메모리 칩 또는 인터포저에 이용될 수 있다. 메모리 칩은 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 메모리 칩은 플래시 메모리 칩(flash memory chip), 예컨대 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리칩일 수 있다.
메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), 또는 RRAM(Resistive Random-Access Memory)일 수 있다. 비메모리 칩은 중앙 처리 장치, 멀티미디어 반도체, 주문형 반도체, 또는 파워 반도체 등일 수 있다. 인터포저는 활성 소자 등을 포함하지 않고 상부 반도체 칩과 하부 반도체 칩을 전기적으로 연결하는 칩일 수 있다.
반도체 칩(10a)은 제1 면(F1) 및 제1 면(F1)과 반대의 제2 면(F2)을 갖는 반도체 기판(11)을 포함할 수 있다. 제2 면(F2)은 z 방향(반도체 기판의 표면에 대한 수직 방향)으로 제1 면(F1)과 반대일 수 있다. 반도체 기판(11)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다.
반도체 기판(11)은 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판(11)은 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
반도체 칩(10a)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치된 범프 영역(I, bump region)을 포함할 수 있다. 범프 영역(I)에 포함된 범프(20)는 외부 반도체 칩 또는 다른 반도체 칩과 전기적으로 연결하기 위한 연결 단자일 수 있다. 반도체 기판(11)의 제1 면(F1)에는 액티브 영역, 예컨대 트랜지스터나 배선층 등이 형성될 수 있다. 필요에 따라서, 반도체 기판(11)의 제2 면(F2)에 액티브 영역, 예컨대 트랜지스터나 배선층 등이 형성될 수 있다. 범프 영역(I)은 반도체 기판(11)을 관통하는 비아(16) 및 비아(16) 상에 형성된 배리어 금속 패드(18)를 포함할 수 있다.
비아(16)는 반도체 기판(11)을 관통하는 관통 실리콘 비아(through silicon via)일 수 있다. 비아(16)는 반도체 기판(11)의 상측 및 하측에 위치하는 반도체 칩들이나 반도체 칩들과의 전기적 연결을 위하여 형성될 수 있다. 비아(16)의 양측벽에는 반도체 기판(11)과 비아(16)를 절연하는 비아 절연층(15)이 형성될 수 있다.
범프 영역(I)은 배리어 금속 패드(18) 상에 범프(20)가 형성될 수 있다. 범프(20)는 형태는 솔더 범프의 경우 리플로우(reflow) 공정후 표면 장력 효과에 의하여 볼 모양을 유지하지만, 금(Au) 범프의 경우는 도금 형태인 사각 기둥 모양으로 만들어질 수 있다. 범프(20)의 재질은 솔더, 금 및 구리 등의 금속 재질이 사용될 수 있다.
범프 영역(I)은 범프(20) 또는 배리어 금속 패드(18)의 양측벽에서 일정 거리만큼 연장된 인접 영역을 포함할 수 있다. 도 1에서 범프 영역은 배리어 금속 패드(18)의 양측벽에서 일정 거리, 예컨대 d1 또는 d1-1 만큼 연장된 인접 영역을 포함할 수 있다.
반도체 칩(10a)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치되지 않는 비범프 영역(II, non-bump region)을 포함할 수 있다. 비범프 영역(II)은 범프(20) 및 범프(20)와 인접한 연장 영역을 제외한 영역일 수 있다. 반도체 칩(10a)은 비아(16)를 제외한 반도체 기판(11)의 제1 면(F1)을 덮는 하부 패시베이션층(12)을 포함할 수 있다. 하부 패시베이션층(12)은 산화층, 질화층 또는 이들의 조합층으로 구성할 수 있다.
비아(16)를 제외한 하부 패시베이션층(12) 상에는 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14)은 산화층, 질화층 또는 이들의 조합층일 수 있다. 상부 패시베이션층(14)은 광감지 유기물층(photo-sensitive organic layer)일 수 있다. 광감지 유기물층은 감광성 폴리이미드층(photo-sensitive polyimide layer)일 수 있다. 상부 패시베이션층(14)은 최상부 패시베이션층일 수 있다. 상부 패시베이션층(14) 내에는 비아(16)를 노출하는 비아홀(ho1)이 형성될 수 있다. 비아홀(ho1) 내의 비아(16) 상에는 배리어 금속 패드(18)가 형성될 수 있다.
상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a) 및 비범프 영역(II)의 상부 패시베이션층(14b)으로 구분될 수 있다. 범프 영역(I)의 상부 패시베이션층(14a)은 배리어 금속 패드(18)의 일측벽 및 타측벽으로부터 x 방향(수평 방향)으로 각각 거리(d1) 및 거리(d-1)만큼 연장될 수 있다. 범프 영역(I)은 배리어 금속 패드(18)의 일측벽 및 타측벽으로부터 x 방향(반도체 기판의 표면에 대한 수평 방향)으로 각각 거리(d1) 및 거리(d-1)만큼 연장된 상부 패시베이션층(14a)을 포함하는 영역일 수 있다. 도 1에서 y 방향은 x 방향과 수직한 방향이고, 지면 내측으로 반도체 기판의 표면에 대한 수평 방향일 수 있다.
도 1에서, 거리(d1) 및 거리(d-1)는 편의상 동일하지 않게 도시하였으나, 필요에 따라 거리(d1) 및 거리(d-1)는 동일할 수 있다. 범프 영역(I)의 상부 패시베이션층(14a)이 배리어 금속 패드(18)의 일측 및 타측으로부터 연장되어 형성될 경우, 범프(20)가 안정적으로 배리어 금속 패드(18) 상에 형성될 수 있다.
범프 영역(I)의 상부 패시베이션층(14a)의 두께(t1)는 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)보다 두껍고 범프 영역(I)과 비범프 영역(II)간에는 단차(sh1)가 형성되어 있다. 단차(sh1)는 하부 패시베이션층(12) 상에 상부 패시베이션 물질층(미도시)을 형성한 후, 마스크(mask), 예컨대 위상 반전 마스크(phase shift mask)를 이용하여 상부 패시베이션 물질층을 사진 식각하여 형성할 수 있다.
단차(sh1)는 비아(16)를 노출하는 비아홀(ho1)을 형성할 때 동시에 형성될 수 있다. 단차(sh1)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)는 범프 영역(I)의 상부 패시베이션층(14a)의 두께(t1)보다 얇기 때문에, 하부 패시베이션층(12) 및 반도체 기판(11)을 포함하는 반도체 구조물에 가해지는 압력이 줄어 반도체 칩(10a)이 휘어지는 워피지를 개선할 수 있다.
특히, 상부 패시베이션층(14)을 광감지 유기물층, 예컨대 감광성 폴리이미드층으로 구성할 경우, 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)를 범프 영역(I)의 상부 패시베이션층(14a)의 두께(t1)보다 얇게 할 경우 하부 패시베이션층(12) 및 반도체 기판(11)을 포함하는 반도체 구조물에 가해지는 압력을 크게 줄여 반도체 칩(10a)이 휘어지는 워피지를 개선할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10b)은 도 1의 반도체 칩(10a)과 비교할 때 복수개의 비아들(16) 및 범프 패드(22)를 포함하는 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10b)은 도 1의 반도체 칩(10a)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10b)은 반도체 기판(11) 내에는 복수개의 비아들(16)이 형성되어 있다. 비아들(16)의 양측벽에는 반도체 기판(11)과 비아(16)를 절연하는 비아 절연층(15)이 형성될 수 있다. 도 2에서는 비아들(16)이 2개인 것을 도시하였으나, 필요에 따라서 3개 이상이 설치될 수 있다. 반도체 칩(10b)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치된 범프 영역(I)을 포함할 수 있다.
범프 영역(I)은 반도체 기판(11)을 관통하는 비아들(16), 비아들(16) 상에 형성된 범프 패드(22) 및 범프 패드(22) 상에 형성된 배리어 금속 패드(18)를 포함할 수 있다. 범프 패드(22)는 비아들(16) 및 하부 패시베이션층(12) 상에 형성될 수 있다. 범프 패드(22)는 비아들(16) 모두들 연결하는 패드일 수 있다. 범프 패드(22)는 금속 패드일 수 있다.
범프 영역(I)은 범프 패드(22) 상의 배리어 금속 패드(18) 상에 범프(20)가 형성될 수 있다. 범프 영역(I)은 범프(20) 또는 배리어 금속 패드(18)의 양측벽에서 일정 거리만큼 연장된 인접 영역을 포함할 수 있다. 도 2에서 범프 영역(I)은 배리어 금속 패드(18)의 양측벽에서 일정 거리, 예컨대 d2 또는 d2-1 만큼 연장된 인접 영역을 포함할 수 있다.
반도체 칩(10b)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치되지 않는 비범프 영역(II)을 포함할 수 있다. 반도체 칩(10b)은 비아들(16)을 제외한 반도체 기판(11)의 제1 면(F1)을 덮는 하부 패시베이션층(12)을 포함할 수 있다. 비아들(16)을 제외한 하부 패시베이션층(12) 상에는 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내에는 범프 패드(22)를 노출하는 패드홀(ho2)이 형성될 수 있다. 패드홀(ho2) 내의 범프 패드(22) 상에는 배리어 금속 패드(18)가 형성될 수 있다.
상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a-1) 및 비범프 영역(II)의 상부 패시베이션층(14b-1)으로 구분될 수 있다. 범프 영역(I)의 상부 패시베이션층(14a-1)은 배리어 금속 패드(18)의 일측벽 및 타측벽으로부터 x 방향(수평 방향)으로 각각 거리(d2) 및 거리(d2-1)만큼 연장될 수 있다.
도 2에서, 거리(d2) 및 거리(d2-1)는 편의상 동일하지 않게 도시하였으나, 필요에 따라 거리(d2) 및 거리(d2-1)는 동일할 수 있다. 범프 영역(I)의 상부 패시베이션층(14a-1)의 두께(t3)는 비범프 영역(II)의 상부 패시베이션층(14b-1)의 두께(t4)보다 두껍고 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다.
도 2의 반도체 칩(10b)의 범프 영역(I)의 상부 패시베이션층(14a-1)의 두께(t3)는 범프 패드(22)로 인하여 도 1의 반도체 칩(10a)의 패시베이션층(14a)의 두께보다 두꺼울 수 있다. 도 2의 반도체 칩(10b)의 비범프 영역(II)의 상부 패시베이션층(14b-1)의 두께(t4)는 범프 패드(22)로 인하여 도 1의 반도체 칩(10a)의 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두꺼울 수 있다.
단차(sh2)는 하부 패시베이션층(12) 상에 상부 패시베이션 물질층(미도시)을 형성한 후, 마스크(mask), 예컨대 위상 반전 마스크(phase shift mask)를 이용하여 상부 패시베이션 물질층을 사진 식각하여 형성할 수 있다. 단차(sh2)는 범프 패드(22)를 노출하는 패드홀(ho2)을 형성할 때 동시에 형성될 수 있다. 단차(sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10c)은 도 2의 반도체 칩(10b)과 비교할 때 재배선 패턴(32)을 포함하는 재배선 영역(III)을 포함하는 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10c)은 도 1의 반도체 칩(10a) 및 도 2의 반도체 칩(10b)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10c)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치된 범프 영역(I)을 포함할 수 있다. 범프 영역(I)은 비아들(16), 범프 패드(22) 및 배리어 금속 패드(18)를 포함할 수 있다. 반도체 칩(10c)는 하부 패시베이션층(12) 상에 재배선 패턴(32)이 형성된 재배선 영역(III)을 포함할 수 있다. 재배선 영역(III)은 범프 영역(I)의 일측에 형성될 수 있다. 반도체 칩(10c)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치되지 않는 비범프 영역(II)을 포함할 수 있다.
범프 영역(I), 재배선 영역(III) 및 비범프 영역(II)을 덮도록 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14)은 하부 패시베이션층 상에서 범프 패드, 재배선 패턴을 덮도록 형성될 수 있다. 상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a-1) 및 재배선 영역(III)의 상부 패시베이션층(14a-2) 및 비범프 영역(II)의 상부 패시베이션층(14b-1)으로 구분될 수 있다.
범프 영역(I) 및 재배선 영역(III)의 상부 패시베이션층(14a-1, 14a-2)은 배리어 금속 패드(18)의 일측벽으로부터 x 방향(수평 방향)으로 거리(d3)만큼 연장될 수 있다. 범프 영역(I)의 상부 패시베이션층(14a-1)은 배리어 금속 패드(18)의 타측벽으로부터 -x 방향(수평 방향)으로 거리(d2-1)만큼 연장될 수 있다.
범프 영역(I) 및 재배선 영역(III)의 상부 패시베이션층(14a-1. 14a-2)의 두께(t3)는 비범프 영역(II)의 상부 패시베이션층(14b-1)의 두께(t4)보다 두껍고, 재배선 영역(III)과 범프 영역(I)간에는 단차(sh3) 및 범프 영역(I)과 비범프 영역(II)간에 단차(sh2)가 형성되어 있다.
도 3의 반도체 칩(10c)의 범프 영역(I) 및 재배선 영역(III)의 상부 패시베이션층(14a-1, 14a-2)의 두께(t3)는 범프 패드(22) 및 재배선 패턴(32)으로 인하여 도 1의 반도체 칩(10a)의 패시베이션층(14a)의 두께보다 두꺼울 수 있다. 도 3의 반도체 칩(10c)의 비범프 영역(II)의 상부 패시베이션층(14b-1)의 두께(t4)는 범프 패드(22) 및 재배선 패턴(32)으로 인하여 도 1의 반도체 칩(10a)의 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두꺼울 수 있다.
단차(sh2, sh3)는 하부 패시베이션층(12) 상에 상부 패시베이션 물질층(미도시)을 형성한 후, 마스크(mask), 예컨대 위상 반전 마스크(phase shift mask)를 이용하여 상부 패시베이션 물질층을 사진 식각하여 형성할 수 있다. 단차(sh2, sh3)는 범프 패드(22)를 노출하는 패드홀(ho2)을 형성할 때 동시에 형성될 수 있다. 단차(sh2, sh3)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10d)은 도 1의 반도체 칩(10a)과 비교할 때 반도체 기판(11)의 제1 면(F1) 상에 복수개의 비아들(16) 및 범프 패드(22)를 포함하고, 반도체 기판(11)의 제2 면(F2) 상에 액티브 영역(ac), 연결 패드(28), 및 외부 연결 단자(30)등을 포함하는 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10d)은 도 1의 반도체 칩(10a)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10d)은 반도체 기판(11) 내에는 복수개의 비아들(16)이 형성되어 있다. 비아들(16)의 양측벽에는 반도체 기판(11)과 비아(16)를 절연하는 비아 절연층(15)이 형성될 수 있다. 도 2에서는 비아들(16)이 3개인 것을 도시하였으나, 필요에 따라서 4개 이상이 설치될 수 있다. 반도체 칩(10d)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치된 범프 영역(I)을 포함할 수 있다.
범프 영역(I)은 반도체 기판(11)을 관통하는 비아들(16), 비아들(16) 상에 형성된 범프 패드(22)를 포함할 수 있다. 범프 패드(22)는 비아들(16) 및 하부 패시베이션층(12) 상에 형성될 수 있다. 범프 패드(22)는 비아들(16) 모두들 연결하는 패드일 수 있다. 범프 패드(22)는 금속 패드일 수 있다.
범프 영역(I)은 도 1과는 다르게 범프 패드(22) 상에 범프(20)가 형성될 수 있다. 범프 영역(I)은 범프(20) 또는 범프 패드(22)의 양측벽에서 일정 거리만큼 연장된 인접 영역을 포함할 수 있다. 도 4에서 범프 영역(I)은 범프(20)의 양측벽에서 일정 거리, 예컨대 d4 또는 d4-1 만큼 연장된 인접 영역을 포함할 수 있다.
반도체 칩(10d)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치되지 않는 비범프 영역(II)을 포함할 수 있다. 반도체 칩(10d)은 비아들(16)을 제외한 반도체 기판(11)의 제1 면(F1)을 덮는 하부 패시베이션층(12)을 포함할 수 있다. 비아들(16)을 제외한 하부 패시베이션층(12) 상에는 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내에는 비아들(16)을 노출하는 비아홀(ho3)이 형성될 수 있다. 비아홀(ho3) 내에는 범프 패드(22) 및 범프(20)가 형성될 수 있다.
도 4에서, 범프 패드(22)의 두께는 상부 패시베이션층(14a)와 동일하게 표시하였지만 필요에 따라서 더 작은 두께로 형성할 수도 있다. 또한, 범프(20)의 모양은 앞서 설명한 바와 같이 솔더 범프인 경우 리플로우 공정에 따라 다양한 형태의 볼 모양으로 구성될 수 있다.
상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a) 및 비범프 영역(II)의 상부 패시베이션층(14b)으로 구분될 수 있다. 범프 영역(I)의 상부 패시베이션층(14a)은 범프(20)의 일측벽 및 타측벽으로부터 x 방향(수평 방향)으로 각각 거리(d4) 및 거리(d4-1)만큼 연장될 수 있다. 도 4에서, 거리(d4) 및 거리(d4-1)는 편의상 동일하지 않게 도시하였으나, 필요에 따라 거리(d4) 및 거리(d4-1)는 동일할 수 있다.
범프 영역(I)의 상부 패시베이션층(14a)의 두께(t1)는 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)보다 두껍고 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다. 단차(sh2)는 하부 패시베이션층(12) 상에 상부 패시베이션 물질층(미도시)을 형성한 후, 마스크(mask), 예컨대 위상 반전 마스크(phase shift mask)를 이용하여 상부 패시베이션 물질층을 사진 식각하여 형성할 수 있다. 단차(sh2)는 비아(16)를 노출하는 비아홀(ho3)을 형성할 때 동시에 형성될 수 있다.
반도체 기판의 제2 면 상에 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 도 4에서는 편의상 액티브 영역(ac)으로 배선층(24) 및 층간 절연층(26)만을 도시한다. 액티브 영역(ac) 상에는 연결 패드(28) 및 외부 연결 단자(30)가 형성될 수 있다. 외부 연결 단자(30)를 통하여 반도체 칩(10d)은 외부 회로 보드, 예컨대 인쇄 회로 기판에 탑재될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10e)은 도 4의 반도체 칩(10d)과 비교할 때 반도체 기판(11)의 제1 면(F1) 상에 액티브 영역(ac)이 형성되어 있고, 반도체 기판(11)의 제2 면(F2) 상에 복수개의 비아들(16)을 연결하는 연결 패드(28-1)가 형성된 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10e)은 도 1 및 도 4의 반도체 칩(10a, 10d)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10e)은 반도체 기판(11) 내에는 복수개의 비아들(16)이 형성되어 있다. 반도체 기판의 제1 면(F1) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 칩(10e)은 반도체 기판(11)의 제2 면(F2) 상에 복수개의 비아들(16)을 연결하는 연결 패드(28-1)가 형성될 수 있다. 연결 패드(28-1) 상에는 외부 연결 단자(30). 예컨대 솔더 범프가 설치될 수 있다. 외부 연결 단자(30)를 통하여 반도체 칩(10e)은 외부 회로 보드, 예컨대 인쇄 회로 기판에 탑재될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10f)은 도 4의 반도체 칩(10d)과 비교할 때 비아홀(ho3) 내에 배리어 금속 패드(18)가 더 형성된 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10f)은 도 1 및 도 4의 반도체 칩(10a, 10d)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10e)은 반도체 기판(11) 내에는 복수개의 비아들(16)이 형성되어 있다. 반도체 기판(11)의 제1 면(F1) 상에는 비아들(16)을 제외한 하부 패시베이션층(12) 상에는 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내에는 비아들(16)을 노출하는 비아홀(ho3)이 형성될 수 있다. 비아홀(ho3) 내에는 범프 패드(22) 및 배리어 금속 패드(18)가 형성될 수 있다. 범프 패드(22)는 복수개의 비아들(16)을 연결하는 패드일 수 있다. 배리어 금속 패드(18) 상에는 범프(20)를 형성함으로써 범프 영역(I)을 구성할 수 있다.
반도체 기판(11)의 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 기판(11)의 제2 면(F2) 상의 액티브 영역(ac) 상에는 연결 패드(28) 및 외부 연결 단자(30)가 설치될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10g)은 도 6의 반도체 칩(10f)과 비교할 때 재배선 패턴(32) 및 더미 패턴(34)을 갖는 재배선 및 더미 영역(III, IV)을 포함하는 것을 제외하고는 거의 동일할 수 있다. 반도체 칩(10g)은 도 6의 반도체 칩(10f)과 동일할 경우 생략하거나 간단히 설명한다.
도 7에서, 편의상 재배선 패턴(32) 및 더미 패턴(34)을 모두 포함하는 재배선 및 더미 영역(III, IV)을 도시하였으나, 필요에 따라서 재배선 패턴(32) 및 더미 패턴(34)중 어느 하나를 포함할 경우 반도체 칩(10g)은 재배선 영역(III) 또는 더미 영역(IV)중 어느 하나만을 포함할 수 있다.
반도체 칩(10g)은 반도체 기판(11)의 제1 면(F1) 상에 범프(20)가 배치된 범프 영역(I)을 포함할 수 있다. 범프 영역(I)은 비아들(16), 범프 패드(22) 및 배리어 금속 패드(18)를 포함할 수 있다. 반도체 칩(10g)은 하부 패시베이션층(12) 상에 재배선 패턴(32) 및 더미 패턴(34)이 형성된 재배선 및 더미 영역(III, IV)을 포함할 수 있다. 재배선 패턴(32) 및 더미 패턴(34)은 복수개 구비될 수 있다.
재배선 및 더미 영역(III, IV)은 범프 영역(I)의 일측에 형성될 수 있다. 범프 영역(I), 재배선 및 더미 영역(III, IV) 및 비범프 영역(II)의 반도체 기판(11)을 덮도록 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14)은 하부 패시베이션층(12) 상에서 재배선 패턴(32) 및 더미 패턴(34)을 덮도록 형성될 수 있다. 상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a-1), 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3) 및 비범프 영역(II)의 상부 패시베이션층(14b)으로 구분될 수 있다.
범프 영역(I)의 상부 패시베이션층(14a-1)은 범프(20)의 일측벽으로부터 x 방향(수평 방향)으로 거리(d4)만큼 연장될 수 있다. 범프 영역(I)의 상부 패시베이션층(14a-1)은 범프(20)의 타측벽으로부터 -x 방향(수평 방향)으로 거리(d4-2)만큼 연장될 수 있다. 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-1, 14a-3)은 범프(20)의 타측벽으로부터 -x 방향(수평 방향)으로 거리(d5)만큼 연장될 수 있다.
범프 영역(I) 및, 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-1. 14a-3)의 두께(t1)는 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)보다 두껍고, 재배선 및 더미 영역(III, IV)과 비범프 영역(II)간에는 단차(sh4), 및 범프 영역(I)과 비범프 영역(II)간에 단차(sh2)가 형성되어 있다.
단차(sh4, sh2)는 하부 패시베이션층(12) 상에 상부 패시베이션 물질층(미도시)을 형성한 후, 마스크(mask), 예컨대 위상 반전 마스크(phase shift mask)를 이용하여 상부 패시베이션 물질층을 사진 식각하여 형성할 수 있다. 단차(sh4, sh2)는 비아(16)를 노출하는 비아홀(ho3)을 형성할 때 동시에 형성될 수 있다. 단차(sh4, sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
반도체 기판(11)의 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 기판(11)의 제2 면(F2) 상의 액티브 영역(ac) 상에는 연결 패드(28) 및 외부 연결 단자(30)가 설치될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10h)은 도 7의 반도체 칩(10g)과 비교할 때 노출된 재배선 패턴(32) 및 더미 패턴(34)을 갖는 재배선 및 더미 영역(III, IV)을 포함하고, 비범프 영역(II)에 요부를 갖는 상부 패시베이션층(14b-2)을 포함하는 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10h)은 도 7의 반도체 칩(10g)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10h)은 하부 패시베이션층(12) 상에 재배선 패턴(32) 및 더미 패턴(34)이 형성된 재배선 및 더미 영역(III, IV)을 포함할 수 있다. 반도체 기판(11)의 하부 패시베이션층(12) 상에서 범프 영역(I), 재배선 및 더미 영역(III, IV) 및 비범프 영역(II)의 반도체 기판(11)을 덮도록 상부 패시베이션층(14)이 형성될 수 있다. 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3)은 리세스되어 재배선 패턴(32) 및 더미 패턴(34)을 노출하도록 형성될 수 있다. 이에 따라, 재배선 및 더미 영역(III, IV)과 범프 영역(I)간에는 단차(sh5)가 형성되어 있다.
비범프 영역(II)의 상부 패시베이션층(14b-2)에는 요부(36)가 형성될 수 있다. 비범프 영역(II)의 요부(36)는 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3)을 리세스시킬 때 형성할 수 있다. 재배선 및 더미 영역(III, IV), 및 비범프 영역(II)의 상부 패시베이션층(14b-2)의 두께는 t5로 범프 영역(I)의 상부 패시베이션층(14a-1)의 두께(t1)보다 낮을 수 있다. 아울러서, 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다. 단차(sh4, sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10i)은 도 5의 반도체 칩(10e)과 비교할 때 비아를 형성하지 않고, 반도체 기판(11)의 제2 면(F2)에 범프 패드(22), 범프(20) 및 상부 패시베이션층(14)이 형성된 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10i)은 도 5의 반도체 칩(10e)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10i)은 반도체 기판(11)의 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 칩(10i)은 반도체 기판(11)의 제2 면(F2) 상의 하부 패시베이션층(12) 상에 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내의 홀(ho5)에는 범프 패드(22)가 형성될 수 있다. 범프 패드(22)는 반도체 기판의 제2 면상에 형성된 칩 패드(미도시)와 연결될 수 있다. 범프 패드(22) 상에는 범프(20)를 형성함으로써 범프 영역(I)을 구성할 수 있다.
상부 패시베이션층(14)은 하부 패시베이션층(12) 상에서 범프 패드 및 범프(20)를 제외한 범프 영역(I) 및 비범프 영역(II)의 반도체 기판(11)을 덮도록 형성될 수 있다. 상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a) 및 비범프 영역(II)의 상부 패시베이션층(14b)으로 구분될 수 있다.
아울러서, 범프 영역(I)의 상부 패시베이션층(14a)의 두께(t1)는 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)보다 두껍고 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다. 단차(sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10j)은 도 7의 반도체 칩(10g)과 비교할 때 비아를 형성하지 않고, 반도체 기판의 제2 면(F2)에 범프 패드(22), 배리어 금속 패드(18), 범프(20), 재배선 패턴(32), 더미 패턴(34), 및 상부 패시베이션층(14)이 형성된 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10j)은 도 7의 반도체 칩(10g)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10j)은 반도체 기판(11)의 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 칩(10j)은 반도체 기판(11)의 제2 면(F2) 상의 하부 패시베이션층(12) 상에 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내에는 범프 패드(22) 및 배리어 금속 패드(18)가 형성될 수 있다. 범프 패드(22)는 반도체 기판의 제2 면 상에 형성된 칩 패드(미도시)와 연결될 수 있다. 범프 패드(22) 및 배리어 금속 패드(18) 상에는 범프(20)를 형성함으로써 범프 영역(I)을 구성할 수 있다.
상부 패시베이션층(14)은 하부 패시베이션층(12) 상에서 범프 패드(22), 배리어 금속 패드(18) 및 범프(20)를 제외한 범프 영역(I), 비범프 영역(II), 및 재배선 및 더미 영역(III, IV)의 반도체 기판(11)을 덮도록 형성될 수 있다. 상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a-1). 비범프 영역(II)의 상부 패시베이션층(14b), 및 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3)으로 구분될 수 있다.
아울러서, 범프 영역(I) 및 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-1, 14a-3)의 두께(t1)는 비범프 영역(II)의 상부 패시베이션층(14b)의 두께(t2)보다 두껍다. 범프 영역(I) 및 재배선 및 더미 영역(III, IV)과, 비범프 영역(II)간에는 단차(sh4)가 형성되어 있다. 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다. 단차(sh4, sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩의 부분 단면도이다.
구체적으로, 반도체 칩(10k)은 도 8의 반도체 칩(10h)과 비교할 때 비아를 형성하지 않고, 반도체 기판(11)의 제2 면(F2)에 범프 패드(22), 배리어 금속 패드(18), 범프(20), 재배선 패턴(32), 더미 패턴(34), 및 상부 패시베이션층(14)이 형성된 것을 제외하고는 거의 동일할 수 있다. 이에 따라, 반도체 칩(10k)은 도 8의 반도체 칩(10h)과 동일할 경우 생략하거나 간단히 설명한다.
반도체 칩(10k)은 반도체 기판(11)의 제2 면(F2) 상에 배선층(24) 및 층간 절연층(26)을 포함하는 액티브 영역(ac)이 형성될 수 있다. 반도체 칩(10k)는 반도체 기판(11)의 제2 면(F2) 상의 하부 패시베이션층(12) 상에 상부 패시베이션층(14)이 형성될 수 있다. 상부 패시베이션층(14) 내에는 범프 패드(22) 및 배리어 금속 패드(18)가 형성될 수 있다. 범프 패드(22)는 반도체 기판의 제2 면 상에 형성된 칩 패드(미도시)와 연결될 수 있다. 범프 패드(22) 및 배리어 금속 패드(18) 상에는 범프(20)를 형성함으로써 범프 영역(I)을 구성할 수 있다.
상부 패시베이션층(14)은 하부 패시베이션층(12) 상에서 범프 패드(22), 배리어 금속 패드(18) 및 범프(20)를 제외한 범프 영역(I), 비범프 영역(II), 및 재배선 및 더미 영역(III, IV)의 반도체 기판(11)을 덮도록 형성될 수 있다.
상부 패시베이션층(14)은 범프 영역(I)의 상부 패시베이션층(14a-1). 비범프 영역(II)의 상부 패시베이션층(14b-2), 및 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3)으로 구분될 수 있다.
아울러서, 범프 영역(I)의 상부 패시베이션층(14a-1)의 두께(t1)는 비범프 영역(II) 및 재배선 및 더미 영역(III, IV)의 상부 패시베이션층(14a-3, 14b-2)의 두께(t5)보다 두껍다. 범프 영역(I)과 재배선 및 더미 영역(III, IV)에는 단차(sh5)가 형성되어 있다. 범프 영역(I)과 비범프 영역(II)간에는 단차(sh2)가 형성되어 있다. 단차(sh5, sh2)는 z 방향으로 수직하게 형성될 수 있고, 일정 각도로 경사지게 형성될 수도 있다.
도 12 및 도 13은 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
구체적으로, 도 12 및 도 13에 도시한 반도체 칩의 부분 평면도(40a, 40b)는 반도체 기판(11) 상에 서로 이격되어 배치된 범프들(20)을 포함할 수 있다. 범프들(20)은 도 12 및 도 13에 도시한 바와 같이 벌집 모양으로 배치될 수 있다. 필요에 따라서, 범프들(20)은 수평 방향(x 방향) 및 수직 방향(y 방향)으로 정렬되어 배치될 수 있다.
범프(20)의 주위에는 앞서 설명한 바와 같이 범프 영역(I)을 구성하는 패시베이션층(14a)이 형성될 수 있다. 아울러서, 범프 영역(I)을 제외한 반도체 기판(11) 상에는 비범프 영역(II)을 구성하는 패시베이션층(14b)이 형성될 수 있다.
도 12의 부분 평면도(40a)는 복수개의 범프들(20)중 모든 범프(20)를 둘러싸는 패시베이션층(14a)의 두께는 비범프 영역(II)의 패시베이션층(14b) 두께보다 두껍게 구성한 것이다. 도 13의 부분 평면도(40b)는 복수개의 범프(20)들중 일부 범프(20)만을 둘러싸는 패시베이션층(14a)의 두께를 비범프 영역(II)의 패시베이션층(14b) 두께보다 두껍게 구성한 것이다. 이와 같이 반도체 기판(11) 상에서 범프(20)를 둘러싸는 패시베이션층의 두께를 자유롭게 조절함으로써 반도체 칩의 워피지를 제어할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
구체적으로, 도 14에 도시한 반도체 칩의 부분 평면도(40c)는 반도체 기판(11) 상에 서로 이격되어 배치된 범프들(20)을 포함할 수 있다. 반도체 기판(11)은 중심부에 형성된 중앙 영역(42) 및 상기 중앙 영역을 둘러싸고 상기 중앙 영역과 분리된 주변 영역(44)으로 구분될 수 있다. 중앙 영역(42) 및 주변 영역(44) 사이에는 분리 영역(41)이 위치할 수 있다.
범프(20)의 주위에는 앞서 설명한 바와 같이 범프 영역(I)을 구성하는 패시베이션층(14a)이 형성될 수 있다. 아울러서, 범프 영역(I)을 제외한 반도체 기판(11) 상에는 비범프 영역(II)을 구성하는 패시베이션층(14b)이 형성될 수 있다.
도 14의 부분 평면도(40c)는 중앙 영역(42)에 형성된 복수개의 범프들(20)중 전부의 범프(20)를 둘러싸는 패시베이션층(14a)의 두께는 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두껍게 구성한 것이다. 필요에 따라서, 앞서 도 13에 도시한 바와 같이 중앙 영역(42)에 형성된 복수개의 범프들(20)중 일부 범프(20)를 둘러싸는 패시베이션층(14a)의 두께만 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두껍게 구성할 수도 있다.
도 14의 부분 평면도(40c)는 주변 영역(44)에 형성된 복수개의 범프들을 둘러싸는 패시베이션층(14b)의 두께는 범프 영역(I)의 패시베이션층(14a)의 두께보다 얇게 구성한 것이다. 이와 같이 반도체 기판(11) 상에서 범프(20)를 둘러싸는 패시베이션층(14a, 14b)의 두께를 자유롭게 조절함으로써 반도체 칩의 워피지를 제어할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의해 범프와 패시베이션층의 두께 관계를 설명하기 위하여 도시한 반도체 칩의 부분 평면도들이다.
구체적으로, 도 15에 도시한 반도체 칩의 부분 평면도(40d)는 반도체 기판(11) 상에 서로 이격되어 배치된 범프들(20)을 포함할 수 있다. 반도체 기판(11)은 일측 모서리로부터 타측 모서리 방향으로 서로 분리된 복수개의 서브 영역들(60, 62, 64, 66, 68, 70)로 구분될 수 있다.
범프(20)의 주위에는 앞서 설명한 바와 같이 범프 영역(I)을 구성하는 패시베이션층(14a)이 형성될 수 있다. 아울러서, 범프 영역(I)을 제외한 반도체 기판(11) 상에는 비범프 영역(II)을 구성하는 패시베이션층(14b)이 형성될 수 있다.
도 15의 부분 평면도(40d)는 서브 영역들(60, 62, 64, 66, 68, 70)중 적어도 하나의 영역에 형성된 복수개의 범프들(20)중 일부의 범프(20)를 둘러싸는 패시베이션층(14a)의 두께는 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두껍게 구성한 것이다. 필요에 따라서, 앞서 도 12에 도시한 바와 같이 서브 영역들(60, 62, 64, 66, 68, 70)중 적어도 하나의 영역에 형성된 복수개의 범프들(20)중 모든 범프(20)를 둘러싸는 패시베이션층(14a)의 두께를 비범프 영역(II)의 패시베이션층(14b)의 두께보다 두껍게 구성할 수도 있다.
도 15의 부분 평면도(40d)는 서브 영역들(60, 62, 64, 66, 68, 70)들중 적어도 하나의 영역에 형성된 복수개의 범프들(20)을 둘러싸는 패시베이션층(14b)의 두께는 범프 영역(I)의 패시베이션층(14a)의 두께보다 얇게 구성한 것이다. 이와 같이 반도체 기판(11) 상에서 범프(20)를 둘러싸는 패시베이션층(14a, 14b)의 두께를 자유롭게 조절함으로써 반도체 칩의 워피지를 제어할 수 있다.
도 16은 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이고, 도 17은 도 16의 일부 부분 확대도이다.
구체적으로, 도 17은 도 16의 C 부분 확대도이다. 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 제1 반도체 칩(100), 제2 반도체 칩(200) 및 상부 반도체 칩(500)을 포함할 수 있다. 앞서 설명한 바와 같이 제1 반도체 칩(100), 제2 반도체 칩(200) 및 상부 반도체 칩(500)은 범프(194a, 194b)를 포함하는 범프 영역(I)과, 재배선 패턴(196a, 197a) 및 더미 패턴(196b, 197b)을 포함하는 재배선 및 더미 영역(III, IV)과, 범프를 포함하지 않는 비범프 영역(II)을 포함할 수 있다.
제1 반도체 칩(100)은 제1 반도체 기판(102a)을 관통하는 하나 이상의 제1 비아(174a)를 구비할 수 있다. 제1 비아(174a)는 제1 반도체 기판(102a)의 상면으로부터 돌출되도록 형성되고, 돌출된 제1 비아(174a)의 측면은 제1 반도체 기판(102a)의 상면 상에 형성된 하부 패시베이션층(124a)에 의해 둘러싸일 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치된다. 제2 반도체 칩(200)은 열 압착 본딩 공정을 통해 제1 반도체 칩(100)에 본딩될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)의 제1 비아와(174a)와 동일한 수직선 상에 형성된 제2 비아(174b)를 구비한다. 제2 비아(174b)는 제2 반도체 기판(102b)의 상면으로부터 돌출되도록 형성되고, 돌출된 제2 비아(174b)의 측면은 제2 반도체 기판(102b)의 상면 상에 형성된 하부 패시베이션층(124b)에 의해 둘러싸일 수 있다.
제1 반도체 칩(100)의 제1 비아(174a) 및 제2 반도체 칩(200)의 제2 비아(174b)의 상면 상에는 각각 복수의 범프 패드(192a, 192b)가 형성될 수 있다. 범프 패드(192a, 192b)는 금속을 포함할 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 상면 상에는 범프 패드(192a, 192b)와 동일한 높이를 갖는 재배선 패턴(196a, 197a) 및 더미 패턴(196b, 197b)을 포함할 수 있다. 재배선 패턴(196a, 197a) 및 더미 패턴(196b, 197b)은 범프 패드(192a, 192b)와 동일 물질, 예컨대, 금속을 포함할 수 있다.
도 17의 확대도에 보듯이 제1 반도체 칩(100)의 범프 패드(192a), 재배선 패턴(196a) 및 더미 패턴(197a)은 제1 상부 패시베이션층(178a)에 의해 덮혀질 수 있다. 제1 반도체 칩(100)과 마찬가지로 제2 반도체 칩(200)의 범프 패드(192b), 재배선 패턴(196b) 및 더미 패턴(197b)은 제2 상부 패시베이션층(178b)에 의해 덮혀질 수 있다.
제1 반도체 칩(100)의 범프 영역(I) 및 재배선 및 더미 영역(III, IV)의 제1 상부 패시베이션 부분(178a-1)은 비범프 영역(II)의 제1 상부 패시베이션층 부분보다 두께가 두꺼울 수 있다. 제2 반도체 칩(200)도 마찬가지로 재배선 및 더미 영역(III, IV)의 제2 상부 패시베이션층(178b)의 두께가 비범프 영역(II)의 제2 상부 패시베이션층(178b)분보다 두께가 두꺼울 수 있다.
상부 반도체 칩(500)은 제2 반도체 칩(200) 상에 배치된다. 상부 반도체 칩(500)은 열 압착 본딩 공정을 통해 제2 반도체 칩(200)에 본딩될 수 있다. 상부 반도체 칩(500)의 두께는 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 두께보다 두꺼울 수 있다.
제2 반도체 칩(200)은 제2 반도체 칩(200)의 하면에 형성된 연결 패드(170b), 범프(194a) 및 제1 반도체 칩(100)의 상면에 형성된 범프 패드(192a)를 통해 제1 반도체 칩(100)에 전기적으로 연결된다. 상부 반도체 칩(500)은 상부 반도체 칩(500)의 하면에 형성된 연결 패드(170c), 단자(194b) 및 제2 반도체 칩(200)의 상면에 형성된 범프 패드(192b)를 통해 제2 반도체 칩(200)에 전기적으로 연결된다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 동일한 종류의 반도체 칩일 수 있다. 반도체 패키지(1000)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 공간을 채우는 제1 언더필재(198a)를 포함할 수 있다. 반도체 패키지(1000)는 제2 반도체 칩(230)과 상부 반도체 칩(500) 사이의 공간을 채우고, 제2 언더필재(198b)를 포함할 수 있다. 제1 언더필재(198a) 및 제2 언더필재(198b)는 전기가 통하지 않는 비도전성 물질을 포함할 수 있고, 예를 들어 NCF(non-conductive film)를 포함할 수 있다.
도 18은 도 16의 반도체 칩의 일부 확대 단면도이다.
구체적으로, 도 18은 도 16의 반도체 칩(100)의 일부 확대 단면도이다. 반도체 칩(100)은 제1 면(F1) 및 제2 면(F2)을 갖는 반도체 기판(102), 하부 층간 절연층(104), 집적 회로층(150), 비아(174a), 상부 층간 절연층(122), 하부 패시베이션층(124a) 및 다층 배선 패턴(180) 등을 포함할 수 있다.
반도체 기판(102a)의 제1 면(F1) 상에 집적 회로층(150)이 형성될 수 있다. 집적 회로층(150)이 형성되는 제1 면(F1)에 인접한 반도체 기판(102a)의 상부 영역에는 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 이에 반해 제2 면(F2)에 인접하는 반도체 기판(102a)의 하부 영역은 도핑되지 않은 영역(undoped region)일 수 있다.
하부 층간 절연층(104)은 반도체 기판(102a)의 제1 면(F1) 상으로 집적 회로층(150)을 덮으면서 형성될 수 있다. 이러한 하부 층간 절연층(104)은 집적 회로층(150) 내의 회로 소자들을 서로 이격시키는 기능을 수행할 수 있다. 또한, 하부 층간 절연층(104)은 다층 배선 패턴(180)과 집적 회로층(150) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 이러한, 하부 층간 절연층(104)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조로 형성될 수 있다.
집적 회로층(150)은 반도체 기판(102a)의 제1 면(F1) 상의 하부 층간 절연층(104) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 집적 회로층(150)은 반도체 칩(100)의 종류에 따라서 회로 소자들, 예컨대 트랜지스터들 및/또는 커패시터들을 포함할 수 있다. 집적 회로층(150)의 구조에 따라서, 반도체 칩(100, 200)은 메모리 소자 또는 로직 소자로 기능할 수 있다.
예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 이러한 반도체 소자의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다. 여기서, 참조번호 152는 집적 회로층(150) 내의 회로 소자들을 상부의 배선 패턴과 전기적으로 연결하는 메탈 콘택일 수 있다.
상부 층간 절연층(122)은 다층 배선 패턴(180)을 덮도록 하부 층간 절연층(104) 상에 제공될 수 있다. 상부 층간 절연층(122)은 배선 라인들(181, 183, 185, 187)을 이격시키는 역할을 할 수 있다.
하부 패시베이션층(124a)은 반도체 칩(100)의 상면을 보호하는 기능을 할 수 있다. 하부 패시베이션층(124a)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 하부 패시베이션층(124) 상에는 상부 패시베이션층(178a)이 형성될 수 있다. 상부 패시베이션층(178a)은 범프(194)를 포함하는 범프 영역에서는 두껍게 형성하고, 범프(194)를 제외한 비범프 영역에서는 얇게 형성할 수 있다.
다층 배선 패턴(180)은 하부 층간 절연층(104) 및 상부 층간 절연층(122)내에 형성될 수 있고, 비아(174a)에 전기적으로 연결될 수 있다. 이러한 다층 배선 패턴(180)은 적어도 한층 이상의 배선 라인들, 및 배선 라인들 사이를 연결하는 수직 콘택들을 포함할 수 있다. 이러한 다층 배선 패턴(180)은 집적 회로층(150) 내의 회로 소자들을 적절하게 연결하여 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부 제품과 연결하기 위해서 이용될 수 있다.
본 실시예에서는 3개 층의 배선 라인들, 예컨대, 제1 배선 라인(181), 제2 배선 라인(185) 및 제3 배선 라인(189)이 형성될 수 있고, 제1 배선 라인(181)과 제2 배선 라인(185)을 연결하는 제1 수직 플러그(183) 및 제2 배선 라인(185)과 제3 배선 라인(189)을 연결하는 제2 수직 플러그(187)가 형성될 수 있다. 다층 배선 패턴(180)의 배선 라인들(181, 185, 189) 및 수직 플러그들(183, 187)은 동일한 물질, 예컨대 구리나 알루미늄으로 구성되거나 또는 서로 다른 물질로 구성될 수도 있다.
도 16의 제1 반도체 칩(100)을 구성하는 비아(174a)는 비아 절연층(135), 장벽 금속층(134) 및 배선 금속층(132)을 포함할 수 있다. 장벽 금속층(134)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
배선 금속층(132)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 배선 금속층(132)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
비아(174a)는 층간 절연층(104, 122), 하부 패시베이션층(124a) 및 반도체 기판(102a)을 관통하여 형성되며, 비아(174)의 한 끝단은 반도체 기판(102a)의 제2 면(F2)으로부터 노출될 수 있다. 연결 패드(170a)와 연결이 용이하도록 반도체 기판(102)의 제2 면(F2)으로부터 돌출되어 노출될 수도 있다.
비아(174a) 상에는 범프 패드(192a) 및 범프(194a)가 형성될 수 있다. 범프(194a)는 비아(174a)와 연결될 수 있고, 다층 배선 패턴(180)과 연결될 수 있다. 반도체 기판(102a)의 제2 면(F2) 상에는 소자 보호를 위해 보호층(106)이 형성될 수 있다.
도 19는 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
구체적으로, 본 발명의 일 실시예에 따른 반도체 패키지(1000-1)는 도 16의 반도체 패키지(1000)와 비교할 때 인쇄 회로 기판(600) 상에 탑재되어 있는 것을 제외하고는 동일할 수 있다. 도 19에서, 참조번호 610은 접착층일 수 있다.
반도체 패키지(1000-1)는 인쇄 회로 기판(600) 상에 탑재된 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 및 상부 반도체 칩(500)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(100-400)은 도 16 내지 도 18의 반도체 칩들(100, 200)과 거의 동일하므로 설명을 생략하거나 간단히 설명한다. 상부 반도체 칩(500)은 도 16의 상부 반도체 칩(500)과 동일한 것이므로 생략할 수 있다.
제1 반도체 칩(100)은 하면에 형성되는 연결 패드(170a)는 연결 단자(604) 및 기판 패드(606)에 의해 인쇄 회로 기판(600)과 전기적으로 연결될 수 있다. 인쇄 회로 기판(600)의 하면에는 외부 연결 단자(608)가 형성될 수 있다.
도 20은 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이고, 도 21은 도 20의 일부 확대도이다.
구체적으로, 반도체 패키지(1000-2)는 반도체 칩(720)이 범프(730)를 통해 인쇄 회로 기판(700)에 직접 탑재되는 구조를 가질 수 있다. 반도체 패키지(1000-2)는 반도체 칩(720)과 인쇄 회로 기판(700) 사이의 공간을 채우는 언더필재(underfill unit, 750)를 선택적으로 더 포함할 수 있다. 반도체 패키지(1000-2)는 인쇄 회로 기판(700) 위에 탑재된 반도체 칩(720)을 밀봉하는 형태의 봉지재(740)와, 인쇄 회로 기판(700) 하부에서 반도체 칩(720)의 기능을 외부로 연장하는 기능을 외부 연결 단자(780)를 선택적으로 더 포함할 수 있다. 외부 연결 단자(780)는 기판 패드(760) 상에 형성될 수 있다.
범프(730)는 반도체 칩(720)을 인쇄 회로 기판(700)에 탭 본딩(TAB: Tape Automated Bonding) 또는 플립-칩 본딩(Flip chip bond)하는데 사용되는 전도성 돌기를 의미할 수 있다. 범프(730)는 BGA(Ball Grid Array) 및 CSP(Chip Scale Package) 등을 인쇄 회로 기판(700)에 직접 접속하기 위한 전도성 돌기로도 사용될 수도 있다. 범프(730)의 형태는 솔더 범프의 경우 리플로우(reflow) 공정후 표면 장력 효과에 의하여 볼 모양을 유지하지만, 금(Au) 범프의 경우는 도금 형태인 사각 기둥 모양으로 만들어질 수 있다. 범프(730)의 재질은 솔더, 금 및 구리 등의 금속 재질이 사용될 수 있다.
도 21은 도 20의 참조번호 770 부분의 확대도일 수 있다. 도 21에 도시된 바와 같이, 범프(730)는 반도체 칩(720) 상의 패시베이션층(724) 내에 형성된 범프 패드(726) 상에 형성될 수 있다. 패시베이션층(724)는 앞서 설명한 바와 같이 범프(730)와 그 주위를 포함하는 범프 영역의 패시베이션층(724a)과 범프 영역을 제외한 비범프 영역의 패시베이션층(724b)으로 구분될 수 있다.
범프 영역의 패시베이션층(724a)은 비범프 영역의 패시베이션(724b)보다 두께가 두껍고, 범프 영역과 비펌프 영역간에는 단차가 형성될 수 있다. 이에 따라, 앞서 설명한 바와 같이 본 발명은 범프(730)를 둘러싸는 부분을 제외한 비범프 영역의 패시베이션층 두께를 얇게 함으로써 반도체 칩(720)이나 반도체 패키지(1000-2)의 워피지 발생을 개선할 수 있다.
도 22는 본 발명의 일 실시예에 의한 반도체 칩을 포함하는 반도체 패키지를 도시한 단면도이다.
구체적으로, 도 22의 반도체 패키지(1000-3)는 도 20의 반도체 패키지(1000-2)를 복수개 탑재한 패키지 온 패키지(POP: Package On Package) 형태의 SIP(System In Package)일 수 있다. 이에 따라, 도 22는 도 20 및 도 21의 설명과 중복되는 것은 생략하거나 간단히 설명한다.
반도체 패키지(1000-3)는 제1 반도체 패키지(1000-2a) 상에 제2 반도체 패키지(1000-2b)를 적층한 패키지일 수 있다. 제1 반도체 패키지(1000-2a)는 제1 인쇄 회로 기판(700a) 상에 탑재된 제1 반도체 칩(720a)을 포함할 수 있다. 제2 반도체 패키지(1000-2b)는 제2 인쇄 회로 기판(700b) 상에 탑재된 제2 반도체 칩(720b)을 포함할 수 있다. 제1 및 제2 반도체 칩(720a, 720b)은 범프(730)를 통하여 제1 및 제2 인쇄 회로 기판(700a, 700b)에 연결될 수 있다. 범프(730)는 제1 및 제2 반도체 칩(720a, 720b) 상에 형성되며 확대도는 도 21과 동일하므로 설명을 생략한다.
제2 반도체 패키지(1000-2b)는 제2 인쇄 회로 기판(700b)의 하면에 형성되는 하면 연결 패드(760b) 및 연결 단자(780b)를 통하여 제1 인쇄 회로 기판(700a)의 상면 연결 패드(765)와 연결될 수 있다. 제1 반도체 패키지(1000-2a)는 제1 인쇄 회로 기판(700a)의 하면에 형성되는 하면 연결 패드(760a) 및 연결 단자(780a)를 통하여 외부 기기와 연결될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 앞서 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 앞서 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10a-10k: 반도체 칩, 11: 반도체 기판, 14: 패시베이션층, 18: 배리어 금속 패드, 20: 범프, 22: 범프 패드, 30: 연결 단자, I: 범프 영역, II: 비범프 영역, III, IV: 재배선 및 더미 영역

Claims (20)

  1. 배리어 금속 패드 상에 형성된 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및
    상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함하되,
    상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고, 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 패시베이션층의 두께보다 크고,
    상기 범프 영역은 상기 반도체 기판 상에 평면적으로 서로 이격되어 배치된 복수개의 범프들로 구성되고, 상기 반도체 기판은 중심부에 형성된 중앙 영역 및 상기 중앙 영역을 둘러싸고 상기 중앙 영역과 분리된 주변 영역으로 구분되고, 및 상기 중앙 영역에 형성된 복수개의 범프들중 일부 또는 전부의 범프를 둘러싸는 상기 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층 두께보다 두꺼운 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 패시베이션층의 하부에는 하부 패시베이션층이 더 형성되어 있는 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 패시베이션층은 산화층, 질화층 또는 광감지 유기물층으로 구성되는 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서, 상기 범프 영역과 상기 비범프 영역 사이에는 더미 패턴을 포함하는 더미 영역이 더 형성되어 있는 것을 특징으로 하는 반도체 칩.
  5. 삭제
  6. 제1항에 있어서, 상기 범프 영역은 범프 패드를 더 포함하고, 및 상기 배리어 금속 패드는 상기 범프 패드 상에 형성되는 것을 특징으로 하는 반도체 칩.
  7. 제1항에 있어서, 상기 비범프 영역의 패시베이션층은 요부가 형성되어 있는 것을 특징으로 하는 반도체 칩.
  8. 제1항에 있어서, 상기 반도체 기판은 제1 면과 상기 제1 면과 반대의 제2 면을 가지며, 상기 반도체 기판의 제1 면 또는 제2 면에는 액티브 영역이 형성되어 있는 것을 특징으로 하는 반도체 칩.
  9. 제8항에 있어서, 상기 반도체 기판의 제1 면 상에는 상기 범프 및 패시베이션층이 형성되고, 상기 반도체 기판의 제2 면 상에는 연결 패드가 형성되어 있는 것을 특징으로 하는 반도체 칩.
  10. 제1항에 있어서, 상기 범프 영역과 상기 비범프 영역 사이에는 재배선 패턴을 포함하는 재배선 영역이 더 형성되어 있는 것을 특징으로 하는 반도체 칩.
  11. 배리어 금속 패드 상에 형성된 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및
    상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함하되,
    상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고, 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 상기 패시베이션층의 두께보다 크고,
    상기 범프 영역은 상기 반도체 기판 상에 평면적으로 서로 이격되어 배치된 복수개의 범프들로 구성되고, 상기 반도체 기판의 상면은 일측 모서리로부터 타측 모서리 방향으로 서로 분리된 복수개의 서브 영역들로 구분되고, 및 상기 서브 영역들중 적어도 하나의 영역에 형성된 복수개의 범프들중 일부 또는 전부의 범프를 둘러싸는 상기 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층 두께보다 두꺼운 것을 특징으로 하는 반도체 칩.
  12. 비아 및 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및
    상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함하되,
    상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고,상기 패시베이션층 내부에는 상기 비아를 노출하는 비아홀이 형성되어 있고, 상기 비아홀 내의 상기 비아 상에는 배리어 금속 패드가 형성되어 있고, 및 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 상기 패시베이션층의 두께보다 큰 것을 특징으로 하는 반도체 칩.
  13. 제12항에 있어서, 상기 패시베이션층은 산화층, 질화층 또는 광감지 유기물층으로 구성되는 것을 특징으로 하는 반도체 칩.
  14. 제12항에 있어서, 상기 범프 영역과 상기 비범프 영역 사이에는 더미 패턴을 포함하는 더미 영역이 더 형성되어 있는 것을 특징으로 하는 반도체 칩.
  15. 비아 및 범프가 배치된 범프 영역과 상기 범프가 배치되지 않은 비범프 영역을 포함하는 반도체 기판; 및
    상기 범프 영역 및 비범프 영역의 상기 반도체 기판 상에 형성된 패시베이션층을 포함하되,
    상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있고,
    상기 범프 영역은 상기 반도체 기판을 관통하는 적어도 하나의 비아, 상기 비아 상에 형성된 범프 패드, 상기 범프 패드 상에 형성된 배리어 금속 패드를 포함하고, 상기 범프는 상기 배리어 금속 패드 상에 형성되어 있고, 및 상기 배리어 금속 패드의 일측벽 및 타측벽으로부터 상기 단차까지의 거리는 상기 범프 영역의 상기 패시베이션층의 두께보다 큰 것을 특징으로 하는 반도체 칩.
  16. 제1 면과 상기 제1 면과 반대의 제2 면을 갖고, 상기 제1 면 상에 범프 패드 및 범프가 배치된 범프 영역과 상기 범프를 포함하지 않는 비범프 영역를 갖는 반도체 기판;
    상기 반도체 기판의 제1 면 또는 제2 면 상에 재배선 패턴 및 더미 패턴중 적어도 하나를 갖는 재배선 및 더미 영역; 및
    상기 범프 영역, 비범프 영역, 및 재배선 및 더미 영역의 상기 반도체 기판의 제1 면 또는 제2 면을 덮는 패시베이션층을 포함하되,
    상기 범프 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍고, 상기 범프 영역과 비범프 영역간에는 단차가 형성되어 있는 것을 특징으로 하는 반도체 칩.
  17. 제16항에 있어서, 상기 재배선 패턴 및 더미 패턴은 상기 범프 패드와 동일 두께를 가지며, 상기 재배선 패턴 및 더미 패턴은 상기 패시베이션층으로 덮혀 있는 것을 특징으로 하는 반도체 칩.
  18. 제16항에 있어서, 상기 재배선 및 더미 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께보다 두껍게 하고, 상기 재배선 및 더미 영역과. 비범프 영역간에는 제2 단차가 형성되어 있는 것을 특징으로 하는 반도체 칩.
  19. 제16항에 있어서, 상기 재배선 및 더미 영역의 패시베이션층은 리세스되어 있어 상기 재배선 패턴 및 더미 패턴이 노출되어 있는 것을 특징으로 하는 반도체 칩.
  20. 제16항에 있어서, 상기 재배선 및 더미 영역의 패시베이션층의 두께는 상기 비범프 영역의 패시베이션층의 두께와 동일하게 하고, 상기 범프 영역과 재배선 및 더미 영역간에는 제3 단차가 형성되어 있는 것을 특징으로 하는 반도체 칩.
KR1020160151306A 2016-11-14 2016-11-14 반도체 칩 KR102634946B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160151306A KR102634946B1 (ko) 2016-11-14 2016-11-14 반도체 칩
US15/791,709 US10483224B2 (en) 2016-11-14 2017-10-24 Semiconductor chip
TW106139214A TWI743250B (zh) 2016-11-14 2017-11-13 半導體晶片
CN201711119538.4A CN108074908B (zh) 2016-11-14 2017-11-14 半导体芯片
US16/668,146 US11251144B2 (en) 2016-11-14 2019-10-30 Semiconductor chip
US17/551,548 US11798906B2 (en) 2016-11-14 2021-12-15 Semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160151306A KR102634946B1 (ko) 2016-11-14 2016-11-14 반도체 칩

Publications (2)

Publication Number Publication Date
KR20180054022A KR20180054022A (ko) 2018-05-24
KR102634946B1 true KR102634946B1 (ko) 2024-02-07

Family

ID=62108697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160151306A KR102634946B1 (ko) 2016-11-14 2016-11-14 반도체 칩

Country Status (4)

Country Link
US (3) US10483224B2 (ko)
KR (1) KR102634946B1 (ko)
CN (1) CN108074908B (ko)
TW (1) TWI743250B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190385962A1 (en) 2018-06-15 2019-12-19 Texas Instruments Incorporated Semiconductor structure and method for wafer scale chip package
US10763199B2 (en) * 2018-12-24 2020-09-01 Nanya Technology Corporation Semiconductor package structure and method for preparing the same
KR102673730B1 (ko) * 2019-11-07 2024-06-10 삼성전자주식회사 반도체 소자 및 이를 구비한 반도체 패키지
DE102020135088A1 (de) 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitervorrichtung
DE102020135087A1 (de) * 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitergehäuse
KR20210146038A (ko) * 2020-05-26 2021-12-03 엘지이노텍 주식회사 패키지기판 및 이의 제조 방법
KR20220022762A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
KR20220056275A (ko) 2020-10-27 2022-05-06 삼성전자주식회사 반도체 패키지
US20220352046A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020111009A1 (en) * 2001-02-15 2002-08-15 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118180A (en) 1997-11-03 2000-09-12 Lsi Logic Corporation Semiconductor die metal layout for flip chip packaging
KR100278990B1 (ko) * 1998-05-28 2001-01-15 김영환 반도체장치의제조방법
JP2001156097A (ja) 1999-11-30 2001-06-08 Hitachi Ltd 電子回路およびｌｓｉチップ実装構造体並びに半導体装置の製造方法
KR20020091468A (ko) 2001-05-30 2002-12-06 아펙 테크놀로지스 인코포레이티드 웨이퍼 레벨 패키징 방법
US20070018322A1 (en) 2004-06-23 2007-01-25 Amkor Technology, Inc. Wafer level package and its manufacturing method
WO2006008795A1 (ja) * 2004-07-16 2006-01-26 Shinko Electric Industries Co., Ltd. 半導体装置の製造方法
JP2006269971A (ja) * 2005-03-25 2006-10-05 Mitsumi Electric Co Ltd 半導体装置
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
KR20070052044A (ko) 2005-11-16 2007-05-21 삼성전자주식회사 두께 편차를 갖는 보호층이 형성된 배선기판을 이용한반도체 패키지
JP4980709B2 (ja) 2006-12-25 2012-07-18 ローム株式会社 半導体装置
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure
KR100923562B1 (ko) * 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
DE102007057689A1 (de) 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist
US8373275B2 (en) 2008-01-29 2013-02-12 International Business Machines Corporation Fine pitch solder bump structure with built-in stress buffer
US8053336B2 (en) 2008-11-12 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing chip warpage
US8440505B2 (en) 2009-01-29 2013-05-14 International Business Machines Corporation Semiconductor chips including passivation layer trench structure
JP2010232616A (ja) * 2009-03-30 2010-10-14 Nec Corp 半導体装置及び配線基板
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features
US8748305B2 (en) * 2009-11-17 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for semiconductor devices
JP5544872B2 (ja) * 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20110156260A1 (en) 2009-12-28 2011-06-30 Yu-Hua Huang Pad structure and integrated circuit chip with such pad structure
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8928159B2 (en) * 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8237279B2 (en) * 2010-09-10 2012-08-07 International Business Machines Corporation Collar structure around solder balls that connect semiconductor die to semiconductor chip package substrate
US8193039B2 (en) * 2010-09-24 2012-06-05 Advanced Micro Devices, Inc. Semiconductor chip with reinforcing through-silicon-vias
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8710630B2 (en) * 2011-07-11 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for marking the orientation of a sawed die
US8563416B2 (en) * 2011-07-29 2013-10-22 International Business Machines Corporation Coaxial solder bump support structure
US8581400B2 (en) * 2011-10-13 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure
US8558229B2 (en) * 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
US8643150B1 (en) * 2012-02-15 2014-02-04 Maxim Integrated Products, Inc. Wafer-level package device having solder bump assemblies that include an inner pillar structure
US8519516B1 (en) 2012-03-12 2013-08-27 Micron Technology, Inc. Semiconductor constructions
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9159687B2 (en) * 2012-07-31 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump for ball grid array
KR101393701B1 (ko) 2012-11-29 2014-05-13 서울과학기술대학교 산학협력단 웨이퍼의 휨 발생 방지와 방열기능을 부여하는 팬 아웃 웨이퍼 레벨 패키징 공정
JP2015053371A (ja) * 2013-09-06 2015-03-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20150064458A (ko) 2013-12-03 2015-06-11 삼성전자주식회사 반도체칩 및 그 제조방법
US9728517B2 (en) * 2013-12-17 2017-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9472481B2 (en) * 2014-02-07 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with stress-reducing structures and methods of forming same
US9691686B2 (en) * 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
KR20160009425A (ko) * 2014-07-16 2016-01-26 에스케이하이닉스 주식회사 관통전극을 갖는 반도체소자 및 그 제조방법
JP6616143B2 (ja) * 2015-09-28 2019-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US9780046B2 (en) * 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020111009A1 (en) * 2001-02-15 2002-08-15 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks

Also Published As

Publication number Publication date
KR20180054022A (ko) 2018-05-24
TWI743250B (zh) 2021-10-21
CN108074908A (zh) 2018-05-25
US11251144B2 (en) 2022-02-15
US20200066666A1 (en) 2020-02-27
TW201820495A (zh) 2018-06-01
US11798906B2 (en) 2023-10-24
US20180138137A1 (en) 2018-05-17
US10483224B2 (en) 2019-11-19
US20220108962A1 (en) 2022-04-07
CN108074908B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
KR102634946B1 (ko) 반도체 칩
US10971486B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US8928132B2 (en) Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package
US9911688B2 (en) Semiconductor chip, semiconductor package including the same, and method of fabricating the same
US11769746B2 (en) Semiconductor package
US10600729B2 (en) Semiconductor package
KR20120091867A (ko) ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법
US8836118B2 (en) Electronic device packages including bump buffer spring pads and methods of manufacturing the same
US10964669B2 (en) Semiconductor package including stress-equalizing chip
US11239219B2 (en) Passive device module and semiconductor package including the same
KR20220042634A (ko) 반도체 패키지
US12033924B2 (en) Semiconductor package
KR20130054005A (ko) Ｔｓｖ를 포함하는 반도체 소자
US11482509B2 (en) Semiconductor package
US20230317532A1 (en) Semiconductor device
US11177218B2 (en) Package including metallic bolstering pattern and manufacturing method of the package
US20240321841A1 (en) Semiconductor package
US20230068587A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right