DE102020135087A1 - Halbleitergehäuse - Google Patents

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DE102020135087A1
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conductive
semiconductor
semiconductor chip
conductive pads
bumps
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Jimin CHOI
Jung-Hoon Han
Yeonjin Lee
Jong-Min Lee
Jihoon Chang
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

Halbleitergehäuse können einen Halbleiterchip auf einem Substrat und eine Unterfüllungsschicht zwischen dem Halbleiterchip und dem Substrat enthalten. Der Halbleiterchip kann ein Halbleitersubstrat, das einen ersten und zweiten Bereich enthält, und eine dielektrische Zwischenschicht, die das Halbleitersubstrat bedecken kann und Verbindungsleitungen enthalten kann, enthalten. Erste leitfähige Pads können auf dem ersten Bereich sein und können mit einigen der Verbindungsleitungen elektrisch verbunden sein. Der Halbleiterchip kann außerdem eine Passivierungsschicht enthalten, welche die dielektrische Zwischenschicht bedecken kann und Löcher, die das erste und zweite leitfähige Pad jeweils freilegen können, enthalten kann. Auf dem zweiten Bereich kann die Unterfüllungsschicht einen Abschnitt enthalten, der in einem der ersten Löcher sein kann und eines der zweiten leitfähigen Pads berühren kann.

Description

  • Querverweis auf ähnliche Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der jeweils am 27. März 2020 und 1. Juli 2020 beim Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldungen Nr. 10-2020-0037642 und Nr. 10-2020-0081030 , deren Offenbarungen durch Verweis in ihrer Gesamtheit hierin aufgenommen sind.
  • Hintergrund
  • Die vorliegenden erfinderischen Konzepte beziehen sich auf ein Halbleitergehäuse.
  • Ein Halbleitergehäuse ist vorgesehen, um einen integrierten Schaltungschip zur Qualifizierung für eine Verwendung in elektronischen Produkten umzusetzen. Ein Halbleitergehäuse ist typischerweise derart konfiguriert, dass ein Halbleiterchip auf einer Leiterplatte (PCB) angebracht ist und Verbindungsdrähte oder Erhebungen (bumps) verwendet werden, um den Halbleiterchip mit der Leiterplatte elektrisch zu verbinden. Mit der Entwicklung der Elektronikindustrie sind viele Studien zur Verbesserung der Zuverlässigkeit und Langlebigkeit von Halbleitergehäusen durchgeführt worden.
  • Kurzfassung
  • Einige Ausführungsbeispiele der vorliegenden erfinderischen Konzepte sehen ein Halbleitergehäuse mit verbesserter Zuverlässigkeit und verbesserter und/oder optimierter Performance vor.
  • Ein Ziel der vorliegenden erfinderischen Konzepte ist nicht auf das oben erwähnte beschränkt und andere Ziele, die oben nicht erwähnt worden sind, versteht ein Fachmann deutlich aus der nachfolgenden Beschreibung.
  • Nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte können Halbleitergehäuse aufweisen: einen Halbleiterchip auf einem Gehäusesubstrat; und eine Unterfüllungsschicht zwischen dem Halbleiterchip und dem Gehäusesubstrat. Der Halbleiterchip kann enthalten: ein Halbleitersubstrat; eine dielektrische Zwischenschicht, die sich auf dem Halbleitersubstrat befindet und eine Mehrzahl an Verbindungsleitungen enthält; eine Mehrzahl an leitfähigen Pads auf der dielektrischen Zwischenschicht, wobei erste der Mehrzahl an leitfähigen Pads jeweils mit ersten der Mehrzahl an Verbindungsleitungen elektrisch verbunden sind und zweite der Mehrzahl an leitfähigen Pads von der Mehrzahl an Verbindungsleitungen elektrisch isoliert sind; eine Passivierungsschicht, die sich auf der dielektrischen Zwischenschicht befindet und eine Mehrzahl an ersten Löchern enthält, wobei sich die Mehrzahl an ersten Löchern jeweils auf den ersten der Mehrzahl an leitfähigen Pads und den zweiten der Mehrzahl an leitfähigen Pads befindet; und eine Mehrzahl an ersten leitfähigen Erhebungen, die jeweils mit den ersten der Mehrzahl an leitfähigen Pads verbunden sind. Die Unterfüllungsschicht kann einen ersten Abschnitt enthalten und der erste Abschnitt kann in einem ersten der Mehrzahl an ersten Löchern sein und kann ein erstes leitfähiges Pad der zweiten der Mehrzahl an leitfähigen Pads berühren.
  • Nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte können Halbleitergehäuse aufweisen: einen Halbleiterchip auf einem Gehäusesubstrat. Der Halbleiterchip kann enthalten: ein Halbleitersubstrat; eine dielektrische Zwischenschicht, die sich auf dem Halbleitersubstrat befindet und eine Mehrzahl an Verbindungsleitungen enthält; eine Mehrzahl an leitfähigen Pads auf der dielektrischen Zwischenschicht, wobei erste der Mehrzahl an leitfähigen Pads mit ersten der Mehrzahl an Verbindungsleitungen elektrisch verbunden sind und zweite der Mehrzahl an leitfähigen Pads von der Mehrzahl an Verbindungsleitungen elektrisch isoliert sind; und eine Passivierungsschicht auf der dielektrischen Zwischenschicht. Die Passivierungsschicht kann eine Mehrzahl an ersten Löchern und zweiten Löchern enthalten. Erste der Mehrzahl an ersten Löchern können sich jeweils auf den ersten der Mehrzahl an leitfähigen Pads und den zweiten der Mehrzahl an leitfähigen Pads befinden. Das zweite Loch überlappt womöglich keine der ersten der Mehrzahl an leitfähigen Pads vertikal und überlappt keine der zweiten der Mehrzahl an leitfähigen Pads vertikal.
  • Nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte können Halbleitergehäuse aufweisen: einen ersten, zweiten und dritten Halbleiterchip, die sequenziell gestapelt sind; eine Mehrzahl an ersten elektrischen leitfähigen Erhebungen und eine Mehrzahl an ersten leitfähigen Dummy-Erhebungen zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip; und eine Mehrzahl an zweiten elektrischen leitfähigen Erhebungen und eine Mehrzahl an zweiten leitfähigen Dummy-Erhebungen zwischen dem zweiten Halbleiterchip und dem dritten Halbleiterchip. Die Mehrzahl an ersten elektrischen leitfähigen Erhebungen und die Mehrzahl an zweiten elektrischen leitfähigen Erhebungen können elektrische Signale zwischen dem ersten, zweiten und dritten Halbleiterchip übertragen. Die Mehrzahl an ersten leitfähigen Dummy-Erhebungen und die Mehrzahl an zweiten leitfähigen Dummy-Erhebungen können elektrisch potentialfrei sein. Die Anzahl der ersten elektrischen leitfähigen Erhebungen kann der Anzahl an zweiten elektrischen leitfähigen Erhebungen gleich sein. Die Anzahl der ersten leitfähigen Dummy-Erhebungen kann sich von der Anzahl der zweiten leitfähigen Dummy-Erhebungen unterscheiden.
  • Figurenliste
    • 1 stellt eine Draufsicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
    • 2 stellt eine Querschnittsansicht entlang Linie A-A' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 3 stellt eine Querschnittsansicht entlang Linie B-B' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 4 stellt eine Querschnittsansicht entlang Linie C-C' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 5 stellt eine Querschnittsansicht entlang Linie D-D' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 6 stellt eine Querschnittsansicht entlang Linie E-E' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 7 stellt eine Querschnittsansicht entlang Linie F-F' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 8 stellt eine Querschnittsansicht entlang Linie G-G' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 9 stellt eine vergrößerte Ansicht dar, die Bereich P1 aus 8 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
    • 10 stellt eine Querschnittsansicht entlang Linie H-H' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
    • 11 stellt eine Querschnittsansicht dar, die ein Verfahren zur Herstellung eines Halbleitergehäuses nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
    • 12 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
    • 13 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
  • Detaillierte Beschreibung
  • Einige Ausführungsbeispiele der vorliegenden erfinderischen Konzepte werden nun mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben, um eine klare Erläuterung der vorliegenden erfinderischen Konzepte zu unterstützen.
  • 1 stellt eine Draufsicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt. 2 stellt eine Querschnittsansicht entlang Linie A-A' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 1 und 2 kann ein Halbleitergehäuse 100 nach einigen Ausführungsbeispielen einen auf einem Gehäusesubstrat 10 angebrachten Halbleiterchip 50 enthalten. Ein einzelner Halbleiterchip 50 wird durch ein Beispiel dargestellt, eine Mehrzahl an Halbleiterchips 50 kann jedoch aufeinander gestapelt sein oder kann Seite an Seite angeordnet sein. Das Gehäusesubstrat 10 kann zum Beispiel eine einschichtige oder mehrschichtige Leiterplatte sein. In einigen Ausführungsformen kann das Gehäusesubstrat 10 ein aus Silizium ausgebildetes Zwischensubstrat sein. In einigen Ausführungsformen kann das Gehäusesubstrat 10 ein separater Halbleiterchip sein. Das Gehäusesubstrat 10 kann eine erste Substratoberfläche 10a und eine zweite Substratoberfläche 10b, die einander gegenüberliegen, aufweisen. Der Halbleiterchip 50 kann auf der ersten Substratoberfläche 10a angebracht sein. Der Halbleiterchip 50 und das Gehäusesubstrat 10 können mit einer Formschicht 70 bedeckt sein. Die Formschicht 70 kann zum Beispiel ein dielektrisches Harz, wie eine Epoxidharzformverbindung (EMC), enthalten. Die Formschicht 70 kann ferner Füller enthalten, wobei die Füller im dielektrischen Harz dispergiert sein können. Die Füller können zum Beispiel Siliziumoxid (SiO2) enthalten.
  • Die erste Substratoberfläche 10a kann mit ersten Substrat-Pads 12 darauf vorgesehen sein. Die zweite Substratoberfläche 10b kann mit zweiten Substrat-Pads 14 darauf vorgesehen sein. Das Gehäusesubstrat 10 kann mit internen Substratleitungen 18, die erste der Substrat-Pads 12 mit zweiten der Substrat-Pads 14 verbinden, darin vorgesehen sein. Die internen Substratleitungen 18 können Kontaktlöcher enthalten. Die ersten Substrat-Pads 12, die zweiten Substrat-Pads 14 und die internen Substratleitungen 18 können ein Metall, wie Kupfer oder Aluminium, enthalten. Lötkugeln 22 können mit den zweiten Substrat-Pads 14 verbunden sein. Die Lötkugeln 22 können zum Beispiel Zinn, Blei und/oder Silber enthalten. Wie hierin verwendet, kann der Begriff „und/oder“ jegliche und alle Kombinationen von einem oder mehreren der aufgelisteten Items enthalten.
  • Der Halbleiterchip 50 kann eines ausgewählt aus LSI(hochintegrierten)-Chips, Logikschaltungschips, Abbildsensorchips, wie ein CMOS-Abbildsensor (CIS), Flash-Speicherchips, DRAM-Chips, SRAM-Chips, EEPROM-Chips, PRAM-Chips, MRAM-Chips und ReRAM-Chips sein.
  • Der Halbleiterchip 50 kann eine erste Chip-Oberfläche 50s1 und eine zweite Chip-Oberfläche 50s2, die einander gegenüberliegen, aufweisen. Die erste Chip-Oberfläche 50s1 kann benachbart zu der ersten Substratoberfläche 10a sein und/oder kann der ersten Substratoberfläche 10a zugewandt sein. Der Halbleiterchip 50 kann einen ersten Bereich R1 und einen zweiten Bereich R2 enthalten. Der erste Bereich R1 kann ein mittlerer Bereich sein. Der zweite Bereich R2 kann ein Randbereich sein, der den ersten Bereich R1 umgibt. Der erste Bereich R1 kann ein Bereich sein, auf dem Anschlüsse zur Übertragung von elektrischen Signalen angeordnet sind. Der zweite Bereich R2 kann ein Bereich sein, auf dem Dummy-Anschlüsse, die für eine Übertragung von elektrischen Signalen irrelevant sind, angeordnet sein können. Die Dummy-Anschlüsse übertragen womöglich keine elektrischen Signale während des Betriebs des Halbleiterchips 50. Der erste und zweite Bereich R1 und R2 können verschiedenartig angeordnet sein. Zum Beispiel kann der zweite Bereich R2 auf einer Mitte angeordnet sein und der erste Bereich R1 kann den zweiten Bereich R2 umschließen (z.B. teilweise umschließen oder vollständig umschließen). In einigen Ausführungsformen können sowohl der erste als auch der zweite Bereich R1 und R2 oder einer davon in der Mehrzahl vorgesehen sein. Leitfähige Erhebungen RBP1, RBP2, DBP1 und DBP2 können mit der ersten Chip-Oberfläche 50s 1 verbunden sein. Die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 können eine einschichtige oder mehrschichtige Struktur enthalten, die Kupfer und/oder Nickel enthält.
  • Die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 können erste elektrische leitfähige Erhebungen RBP1, zweite elektrische leitfähige Erhebungen RBP2, erste leitfähige Dummy-Erhebungen DBP1 und zweite leitfähige Dummy-Erhebungen DBP2 enthalten. Die ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 können für eine Eingabe und Ausgabe von elektrischen Signalen (z.B. Datensignalen, Leistungssignalen und Massesignalen) tatsächlich verwendet werden. Die ersten und zweiten leitfähigen Dummy-Erhebungen DBP1 und DBP2 können elektrisch potentialfrei sein und/oder werden womöglich nicht mit elektrischen Signalen versorgt. In einigen Ausführungsformen sind die ersten und zweiten leitfähigen Dummy-Erhebungen DBP1 und DBP2 womöglich nicht mit jeglichen leitfähigen Elementen (z.B. einer Mehrzahl an gestapelten internen Chip-Leitungen 53 und einer Mehrzahl an oberen Verdrahtungsleitungen 55 aus 3) elektrisch verbunden, sodass ein elektrischer Strom womöglich nicht durch die ersten und zweiten Dummy-Erhebungen DBP1 und DBP2 fließt. Die ersten elektrischen leitfähigen Erhebungen RBP1 können auf dem ersten Bereich R1 angeordnet sein. Die zweiten elektrischen leitfähigen Erhebungen RBP2 und die ersten und zweiten leitfähigen Dummy-Erhebungen DBP1 und DBP2 können auf dem zweiten Bereich R2 angeordnet sein.
  • 3 stellt eine Querschnittsansicht entlang Linie B-B' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 3 kann der Halbleiterchip 50 ein Halbleitersubstrat 51 enthalten. Das Halbleitersubstrat 51 kann zum Beispiel ein monokristallines Siliziumsubstrat sein. Eine Mehrzahl an Transistoren TR kann auf dem Halbleitersubstrat 51 angeordnet sein. Die Transistoren TR können mit einer dielektrischen Zwischenschicht 52 bedeckt sein. Die dielektrische Zwischenschicht 52 kann eine einschichte oder mehrschichtige Struktur aufweisen, die eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Siliziumoxynitridschicht und/oder eine poröse dielektrische Schicht enthält. Die dielektrische Zwischenschicht 52 kann eine Mehrzahl an gestapelten internen Chip-Leitungen 52, eine Mehrzahl an oberen Verdrahtungsleitungen 55 und eine Mehrzahl an internen Kontaktlöchern 57 darin aufweisen. Die internen Chip-Leitungen 53 können mit den Transistoren TR elektrisch verbunden sein. Der Transistor TR und die internen Chip-Leitungen 53 können interne integrierte Schaltungen bilden. Die obere Verdrahtungsleitung 55 kann eine der internen Chip-Leitungen 53 sein und kann einer der internen Chip-Leitungen 53, die sich an einer obersten Position befindet, entsprechen. Die internen Chip-Leitungen 53 können zum Beispiel Kupfer und/oder Wolfram enthalten. Die oberen Verdrahtungsleitungen 55 können zum Beispiel Aluminium enthalten. Die internen Chip-Leitungen 53 können Dicken aufweisen, die geringer sind als jene der oberen Verdrahtungsleitungen 55.
  • Leitfähige Pads RPA1, RPA2 und DPA können auf der dielektrischen Zwischenschicht 52 angeordnet sein. Die leitfähigen Pads RPA1, RPA2 und DPA können zum Beispiel Aluminium enthalten. Die leitfähigen Pads RPA1, RPA2 und DPA können erste elektrische leitfähige Pads RPA1, zweite elektrische leitfähige Pads RPA2 und leitfähige Dummy-Pads DPA enthalten. Die ersten elektrischen leitfähigen Pads RPA1 können auf dem ersten Bereich R1 angeordnet sein. Die zweiten elektrischen leitfähigen Pads RPA2 und die leitfähigen Dummy-Pads DPA können auf dem zweiten Bereich R2 angeordnet sein.
  • Die ersten elektrischen leitfähigen Pads RPA1 und die zweiten elektrischen leitfähigen Pads RPA2 können durch die internen Kontaktlöcher 57 mit den oberen Verdrahtungsleitungen 55 verbunden (z.B. elektrisch verbunden) sein. Die leitfähigen Dummy-Pads DPA können elektrisch isoliert (oder potentialfrei) sein, ohne dabei mit den oberen Verdrahtungsleitungen 55 verbunden zu sein. Die dielektrische Zwischenschicht 52 kann mit einer Passivierungsschicht 59 bedeckt sein. In einigen Ausführungsformen sind die leitfähigen Dummy-Pads DPA womöglich nicht mit jeglichen leitfähigen Elementen (z.B. einer Mehrzahl an gestapelten internen Chip-Leitungen 53 und einer Mehrzahl an oberen Verdrahtungsleitungen 55 aus 3) elektrisch verbunden, sodass ein elektrischer Strom womöglich nicht durch die leitfähigen Dummy-Pads DPA fließt. Die Passivierungsschicht 59 kann zum Beispiel eine zweischichtige Struktur aufweisen, die eine Siliziumoxidschicht und eine Siliziumnitridschicht enthält. In einigen Ausführungsformen kann die Passivierungsschicht 59 ferner ein lichtempfindliches Polyimid (PSPI) auf der Siliziumnitridschicht enthalten. Die Passivierungsschicht 59 kann ferner erste Löcher H1 enthalten, welche die leitfähigen Pads RPA1, RPA2 und DPA freilegen. Die Passivierungsschicht 59 kann eine Deckfläche aufweisen, die der ersten Chip-Oberfläche 50s1 des Halbleiterchips 50 entspricht. Das Halbleitersubstrat 51 kann eine Bodenoberfläche aufweisen, die der zweiten Chip-Oberfläche 50s2 des Halbleiterchips 50 entspricht.
  • Die ersten elektrischen leitfähigen Erhebungen RBP1 können entsprechend mit den ersten elektrischen leitfähigen Pads RPA1 verbunden werden. In einigen Ausführungsbeispielen können die zweiten elektrischen leitfähigen Erhebungen RBP2 mit den zweiten elektrischen leitfähigen Pads RPA2 verbunden werden. 3 stellt eine einzelne zweite elektrische leitfähige Erhebung RBP2 dar, aber wie in 1 gezeigt, kann das Halbleitergehäuse 100 eine Mehrzahl an zweiten elektrischen leitfähigen Erhebungen RBP2 und eine Mehrzahl an zweiten elektrischen leitfähigen Pads RPA2, die der Mehrzahl an zweiten elektrischen leitfähigen Erhebungen RBP2 entspricht, enthalten. Die zweiten elektrischen leitfähigen Erhebungen RBP2 können mit den zweiten elektrischen leitfähigen Pads RPA2 entsprechend verbunden sein. Die ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 können durch Lötschichten 20 mit den ersten Substrat-Pads 12 entsprechend verbunden sein. Die Lötschichten 20 können Zinn, Blei und/oder Silber enthalten. In einigen Ausführungsformen kann jede der ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 eine jeweilige eine der Lötschichten 20 berühren, die jeweils die ersten Substrat-Pads 12 berühren, wie in 3 dargestellt, und somit kann jede der ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 durch eine Lötzwischenschicht 20 mit einem jeweiligen einen der ersten Substrat-Pads 12 elektrisch verbunden sein.
  • Obwohl in 3 nicht gezeigt, kann eine Metallbasisschicht (z.B. eine Metallbasisschicht 71 aus 9) zwischen dem ersten elektrischen leitfähigen Pad RPA1 und der ersten elektrischen leitfähigen Erhebung RBP1 und zwischen dem zweiten elektrischen leitfähigen Pad RPA2 und der zweiten elektrischen leitfähigen Erhebung RBP2 eingesetzt sein. Die Metallbasisschicht kann zum Beispiel eine Diffusionsstoppschicht und/oder eine Keimschicht enthalten. Die Diffusionsstoppschicht kann zum Beispiel eine Titanschicht und/oder eine Titannitridschicht enthalten. Die Keimschicht kann zum Beispiel eine Kupferschicht enthalten.
  • Obwohl in 3 nicht gezeigt, können eine Diffusionsstoppschicht und/oder eine Klebstoffschicht (z.B. eine Diffusionsstoppschicht 62 und eine Klebstoffschicht 64 aus 9) zwischen der Lötschicht 20 und jeder der ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 eingesetzt sein. Die Diffusionsstoppschicht 62 kann zum Beispiel Nickel enthalten und kann dazu dienen, eine Diffusion von Kupfer zu verhindern. Die Klebstoffschicht kann zum Beispiel Kupfer und/oder Gold enthalten und kann dazu dienen, eine Haftkraft zwischen der Diffusionsstoppschicht und der Lötschicht 20 zu erhöhen.
  • Die erste und zweite Substratoberfläche 10a und 10b des Gehäusesubstrats 10 können mit einer Substratpassivierungsschicht 16 bedeckt sein. Die Substratpassivierungsschicht 16 kann zum Beispiel eine lichtempfindliche Lötstopplack(PSR)-Schicht enthalten. Eine Unterfüllungsschicht 60 kann eine Spalte zwischen dem Gehäusesubstrat 10 und dem Halbleiterchip 50 füllen. Die Unterfüllungsschicht 60 kann zum Beispiel wärmehärtbares Harz und/oder lichthärtbares Harz enthalten. Die Unterfüllungsschicht 60 kann zum Beispiel aus einer nicht leitfähigen Schicht (NCF) ausgebildet sein. Es versteht sich, dass „ein Element A bedeckt ein Element B“ (oder eine ähnliche Formulierung) bedeuten kann, dass das Element A auf dem Element B ist, aber nicht zwangsläufig bedeutet, dass das Element A das Element B vollständig bedeckt.
  • Wie in 3 gezeigt, sind womöglich weder die erste leitfähige Dummy-Erhebung DBP1 noch die zweite leitfähige Dummy-Erhebung DBP2 aus 1 auf dem leitfähigen Dummy-Pad DPA angeordnet. Die leitfähigen Dummy-Pads DPA können Deckflächen aufweisen, die zu den ersten Löchern H1 hin freigelegt sind. Die Unterfüllungsschicht 60 kann die Deckflächen der leitfähigen Dummy-Pads DPA durch die ersten Löcher H1 berühren. Die Unterfüllungsschicht 60 kann die ersten Löcher H1 auf den leitfähigen Dummy-Pads DPA füllen.
  • 4 stellt eine Querschnittsansicht entlang Linie C-C' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 4 können die ersten leitfähigen Dummy-Erhebungen DBP1 mit ersten der leitfähigen Dummy-Pads DPA verbunden sein. Die ersten leitfähigen Dummy-Erhebungen DBP1 sind womöglich nicht mit zweiten der leitfähigen Dummy-Pads DPA verbunden und die Unterfüllungsschicht 60 kann die zweiten der leitfähigen Dummy-Pads DPA berühren. Die ersten leitfähigen Dummy-Erhebungen DBP1 dienen womöglich nicht einer Übertragung von Signalen, können jedoch den Halbleiterchip 50 unterstützen, können einen Verzug des Halbleitergehäuses 100 reduzieren und/oder steuern, oder können Wärmestrahlungseigenschaften des Halbleitergehäuses 100 einstellen. Somit können die Anzahl und Position der ersten leitfähigen Dummy-Erhebungen DBP1 eingestellt sein, die Zuverlässigkeit und Performance des Halbleitergehäuses 100 zu verbessern oder zu optimieren. Wenn zum Beispiel die ersten leitfähigen Dummy-Erhebungen DBP1 in einer außergewöhnlich großen Anzahl vorgesehen sind oder den ersten und zweiten elektrischen leitfähigen Erhebungen RBP1 und RBP2 extrem nahe sind, kann eine hohe Wahrscheinlichkeit bestehen, dass Kurzschlüsse zwischen den leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 auftreten.
  • Darüber hinaus können die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 unterschiedliche thermische und physikalische Eigenschaften in Bezug auf den Halbleiterchip 50 und das Gehäusesubstrat 10 aufweisen und somit, wenn die Anzahl der leitfähigen Dummy-Erhebungen DBP1 und DBP2 übermäßig groß oder klein ist, kann das Halbleitergehäuse 100 schlechte Verzugs- oder Wärmestrahlungseigenschaften aufweisen. Dementsprechend kann die Anzahl der ersten leitfähigen Dummy-Erhebungen DBP 1 gegebenenfalls eingestellt und/oder optimiert werden.
  • Obwohl in 4 nicht gezeigt, kann eine Metallbasisschicht (z.B. eine Metallbasisschicht 71 aus 9) zwischen dem leitfähigen Dummy-Pad DPA und der ersten leitfähigen Dummy-Erhebung DBP1 eingesetzt sein. Zusätzlich können eine Diffusionsstoppschicht und/oder eine Klebstoffschicht (z.B. eine Diffusionsstoppschicht 62 und eine Klebstoffschicht 64 aus 9) zwischen der Lötschicht 20 und der ersten leitfähigen Dummy-Erhebung DBP1 eingesetzt sein. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 3 beschrieben werden.
  • 5 stellt eine Querschnittsansicht entlang Linie D-D' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 5 ist die zweite elektrische leitfähige Erhebung RBP2 womöglich nicht auf dem zweiten elektrischen leitfähigen Pad RPA2 angeordnet. Auf dem zweiten Bereich R2 können die leitfähigen Dummy-Pads DPA und die zweiten elektrischen leitfähigen Pads RPA2 Deckflächen aufweisen, die zu den ersten Löchern H1 hin freigelegt sind und die Unterfüllungsschicht 60 berühren. Nach einigen Ausführungsbeispielen kann das zweite elektrische leitfähige Pad RPA2 mit einer Testschaltung TC verbunden sein, die mindestens eine von den internen Chip-Leitungen 53 und mindestens einen von den Transistoren TR enthalten kann. Die Testschaltung TC kann für den Betrieb des Halbleiterchips 50 im Wesentlichen irrelevant sein und kann vorhanden sein, um zu bestimmen, ob die Transistoren TR und die internen Chip-Leitungen 53 normal ausgebildet sind oder nicht. In einigen Ausführungsbeispielen kann das zweite elektrische leitfähige Pad RPA2 verwendet werden, um die Testschaltung TC nach der Herstellung des Halbleiterchips 50 zu prüfen. In einigen Ausführungsformen wird die Testschaltung TC womöglich nicht während des Betriebs des Halbleiterchips 50 verwendet. Da das zweite elektrische leitfähige Pad RPA2 für einen tatsächlichen Betrieb des Halbleitergehäuses 100 irrelevant ist, benötigt das zweite elektrische leitfähige Pad RPA2 womöglich keine Verbindung mit der zweiten elektrischen leitfähigen Erhebung RBP2. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 3 und 4 beschrieben werden.
  • 6 stellt eine Querschnittsansicht entlang Linie E-E' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 6 ist die zweite elektrische leitfähige Erhebung RBP2 womöglich nicht auf dem zweiten elektrischen leitfähigen Pad RPA2 angeordnet. Die ersten leitfähigen Dummy-Erhebungen DBP1 können mit allen der leitfähigen Dummy-Pads DPA verbunden sein. In einigen Ausführungsbeispielen kann das zweite elektrische leitfähige Pad RPA2 mit der Testschaltung TC verbunden sein. Die Unterfüllungsschicht 60 kann das zweite elektrische leitfähige Pad RPA2 durch das erste Loch H1 berühren. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 3 bis 5 beschrieben werden.
  • 7 stellt eine Querschnittsansicht entlang Linie F-F' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 7 ist die zweite elektrische leitfähige Erhebung RBP2 womöglich nicht auf dem zweiten elektrischen leitfähigen Pad RPA2 angeordnet. Die ersten leitfähigen Dummy-Erhebungen DBP1 können mit ersten der leitfähigen Dummy-Pads DPA verbunden sein und zweite der leitfähigen Dummy-Pads DPA können freigelegt sein, ohne dabei mit den ersten leitfähigen Dummy-Erhebungen DBP1 darauf verbunden zu sein. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 3 bis 5 beschrieben werden.
  • 8 stellt eine Querschnittsansicht entlang Linie G-G' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar. 9 stellt eine vergrößerte Ansicht dar, die Bereich P1 aus 8 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 8 und 9 kann die zweite elektrische Erhebung RBP2 auf dem zweiten Bereich R2 mit dem zweiten elektrischen leitfähigen Pad RPA2 verbunden sein und die ersten leitfähigen Dummy-Erhebungen DBP1 können mit allen der leitfähigen Dummy-Pads DPA verbunden sein. Zusätzlich kann die zweite leitfähige Dummy-Erhebung DBP2 mit der Passivierungsschicht 59 verbunden sein. Auf dem zweiten Bereich R2 kann die Passivierungsschicht 59 ein oder mehrere zweite Löcher H2, die von den ersten Löchern H1 beabstandet sind, enthalten. Das zweite Loch H2 überlappt womöglich keines der leitfähigen Pads RPA1, RPA2 und DPA vertikal. Es versteht sich, dass „ein Element A überlappt ein Element B nicht vertikal“ (oder eine ähnliche Formulierung), wie hierin verwendet, bedeutet, dass keine vertikale Linie, die sowohl Element A als auch Element B schneidet, existiert. Das zweite Loch H2 legt womöglich nicht die dielektrische Zwischenschicht 52 frei. In einigen Ausführungsformen erstreckt sich das zweite Loch H2 womöglich nicht durch die Passivierungsschicht 59 und kann sich in einer Dickenrichtung der Passivierungsschicht, wie in 8 dargestellt, teilweise in die Passivierungsschicht 59 erstrecken. Dementsprechend kann ein Abschnitt der Passivierungsschicht 59 zwischen der zweiten leitfähigen Dummy-Erhebung DBP2 und der dielektrischen Zwischenschicht 52 sein. Das zweite Loch H2 kann als eine Vertiefung oder ein Graben bezeichnet werden. In einigen Ausführungsformen kann die zweite leitfähige Dummy-Erhebung DBP2 ohne das zweite Loch H2 direkt mit einem oberen Abschnitt der Passivierungsschicht 59 verbunden sein.
  • Jegliches der leitfähigen Pads RPA1, RPA2 und DPA ist womöglich nicht unterhalb des zweiten Lochs H2 vorhanden. Das erste Loch H1 kann eine erste Tiefe D1 von der ersten Chip-Opferfläche 50s1, die eine Deckfläche der Passivierungsschicht 59 ist, aufweisen. Das zweite Loch H2 kann eine zweite Tiefe D2 von der ersten Chip-Oberfläche 50sl aufweisen. Die zweite Tiefe D2 kann größer sein als die erste Tiefe D1. Eine Metallbasisschicht 71 kann zwischen der zweiten leitfähigen Dummy-Erhebung DBP2 und der Passivierungsschicht 59 eingesetzt sein. Eine Diffusionsstoppschicht 62 und eine Klebstoffschicht 64 können zwischen der zweiten leitfähigen Dummy-Erhebung DBP2 und der Lötschicht 20 eingesetzt sein. Die zweite leitfähige Dummy-Erhebung DBP2 kann in der Mehrzahl angeordnet sein. Ähnlich wie die ersten leitfähigen Dummy-Erhebungen DBP1 kann die Anzahl der zweiten leitfähigen Dummy-Erhebungen DBP2 eingestellt sein, die Zuverlässigkeit und Performance des Halbleitergehäuses 100 zu verbessern oder zu optimieren.
  • In einigen Ausführungsbeispielen kann die Passivierungsschicht 59 eine erste Teilpassivierungsschicht 59a, eine zweite Teilpassivierungsschicht 59b und eine dritte Teilpassivierungsschicht 59c enthalten, die sequenziell gestapelt sind und dielektrische Materialien aufweisen, die sich voneinander unterscheiden. Die erste Teilpassivierungsschicht 59a kann zum Beispiel aus einer Siliziumoxidschicht ausgebildet sein. Die zweite Teilpassivierungsschicht 59b kann zum Beispiel aus einer Siliziumnitridschicht ausgebildet sein. Die dritte Teilpassivierungsschicht 59c kann zum Beispiel aus einem lichtempfindlichen Polyimid (PSPI) ausgebildet sein. Die dritte Teilpassivierungsschicht 50c kann von den leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 beabstandet sein. Die dritte Teilpassivierungsschicht 59c kann eine Seitenwand aufweisen, die nicht mit jener von sowohl der ersten als auch der zweiten Teilpassivierungsschicht 59a und 59b fluchtet, aber davon beabstandet ist. Eine Bodenoberfläche des zweiten Lochs H2 kann in der ersten Teilpassivierungsschicht 59a positioniert sein. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 1 bis 5 beschrieben werden.
  • In einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte kann die dritte Teilpassivierungsschicht 59c weggelassen sein. Die Diffusionsstoppschicht 62 und die Klebstoffschicht 64 können weggelassen sein, um zu ermöglichen, dass die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 die Lötschicht 20 direkt berühren. In diesem Fall können die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 Nickel enthalten.
  • 10 stellt eine Querschnittsansicht entlang Linie H-H' aus 1 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte dar.
  • Bezugnehmend auf 10 kann die Passivierungsschicht 59 das zweite Loch H2 enthalten, wie in 8 beschrieben, aber die zweite leitfähige Dummy-Erhebung DBP2 kann ausgeschlossen oder weggelassen sein. Die Unterfüllungsschicht 60 kann das zweite Loch H2 füllen. Da die zweite elektrische leitfähige Erhebung RBP2 aus 8 ausgeschlossen oder weggelassen ist, kann das erste Loch H1 das zweite elektrische leitfähige Pad RPA2 freilegen. Das zweite elektrische leitfähige Pad RPA2 kann mit der Testschaltung TC verbunden sein. In einigen Ausführungsbeispielen ist eine erste leitfähige Dummy-Erhebung DBP1 womöglich nicht vorhanden, um zu ermöglichen, dass das erste Loch H1 das leitfähige Dummy-Pad DPA freilegt. Die Unterfüllungsschicht 60 kann die ersten Löcher H1 füllen. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 8 beschrieben werden.
  • Nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte kann der Halbleiterchip 50 derart konfiguriert sein, dass die Passivierungsschicht 59 die ersten Löcher H1, die alle der leitfähigen Pads RPA1, RPA2 und DPA freilegen, enthält. Somit können die ersten Löcher H1 im Vergleich zu einem Fall, in dem lediglich die elektrischen leitfähigen Pads RPA1 und RPA2 freigelegt sind, eine einheitliche Dichte pro Einheitsbereich aufweisen und somit kann es möglich sein, durch einen Unterschied eines Belastungseffekts verursachte Prozessfehler zu reduzieren oder zu vermeiden. Zusätzlich kann das zweite Loch H2 sogar auf einer Position ausgebildet sein, auf der sich keine der leitfähigen Pads RPA1, RPA2 und DPA befinden, und somit kann eine Dichte aller Löcher H1 und H2 einheitlicher werden. Folglich kann das Halbleitergehäuse 100 eine verbesserte Zuverlässigkeit aufweisen.
  • Darüber hinaus kann der Halbleiterchip 50 nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte derart konfiguriert sein, dass die leitfähigen Dummy-Erhebungen DBP1 und DBP2 auf vorbestimmten oder gewünschten Positionen selektiv positioniert sind und das Halbleitergehäuse 100 somit eine verbesserte Zuverlässigkeit aufweist.
  • Nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte kann das Halbleitergehäuse 100 alle mit Bezug auf 3 bis 10 beschriebenen Komponenten enthalten oder kann eine oder mehrere der Komponenten selektiv enthalten.
  • 11 stellt eine Querschnittsansicht dar, die ein Verfahren zur Herstellung des in einer der 3 bis 7 beschriebenen Halbleitergehäuses nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 11 kann das Halbleitersubstrat 51 (z.B. ein Wafer), das den ersten Bereich R1 und den zweiten Bereich R2 enthält, Prozesse zur Ausbildung der Transistoren TR, der internen Chip-Leitungen 53, der dielektrischen Zwischenschicht 52, der oberen Verdrahtungsleitungen 55, der internen Kontaktlöcher 57 und der leitfähigen Pads RPA1, RPA2 und DPA durchlaufen. Die Passivierungsschicht 59 kann ausgebildet sein, um die dielektrische Zwischenschicht 52 und die leitfähigen Pads RPA1, RPA2 und DPA zu bedecken. Ein Pad-Öffnungsprozess kann durchgeführt werden, wobei die Passivierungsschicht 59 gemustert wird, um die ersten Löcher H1, welche die leitfähigen Pads RPA1, RPA2 und DPA freilegen, auszubilden. Bei diesem Schritt, wenn die Passivierungsschicht 59 eine Struktur wie jene aus 9 aufweist, können Freilegungs- und Entwicklungsprozesse durchgeführt werden, um die aus lichtempfindlichen Polyimid (PSPI) ausgebildete dritte Teilpassivierungsschicht 59c zu mustern. Anisotrope Ätzprozesse können durchgeführt werden, um die erste und zweite Teilpassivierungsschicht 59a und 59b zu ätzen. Wenn die dritte Teilpassivierungsschicht 59c weggelassen ist, kann es möglich sein, Freilegungs- und Entwicklungsprozesse zum Mustern der dritten Teilpassivierungsschicht 59c wegzulassen. Zum Beispiel kann der Pad-Öffnungsprozess die Freilegungs- und Entwicklungsprozesse zum Mustern der dritten Teilpassivierungsschicht 59c selektiv enthalten und kann im Wesentlichen anisotrope Ätzprozesse zum Ätzen der ersten und zweiten Teilpassivierungsschicht 59a und 59b enthalten. Im Pad-Öffnungsprozess müssen die ersten Löcher H1 womöglich einheitlich verteilt ausgebildet sein, um durch Belastungseffekte verursachte Prozessfehler zu verhindern. In einigen Ausführungsformen können die ersten Löcher H1 durch einen einheitlichen Abstand voneinander beabstandet sein, wie in 11 dargestellt.
  • Im anisotropen Ätzprozess, wenn lediglich die elektrischen leitfähigen Pads RPA1 und RPA2 für die ersten Löcher H1 geöffnet sind, und wenn die leitfähigen Dummy-Pads DPA mit der Passivierungsschicht 59 bedeckt sind, können die ersten Löcher H1 unterschiedliche Dichten zwischen dem ersten Bereich R1 und dem zweiten Bereich R2 aufweisen, was zum Auftreten von durch Belastungseffekten verursachten Prozessfehlern führen kann. In diesem Fall kann ein Unterschied in der Ätzmitteldichte im anisotropen Ätzprozess auftreten und relativ große Mengen an Ätzmitteln können sich auf den zweiten elektrischen leitfähigen Pads RPA2 anstatt auf den ersten elektrischen leitfähigen Pads RPA1 befinden, mit der Folge, dass eine Oxidschicht (z.B. eine Aluminiumoxidschicht) auf einer Deckfläche des zweiten elektrischen leitfähigen Pads RPA2 übermäßig ausgebildet sein kann. Wenn die elektrischen leitfähigen Erhebungen RBP1 und RBP2 sequenziell mit den elektrischen leitfähigen Pads RPA1 und RPA2 verbunden sind, können somit ein Verbindungsfehler und ein Kontaktfehler auf dem zweiten elektrischen leitfähigen Pad RPA2 auftreten. Im Gegensatz dazu können die ersten Löcher H1 nach den vorliegenden erfinderischen Konzepten alle der leitfähigen Pads RPA1, RPA2 und DPA freilegen und können einheitlich verteilt werden. Dementsprechend können Prozessfehler reduziert oder verhindert werden.
  • Darüber hinaus, wie in 9 gezeigt, kann mindestens eines der zweiten Löcher H2 im Pad-Öffnungsprozess sogar auf einer Position ausgebildet sein, auf der sich keine der leitfähigen Pads RPA1, RPA2 und DPA befinden, und somit können alle Löcher H1 und H2 einheitlich verteilt werden. In einigen Ausführungsformen können die Löcher, welche sowohl die ersten Löcher H1 als auch das zweite Loch H2 enthalten, durch einen einheitlichen Abstand voneinander beabstandet sein, wie in 8 dargestellt. Das zweite Loch H2 kann gleichzeitig oder zeitgleich mit den ersten Löchern H1 ausgebildet werden. Da sich allerdings keine der leitfähigen Pads RPA1, RPA2 und DPA auf der Position befinden, auf der das zweite Loch H2 ausgebildet ist, kann die Passivierungsschicht 59 ein Überätzen durchlaufen, um einen Tiefenunterschied zwischen den ersten und zweiten Löchern H1 und H2 herzustellen, wie in 9 gezeigt. In einigen Ausführungsformen können die Löcher, welche die ersten Löcher H1 und das zweite Loch H2 enthalten, im selben Herstellungsschritt zu ungefähr (aber nicht zwangsläufig exakt) derselben Zeit ausgebildet werden.
  • Nachdem der Pad-Öffnungsprozess wie in 1 gezeigt durchgeführt worden ist, kann das zweite elektrische leitfähige Pad RPA2 verwendet werden, um einen Testprozess an der Testschaltung TC durchzuführen. Die Metallbasisschicht 71 kann auf einer Gesamtoberfläche der Passivierungsschicht 59 konform ausgebildet sein und ein Fotoresistmuster (nicht gezeigt) kann ausgebildet sein, um Positionen, auf denen die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 ausgebildet werden, zu beschränken. Zum Beispiel kann eine Plattierung durchgeführt werden, um die leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 auszubilden. Bei diesem Schritt können die Anzahl und Position der leitfähigen Dummy-Erhebungen DBP1 und DBP2 derart eingestellt sein, dass sie die Eigenschaften des Halbleitergehäuses 100 optimieren. Die Lötschicht 20 kann auf jeder der leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 ausgebildet sein. Ein Vereinzelungsprozess kann durchgeführt werden, um den Wafer 51 in eine Mehrzahl an Chips zu schneiden, und somit kann der Halbleiterchip 50 ausgebildet werden. Bezugnehmend auf 2 kann eine nicht leitfähige Schicht (NCF) zur Anbringung des Halbleiterchips 50 auf dem Gehäusesubstrat 10 verwendet werden und dann kann die nicht leitfähige Schicht erwärmt werden, um die Unterfüllungsschicht 60 auszubilden. Die Formschicht 70 kann ausgebildet sein, um den Halbleiterchip 50 und das Gehäusesubstrat 10 zu bedecken.
  • 12 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 12 kann ein Halbleitergehäuse 101 einen ersten bis fünften Halbleiterchip 50a bis 50e, die sequenziell gestapelt sind, enthalten. Jeder des ersten bis fünften Halbleiterchips 50a bis 50e kann eine erste Chip-Oberfläche 50s1 und eine zweite Chip-Oberfläche 50s2, die einander gegenüberliegen, aufweisen. In einigen Ausführungsformen kann der erste Halbleiterchip 50a eine Breite aufweisen, die größer ist als jene des zweiten bis fünften Halbleiterchips 50b bis 50e, wie in 12 dargestellt. In einigen Ausführungsformen kann der erste Halbleiterchip 50a eine Breite aufweisen, die größer ist als jene des zweiten bis vierten Halbleiterchips 50b bis 50d. In einigen Ausführungsformen kann der fünfte Halbleiterchip 50e eine Breite aufweisen, die größer ist als jene des ersten bis vierten Halbleiterchips 50a bis 50d. In einigen Ausführungsformen kann der fünfte Halbleiterchip 50e eine Breite aufweisen, die größer ist als jene des zweiten bis vierten Halbleiterchips 50b bis 50d. Der erste Halbleiterchip 50a kann sich in seinem Typ von dem des zweiten bis vierten Halbleiterchips 50b bis 50e unterscheiden. Der zweite bis fünfte Halbleiterchip 50b bis 50e können denselben Typ aufweisen. Zum Beispiel kann der erste Halbleiterchip 50a ein Logikchip sein und der zweite bis fünfte Halbleiterchip 50b bis 50e können derselbe Speicherchip, zum Beispiel ein DRAM-Chip, sein.
  • In einigen Ausführungsbeispielen sind fünf Halbleiterchips gestapelt, die Anzahl und/oder Position der gestapelten Halbleiterchips kann jedoch verschiedenartig verändert werden. Der fünfte Halbleiterchip 50e kann eine Dicke aufweisen, die größer ist als jene des zweiten bis vierten Halbleiterchips 50b bis 50d.
  • Eine Unterfüllungsschicht 60 kann zwischen dem ersten bis fünften Halbleiterchip 50a bis 50e eingesetzt sein. Eine Formschicht 70 kann seitliche Oberflächen des zweiten bis fünften Halbleiterchips 50b bis 50e und eine Deckfläche des ersten Halbleiterchips 50a bedecken. Der fünfte Halbleiterchip 50e kann eine Deckfläche aufweisen, die freigelegt ist, ohne mit der Formschicht 70 bedeckt zu sein. Die Deckfläche des fünften Halbleiterchips 50e kann komplanar zu jener der Formschicht 70 sein. Das Halbleitergehäuse 101 kann ein Chip mit einem Speicher mit hoher Bandbreite (HBM) sein.
  • Jeder des ersten bis fünften Halbleiterchips 50a bis 50e kann eine der mit Bezug auf 3 bis 10 beschriebenen Strukturen aufweisen. Wie mit Bezug auf 3 bis 10 beschrieben, kann zum Beispiel jeder des ersten bis fünften Halbleiterchips 50a bis 50e die leitfähigen Pads RPA1, RPA2 und DPA, die benachbart zu der ersten Chip-Oberfläche 50s1 angeordnet sein, enthalten. Zusätzlich kann jeder des ersten bis vierten Halbleiterchips 50a bis 50d ferner obere leitfähige Pads 58, die auf der zweiten Chip-Oberfläche 50s2 angeordnet sind, enthalten. Jeder des ersten bis fünften Halbleiterchips 50a bis 50e kann das Halbleitersubstrat 51, die Transistoren TR, die dielektrische Zwischenschicht 52, die internen Chip-Leitungen 53 und die oberen Verdrahtungsleitungen 55, die mit Bezug auf 3 beschrieben werden, enthalten. Zur Kürze der Darstellung sind das Halbleitersubstrat 51, die Transistoren TR, die dielektrische Zwischenschicht 52 und die oberen Verdrahtungsleitungen 55 aus 4 nicht im ersten bis fünften Halbleiterchip 50a bis 50e gezeigt. Jeder des ersten bis vierten Halbleiterchips 50a bis 50d kann ferner Durchkontaktierungen TSV, welche teilweise dort hindurchdringen, enthalten. Die Durchkontaktierungen TSV können mindestens Abschnitte des Halbleitersubstrats 51 und der dielektrischen Zwischenschicht 52 aus 3 durchdringen, wodurch sie elektrische Verbindungen mit den internen Chip-Leitungen 53 aufweisen. Die Durchkontaktierungen TSV können mit jeweiligen oberen leitfähigen Pads 58 verbunden sein.
  • Jeder des ersten bis fünften Halbleiterchips 50a bis 50e kann die Passivierungsschicht 59, welche die ersten Löcher H1 und die zweiten Löcher H2 enthält, enthalten, wie mit Bezug auf 3 bis 10 beschrieben. Die im ersten Halbleiterchip 50a enthaltene Passivierungsschicht 59 kann zum Beispiel eine Struktur (welche z.B. die erste, zweite und dritte Teilpassivierungsschicht 59a, 59b und 59c enthält) der in 9 gezeigten Passivierungsschicht 59 aufweisen. Die in jedem des zweiten bis fünften Halbleiterchips 50b bis 50e enthaltene Passivierungsschicht 59 kann zum Beispiel eine Struktur aufweisen, in der die dritte Teilpassivierungsschicht 59c aus der in 9 gezeigten Passivierungsschicht 59 weggelassen ist.
  • Die leitfähigen Erhebungen RBP1, RBP2 und DBP1 können mit leitfähigen Pads RPA1, RPA2 und DPA in jedem des ersten bis fünften Halbleiterchips 50a bis 50e verbunden sein. Zusätzlich kann die zweite leitfähige Dummy-Erhebung DBP2 mit der Passivierungsschicht 59 verbunden sein. Die Lötschicht 20 kann mit jeder der leitfähigen Erhebungen RBP1, RBP2, DBP1 und DBP2 verbunden sein.
  • Die Anzahl und Position der leitfähigen Dummy-Erhebungen DBP1 und DBP2 können eingestellt sein, um die Zuverlässigkeit und Performance des Halbleitergehäuses 101 zu verbessern oder zu optimieren. Zum Beispiel können die zweiten bis fünften Halbleiterchips 50b bis 50e dieselbe Anzahl an elektrischen leitfähigen Erhebungen RBP1 und RBP2, die mit der ersten Chip-Oberfläche 50s1 verbunden sind, aufweisen, können jedoch unterschiedliche Anzahlen an leitfähigen Dummy-Erhebungen DBP1 und DBP2 aufweisen. In einigen Ausführungsbeispielen kann sich die Anzahl an leitfähigen Dummy-Erhebungen DBP1 und DBP2 erhöhen, wenn sie sich dem ersten Halbleiterchip 50a nähert. Wenn zum Beispiel in einem Querschnitt des Halbleitergehäuses 101 aus 12 betrachtet, kann die Anzahl der leitfähigen Dummy-Erhebungen DBP1 und DBP2, die mit der ersten Chip-Oberfläche 50s1 verbunden sind, jeweils acht, sechs, vier und null im zweiten, dritten, vierten und fünften Halbleiterchip 50b, 50c, 50d und 50e sein. Somit kann es möglich sein, auf den ersten Halbleiterchip 50a angewandte Belastungen zu reduzieren und ein Verzugsphänomen des Halbleitergehäuses 101 zu verbessern.
  • Die Anzahl und Position der leitfähigen Dummy-Erhebungen DBP1 und DBP2 im Halbleitergehäuse 101 können verschiedenartig verändert werden, um die Performance des Halbleitergehäuses 101 zu verbessern und zu optimieren. Zum Beispiel kann sich die Anzahl der leitfähigen Dummy-Erhebungen DBP1 und DBP2 verringern, wenn sie sich dem ersten Halbleiterchip 50a nähert. In einigen Ausführungsformen kann sich die Anzahl der leitfähigen Dummy-Erhebungen DBP1 und DBP2, die auf geradzahligen Halbleiterchips angeordnet sind, von der Anzahl an leitfähigen Dummy-Erhebungen DBP1 und DBP2, die auf ungeradzahligen Halbleiterchips angeordnet sind, unterscheiden.
  • In 12 kann ein Gehäusesubstrat den ersten Halbleiterchip 50a, der sich an einer untersten Position befindet, ersetzen. In dieser Beschreibung kann sich der Begriff „ein Halbleiterchip“ auf „ein Halbleiterplättchen“ beziehen.
  • 13 stellt eine Querschnittsansicht dar, die ein Halbleitergehäuse nach einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 13 kann ein Halbleitergehäuse 102 analog zu dem in 12 dargestellten Halbleitergehäuse 101 konfiguriert sein. Zum Beispiel können der zweite bis fünfte Halbleiterchip 50b bis 50e dieselbe Anzahl an elektrischen leitfähigen Erhebungen RBP1 und RBP2, die mit der ersten Chip-Oberfläche 50s1 verbunden sind, aufweisen und können außerdem dieselbe Anzahl an leitfähigen Erhebungen DBP1 und DBP2 aufweisen. Andere Konfigurationen können identisch zu oder ähnlich jenen sein, die mit Bezug auf 12 beschrieben werden.
  • Ein in einem Halbleitergehäuse nach den vorliegenden erfinderischen Konzepten enthaltener Halbleiterchip kann derart konfiguriert sein, dass eine Passivierungsschicht erste Löcher enthält, die alle leitfähigen Pads freilegen, und es somit möglich ist, durch Belastungseffekte in einem Pad-Öffnungsprozess verursachte Prozessfehler zu reduzieren oder zu verhindern.
  • Darüber hinaus kann das Halbleitergehäuse nach den vorliegenden erfinderischen Konzepten ein oder mehrere zweite Löcher enthalten, die an Positionen ausgebildet sind, an denen keine leitfähigen Pads vorhanden sind, und somit ist es möglich, durch Belastungseffekte in einem Pad-Öffnungsprozess verursachte Prozessfehler zu reduzieren oder zu verhindern.
  • Ferner können die Anzahl und Position der leitfähigen Dummy-Erhebungen im Halbleitergehäuse nach den vorliegenden erfinderischen Konzepten eingestellt sein, die Performance des Halbleitergehäuses zu verbessern oder zu optimieren und die Zuverlässigkeit des Halbleitergehäuses zu verbessern oder zu erhöhen.
  • Obwohl die vorliegenden erfinderischen Konzepte in Verbindung mit einigen Ausführungsbeispielen der in den beigefügten Zeichnungen dargestellten vorliegenden erfinderischen Konzepte beschrieben worden sind, versteht es sich für einen Fachmann, dass verschiedene Änderungen und Modifikationen darin vorgenommen werden können, ohne dabei vom technischen Geist und wesentlichen Merkmal der vorliegenden erfinderischen Konzepte abzuweichen. Es versteht sich für einen Fachmann, dass verschiedene Substitutionen, Modifikationen und Änderungen darin vorgenommen werden können, ohne dabei vom Umfang der vorliegenden erfinderischen Konzepte abzuweichen. Zum Beispiel können die Komponenten aus 1 bis 13 miteinander kombiniert werden. Der oben offenbarte Gegenstand ist als veranschaulichend zu betrachten und nicht als beschränkend und die beigefügten Ansprüche sind vorgesehen, um alle derartigen Modifikationen, Verbesserungen und andere Ausführungsformen, die in den Umfang der erfinderischen Konzepte fallen, abzudecken.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 1020200037642 [0001]
    • KR 1020200081030 [0001]

Claims (20)

  1. Halbleitergehäuse, aufweisend: einen Halbleiterchip auf einem Gehäusesubstrat; und eine Unterfüllungsschicht zwischen dem Halbleiterchip und dem Gehäusesubstrat, wobei der Halbleiterchip enthält: ein Halbleitersubstrat; eine dielektrische Zwischenschicht, die sich auf dem Halbleitersubstrat befindet und eine Mehrzahl an Verbindungsleitungen enthält, eine Mehrzahl an leitfähigen Pads auf der dielektrischen Zwischenschicht, wobei erste der Mehrzahl an leitfähigen Pads jeweils mit ersten der Mehrzahl an Verbindungsleitungen elektrisch verbunden sind und zweite der Mehrzahl an leitfähigen Pads von der Mehrzahl an Verbindungsleitungen elektrisch isoliert sind; eine Passivierungsschicht, die sich auf der dielektrischen Zwischenschicht befindet und eine Mehrzahl an ersten Löchern enthält, wobei sich die Mehrzahl an ersten Löchern jeweils auf den ersten der Mehrzahl an leitfähigen Pads und den zweiten der Mehrzahl an leitfähigen Pads befindet; und eine Mehrzahl an ersten leitfähigen Erhebungen, die jeweils mit den ersten der Mehrzahl an leitfähigen Pads verbunden sind, wobei die Unterfüllungsschicht einen ersten Abschnitt enthält und der erste Abschnitt in einem ersten der Mehrzahl an ersten Löchern ist und ein erstes leitfähiges Pad der zweiten der Mehrzahl an leitfähigen Pads berührt.
  2. Halbleitergehäuse nach Anspruch 1, ferner aufweisend eine zweite leitfähige Erhebung, die mit einem zweiten leitfähigen Pad der zweiten der Mehrzahl an leitfähigen Pads verbunden ist.
  3. Halbleitergehäuse nach Anspruch 1, wobei die Mehrzahl an leitfähigen Pads ferner ein drittes leitfähiges Pad enthält, das mit einer zweiten der Mehrzahl an Verbindungsleitungen elektrisch verbunden ist, und wobei die Unterfüllungsschicht einen zweiten Abschnitt enthält und der zweite Abschnitt in einem zweiten der Mehrzahl an ersten Löchern ist und das dritte leitfähige Pad berührt.
  4. Halbleitergehäuse nach Anspruch 3, wobei der Halbleiterchip ferner eine Testschaltung enthält und die Testschaltung mit dem dritten leitfähigen Pad verbunden ist und in der dielektrischen Zwischenschicht ist.
  5. Halbleitergehäuse nach Anspruch 1, wobei die Mehrzahl an leitfähigen Pads ferner ein drittes leitfähiges Pad enthält, das mit einer zweiten der Mehrzahl an Verbindungsleitungen elektrisch verbunden ist, und wobei das Halbleitergehäuse ferner eine dritte leitfähige Erhebung enthält, die sich durch die Passivierungsschicht erstreckt und mit dem dritten leitfähigen Pad verbunden ist.
  6. Halbleitergehäuse nach Anspruch 1, wobei die Passivierungsschicht ferner ein zweites Loch enthält, das von der Mehrzahl an ersten Löchern beabstandet ist, wobei sich das zweite Loch in einer Dickenrichtung der Passivierungsschicht teilweise in die Passivierungsschicht erstreckt.
  7. Halbleitergehäuse nach Anspruch 6, wobei eine Tiefe des zweiten Lochs größer ist als jede jeweilige Tiefe der Mehrzahl an ersten Löchern.
  8. Halbleitergehäuse, aufweisend: einen Halbleiterchip auf einem Gehäusesubstrat, wobei der Halbleiterchip enthält: ein Halbleitersubstrat; eine dielektrische Zwischenschicht, die sich auf dem Halbleitersubstrat befindet und eine Mehrzahl an Verbindungsleitungen enthält; eine Mehrzahl an leitfähigen Pads auf der dielektrischen Zwischenschicht, wobei erste der Mehrzahl an leitfähigen Pads mit ersten der Mehrzahl an Verbindungsleitungen elektrisch verbunden sind und zweite der Mehrzahl an leitfähigen Pads von der Mehrzahl an Verbindungsleitungen elektrisch isoliert sind; und eine Passivierungsschicht auf der dielektrischen Zwischenschicht, wobei die Passivierungsschicht eine Mehrzahl an ersten Löchern und ein zweites Loch enthält, wobei sich erste der Mehrzahl an ersten Löchern jeweils auf den ersten der Mehrzahl an leitfähigen Pads und den zweiten der Mehrzahl an leitfähigen Pads befinden, und wobei das zweite Loch keine der ersten der Mehrzahl an leitfähigen Pads vertikal überlappt und keine der zweiten der Mehrzahl an leitfähigen Pads vertikal überlappt.
  9. Halbleitergehäuse nach Anspruch 8, wobei sich das zweite Loch nicht durch die Passivierungsschicht erstreckt.
  10. Halbleitergehäuse nach Anspruch 8, wobei jedes der Mehrzahl an ersten Löchern eine erste Tiefe aufweist, das zweite Loch eine zweite Tiefe aufweist, und die zweite Tiefe größer ist als die erste Tiefe.
  11. Halbleitergehäuse nach Anspruch 8, wobei der Halbleiterchip ferner eine zweite leitfähige Erhebung enthält, die mit einem der zweiten der Mehrzahl an leitfähigen Pads verbunden ist.
  12. Halbleitergehäuse nach Anspruch 8, wobei die Mehrzahl an leitfähigen Pads ferner ein drittes leitfähiges Pad enthält, das mit einer zweiten der Mehrzahl an Verbindungsleitungen elektrisch verbunden ist, und wobei das Halbleitergehäuse ferner eine dritte leitfähige Erhebung enthält, die sich durch die Passivierungsschicht erstreckt und mit dem dritten leitfähigen Pad verbunden ist.
  13. Halbleitergehäuse nach Anspruch 8, ferner aufweisend eine Unterfüllungsschicht zwischen dem Gehäusesubstrat und dem Halbleiterchip, wobei die Mehrzahl an leitfähigen Pads ferner ein drittes leitfähiges Pad enthält, das mit einer zweiten der Mehrzahl an Verbindungsleitungen elektrisch verbunden ist, wobei eines der Mehrzahl an ersten Löchern der Passivierungsschicht auf dem dritten leitfähigen Pad ist, und wobei die Unterfüllungsschicht einen Abschnitt enthält, der in dem einen der Mehrzahl an ersten Löchern enthalten ist und der das dritte leitfähige Pad berührt.
  14. Halbleitergehäuse nach Anspruch 13, wobei der Halbleiterchip ferner eine Testschaltung enthält und die Testschaltung mit dem dritten leitfähigen Pad verbunden ist und in der dielektrischen Zwischenschicht angeordnet ist.
  15. Halbleitergehäuse, aufweisend: einen ersten Halbleiterchip, einen zweiten Halbleiterchip und einen dritten Halbleiterchip, die sequenziell gestapelt sind; eine Mehrzahl an ersten elektrischen leitfähigen Erhebungen und eine Mehrzahl an ersten leitfähigen Dummy-Erhebungen zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip; und eine Mehrzahl an zweiten elektrischen leitfähigen Erhebungen und eine Mehrzahl an zweiten leitfähigen Dummy-Erhebungen zwischen dem zweiten Halbleiterchip und dem dritten Halbleiterchip, wobei die Mehrzahl an ersten elektrischen leitfähigen Erhebungen und die Mehrzahl an zweiten elektrischen leitfähigen Erhebungen konfiguriert sind, elektrische Signale zwischen dem ersten, zweiten und dritten Halbleiterchip zu übertragen, wobei die Mehrzahl an ersten leitfähigen Dummy-Erhebungen und die Mehrzahl an zweiten leitfähigen Dummy-Erhebungen elektrisch potentialfrei sind, wobei die Mehrzahl an ersten elektrischen leitfähigen Erhebungen und die Mehrzahl an zweiten elektrischen leitfähigen Erhebungen eine gleiche Anzahl an elektrischen leitfähigen Erhebungen enthalten, und wobei die Mehrzahl an ersten leitfähigen Dummy-Erhebungen und die Mehrzahl an zweiten leitfähigen Dummy-Erhebungen unterschiedliche Anzahlen an leitfähigen Dummy-Erhebungen enthalten.
  16. Halbleitergehäuse nach Anspruch 15, wobei eine Breite des ersten Halbleiterchips größer ist als eine Breite von sowohl dem zweiten als auch dem dritten Halbleiterchip.
  17. Halbleitergehäuse nach Anspruch 15, wobei der erste Halbleiterchip ein Logikchip ist, und der zweite Halbleiterchip und der dritte Halbleiterchip Speicherchips sind.
  18. Halbleitergehäuse nach Anspruch 15, ferner aufweisend eine Unterfüllungsschicht zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip, wobei der zweite Halbleiterchip enthält: ein Halbleitersubstrat; eine dielektrische Zwischenschicht, die sich auf dem Halbleitersubstrat befindet und eine Mehrzahl an Verbindungsleitungen enthält; eine Mehrzahl an leitfähigen Pads auf der dielektrischen Zwischenschicht, wobei erste der Mehrzahl an leitfähigen Pads jeweils mit ersten der Mehrzahl an Verbindungsleitungen elektrisch verbunden sind und zweite der Mehrzahl an leitfähigen Pads von der Mehrzahl an Verbindungsleitungen elektrisch isoliert sind; eine Passivierungsschicht, die sich auf der dielektrischen Zwischenschicht befindet und eine Mehrzahl an ersten Löchern enthält, die jeweils auf den ersten der Mehrzahl an leitfähigen Pads und den zweiten der Mehrzahl an leitfähigen Pads sind; und eine Mehrzahl an ersten leitfähigen Erhebungen, welche jeweils mit der ersten der Mehrzahl an leitfähigen Pads verbunden sind, wobei die Unterfüllungsschicht einen Abschnitt enthält und der Abschnitt in einem der Mehrzahl an ersten Löchern ist und ein erstes leitfähiges Pad der zweiten der Mehrzahl an leitfähigen Pads berührt.
  19. Halbleitergehäuse nach Anspruch 18, wobei erste der ersten leitfähigen Dummy-Erhebungen jeweils mit zweiten leitfähigen Pads der zweiten der Mehrzahl an leitfähigen Pads verbunden sind.
  20. Halbleitergehäuse nach Anspruch 18, wobei mindestens eine der Mehrzahl an ersten leitfähigen Dummy-Erhebungen mit der Passivierungsschicht verbunden ist.
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