DE102009044967B4

DE102009044967B4 - System auf einem Chip mit HF-Abschirmung auf dem Chip

Info

Publication number: DE102009044967B4
Application number: DE102009044967.1A
Authority: DE
Inventors: Bernd Adler; Dr. Barth Hans-Joachim; Andre Hanke; Snezana Jenai; Heinrich Koerner; Jiro Morinaga; Dr. Nagy Oliver
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-09-30
Filing date: 2009-09-24
Publication date: 2018-06-21
Anticipated expiration: 2029-09-25
Also published as: DE102009061243B3; US20100078779A1; US7948064B2; DE102009044967A1; DE102009061235B3; US8536683B2; US8748287B2; US20140017876A1; US20110201175A1

Abstract

Mehrchip-Kapselung (250), aufweisend:• einen ersten Chip (300), der Schaltkreise (1) und empfindliche Schaltungen aufweist;• einen an den ersten Chip (300) angrenzend angeordneten zweiten Chip (302);• eine Hochfrequenz-Abschirmung (8, 201, 205, 330, 350), die die Schaltkreise (1) auf dem ersten Chip (300) einschließt um die empfindlichen Schaltkreise und den zweiten Chip abzuschirmen, wobei die Hochfrequenz-Abschirmung einen ersten Teil (8) und einen zweiten Teil (201, 205, 330, 350) aufweist, wobei der erste Teil (8) in dem ersten Chip (300) angeordnet ist, wobei die Hochfrequenz-Abschirmung mit einem Massepotentialknoten gekoppelt ist; und• eine Leiterplatte (200), die mit dem ersten Chip (300) und dem zweiten Chip (302) gekoppelt ist, wobei der zweite Teil der Hochfrequenz-Abschirmung (201, 205, 330, 350) auf der Leiterplatte (200) angeordnet ist;• wobei der erste Teil (8) der Hochfrequenz-Abschirmung Folgendes aufweist:o eine vertikale Abschirmung (20), die um die Schaltkreise (1) herum angeordnet ist; undo eine untere Abschirmung (30), die auf einer der Leiterplatte abgewandten Rückseite des ersten Chips (300) angeordnet ist, wobei die untere Abschirmung (8) nur unter den Schaltkreisen (1) des ersten Chips (300) angeordnet ist;• wobei die Schaltkreise (1) in einer ersten Region des ersten Chips (300) angeordnet sind und wobei der zweite Teil der Hochfrequenz-Abschirmung Folgendes aufweist:o Interposer (350), die zwischen dem ersten Chip (300) und der Leiterplatte (200) über einer zweiten Region des Halbleitersubstrats (10) angeordnet sind, wobei die zweite Region die erste Region umgibt, undo Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300), die mit den Interposern (350) gekoppelt sind, wobei die Interposer (350) und die Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300) eine weitere vertikale Abschirmung bilden;• Metallleitungen (201), die auf der Leiterplatte (200) angeordnet sind oder die in der Leiterplatte (200) eingebettet sind, wobei die Metallleitungen (201) über dem ersten Chip (300) angeordnet sind, wobei die Metallleitungen (201) eine obere Abschirmung über den Schaltkreisen des ersten Chips (300) bilden; und• weitere Metallleitungen (204), die mit aktiven Anordnungen (301) des ersten Chips (300) gekoppelt sind, wobei die Metallleitungen (201) zwischen den weiteren Metallleitungen (204) und dem ersten Chip (300) angeordnet sind,• wobei die vertikale Abschirmung Metallisierungsschichten (123) und Durch-Substrat-Leiter (21) aufweist.

Description

Die vorliegende Erfindung betrifft allgemein elektronische Anordnungen und insbesondere ein System auf einem Chip mit HF-Abschirmung.
Halbleiteranordnungen werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleiteranordnungen umfassen integrierte Schaltungen, die auf Halbleiterwafern gebildet werden, indem viele Arten von Dünnfilmen aus Material über den Halbleiterwafern abgeschieden und die Dünnfilme aus Material strukturiert werden, um die integrierten Schaltungen zu bilden.
In US 2008 / 0 073 747 A1 ist eine Isolationsstruktur für elektromagnetische Interferenz beschrieben, welche ein Halbleitersubstrat und eine erste integrierte Schaltung und eine zweite integrierte Schaltung in dem Halbleitersubstrat aufweist. Dabei sind die integrierten Schaltungen und die Isolationsstruktur in einer direkten Linie angeordnet. Die Isolationsstruktur weist dabei ein Durchgangsloch auf.
In US 2005 / 0 135 727 A1 ist eine SOI-basierte optoelektronische Struktur beschrieben. Diese weist verschiedene elektronische Komponenten auf, die mit ihren zugeordneten optischen Komponenten innerhalb einer einzigen SOI-Schicht angeordnet sind und eine monolithische Anordnung bilden. Dabei wird ferner eine EMI/EMV-Abschirmung bereitgestellt, indem eine metallisierte äußere Schicht auf der Oberfläche eines externen Prismenkopplers gebildet wird, der mit der SOI-Schicht verbunden ist, wobei die metallisierte äußere Schicht transparente Öffnungen aufweist, um zu ermöglichen, dass ein optisches Signal in die SOI-Schicht eingekoppelt wird.
In US 2005 / 0 101 116 A1 ist eine integrierte Schaltungsvorrichtung beschrieben, welche ein Substrat, eine Verbindungsebene, eine Abschirmungsebene und eine Mehrzahl von Zapfen aufweist. Dabei weist das Substrat mehrere aktive Vorrichtungen auf und die Zapfen erstrecken sich durch das Substrat hindurch. Ferber ist die Verbindungsebene auf dem Substrat bereitgestellt mit einer Vielzahl von Metallleitungen, um Zwischenverbindungen zwischen den aktiven Vorrichtungen mittels mehreren Kontakten zu schaffen. Ferner ist die Abschirmungsebene auf der Verbindungsebene angeordnet und weist ein elektromagnetisches Abschirmungsmuster auf. Dabei sind das elektromagnetische Abschirmungsmuster, die Kontakte und die Zapfen sind miteinander verbunden, um ein elektromagnetisches Abschirmgehäuse zu bilden.
In US 6 486 534 B1 ist ein Package zum Aufnehmen einer Vorrichtung (z.B. ein integrierter Schaltungschip oder -die) beschrieben, wobei das Package einen Faraday-Käfig aufweist. Der Faraday-Käfig ist zumindest teilweise in der Vorrichtung ausgebildet. Die Vorrichtung enthält ferner leitende Durchkontaktierungen und Lötkugeln, die eine Schaltung umgeben. Das Package kann ein Kugelgitter-Array (BGA) Package oder Flip-Chip-Package sein.
In der Halbleiteranordnungstechnologie wird verlangt, viele verschiedene Funktionen auf einem einzigen Chip zu integrieren, z.B. analoge und digitale Schaltkreise auf demselben Chip herzustellen. Bei solchen Anwendungen werden viele verschiedene Komponenten, wie etwa digitale und analoge oder HF-Schaltkreise zu einem einzigen Chip integriert. Eine solche Integration führt jedoch zu zusätzlichen Problemen, die überwunden werden müssen. Zum Beispiel führt die Integration mehrerer Komponenten zu Störungen zwischen verschiedenen Komponenten. Bei hohen Frequenzen arbeitende HF-Schaltkreise produzieren störende elektronmagnetische Strahlung, die den Betrieb anderer Komponenten in dem integrierten System auf dem Chip stört. Dieses Problem verschlechtert sich mit nachfolgenden Technologiegenerationen, da die Betriebsfrequenzen kontinuierlich steigen und Abstände auf den Chips abnehmen. Die aggressive Integration mehrerer Komponenten in einem einzigen Chip erfordert die Notwendigkeit, solche Störungen ohne signifikante Zunahme der Produktionskosten zu beseitigen.
Diese und andere Probleme werden durch Ausführungsformen der vorliegenden Erfindung im Allgemeinen gelöst oder umgangen und es werden im Allgemeinen technische Fortschritte erzielt.
Ausführungsformen der Erfindung weisen auf Strukturen zum Abschirmen von Halbleiterkomponenten auf einem System auf einem Chip mit einer HF-Komponente vor elektromagnetischer Strahlung, die aus den HF-Schaltkreisen der HF-Komponente stammt, gemäß dem jeweiligen Gegenstand der Patentansprüche.
Im Obigen wurden relativ allgemein die Merkmale und technischen Fortschritte von Ausführungsformen der vorliegenden Erfindung skizziert, damit die folgende ausführliche Beschreibung der Erfindung besser verständlich wird. Im Folgenden werden zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden.
Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen.
Es zeigen

1, die 1a bis 1C enthält, ein System auf einem Chip mit einer um die HF-Komponente herum gebildeten leitfähigen Abschirmung, wobei 1a eine obere Draufsicht, 1b eine vertikale Querschnittsansicht des Systems auf einem Chip und 1c eine vertikale Querschnittsansicht entlang der leitfähigen Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel zeigen;
2, die 2a und 2b enthält, ein System auf einem Chip mit einer nur um die inneren Ränder der HF-Komponente herum gebildeten leitfähigen Abschirmung, wobei 2a eine obere Querschnittsansicht und 2b eine vertikale Querschnittsansicht des Systems auf einem Chip gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel zeigen;
3 eine Draufsicht eines Systems auf einem Chip mit einer über der HF-Komponente gebildeten leitfähigen Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel;
4 eine untere Ansicht eines Systems auf einem Chip mit einer unter der HF-Komponente gebildeten leitfähigen Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel;
5, die 5a bis 5d enthält, ein System auf einem Chip mit einer teilweise leitfähigen Abschirmung, wobei 5a eine auf dem oberen Teil des Chips gebildete leitfähige Abschirmung, 5b eine auf dem unteren Teil des Chips gebildete leitfähige Abschirmung, 5c eine auf dem oberen Teil des Chips gebildete und teilweise in das Substrat eindringende leitfähige Abschirmung und 5d eine teilweise auf dem oberen Teil des Chips und dem Substrat gebildete leitfähige Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel zeigen;
6, die 6a und 6b enthält, einen Querschnitt eines Systems auf einem Chip mit einer in einem Substrat angeordneten unteren Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel;
7, die 7a bis 7e enthält, ein Verfahren zur Bildung des Substrats dergestalt, dass es die untere Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel enthält;
8, die 8a bis 8f enthält, ein strukturelles Vergleichsbeispiel, wobei ein seitlicher Querschnitt der HF-Abschirmung dargestellt ist;
9, die 9a bis 9g enthält, ein Verfahren zur Bildung des Substrats dergestalt, dass es die untere Abschirmung gemäß einem als solchen nicht zur Erfindung gehörenden Vergleichsbeispiel enthält;
10 ein Flussdiagramm für den in 9 beschriebenen Prozessschritt;
11, die 11a bis 11c enthält, ein strukturelles Vergleichsbeispiel, wobei eine HF-Abschirmung dargestellt ist, die sowohl Komponenten auf dem Chip als auch außerhalb des Chips umfasst, wobei 11a eine Querschnittsansicht und 11b und 11c Draufsichten zeigen; und
12 eine strukturelle Ausführungsform der Erfindung einer HF-Abschirmung, die sowohl Komponenten auf dem Chip als auch außerhalb des Chips aufweist.

Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, wenn es nicht anders angegeben wird. Die Figuren sind so gezeichnet, dass die relevanten Aspekte der bevorzugten Ausführungsformen deutlich dargestellt werden und sie sind nicht unbedingt maßstabsgetreu.
Die Herstellung und Verwendung der zurzeit bevorzugten Ausführungsformen werden im Folgenden ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen Ausführungsformen veranschaulichen lediglich spezifische Arten der Herstellung und Verwendung der Erfindung und begrenzen nicht den Schutzumfang der Erfindung.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer Struktur, die eine HF-Abschirmung aufweist. Bei verschiedenen Ausführungsformen vermeidet die Erfindung die Verwendung separater Abschirmschichten oder -Strukturen, die separat gebildet und außerhalb des Chips angeordnet werden (zum Beispiel während der Kapselung). Die vorliegende Erfindung vermeidet kostspielige Herstellungskosten durch Integrieren der HF-Abschirmung auf dem Chip statt separater Anbringung an dem Chip. Da es sich um eine integrierte HF-Abschirmung handelt, werden ferner die Herstellungsschritte üblicherweise mit anderen Komponenten geteilt, die bereits bei der Herstellung eines Systems auf einem Chip (SoC) verwendet werden. Obwohl sie mit Bezug auf die Abschirmung angrenzender Komponenten auf dem SoC dargestellt wird, kann die Erfindung auch auf die Abschirmung von einzelnen Chips von angrenzenden Chips angewandt werden.
Gemäß SoC-Anforderungen koexistieren analoge, HF-, digitale und Speicherblöcke alle auf dem Chip, während sie minimal in Wechselwirkung treten (zum Beispiel minimales Rauschen erzeugen und hochimmun gegenüber empfangenem Rauschen sind). Da Betriebsfrequenzen mit der Skalierung zunehmen, emittieren insbesondere HF-Komponenten, die mit hohen GHz-Frequenzen arbeiten, elektromagnetische Strahlung, die andere benachbarte Komponenten stört. Bei verschiedenen Ausführungsformen der vorliegenden Erfindung umgibt eine leitfähige Abschirmung die HF-Komponenten, um diese Störungen zu minimieren. Die leitfähige Abschirmung blockiert die durch die HF-Schaltkreise erzeugte elektromagnetische Strahlung, so dass sie nicht andere Komponenten des SoC erreicht.
Ein strukturelles Vergleichsbeispiel, das eine Draufsicht eines leitfähigen Käfigs zeigt, wird zuerst unter Verwendung von 1 beschrieben. Weitere Vergleichsbeispiele der Struktur werden unter Verwendung von 2 beschrieben. Ein Vergleichsbeispiel, das eine obere Querschnittsansicht zeigt, wird unter Verwendung von 3 beschrieben. Ein Vergleichsbeispiel, das eine untere Querschnittsansicht zeigt, wird unter Verwendung von 4 beschrieben. Vertikale Querschnittsansichten von Vergleichsbeispielen, die teilweise leitfähige Käfige bilden, werden unter Verwendung von 5 und 6 beschrieben. Ein Vergleichsbeispiel eines Verfahrens zur Bildung der leitfähigen Abschirmung wird mit Bezug auf 7 und 9 beschrieben. Ein strukturelles Vergleichsbeispiel, das einen seitlichen Querschnitt der HF-Abschirmung zeigt, wird unter Verwendung von 8 beschrieben.
In 1 ist ein Vergleichsbeispiel dargestellt. Ein Chip 99 weist ein Substrat 10 auf. Einige geeignete Beispiele für das Substrat 10 sind ein monokristallines Bulk-Siliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin gebildete Schicht), eine Schicht aus (110)-Silizium auf einem (100)-Siliziumwafer, ein SOI-Wafer (Silizium auf Isolator) oder ein GeOI-Wafer (Germanium auf Isolator). Bei anderen Ausführungsformen können andere Halbleiter mit dem Wafer verwendet werden, wie etwa Siliziumgermanium, Germanium, Galliumarsenid, Indiumarsenid, Indiumphosphid, Indiumgalliumarsenid, Indiumantimonid und andere. Das Substrat 10 kann auch aktive Komponenten wie Transistoren oder Dioden oder passive Komponenten wie Induktivitäten, Kondensatoren oder Widerstände und anderes enthalten. Auf einer oberen Oberfläche des Substrats sind aktive Regionen angeordnet und weisen Anordnungen wie Transistoren, Widerstände, Kondensatoren, Dioden usw., auf. Über der oberen Oberfläche des Substrats 10 sind Metallisierungsebenen angeordnet.
Das in 1 dargestellte SoC 99 weist auf eine HF-Schaltung 1 zusammen mit anderen Komponenten. Bei einer Ausführungsform weist das SoC 99 eine digitale Logikkomponente 2 auf, eine analoge Komponente 3, einen nichtflüchtigen Speicher 4 und eine SRAM-Komponente 5. Bei verschiedenen Ausführungsformen können weniger oder mehr Komponenten vorliegen.
Bei verschiedenen Ausführungsformen wird durch die HF-Komponente 1 emittierte elektromagnetische Strahlung durch die HF-Abschirmung 8 abgeschirmt. Die HF-Abschirmung 8 weist eine dreidimensionale Struktur auf dem Chip auf, die die HF-Komponente 1 einschließt, und wird als Teil des SoC 99 gebildet. Ein vertikaler Querschnitt der HF-Abschirmung ist in 1b und 1c dargestellt. Die HF-Abschirmung 8 weist vertikale Teile (Zaun 20) auf, die durch das Substrat 10 und Verbindungsschichten 60 verlaufen. Die Verbindungsschichten 60 weist die Metallisierungsschichten auf und enthalten Verbindungselemente, die die Schaltkreise mit den Anordnungen verbinden. Die Verbindungsschichten 60 weisen Metallleitungen und Durchkontaktierungen auf, die in isolierende Schichten eingebettet werden. Die HF-Abschirmung weist leitfähige Materialien auf und weist bei verschiedenen Ausführungsformen Durchkontaktierungen und Metallleitungen auf.
Der Zaun 20 um die HF-Komponente 1 herum ist zwischen der HF-Komponente 1 und angrenzenden Komponenten (zum Beispiel der digitalen Logikkomponente 2) angeordnet. Bei verschiedenen Ausführungsformen erfordert diese Anordnung keine Verwendung von zusätzlicher Chipfläche und weist daher keinen zusätzlichen Flächenkostenfaktor auf. Der vertikale Zaun 20 weist außerdem Öffnungen zum Platzieren von Routing zu angrenzenden Komponenten auf. Bei einer Ausführungsform sind diese Routings in einer oder mehreren der Verbindungsschichten 60 angeordnet, zum Beispiel um die HF-Komponente 1 mit der digitalen Logikkomponente 2 oder mit der analogen Komponente 3 oder mit dem nichtflüchtigen Speicher 4 oder mit der SRAM-Komponente 5 oder mit mehreren der zuvor erwähnten Komponenten zu verbinden. Bei einer anderen Ausführungsform sind diese Routings in dem Substrat 10 angeordnet, zum Beispiel als leitfähige Gräben, die die HF-Komponente 1 mit angrenzenden Komponenten, zum Beispiel der digitalen Logikkomponente 2 oder der SRAM-Komponente 5, koppeln.
Bei verschiedenen Ausführungsformen bildet die HF-Abschirmung 8 einen faradayschen Käfig um die HF-Komponente 1 herum. Wenn ein HF-Signal oder eine elektromagnetische HF-Welle mit einem leitfähigen Material in Wechselwirkung tritt, erzeugt sie Oszillationen von mobilen Trägern (Elektronen) in dem leitfähigen Material mit derselben Frequenz wie die ankommende HF-Frequenz. Das induzierte elektrische Feld hebt das elektrische Feld der elektromagnetischen Strahlung auf und minimiert somit die Eindringung der Linien durch das leitfähige Material.
Die induzierten elektrischen Wechselströme sind an der Oberfläche des leitfähigen Materials höher und nehmen in Richtung des inneren des leitfähigen Materials ab (Skin Effekt). Der Skin Effekt wird durch eine Skintiefe gekennzeichnet. Die Skintiefe hängt stark von der Frequenz der ankommenden elektromagnetischen HF-Welle ab. Niedrige Frequenzen besitzen größere Skintiefe, während höhere Frequenzen kürzere Skintiefe aufweisen. Die Metalle mit niedrigem Widerstand wie Silber, Kupfer, Gold, Aluminium, besitzen die kleinste Skintiefe bei einer gegebenen HF-Frequenz, z.B. beträgt die Skintiefe bei 10MHz in der Größenordnung von 20-25 µm, während bei Frequenzen über 10GHz die Skintiefe kleiner als 1 µm ist. Bei verschiedenen Ausführungsformen wird die HF-Abschirmung daher aus Materialien mit niedrigem Widerstand gebildet, um die Eindringung der elektromagnetischen Wellen zum minimieren. Die Verwendung von Materialien mit niedrigem Widerstand zur Bildung der HF-Abschirmung 8 ermöglicht die Verwendung einer dünneren Schicht aus leitfähigem Material. Der spezifische Widerstand der Metallleitung ist vorzugsweise kleiner als etwa 5×10 ^-6 Ωcm. Beispiele für solche Materialien wären Kupfer, Silber, Gold, Platin, Aluminium.
Bei einer Ausführungsform weist die HF-Abschirmung 8 Kupfer, Aluminium und/oder Wolfram auf. Bei anderen Ausführungsformen können andere Metalle verwendet werden, wie etwa Silber, Gold, dotiertes Silizium oder dotiertes Polysilizium. Bei bestimmten Ausführungsformen werden Metallbarrieren wie etwa Tantal, Tantalnitrid, Titan, Titannitrid, Ruthenium, Wolfram-Carbonitrid (WCN) und/oder Wolframnitrid verwendet.
Bei verschiedenen Ausführungsformen ist die HF-Abschirmung 8 keine kontinuierliche Platte, sondern stattdessen eine Struktur mit Lücken oder Öffnungen zwischen den leitfähigen Elementen. Die HF-Abschirmung 8 ist effektiv, solange der minimale Abstand zwischen den leitfähigen Elementen kleiner als die Wellenlänge der elektromagnetischen Strahlung ist. Zum Beispiel kann eine Öffnung von etwa 30 mm elektromagnetische Strahlung mit 10 GHz abschirmen. Auch bei einer Frequenz von 1000 GHz können die Öffnungen kleiner als 300 µm sein, um die Strahlung abzuschirmen. Es sind daher Öffnungen von weniger als 300 µm geeignet, und bei einer Ausführungsform werden Öffnungen von weniger als 100 µm verwendet. Bei verschiedenen Ausführungsformen umfasst die HF-Abschirmung 8 Maschen, Gitter und/oder Käfigstrukturen. Bei verschiedenen Ausführungsformen weist die HF-Abschirmung 8 eine maschenartige Struktur und umfasst ein Muster aus rechteckigen, dreieckförmigen oder anderen Mustern. Bei verschiedenen Ausführungsformen ist die HF-Abschirmung 8 mit einem Knoten verbunden, der mit Massepotential gekoppelt ist.
Bei verschiedenen Ausführungsformen wird die HF-Abschirmung 8 um die HF-Schaltung 1 herum gebaut und basiert auf einem spezifischen Layout auf dem Chip. Bei verschiedenen Ausführungsformen wird die HF-Abschirmung 8 unter Verwendung typischer Prozessmodule und Materialien hergestellt, die bei der Halbleiterherstellung verwendet werden. Bei einer Ausführungsform wird die HF-Abschirmung 8 auf dem Chip unter Verwendung von Prozessen hergestellt, die zum Beispiel dem Back-End-Off-The-Line-Ablauf gemeinsam sind. Obwohl es nicht gezeigt ist, weisen die vertikalen Zäune 20 Öffnungen für elektrische Verbindungen mit benachbarten Schaltungen oder zum Eingeben/Ausgeben von Quellen wie etwa Stromversorgungs- oder Massepotentialen oder Signalkontaktstellen auf.
2, die 2a und 2b enthält, zeigt ein Vergleichsbeispiel mit einer HF-Abschirmstruktur, die nur zwischen HF-Schaltkreisen und einer angrenzenden Komponente angeordnet ist. Bei diesem Vergleichsbeispiel wird der Zaun 20 der HF-Abschirmung 8 an den äußeren Rändern der HF-Schaltung 1 nicht gebildet. Die Kosten der Herstellung der HF-Abschirmung 8 werden daher durch Beseitigen dieser aus unwesentlichen Regionen verringert. Wie in 2b dargestellt, wird der vertikale Zaun 20 entlang der Verbindungsschicht 60 entlang den äußeren Rändern vermieden. Dies ist möglich, wenn keine empfindlichen Halbleiterkomponenten an die Strahlung aus den HF-Schaltkreisen angrenzen.
3 zeigt eine Draufsicht der HF-Abschirmung 8. Die obere Abschirmung 30 weist ein Netzwerk oder eine maschenartige Struktur auf. Das Netzwerk bzw. die maschenartige Struktur weist Linien und Öffnungen auf. Bei verschiedenen Ausführungsformen sind die oberen Öffnungen 31 groß genug, um Eingangs-/Ausgangsverbindungen, wie etwa Öffnungen für Flip-Chip-Hügel, Flip-Chip-Kontaktstellen, Drahtbond-Kontaktstellen, Kupfersäulen oder Ball-Grid-Array-Kontaktstellen auf Waferebene aufzunehmen.
4 zeigt eine untere Ansicht der HF-Abschirmung 8. Ähnlich wie die obere Abschirmung 30 weist die untere Abschirmung 40 ein Netzwerk oder eine maschenartige Struktur auf. Das Netzwerk bzw. die maschenartige Struktur weist Linien und Öffnungen auf. Bei verschiedenen Ausführungsformen sind die unteren Öffnungen 41 groß genug, um Eingangs-/Ausgangsverbindungen, wie etwa Öffnungen für Flip-Chip-Hügel, Flip-Chip-Kontaktstellen, Drahtbond-Kontaktstellen, Kupfersäulen oder Ball-Grid-Array-Kontaktstellen auf Waferebene aufzunehmen.
5 zeigt Querschnittsansichten, die teilweise Käfigstrukturen aufweisen. 5a zeigt ein Vergleichsbeispiel, bei dem der vertikale Zaun 20 nicht in dem Substrat 10 angeordnet ist. Stattdessen ist der vertikale Zaun 20 vollständig über dem Substrat 10 in den Verbindungsschichten 60 angeordnet. Im Gegensatz dazu ist in 5b der vertikale Zaun nur in dem Substrat 10 und nicht in den Verbindungsschichten 60 angeordnet. 5c zeigt ein Vergleichsbeispiel, bei dem der vertikale Zaun 20 teilweise in dem Substrat 60 angeordnet ist. Zum Beispiel weist bei einer Ausführungsform der vertikale Zaun 20 in dem Substrat 10 angeordnete Grabenstrukturen auf. Wie in 5d gezeigt, kann bei bestimmten Ausführungsformen der vertikale Zaun 20 teilweise in der Verbindungsschicht 60 und in dem Substrat 10 angeordnet sein. Der vertikale Zaun 20 kann bei solchen Ausführungsformen durch die über den HF-Schaltkreisen angeordneten Verbindungsschichten 60 mit der oberen Abschirmung 30 verbunden werden.
6, die 6a und 6b aufweist, zeigt einen Querschnitt eines Systems auf einem Chip mit einer in dem Substrat 10 angeordneten unteren Abschirmung 40. 6a zeigt eine Ausführungsform, die ein Silizium-Auf-Isolator-Substrat mit einer unter der Isolatorschicht angeordneten unteren Abschirmung 40 verwendet. Wie in 6b gezeigt, weist das Substrat 10 eine Metallschicht 13 auf, die die untere Abschirmung 40 bildet. Die vergrabene Oxidschicht 14 des Silizium-Auf-Isolator-Substrats ist über der Metallschicht 13 angeordnet. Die Siliziumschicht 15 ist über der vergrabenen Oxidschicht 14 angeordnet.
7, die 7a bis 7e enthält, zeigt ein Verfahren zur Bildung des Substrats 10 dergestalt, dass es gemäß einem Vergleichsbeispiel die untere Abschirmung 40 enthält. Bei verschiedenen Vergleichsbeispielen kann die untere Abschirmung 40 vor, während oder nach den Front-End-Off-The-Line oder Back-End-Off-The-Line-Prozessen gebildet werden. Bei dem in 7 beschriebenen Vergleichsbeispiel wird die untere Abschirmung 40 gebildet, bevor die aktiven Regionen gebildet werden. Bei einem Vergleichsbeispiel wird die Oxidschicht 14 über einem Substrat gebildet (7a). Eine nachfolgende Implantation 16 implantiert Störstellen durch die Oxidschicht 14 in das Substrat 10 (7b). Die Implantation 16 weist Metallatome auf, die eine leitfähige Schicht unter der Oxidschicht 14 bilden. Die Metallschicht 13 besitzt einen niedrigen spezifischen Widerstand und wirkt als der untere Teil der HF-Abschirmung 8. Bei einem anderen Vergleichsbeispiel weist die Implantation 16 Dotantenatome auf, die eine leitfähige Schicht mit niedrigem spezifischem Widerstand bilden. Bei einem solchen Vergleichsbeispiel bildet die leitfähige Dotantenschicht den unteren Teil der HF-Abschirmung 8. Die nachfolgende Verarbeitung wird fortgesetzt, um den Silizium-Auf-Isolator-Wafer zu bilden, der die untere Abschirmung 40 enthält (7c). Danach werden tiefe Gräben zum Beispiel unter Verwendung eines reaktiven Ionenätzprozesses in das Substrat geätzt (7d). Die tiefen Gräben werden danach mit einer dielektrischen Deckschicht und einem leitfähigem Füllmaterial gefüllt, dass die vertikale Abschirmung bildet (7e).
Bei anderen Vergleichsbeispielen weist der vertikale Zaun andere geeignete Strukturen auf und es können andere Verfahren zur Bildung der Strukturen verwendet werden.
8, die 8a bis 8f enthält, zeigt die Querschnittsansicht des Zauns der HF-Abschirmung. Bei verschiedenen Ausführungsformen kann der vertikale Zaun 20 verschiedene Strukturen aufweisen. Mit Bezug auf 8a weist der vertikale Zaun eine maschenartige Struktur mit in der Verbindungsschicht 60 gebildeten Leitern sowie eine zaunartige Struktur in dem Substrat 10 auf. Bei verschiedenen Ausführungsformen wird diese Maschenstruktur teilweise gebildet, zum Beispiel nur in dem Substrat 10 (8b). Bei der in 8c dargestellten Ausführungsform wird die Maschenstruktur in der Verbindungsschicht 60 gebildet, während das Substrat dergestalt gefüllt wird, dass es eine einzige Linien- oder Grabenstruktur ist.
8d bis 8e zeigen Ausführungsformen, bei denen der vertikale Zaun 20 teilweise gebildete Maschenstrukturen aufweist. In 8d weist der vertikale Zaun 20 nur eine einzige in dem Substrat 10 angeordnete horizontale Schicht auf. Diese einzige horizontale Schicht ist unmittelbar an eine obere Oberfläche des Substrats 10 angrenzend angeordnet. Ähnlich wird in 8e der vertikale Zaun 20 nur in dem Substrat 10 gebildet und weist nur eine einzige horizontale Schicht auf. In 8f weist der vertikale Zaun 20 vertikale Teile in dem Substrat 20, aber keine horizontalen Schichten auf. Wie in 8e dargestellt, ist jedoch über dem Substrat 10 eine einzige horizontale Schicht angeordnet.
9 beschreibt zusammen mit 10 ein Vergleichsbeispiel zur Bildung der HF-Abschirmung 40. Bei einem Vergleichsbeispiel wird ein Substrat 10 mit einem Silizium-Auf-Isolator verwendet. Wie in 9a dargestellt, weist das Silizium-Auf-Isolator eine Siliziumschicht 15 auf, die über einer vergrabenen Oxidschicht 14 angeordnet ist. Bei verschiedenen Vergleichsbeispielen werden in dieser Phase in dem Prozess die Front-End-Prozesse abgeschlossen und aktive Anordnungen hergestellt.
In dem Substrat wird ein tiefer Graben gebildet, wobei der tiefe Graben durch die vergrabene Oxidschicht 14 ätzt und an dem darunterliegenden Siliziumsubstrat 10 anhält (9b). Mit Bezug auf 9c wird eine isolierende Schicht, die eine Diffusionsbarriere aufweist, abgeschieden und geätzt, um eine Seitenwand zu bilden. Bei bestimmten Vergleichsbeispielen wird eine separate Diffusionsbarriere abgeschieden. Bei einem Vergleichsbeispiel wird eine Oxiddeckschicht oder Nitriddeckschicht abgeschieden, die sowohl die isolierende Schicht als auch die Diffusionsbarriere bildet. Der tiefe Graben wird mit einer Polysiliziumschicht 19 gefüllt und planarisiert, wie in 9d gezeigt. Über der gefüllten Polysiliziumschicht 19 wird eine Silizid-Metallschicht 119 abgeschieden (9e). Bei verschiedenen Vergleichsbeispielen weist die Silizid-Metallschicht 119 ein Metall auf, das bei Ausheilung ein leitfähiges Metallsilizid bildet. Bei verschiedenen Ausführungsformen weist die Silizid-Metallschicht 199 Nickel, Kobalt, Gold, Silber, Platin, Titan, auf.
Mit Bezug auf 9f treibt eine nachfolgende Ausheilung Metallatome aus der Metallschicht 119 in die Polysiliziumschicht 19, um ein Metallsilizid zu bilden. Ein weiteres Eintreiben silizidiert das Silizium unter der vergrabenen Oxidschicht 14, da die isolierende Schicht am Boden des tiefen Grabens nicht gebildet ist. Ein Abstand (Rasterabstand) zwischen angrenzenden tiefen Gräben kann so eingestellt werden, dass die unteren Ballonregionen für verbesserte Kopplung und Abschirmung zusammenlaufen (9g).
Die leitfähigen Grabenstrukturen werden elektrisch mit einem Knoten gekoppelt, der mit einem Massepotential gekoppelt ist. Bei bestimmten Vergleichsbeispielen kann eine zusätzliche Implantation in einem früheren Schritt ausgeführt werden, um eine Metalldiffusions-Verstärkungsschicht unter der vergrabenen Oxidschicht 15 zu bilden. Zum Beispiel können Restimplantationseffekte erzeugt werden, um die Silizidbildung lateral zu erleichtern und zu modulieren. Vergleichsbeispiele umfassen außerdem eine Kombination des in 7 beschriebenen Vergleichsbeispiels mit dem in 9 beschriebenen Vergleichsbeispiel, um sowohl eine leitfähige Ballonschicht unter der vergrabenen Oxidschicht 14 als auch eine Metallschicht 13 zu bilden.
Ein Vergleichsbeispiel wird unter Verwendung von 11 beschrieben, die 11a bis 11c enthält, wobei 11a eine Querschnittsansicht und 11b und 11c eine Draufsicht zeigen.
Mit Bezug auf 11a wird ein Chip 300 auf einer Platte 200 angeordnet. Bei verschiedenen Ausführungsformen wird eine HF-Abschirmung 8 als eine elektromagnetische Abschirmung auf dem Chip und außerhalb des Chips gebildet. Zum Beispiel wird bei einer Ausführungsform die HF-Abschirmung 8 teilweise auf dem Chip gebaut, aufweisend Wafer-Rückseitenmetallisierung, Durch-Silizium-Durchkontaktierung 21 und Verbindungsmetallisierung (Verbindungs-HF-Barriere 123). Der Chip weist aktive Schaltkreise auf, die aktive Anordnungen 301 aufweisen, die in einem Substrat 10 angeordnet sind. Die aktiven Anordnungen 301 werden durch über dem Substrat 10 angeordnete Metallisierungsebenen gekoppelt. Zum Beispiel werden bei einer Ausführungsform die aktiven Anordnungen 301 durch fünf Metallebenen gekoppelt: eine erste, zweite, dritte, vierte und fünfte Metallebene (M1, M2, M3, M4 und M5) .
Über den Verbindungs-Metallisierungsebenen ist eine Passivierungsschicht angeordnet. Der Teil der HF-Abschirmung 8 auf dem Chip (zum Beispiel die Verbindungs-HF-Barriere 123) ist durch eine Kontaktstelle auf der letzten Metallebene 310 mit dem Teil der HF-Abschirmung 8 außerhalb des Chips gekoppelt. Über der Kontaktstelle auf der letzten Metallebene 310 und in den Öffnungen zwischen der Passivierungsschicht 320 angeordnet ist eine Unter-Hügel-Metallisierung 330 angeordnet. Ein HF-Abschirmungs-Interposer 350 koppelt die Kontaktstelle auf der Platte mit der Unter-Hügel-Metallisierung 330.
Der Teil der HF-Abschirmung 8 außerhalb des Chips weist eine auf der Platte 200 angeordnete erste Plattenmetallleitung 201 auf. Die Platte 200 weist eine zweite Plattenmetallleitung und dritte Plattenmetallleitung 202 und 204 auf, die aktive Anordnungen auf dem Chip 300 mit anderen Chips oder Systemen auf der Platte koppelt. Die Plattenmetallleitungen 202 und 204 stellen außerdem Stromversorgung/Masse und elektrische Signale für den Chip 300 bereit. Bei bestimmten Ausführungsformen können die Plattenmetallleitungen 202 und 204 sogar verschiedene Funktionskomponenten oder Funktionseinheiten auf dem Chip 300 verbinden und den Chip 300 betreiben. Die Platte weist außerdem Durchkontaktierungen und Verbindungselemente auf zum Koppeln von Metallleitungen innerhalb der Platte 200, zum Beispiel werden die zweite Plattenmetallleitung 202 und die dritte Plattenmetallleitung 204 durch die Platten-Durchkontaktierung 203 gekoppelt. Die erste, die zweite und die dritte Plattenmetallleitung 201, 202 und 204 weisen bei einer Ausführungsform Kupfer auf. Bei verschiedenen Ausführungsformen weist die Platte 200 mehrere Ebenen von Metallleitungen auf, zum Beispiel über den dritten Metallleitungen 204 angeordnete weitere Metallleitungen. Bei einer Ausführungsform weisen die dritten Metallleitungen 204 die Metallleitung der oberen Ebene der Platte 200 auf.
11b zeigt eine Draufsicht entlang der Linie 11b von 11a. Wie in 11b dargestellt, werden die Platte 200 und der Chip 300 durch Funktionsschaltungs-Interposer 340 und HF-Abschirmungs-Interposer 350 gekoppelt. Die Funktionsschaltungs-Interposer 340 koppeln die Funktionsschaltkreise des Chips 300 mit Metallleitungen auf der Platte 200, die mit Betriebsknoten gekoppelt sind. Die Funktionsschaltungs-Interposer 340 werden über den aktiven Schaltkreisen, einschließlich der HF-Komponente 1, gebildet. Bei verschiedenen Ausführungsformen weisen die Funktionsschaltungs-Interposer 340 und der HF-Abschirmungs-Interposer 350 eine Lotkugel, eine Kupfersäule oder andere Verbindungsstrukturen auf. Der Rand-HF-Abschirmungs-Interposer 350a ist optional und wird nur gebildet, wenn die HF-Abschirmung 8 in dem darunterliegenden Chip 300 um die Ränder des Chips 300 herum gebildet wird.
Mit Bezug auf 11c sind die dritten Plattenmetallleitungen 204 auf der oberen Ebene der Platte 200 dargestellt. Außerdem sind in 11c die zweiten Plattenmetallleitungen 202, die unter den dritten Plattenmetallleitungen 204 angeordnet sind, und die ersten Plattenmetallleitungen 201, mit denen die HF-Abschirmung gebaut wird, dargestellt.
Bei verschiedenen Ausführungsformen wird die oberste Metallebene (fünfte Metallebene M5) des Chips 300 über der HF-Schaltung 1 für Verdrahtung auf dem Chip verwendet. Die Verwendung eines Teils der Platte 200 ermöglicht die Verwendung von Chipmetallisierung zur Verdrahtung von aktiven Schaltkreisen des Chips 300. Obwohl die HF-Abschirmung 8 der Platte 200 grobe Verdrahtung aufweist, reicht der Abstand zwischen den Metallleitungen der Platte 200 aus, um angemessenen HF-Schutz bereitzustellen.
Die Platte 200 weist bei verschiedenen Ausführungsformen ein beliebiges geeignetes Substrat auf, das für Leiterplatten verwendet wird. Bei verschiedenen Ausführungsformen variiert die Dicke der Platte 200 von etwa 0,5 mm bis zu etwa 3 mm, während die Dicke der Metallleitungen, die auf der Platte 200 eingebettet sind (z.B. der ersten Metallleitungen 201) von etwa 5 µm bis etwa 100 µm variiert. Bei verschiedenen Ausführungsformen werden angrenzende Metallleitungen in der Platte durch Mikro-Durchkontaktierungen gekoppelt, zum Beispiel Durchkontaktierungen, die einen Durchmesser von etwa 20 µm bis etwa 100 µm aufweisen. Bei bestimmten Ausführungsformen können große Durchgangslöcher angrenzende Metallleitungen koppeln, wobei die großen Durchgangslöcher Durchmesser von etwa 100 µm bis etwa 500 µm aufweisen.
Eine Ausführungsform der Erfindung, die eine kombinierte HF-Abschirmung auf dem Chip und außerhalb des Chips verwendet, ist unter Verwendung von 12 in einer Mehrchipausführungsform dargestellt. Ein HF-Schaltkreise aufweisender Chip 300 wird an einen angrenzenden Chip 302, der zum Beispiel keine HF-Schaltung aufweist, angrenzend gekapselt. Der angrenzende Chip 302 weist jedoch gegenüber elektromagnetischer Strahlung empfindliche Schaltkreise auf. Bei verschiedenen Ausführungsformen der Erfindung schirmt die teilweise auf dem Chip und teilweise außerhalb des Chips auf der Platte 200 gebildete HF-Abschirmung 8 die empfindlichen Schaltungen auf dem Chip 300 sowie auf dem angrenzenden Chip 302 ab.
Wie in 12 dargestellt, wird die HF-Abschirmung 8 von der Rückseite des Substrats 10 aus und durch das Substrat 10 und über dem Substrat 10 und durch die Unter-Hügel-Metallisierung 330 und die HF-Abschirmungs-Interposer 350 gebildet. Der Teil der HF-Abschirmung 8 außerhalb des Chips wird teilweise auf der Platte 200 zum Beispiel wie in der vorherigen Ausführungsform beschrieben gebildet.
Die Platte weist Metallleitungen auf, die über mehrere Schichten hinweg angeordnet sind und bei einer Ausführungsform durch Platten-Durchkontaktierungen 203 gekoppelt werden. Eine erste Metallleitung 201 wird durch die HF-Abschirmung 8 gekoppelt und auf der ersten Ebene der Platte 200 gebildet. Die zweite, die dritte und die vierte Metallleitung 202, 204 und 206 werden mit aktiven Schaltkreisen auf dem Chip 300 und dem angrenzenden Chip 302 gekoppelt. Über dem Substrat 10 und der Platte 200 wird eine Gussmasse 250 angeordnet, wodurch die vollständige Kapselung gebildet wird.

Claims

Mehrchip-Kapselung (250), aufweisend: • einen ersten Chip (300), der Schaltkreise (1) und empfindliche Schaltungen aufweist; • einen an den ersten Chip (300) angrenzend angeordneten zweiten Chip (302); • eine Hochfrequenz-Abschirmung (8, 201, 205, 330, 350), die die Schaltkreise (1) auf dem ersten Chip (300) einschließt um die empfindlichen Schaltkreise und den zweiten Chip abzuschirmen, wobei die Hochfrequenz-Abschirmung einen ersten Teil (8) und einen zweiten Teil (201, 205, 330, 350) aufweist, wobei der erste Teil (8) in dem ersten Chip (300) angeordnet ist, wobei die Hochfrequenz-Abschirmung mit einem Massepotentialknoten gekoppelt ist; und • eine Leiterplatte (200), die mit dem ersten Chip (300) und dem zweiten Chip (302) gekoppelt ist, wobei der zweite Teil der Hochfrequenz-Abschirmung (201, 205, 330, 350) auf der Leiterplatte (200) angeordnet ist; • wobei der erste Teil (8) der Hochfrequenz-Abschirmung Folgendes aufweist: o eine vertikale Abschirmung (20), die um die Schaltkreise (1) herum angeordnet ist; und o eine untere Abschirmung (30), die auf einer der Leiterplatte abgewandten Rückseite des ersten Chips (300) angeordnet ist, wobei die untere Abschirmung (8) nur unter den Schaltkreisen (1) des ersten Chips (300) angeordnet ist; • wobei die Schaltkreise (1) in einer ersten Region des ersten Chips (300) angeordnet sind und wobei der zweite Teil der Hochfrequenz-Abschirmung Folgendes aufweist: o Interposer (350), die zwischen dem ersten Chip (300) und der Leiterplatte (200) über einer zweiten Region des Halbleitersubstrats (10) angeordnet sind, wobei die zweite Region die erste Region umgibt, und o Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300), die mit den Interposern (350) gekoppelt sind, wobei die Interposer (350) und die Kontaktstellen (205, 330) auf der Leiterplatte (200) und dem ersten Chip (300) eine weitere vertikale Abschirmung bilden; • Metallleitungen (201), die auf der Leiterplatte (200) angeordnet sind oder die in der Leiterplatte (200) eingebettet sind, wobei die Metallleitungen (201) über dem ersten Chip (300) angeordnet sind, wobei die Metallleitungen (201) eine obere Abschirmung über den Schaltkreisen des ersten Chips (300) bilden; und • weitere Metallleitungen (204), die mit aktiven Anordnungen (301) des ersten Chips (300) gekoppelt sind, wobei die Metallleitungen (201) zwischen den weiteren Metallleitungen (204) und dem ersten Chip (300) angeordnet sind, • wobei die vertikale Abschirmung Metallisierungsschichten (123) und Durch-Substrat-Leiter (21) aufweist.
Mehrchip-Kapselung (250) gemäß Anspruch 1, wobei die Interposer (350) Lothügel oder Kupfersäulen aufweisen.
Mehrchip-Kapselung (250) gemäß Anspruch 1 oder 2, wobei der zweite Chip (302) gegenüber Hochfrequenzstrahlung empfindliche weitere Schaltkreise aufweist und wobei die Hochfrequenz-Abschirmung des ersten Chips (300) die weiteren Schaltkreise auf dem zweiten Chip (302) schützt.
Mehrchip-Kapselung (250) gemäß einem der Ansprüche 1 bis 3, wobei die Schaltkreise des ersten Chips (300) eine Hochfrequenzschaltung aufweisen.