JPH03165058A - 半導体装置 - Google Patents

半導体装置

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JPH03165058A
JPH03165058A JP1305125A JP30512589A JPH03165058A JP H03165058 A JPH03165058 A JP H03165058A JP 1305125 A JP1305125 A JP 1305125A JP 30512589 A JP30512589 A JP 30512589A JP H03165058 A JPH03165058 A JP H03165058A
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semiconductor device
circuits
circuit
via holes
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Akira Inoue
晃 井上
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特にマイクロ波帯などの
高い周波数帯域における高周波集積回路素子に関するも
のである。
〔従来の技術〕
第６図は従来の半導体装置の一例を示す斜視図である６
図において、４．６はそれぞれ回路Ａ。
回路Ｂであり、一般にＧａＡｓ等の半導体基板１上に設
けられている。５は回路Ａ４．回路Ｂ６を結ぶ配線部で
あり、ここをマイクロ波信号が伝播する。８は金属等の
導体により形成された導電性筐体、７は導電性筺体８に
結合している導体壁であり、これにより回路Ａ４と回路
Ｂ６とを高周波的に分離しマイクロ波帯における回路相
互の影響を減少させている。このように従来の半導体装
置は、導電性筺体８に回路Ａ４．回路Ｂ６．及び配線５
をハンダ或いは導電性接着材等により接着することによ
り組立てを行っていた。
一般に、マイクロ波帯で動作させる素子では、互いの回
路が相互に影響を与えないようにマイクロ波的に分離す
る必要があり、回路間に導体壁を設ける必要がある。こ
れは、回路間に帰還がかかると回路全体として不要発振
等を起こしたり、設計値と異なる特性になってしまうた
めであり、また、さらには導電性筐体の内寸が使用周波
数波長の２より大きいと空胴共振により使用周波数近（
で不要な共振が生じてしまうためである。このような不
具合を避けるため、従来は、回路Ａ４．回路Ｂ６及び配
線５を１チツプ構成としないで、導電性筺体８に回路Ａ
４．回路Ｂ６．配ｖＡ５を組み立て、いわゆるモジュー
ル構成として使用していた。
〔発明が解決しようとする課題〕
しかしながら、従来の半導体装置は以上のように構成さ
れており、金属性の導電性筐体を用いているため半導体
装置の大きさ２重量共に大きくなり、小型、軽量化が困
難であり、さらには導電性筐体に回路や配線を組立てな
ければならず、組立に伴なうコストが高くなってしまう
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、導電性筐体を不要にできると共に組立工程を
省略でき、小型軽量化及び低コスト化を図ることができ
る半導体装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、基板表面に高周波帯域で
使用する複数の高周波集積回路を有するとともに、該基
板上に絶縁体膜を有するものにおいて、上記集積回路の
特定回路と他の回路との間における基板上の絶縁体膜中
に、使用周波数での波長λより短かい間隔で並べた複数
のバイアホールあるいは導体壁を設けこれらを高周波的
に接地したものである。
また、さらには基板面内に高周波集積回路を有するとと
もに基板上に多層の絶縁体膜を有するものにおいて、そ
の各層中に、上記λより短かい間隔で並べた複数のバイ
アホールあるいは導体壁を設け、これらを各絶縁体膜間
に設けた導体膜により結線し、かつ、高周波的に接地し
たものである。
〔作用〕
この発明における半導体装置は、上述したような手段を
採用したため、半導体装置内部にマイクロ波的な接地壁
を形成でき、従来のモジュールと同等な回路間の分離効
果及び空胴共振の防止効果が得られ、導電性筐体を用い
ることなく必要な機能を半導体装置内部で実現できるの
で、組立が不要となり、低コスト化及び小型軽量化が可
能となる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の第１の実施例による半導体装置を示
す図であり、図において、１はＧａＡｓ等の半導体基板
、２は基板１上に設けた絶縁体膜、３は絶縁体膜２中の
貫通大中に金属等の導電体を充填することにより形成し
た配線金属（以下、バイアホールと称す）である、４．
６はそれぞれ基板１内に形成されたマイクロ波用の増幅
器や発振器等からなる回路Ａ１回路Ｂ、５は回路Ａ４と
回路Ｂ６とを結線する配線である。
本装置は、例えば、ＧａＡｓ等の半導体基板１の主面に
マイクロ波用の増幅器等の回路Ａ４及び回路Ｂ６を形成
し、回路４．６間を配線５により結線した後　基板全面
に５ｉＯＮ等からなる絶縁体膜２を堆積し、その後、回
路Ａ４と回路Ｂ６との間にドライエツチングにより貫通
孔を使用周波数の波長（λ）に比べて充分に短かい間隔
で複数設け、該貫通孔中にメツキあるいは蒸着等の方法
により導電体を充填してバイアホール３を形成し、その
後、これを電源電圧Ｖｄｄ電極又は接地電極に結線する
ことにより、バイアホール３を高周波的に接地して形成
したものである。
具体的に本実施例装置の構成について説明すると、本装
置を使用周波数が３０ＧＨｚ　（ＳｉＯＮ膜２中の実効
波長；約０．３ｃ＋＋＋）のマイクロ波で使用する場合
、上記パイ７ホール３の間隔を使用周波数よりもかなり
小さい値１例えば１００μｍに形成し、深さ（絶縁膜２
の膜厚）を５００μｍ程度に形成すれば、はぼ完全に回
路Ａ４と回路Ｂ６とを高周波的に分離することができ、
マイクロ波帯における回路間の相互干渉を防止できる。
これは、電磁気宇等でよく知られているように、電磁波
がλに比べて小さいメツシュの接地電極パターンをほと
んど透過できないのと同様の原理に基づいており、マイ
クロ波が使用周波数より充分に狭い間隔で形成したバイ
アホール３の列を通過することができないためである。
従ってバイアホール３の列はマイクロ波的には接地導体
壁と見なすことができ、これは従来例で示した第６図の
導体壁７と同等の機能を有する。
このように本実施例では絶縁膜２内に設けた複数のバイ
アホール３により半導体装置内に導体壁を形成できるた
め、回路間の分離効果及び空胴共振の防止効果を得るこ
とができ、しかも従来の導電性筐体が不要となるので、
導電性筐体の組立工程が不要となり、小型軽量化及び低
コスト化が可能となる。
さらに本実施例の効果を他の従来例と比較して説明する
。即ち、第７図は特開昭６３−１４３８５６号公報に示
された他の従来例としての半導体装置の平面構成を示し
ており、これは、半絶縁性基板１５の主表面上に複数の
能動素子を多列に配置した一段の分布増幅器１４ａ、１
４ｂ、１４ｃを、入力端子１６から出力端子１３へと流
れるチップ内のマイクロ波信号に対して並列に縦続接続
し、それぞれの増幅器間に、基ｖｉ１５を貫通する金属
を充填したバイアホール１８により接地した接地線１７
を配置し、これにより、増幅器相互の干渉の防止を図っ
ているものである。一般的に特定回路から他の回路に対
するマイクロ波の伝播は回路を形成している面内だけで
なく核部の上部及び下部にも及んでおり、およそ８０％
が平面以外から伝播していると言われている。従って、
上述の従来例で示した構成では、基板面内を伝播する電
磁波については遮蔽を行っているが、基板面外を伝播す
る電磁波は遮蔽することができず、十分な遮蔽効果を得
ることができない、これに対して本実施例では基板１上
に立体的にバイアホール３からなる導体壁をを形成して
いるので、面内のみならず、面外を伝播するｔ磁波をも
十分に遮蔽することができ、極めて高い遮蔽効果を得る
ことができる。
なお、上記実施例では回路Ａ、Ｂの間にのみパイ７ホー
ル３を設けたが、これは第２図に示すように各回路（Ａ
４．Ｂ６）を両回路間の配線部分５を除いて囲うように
設けてもよく、この場合にはより大きなマイクロ波的な
遮蔽効果が得られる。
また、このように回路をマイクロ波的に分離できるため
、空胴共振を防止できる効果がある。
また、第３図は本発明の第２の実施例による半導体装置
を示しており、図中、１．２．４．５゜６は第１図と同
等である０本実施例は上記実施例の複数のバイアホール
３の代わりに同様の方法でバイアホール壁９を設けたも
ので、本実施例においても上記実施例の第１図と同等の
マイクロ波的な接地導体壁が実現されるため、同様な効
果が得られる。但し本実施例では、大きなバイアホール
壁９の形成工程において、結晶にクランクが入る等の不
具合が生ずることがあるので、プロセス的に大きなバイ
アホール壁を得るのは困難であり、小型の接地導体壁が
必要な場合に特に有効である。
なお、本実施例はバイアホール壁９により、回路Ａ、Ｂ
の間を遮蔽したが、この場合にも上記実施例と同様に各
回路を回路間の結線部を除いて囲うように構成してもよ
く、この場合にはより大きな遮断効果が得られる。
また、さらに第４図は本発明の第３の実施例による半導
体装置の構成を示しており、第５図は第４図のｖ−■断
面図である０図において、１０は第２層絶縁体膜、１１
は導体膜であって、これは第２層絶縁体膜１０と第１層
絶縁体膜２の間に形成されている。他の図中の第１図と
同一符号は同−又は同等部分を示す。
本構成は第１．２層絶縁体膜１０．２中に各々バイアホ
ールを上述した使用周波数波長λに比べて極めて短かい
間隔で設け、第１層のバイアホール３と第２層のバイア
ホール３を導体膜１１により結線している０本例では、
さらに基板１中にもバイアホール３を設け、第１層絶縁
体膜中のバイアホール３と基板中のバイアホール３とを
結線して基板裏面の接地電掻１２と結線し、全バイアホ
ール３、導体膜１１を高周波的に接地している。
−Ｃに、バイアホールを細くかつ深く形成するのにはプ
ロセス的な限界があり、絶縁体膜の膜厚が厚い場合には
形成不可能となる。このため、プロセス的に安定にバイ
アホールを形成できる厚さの絶縁体膜を多層に形成して
各層ごとにバイアホールを形成し、導体膜１１により各
層のバイアホールを結線することにより、第１図と同等
なマイクロ波的な接地導体壁を得ることができ、第１図
と同等な効果が得られる。従って、本実施例は特に半導
体基板１上に形成する絶縁体膜の膜厚が厚い場合に特に
有効である。また、第４図のＶ−■断面である第５図に
あるように、第２層絶縁体膜１０、第１層絶縁体膜２．
及び基板１内の各バイアホールの位置を相互にずらして
各層のバイアホールの位置を変えることにより、バイア
ホール形成時にバイアホールの上、下部に生ずる金属膜
の凹凸の影響をその上、下層のバイアホールに及ぼさな
いようにできるため、バイアホールをプロセス的に安定
にしかも容易に形成できるようになる。
また、この場合においても複数のバイアホール３を特定
の回路を囲うように設けるようにしてもよく、この場合
にはさらにより効果的なマイクロ波的遮蔽が得られる。
なお、以上の実施例では、基板１上に形成する絶縁体膜
は１層あるいは２層であったが、これはそれ以上の多層
であってもよい。
また、基板１は半導体基板を用いたが、これはアルミナ
やサファイア等の誘電体基板であってもよい。
〔発明の効果〕
以上のようにこの発明によれば、半導体基板上の絶縁体
膜中に、使用周波数での波長λより短かい間隔で配置し
た複数のバイアホール、あるいはバイアホール壁を設け
、これらを高周波的に接地するようにしたので、半導体
装置内部にマイクロ波的な接地壁を形成でき、従来のモ
ジュールと同等な回路間の分離効果及び空胴共振の防止
効果が得られ、導電性筐体を用いることなく必要な機能
を半導体装置内部で実現でき、導電性筐体を不要にでき
ると共に組立工程を省略でき、装置の低コスト化及び小
型軽量化が図れる効果がある。
また、さらに、上記ｗＡ縁体膜が多層のものにおいては
、各層の絶縁体膜中に上記λより短かい間隔で配置した
複数のバイアホールあるいはパイアノ ホール壁を設け、各絶縁体膜間の導体膜により各層のバ
イアホールあるいはバイアホール壁を結線し、これらを
高周波的に接地するようにしたものにおいては、基板上
に厚い絶縁体膜を有するものにおいても半導体装置内部
に容易にしかも精度よ（マイクロ波的な接地壁を形成で
き、回路間の分離効果及び空胴共振の防止効果が得られ
るともに装置の低コスト化及び小型軽量化が図れる効果
がある。
【図面の簡単な説明】
第１図はこの発明の第１の実施例による半導体装置を示
す斜視図、第２図はこの発明の第１の実施例の発展例に
よる半導体装置を示す斜視図、第３図はこの発明の第２
の実施例による半導体装置を示す斜視図、第４図はこの
発明の第３の実施例による半導体装置を示す斜視図であ
り、第５図は第４図の半導体装置のＶ−Ｖ線における断
面図、第６図は従来の半導体装置を示す斜視図、第７図
は他の従来例による半導体装置の平面図である。 図中、１は基板、２は第一層絶縁体膜、３はバイアホー
ル、４は回路Ａ、５は回路を結ぶ配線、６は回路Ｂ、７
は回路Ａ、Ｂを分離する導体壁、８は導電性筐体、９は
バイアホール壁、１０は第二層絶縁体膜、１１は導体膜
、１２は裏面接地電極である。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）基板表面に高周波帯域で使用する複数の高周波集
    積回路を有するとともに、該基板上に絶縁体膜を有する
    半導体装置において、 上記複数の集積回路の特定回路と他の回路との間に、上
    記基板に対して垂直方向に上記絶縁体膜中を貫通する金
    属配線を、上記半導体装置の使用周波数の波長より短い
    間隔で複数ケ設け、 かつ、これらを高周波的に接地したことを特徴とする半
    導体装置。
  2. （２）基板表面に高周波帯域で使用する複数の高周波集
    積回路を有するとともに、該基板上に絶縁体膜を有する
    半導体装置において、 上記複数の集積回路の特定回路と他の回路との間に、上
    記基板に対して垂直方向に上記絶縁体膜中を貫通する導
    体壁を設け、 かつ、該導体壁を高周波的に接地したことを特徴とする
    半導体装置。
  3. （３）請求項１または２記載の半導体装置において、 上記絶縁体膜は基板上に複数層にて形成されており、上
    記金属配線または上記導体壁は、上記絶縁体膜の各層中
    に、それぞれ上記基板に対して垂直方向に、上記絶縁体
    膜を貫通するように形成され、 かつ、これらは各層の絶縁体膜間に設けた導体膜により
    相互に結線されていることを特徴とする半導体装置。
  4. （４）請求項３記載の半導体装置において、上記複数層
    の絶縁体膜の各層に設けた金属配線または導体壁は、上
    下層間で互いに異なる位置に形成されていることを特徴
    とする半導体装置。
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