JPS61180466A - 積層型半導体装置 - Google Patents

積層型半導体装置

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JPS61180466A
JPS61180466A JP2011185A JP2011185A JPS61180466A JP S61180466 A JPS61180466 A JP S61180466A JP 2011185 A JP2011185 A JP 2011185A JP 2011185 A JP2011185 A JP 2011185A JP S61180466 A JPS61180466 A JP S61180466A
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semiconductor device
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Satoshi Hirose
広瀬　諭
Tadashi Nishimura
正 西村
Kazuyuki Sugahara
和之 須賀原
Shigeru Kusunoki
茂 楠
Masao Nakaya
中屋　雅夫
Yasutaka Horiba
堀場　康孝
Kenji Murakami
謙二 村上
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Agency of Industrial Science and Technology
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、積層型半導体装置の構造に関するものであ
る。
〔従来の技術〕
この種の従来装置として第３図に示すものがあった。こ
れは、４層構造３次元回路素子の断面を示したものであ
り、この第３図において、３１はｐ型シリコン基板、３
２はフィールド酸化膜、３３．３４はｎ型シリコン領域
、３５はゲート電極、３６は絶縁膜、３７は配線、３８
は眉間絶縁膜、３９は再結晶化されたｐ型シリコンであ
る。また第３図において、各層の回路を総称して、それ
ぞれ４０．４１．４２．４３と図のように示す。即ち４
０は第１層回路、４１は第２層回路、４２は第３層回路
、４３は第４層回路である。
また第４図は第３図に示した素子の回路図であり、図に
おいて、４０〜４３は第３図と共通のものである。また
、４４は接地電位、４５は電源電位をそれぞれ供給する
配線である。
次に動作について説明する。
第３図に示した４層構造回路素子では、４０゜４１．４
２．４３で示される各層の回路素子が、独立又は相互に
信号を授受しつつ、機能的な動作を行なう。この動作の
一例を示すための回路図が第４図であり、図において、
第１層回路４０はインバータを３段接続した回路、第２
層回路４１はダイナミック型シフトレジスタの一部、第
３層回路４２はＮＡＮＤ回路、第４層回路４３はフォト
ダイオードとそのスイッチングトランジスタを示してい
る。そしてこれらの回路に対して各層毎に、独立に電源
電位４５と接地電位４４とを供給している。
〔発明が解決しようとする問題点〕
従来の３次元回路素子は以上のように構成されているの
で、上下に隣り合った回路間に、眉間絶縁膜をキャパシ
タンスとする容量結合による信号のクロストークが存在
するという問題があった。
また、各層独立に電源電位、接地電位を供給するように
しているために配線の占める面積が大きく、それにより
配線容量が大きくなって応答速度が遅くなったり、また
表面段差が大きくなってその上に形成される素子の特性
が悪くなったりするという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、３次元回路における各層間の信号のクロス
トークを除去でき、かつ電源電位又は接地電位のための
配線面積を低減化することのできる積層型半導体装置を
得ることを目的としている。
〔問題点を解決するための手段〕
この発明に係る積層型半導体装置は、眉間絶縁膜中に平
板状の導電体を配置し、その電位を電源電位又は接地電
位に固定し、さらに上記導電体を、その電位が下層から
交互に接地電位又は電源電位となるように配置したもの
である。
〔作用〕
この発明においては、各層間の導電体の電位が固定され
ていることにより、その両側の眉間の信する。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、３１はｐ型シリコン基板、３２はフィール
ド酸化膜、３３．３４はｎ型シリコン領域、３５はゲー
ト電極、３６は絶縁膜、３７は配線、３８は眉間絶縁膜
、３９は再結晶化されたｐ型シリコン、４０〜４３は第
１〜第４層回路である。また、１〜３は各層間に配置さ
れた平板状の導電体であり、この導電体１，２．３の材
料としては、不純物を添加して低抵抗にしたポリシリコ
ン、あるいはモリブデン、タングステン等の高融点全屈
を用いることができる。そしてこの各導電体１〜３のそ
れぞれには、その上、下層の配線３７がト妄続されてい
る。
また、この素子の回路図の一例を第２図に示し、図にお
いて、４０〜４３は第１図と同様の第１〜第・１．唱回
路である。また４、６は接地電位、５゜７は電源電位を
供給する配線であり、４は第１図におけるｐ型シリコン
基板３１に、５は第１図における導電体１に、６，７は
それぞれ第１図の導電体２，３に対応している。このよ
うに、各導電体１．　２．　３は、その電位がそれぞれ
接地電位又は電源電位に固定されるとともに、それらの
電位が下層から交互になるよう配置されている。
次に作用効果について説明する。
第１図では各層４０，４１，４２．４３はそれぞれ機能
をもって動作を行なっており、回路の一例として第２図
に示したような構成が考えられる。
第２図では、第１層回路４０はインバータを３段接続し
た回路、第２層回路４１はＮＯＲ回路、第３層回路４２
はＮＡＮＤ回路、第４層回路４３はフォトダイオードと
スイッチング用トランジスタを示している。各層の回路
は、それぞれその動作のために電源電位と接地電位とを
必要とするが、第１層回路４０においては接地電位をｐ
型シリコン基板３１より、電源電位を導電体１より得て
いる。また第２層回路４１では、接地電位を導電体２よ
り、電源電位を導電体１より得ており、電源電位は第１
層回路４０と共通に得ていることになる。同様に、導電
体２は第２層回４１及び第３層回路４２に共通に基板電
位を供給し、導電体３は第３層回路４２及び第４層回路
４３に共通に電源電位を供給している。
従ってこのような実施例によれば、各層回路毎に接地電
位及び電源電位を供給していた従来の素子に比較し、配
線面積を大幅に削減でき、配線容量の減少に伴なう高速
化を図ることができる。また表面段差が太き（なるのを
防止することもでき、その上部の素子形成に悪影響を及
ぼすのを著しく減少することができる。
また、上記導電体１，２．３はその電位が接地電位、又
は電源電位に固定されているので、各層間の信号のクロ
ストークを完全に阻止することができる。
なお、上記実施例ではＮチャネルＭＯ３Ｉ−ランジスタ
で各回路を構成しているが、Ｐチャネル間Ｏ３）ランジ
スタを合わせて用いてもよく、またＰチャネルＭＯＳト
ランジスタのみで構成してもよい。さらに、ＭＯＳトラ
ンジスタではなく、バイポーラトランジスタを用いて回
路を構成した場合にも上記実施例と同様の効果を奏する
。
また、上記実施例では４層構造の回路であるが、本発明
は３次元回路の層数には関係なく、何層であっても同様
の効果を奏する。
〔発明の効果〕
以上のように、この発明によれば、３次元回路素子の層
間絶縁膜中に、電位を固定した導電体を配置したので、
上下の眉間の信号のクコストークが完全に阻止できる。
また、上記導電体の電位を接地電位又は電源電位とする
とともに、該各層間の導電体を、その電位が交互に接地
電位、電源電位となるよう配置したので、各層の回路は
、その上、下の導電体より、動作に必要なそれらの電位
を得ることができ、従来に比し配線面積を大幅に軽減で
き、回路の集積化に非常に有効となる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による積層型半導体装置の
断面構成図、第２図は第１図に対応する回路図、第３図
は従来の積層型半導体装置の断面構成図、第４図は第３
図に対応する回路図である。 １．２．３・・・平板状導電体、４．６・・・接地電位
、５．７・・・電源電位、３８・・・層間絶縁膜、４０
〜４３・・・第１〜第４層回路。 なお図中、同一符号は同−又は相当部分を示す。 出願人　工業技術院長　等々力　達 第１図 ３８・・層閉尼縁Ｉ莫 ４０−４・・第７〜第４層回路 第２図 ’）、’／　　　　ｉ：ｉ亨７ミイヱＬ第３図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体回路を立体的に配置してなる積層型半導体
    装置において、各回路を上下層に分離する絶縁膜中に平
    板状の導電体が設けられ、該平板状導電体はその電位が
    電源電位又は接地電位に固定されていることを特徴とす
    る積層型半導体装置。
  2. （２）上記各平板状導電体は、その電位が最下段より交
    互に接地電位又は電源電位に固定されたものであり、各
    回路の電源電位又は接地電位を該各回路の上側又は下側
    の平板状導電体から得るようにしたことを特徴とする特
    許請求の範囲第１項記載の積層型半導体装置。
JP2011185A 1985-02-06 1985-02-06 積層型半導体装置 Pending JPS61180466A (ja)

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US5155058A (en) * 1986-11-07 1992-10-13 Canon Kabushiki Kaisha Method of making semiconductor memory device
US5473181A (en) * 1993-11-05 1995-12-05 Siemens Aktiengesellschaft Integrated circuit arrangement having at least one power component and low-voltage components
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US6320228B1 (en) 2000-01-14 2001-11-20 Advanced Micro Devices, Inc. Multiple active layer integrated circuit and a method of making such a circuit
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
WO2017220968A1 (en) * 2016-06-21 2017-12-28 Arm Ltd Monolithic 3d integrated circuits with inter-tier vias

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56126956A (en) * 1980-03-11 1981-10-05 Fujitsu Ltd Semiconductor device
JPS6021553A (ja) * 1983-07-15 1985-02-02 Hitachi Ltd 三次元集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56126956A (en) * 1980-03-11 1981-10-05 Fujitsu Ltd Semiconductor device
JPS6021553A (ja) * 1983-07-15 1985-02-02 Hitachi Ltd 三次元集積回路

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155058A (en) * 1986-11-07 1992-10-13 Canon Kabushiki Kaisha Method of making semiconductor memory device
JPH03165058A (ja) * 1989-11-24 1991-07-17 Mitsubishi Electric Corp 半導体装置
US5473181A (en) * 1993-11-05 1995-12-05 Siemens Aktiengesellschaft Integrated circuit arrangement having at least one power component and low-voltage components
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
US6320228B1 (en) 2000-01-14 2001-11-20 Advanced Micro Devices, Inc. Multiple active layer integrated circuit and a method of making such a circuit
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
WO2017220968A1 (en) * 2016-06-21 2017-12-28 Arm Ltd Monolithic 3d integrated circuits with inter-tier vias
US9929149B2 (en) 2016-06-21 2018-03-27 Arm Limited Using inter-tier vias in integrated circuits
CN109314094A (zh) * 2016-06-21 2019-02-05 阿姆有限公司 具有层级间通孔的单片3d集成电路
CN109314094B (zh) * 2016-06-21 2020-10-02 阿姆有限公司 具有层级间通孔的单片3d集成电路

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