KR20080079377A - 멀티 핑거 트랜지스터 - Google Patents

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Abstract

멀티 핑거 트랜지스터는 액티브 영역, 멀티 핑거 게이트, 소스 영역 및 드레인 영역을 포함한다. 액티브 영역은 기판의 단위 셀 내에 정의되며, 두 개로 형성된다. 멀티 핑거 게이트는 액티브 영역들 내에 형성된 복수 개의 게이트 핑거들 및 게이트 핑거들을 서로 연결하며 두 개의 액티브 영역들 사이에 형성된 게이트 접속부를 포함한다. 소스 영역은 게이트 핑거들에 인접한 액티브 영역들의 일부에 복수 개로 형성된다. 드레인 영역은 게이트 핑거들에 인접한 액티브 영역들의 일부에 복수 개로 형성된다. 멀티 핑거 트랜지스터는 작은 면적을 가지면서도, 낮은 저항 및 기생 커패시턴스를 갖는다.

Description

멀티 핑거 트랜지스터{Multi-finger transistors}
도 1a 내지 도 1c는 종래 멀티 핑거 트랜지스터들의 레이아웃(lay-out)들을 설명하기 위한 평면도들이다.
도 2는 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터의 레이아웃을 설명하기 위한 평면도이다.
도 3a 내지 도 3d는 도 2에 도시된 멀티 핑거 트랜지스터를 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′, Ⅲ-Ⅲ′ 및 Ⅳ-Ⅳ′을 따라 절단한 단면도들이다.
도 4는 비교예에 따른 멀티 핑거 트랜지스터의 레이아웃을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400：제1 내지 제4 멀티 핑거 트랜지스터
110, 210, 310, 410：기판 120, 220, 320, 420：액티브 영역
130, 230, 330, 430：필드 영역 140, 240, 340, 440：가드 링
145, 245, 345, 445：제4 플러그
150, 250, 350, 450：멀티 핑거 게이트
152, 252, 352, 452：게이트 핑거 154, 254, 354, 454：게이트 접속부
155, 255, 355, 455：제1 플러그
160, 260, 360, 460：소스 영역 170, 270, 370, 470：드레인 영역
447：제4 배선 465：제2 플러그
475：제3 플러그 480：제1 배선
490：제2 배선 495：제3 배선
본 발명은 멀티 핑거 트랜지스터에 관한 것이다. 보다 상세하게는, 본 발명은 감소된 면적 및 우수한 특성을 갖는 멀티 핑거 트랜지스터에 관한 것이다.
일반적으로, 입출력 회로 혹은 알에프(Radio Frequency; RF) 회로에서 모스(MOS) 트랜지스터의 최대 발진 주파수(maximum oscillation frequency)를 증가시키기 위해, 단일 게이트 보다는 복수 개의 게이트 핑거(finger)들을 갖는 멀티 핑거 게이트가 사용되고 있으며, 상기 멀티 핑거 게이트를 사용한 트랜지스터를 멀티 핑거 트랜지스터라 한다.
도 1a는 내지 도 1c는 종래 멀티 핑거 트랜지스터들의 레이아웃들을 설명하기 위한 평면도들이다.
도 1a를 참조하면, 멀티 핑거 트랜지스터(100)는 기판(110)에 형성된 가드 링(guard ring)(140)에 의해 정의되는 단위 셀을 갖는다. 상기 단위 셀 내에는 액티브 영역(120)과 필드 영역(130)이 정의된다. 액티브 영역(120)에는 복수 개의 게이트 핑거들(152)이 형성되고, 게이트 핑거들(152)은 게이트 접속부(154)에 의해 전기적으로 연결된다. 게이트 핑거들(152) 및 게이트 접속부(154)는 멀티 핑거 게이트(150)로 명명될 수 있다. 게이트 핑거들(152)에 인접한 액티브 영역(120)에는 소스 영역들(160) 및 드레인 영역들(170)이 형성된다.
제1 플러그(155)는 멀티 핑거 게이트(150)를 제1 배선(도시하지 않음)에 전기적으로 연결시킨다. 한편 도시하지는 않았지만, 소스 영역들(160) 및 드레인 영역들(170)도 제2 및 제3 배선들에 제2 및 제3 플러그들을 통해 전기적으로 연결된다. 제4 플러그(145)는 가드 링(140)을 제4 배선(도시하지 않음)에 전기적으로 연결시킨다.
도 1b 및 도 1c를 참조하면, 멀티 핑거 트랜지스터들(200, 300)은 게이트 접속부들(254, 354) 및 제1 플러그들(255, 355)을 제외하면 도 1a의 멀티 핑거 트랜지스터(100)와 동일하거나 유사하다. 보통, 게이트 접속부들(154, 254, 354)의 형태에 따라, 도 1a 내지 도 1c의 멀티 핑거 트랜지스터들(100, 200, 300)을 각각 미앤더(meander) 타입 트랜지스터, 빗(comb) 타입 트랜지스터 및 폴디드(folded) 타입 트랜지스터라고 부른다.
도 1a의 멀티 핑거 트랜지스터(100)의 게이트 접속부(154)는 게이트 핑거들(152)을 직렬 연결시키고, 도 1b의 멀티 핑거 트랜지스터(200)의 게이트 접속부(254)는 게이트 핑거들(252)을 액티브 영역(220)의 한쪽 면에서 서로 연결시키는데 반해, 도 1c의 멀티 핑거 트랜지스터(300)의 게이트 접속부(354)는 게이트 핑거들(352)을 액티브 영역(320)의 양쪽 면에서 모두 서로 연결시킨다.
도 1c의 폴디드 타입 트랜지스터(300)는 도 1a의 미앤더 타입 트랜지스 터(100) 혹은 도 1b의 빗 타입 트랜지스터(200)에 비해 1/2 혹은 1/4의 게이트 저항을 가짐으로써 상대적으로 높은 최대 발진 주파수를 가질 수 있지만, 기생 커패시턴스(parasitic capacitance) 측면에서 불리한 점을 갖는다.
즉, 폴디드 타입 트랜지스터(300)는 제1 플러그(355)를 통해 게이트 접속부(354)와 전기적으로 연결되는 제1 배선(도시하지 않음)과 가드 링(340) 사이의 기생 커패시턴스가 미앤더 타입 트랜지스터(100) 혹은 빗 타입 트랜지스터(200)가 갖는 기생 커패시턴스보다 큰 값을 갖는다. 구체적으로, 폴디드 타입 트랜지스터(300)에서 가드 링(340)에 인접하는 상기 제1 배선의 면적은, 빗 타입 트랜지스터(200)에서 가드 링(240)에 인접하는 제1 배선의 면적의 2배가 되고, 또한 미앤더 타입 트랜지스터(100)에서 가드 링(140)에 인접하는 상기 제1 배선의 면적보다도 크기 때문에, 상대적으로 높은 기생커패시턴스 값을 갖게 된다.
한편, 컷 오프 주파수는 기생 커패시턴스에 반비례하므로, 상기 기생 커패시턴스의 증가는 상기 컷 오프 주파수의 감소를 가져오며, 이에 따라 폴디드 타입 트랜지스터(300)의 특성이 열화되는 문제점을 갖는다. 한편, 상기 기생 커패시턴스를 감소시키기 위해서는 멀티 핑거 게이트(350)와 가드 링(340) 사이의 거리를 증가시켜야 하지만, 이 경우에는 트랜지스터 전체 면적이 증가되는 문제점을 갖는다.
이에 따라, 본 발명의 목적은 작은 면적을 가지면서도 낮은 게이트 저항 및 낮은 기생 커패시턴스를 갖는 멀티 핑거 트랜지스터를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터는 액티브 영역, 멀티 핑거 게이트, 소스 영역 및 드레인 영역을 포함한다. 상기 액티브 영역은 기판의 단위 셀 내에 정의되며, 두 개로 형성된다. 상기 멀티 핑거 게이트는 상기 액티브 영역들 내에 형성된 복수 개의 게이트 핑거들 및 상기 게이트 핑거들을 서로 연결하며 상기 두 개의 액티브 영역들 사이에 형성된 게이트 접속부를 포함한다. 상기 소스 영역은 상기 게이트 핑거들에 인접한 상기 액티브 영역들의 일부에 복수 개로 형성된다. 상기 드레인 영역은 상기 게이트 핑거들에 인접한 상기 액티브 영역들의 일부에 복수 개로 형성된다.
본 발명의 일 실시예에 따르면, 상기 각 게이트 핑거들은 제1 방향으로 연장되어 형성될 수 있고, 상기 게이트 접속부는 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 소스 및 드레인 영역들은 상기 제1 방향으로 연장되어 형성될 수 있으며, 상기 제2 방향으로 서로 교대로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 멀티 핑거 트랜지스터는 상기 멀티 핑거 게이트와 전기적으로 연결된 제1 배선, 상기 소스 영역들과 전기적으로 연결된 제2 배선 및 상기 드레인 영역들과 전기적으로 연결된 제3 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 및 제3 배선들은 상기 기판으로부터 동일한 높이에 형성되어 서로 대향할 수 있다.
본 발명의 일 실시예에 따르면, 상기 단위 셀은 불순물이 도핑된 가드 링(guard ring)에 의해 정의될 수 있고, 상기 멀티 핑거 트랜지스터는 상기 가드 링과 전기적으로 연결된 제4 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제4 배선들은 상기 기판으로부터 동일한 높이에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 소스 및 드레인 영역들은 N형 불순물을 포함할 수 있고, 상기 가드 링은 P형 불순물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 및 제4 배선들은 접지될 수 있고, 상기 제3 배선은 입출력 신호를 인가받을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제4 배선들은 금속성 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 배선은 상기 제2 배선과 동일한 금속을 포함할 수 있고, 상기 제1 배선은 상기 제2 배선과 다른 금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 멀티 핑거 게이트, 상기 소스 영역들, 상기 드레인 영역들 및 상기 가드 링은 상기 제1 내지 제4 배선들과 각각 제1, 제2, 제3 및 제4 플러그들을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 멀티 핑거 게이트는 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 두 개의 액티브 영역들은 서로 동일한 면적을 가질 수 있다.
본 발명의 실시예들에 따른 멀티 핑거 트랜지스터에서는, 가드 링으로 정의되는 단위 셀 내의 액티브 영역을 두 개로 형성하고, 상기 액티브 영역들 사이에 게이트 접속부를 형성한다. 이에 따라, 상기 게이트 접속부 상부에 형성되는 배선과 상기 가드 링 사이의 거리가 증가함으로써, 상기 멀티 핑거 트랜지스터는 작은 기생 커패시턴스를 가질 수 있으며, 높은 컷 오프 주파수를 가질 수 있다.
또한, 상기 배선이 단위 셀의 중앙 부분에 하나만 배치됨으로써, 종래 폴디드 타입 트랜지스터에 비해 작은 게이트 저항을 가질 수 있으며, 높은 최대 발진 주파수를 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 멀티 핑거 트랜지스터에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2는 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터의 레이아웃을 설명하기 위한 평면도이고, 도 3a 내지 도 3d는 도 2에 도시된 멀티 핑거 트랜지스터를 Ⅰ-Ⅰ′, Ⅱ-Ⅱ′, Ⅲ-Ⅲ′ 및 Ⅳ-Ⅳ′을 따라 각각 절단한 단면도들이다. 도면의 간단 명료함을 위해서, 도 2에서는 제4 배선을 도시하지 않았으며, 도 3a 내지 도 3d에서는 각 층들 사이에 형성된 층간 절연막들은 도시하지 않았다.
도 2 및 도 3a 내지 도 3d를 참조하면, 멀티 핑거 트랜지스터(400)는 복수 개의 단위 셀을 가지며, 상기 단위 셀은 가드 링(440)에 의해 정의된다. 도면에서는 하나의 단위 셀만을 도시하였으며, 앞으로는 하나의 단위 셀에 대해서만 설명하기로 한다.
멀티 핑거 트랜지스터(400)는 기판(410) 내에 제1 액티브 영역(422) 및 제2 액티브 영역(424)을 포함하는 액티브 영역(420)을 갖는다. 액티브 영역(420)은 소자 분리막(435)에 의해 정의되는 필드 영역(430)과 구분된다. 소자 분리막(435)은 산화물을 포함할 수 있다.
기판(410)은 실리콘 혹은 게르마늄을 포함할 수 있다. 기판(410) 상부에는 P 형 혹은 N형 불순물이 도핑된 P형 혹은 N형 웰(well)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 기판(410) 상부에는 P형 웰이 형성되고, 가드 링(440)은 P+ 확산 영역으로서 상기 P형 웰에 바이어스(bias)를 제공한다.
본 발명의 일 실시예에 따르면, 제1 및 제2 액티브 영역들(422, 424)은 실질적으로 동일한 형상과 면적을 가진다. 이와는 달리, 제1 및 제2 액티브 영역들(422, 424)은 서로 다른 형상 혹은 면적을 가질 수 있다. 특히, 제1 액티브 영역(422)의 너비인 제1 너비(W1)와 제2 액티브 영역의 너비인 제2 너비(W2)가 서로 다른 값을 가질 수 있다.
액티브 영역(420)에는 복수 개의 게이트 핑거들(452)이 형성된다. 본 발명의 일 실시예에 따르면, 각 게이트 핑거들(452)은 서로 평행하면서 제1 방향으로 연장되도록 형성된다.
게이트 핑거들(452)은 제1 및 제2 액티브 영역들(422, 424) 사이에 형성된 게이트 접속부(454)에 의해 서로 연결된다. 게이트 접속부(454)가 제1 및 제2 액티브 영역들(422, 424) 사이에 형성됨으로써, 액티브 영역과 가드 링 사이에 게이트 접속부가 형성된 종래 멀티 핑거 게이트에 비해, 본 발명의 실시예들에 따른 멀티 핑거 게이트(400)는 게이트 접속부(454)와 가드 링(440) 사이의 거리가 큰 값을 가질 수 있다. 이에 따라, 게이트 접속부(454) 상부에 형성되는 제1 배선(480)과 가드 링(440) 사이의 거리(L1)도 증가하여, 본 발명의 실시예들에 따른 멀티 핑거 게이트(400)는 낮은 기생 커패시턴스를 가질 수 있다.
한편, 본 발명의 일 실시예에 따르면, 게이트 접속부(454)는 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되어 형성된다.
본 발명의 일 실시예에 따르면, 게이트 핑거들(452) 및 게이트 접속부(454)는 폴리실리콘을 포함한다. 이와는 달리, 게이트 핑거들(452) 및 게이트 접속부(454)는 금속을 포함할 수도 있다.
게이트 핑거들(452)에 인접한 액티브 영역(450)에는 소스 영역(460) 및 드레인 영역(470)이 형성된다. 구체적으로, 액티브 영역(450)의 게이트 핑거들(452)에 의해 커버된 부분 사이에 복수 개의 소스 영역들(460) 및 드레인 영역들(470)이 교대로 형성된다. 본 발명의 일 실시예에 따르면, 각 소스 및 드레인 영역들(460, 470)은 상기 제1 방향으로 연장되도록 형성된다. 한편, 기판(410)이 P형 웰을 포함하는 경우, 소스 및 드레인 영역들(460, 470)은 N형 불순물이 도핑된 N+ 확산 영역이 될 수 있다.
게이트 접속부(454)는 제1 플러그(455)를 통해 제1 배선(480)과 전기적으로 연결된다. 제1 플러그(455)는 도전성 물질을 포함할 수 있다.
제1 배선(480)은 제1 플러그(455)를 통해 게이트 접속부(454)와 직접 연결되는 제1 연결부(482) 및 제1 연결부(482)에서 연장되어 외부 신호를 인가받는 연장부(484)를 포함한다. 도시하지는 않았으나, 제1 플러그(455)는 제1 층간 절연막을 관통하도록 형성될 수 있고, 제1 배선(480)은 상기 제1 층간 절연막 상에 형성될 수 있다. 제1 배선(480)은 금속과 같은 도전성 물질을 포함할 수 있다.
가드 링(440)은 제4 플러그(445)를 통해 제4 배선(447)과 전기적으로 연결된다. 제4 플러그(445)는 도전성 물질을 포함할 수 있다.
제4 배선(447)은 접지선에 연결될 수 있으며, 금속과 같은 도전성 물질을 포함할 수 있다. 또한, 제4 플러그(445)는 상기 제1 층간 절연막을 관통하도록 형성될 수 있고, 제4 배선(447)은 상기 제1 층간 절연막 상에 형성될 수 있다.
소스 영역(460)은 제2 플러그(465)를 통해 제2 배선(490)과 전기적으로 연결된다. 제2 플러그(465)는 도전성 물질을 포함할 수 있다.
제2 배선(490)은 제2 플러그(465)를 통해 복수 개의 소스 영역들(460)과 직접 연결되는 복수 개의 제2 연결부들(491) 및 제2 연결부들(491)을 서로 전기적으로 연결하는 제1 접속부(493)를 포함한다. 제2 배선(490)은 접지선에 연결될 수 있다. 도시하지는 않았으나, 제2 플러그(465)는 상기 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 관통하도록 형성될 수 있고, 제2 배선(490)은 상기 제2 층간 절연막 상에 형성될 수 있다. 제2 배선(490)은 금속과 같은 도전성 물질을 포함할 수 있다.
제3 배선(495)은 제2 플러그(475)를 통해 복수 개의 드레인 영역들(470)과 직접 연결되는 복수 개의 제3 연결부들(497) 및 제3 연결부들(497)을 서로 전기적으로 연결하는 제2 접속부(499)를 포함한다. 제3 배선(495)에는 입출력 신호가 인가될 수 있다. 본 발명의 일 실시예에 따르면, 제3 플러그(475)는 상기 제1 및 제2 층간 절연막들을 관통하도록 형성될 수 있고, 제3 배선(495)은 상기 제2 층간 절연막 상에 형성될 수 있다. 이 때, 제2 및 제3 연결부들(491, 497)은 상기 제1 방향 으로 연장되고 상기 제2 방향으로 교대로 배치될 수 있다. 또한, 제1 및 제2 접속부들(493, 499)은 상기 제2 방향으로 연장되고 서로 대향하도록 배치될 수 있다.
제3 배선(495)은 금속과 같은 도전성 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제2 및 제3 배선들(490, 495)은 동일한 금속을 포함할 수 있으며, 제1 배선(480)이 포함하는 금속과 다른 금속을 포함할 수 있다.
도 4는 비교예에 따른 멀티 핑거 트랜지스터의 레이아웃을 설명하기 위한 평면도이다. 도 4의 멀티 핑거 트랜지스터(300)는 종래 기술에서 언급한 폴디드 타입 트랜지스터로서, 도 1c에 도시된 멀티 핑거 트랜지스터(300)와 동일하다. 다만, 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터(400)와 비교하기 위해, 제1 내지 제3 배선을 더 도시하였다.
도 4를 참조하면, 액티브 영역(320)의 양 측면에 게이트 접속부(354)가 형성된다. 또한, 제1 배선(380)이 제1 플러그(355)를 통해 게이트 접속부(354)와 전기적으로 연결되도록 게이트 접속부(354)의 상부에 형성된다. 이에 따라, 제1 배선(380)과 가드 링(340) 사이의 거리(L2)가 도 2에 도시된 멀티 핑거 트랜지스터(400)에서의 제1 배선(480)과 가드 링(480) 사이의 거리(L1)보다도 짧다. 따라서, 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터(400)의 기생 커패시턴스가 비교예에 따른 멀티 핑거 트랜지스터(300)의 기생 커패시턴스보다 작은 값을 가질 수 있으며, 이에 따라 상대적으로 큰 값의 컷 오프 주파수를 가질 수 있다.
또한, 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터(400)는 비교예에 따른 멀티 핑거 트랜지스터(300)에 비해 동일한 단위 셀 면적에서 상대적으로 작은 기생 커패시턴스를 가지므로, 동일한 기생 커패시턴스를 갖는다고 할 때, 상대적으로 좀더 작은 단위 셀 면적을 가질 수 있다.
한편, 도 4의 멀티 핑거 트랜지스터(300)에서, 제1 배선(380)은 제1 플러그(355)를 통해 게이트 접속부(354)와 직접 연결되는 제1 연결부(382), 제1 연결부(382)에서 연장되어 외부 신호를 인가받는 연장부(384) 및 제1 연결부(382)와 연장부(384)를 이어주는 브리지(bridge)부(386)를 포함한다. 브리지부(386)가 존재함에 따라, 브리지부(386)의 길이만큼 게이트 저항이 증가하게 된다. 따라서, 본 발명의 실시예들에 따른 멀티 핑거 트랜지스터(400)는 비교예에 따른 멀티 핑거 트랜지스터(300)에 비해 낮은 게이트 저항을 가질 수 있으며, 이에 따라 상대적으로 큰 값의 최대 발진 주파수를 가질 수 있다.
본 발명에 따른 멀티 핑거 트랜지스터에서는, 가드 링으로 정의되는 단위 셀 내의 액티브 영역을 두 개로 형성하고, 상기 액티브 영역들 사이에 게이트 접속부를 형성한다. 이에 따라, 상기 게이트 접속부 상부에 형성되는 배선과 상기 가드 링 사이의 거리가 증가함으로써, 상기 멀티 핑거 트랜지스터는 작은 기생 커패시턴스를 가질 수 있으며, 높은 컷 오프 주파수를 가질 수 있다.
또한, 상기 배선이 단위 셀의 중앙 부분에 하나만 배치됨으로써, 종래 폴디드 타입 트랜지스터에 비해 작은 게이트 저항을 가질 수 있으며, 높은 최대 발진 주파수를 가질 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판의 단위 셀 내에 정의된 두 개의 액티브 영역들;
    상기 액티브 영역들 내에 형성된 복수 개의 게이트 핑거들 및 상기 게이트 핑거들을 서로 연결하며 상기 두 개의 액티브 영역들 사이에 형성된 게이트 접속부를 포함하는 멀티 핑거(multi-finger) 게이트;
    상기 게이트 핑거들에 인접한 상기 액티브 영역들의 일부에 형성된 복수 개의 소스 영역들; 및
    상기 게이트 핑거들에 인접한 상기 액티브 영역들의 일부에 형성된 복수 개의 드레인 영역들을 포함하는 멀티 핑거 트랜지스터.
  2. 제1항에 있어서, 상기 각 게이트 핑거들은 제1 방향으로 연장되어 형성되고, 상기 게이트 접속부는 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성된 것을 특징으로 하는 멀티 핑거 트랜지스터.
  3. 제2항에 있어서, 상기 각 소스 및 드레인 영역들은 상기 제1 방향으로 연장되어 형성되며, 상기 제2 방향으로 서로 교대로 형성되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  4. 제1항에 있어서,
    상기 멀티 핑거 게이트와 전기적으로 연결된 제1 배선;
    상기 소스 영역들과 전기적으로 연결된 제2 배선; 및
    상기 드레인 영역들과 전기적으로 연결된 제3 배선을 더 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  5. 제4항에 있어서, 상기 제2 및 제3 배선들은 상기 기판으로부터 동일한 높이에 형성되어 서로 대향하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  6. 제4항에 있어서, 상기 단위 셀은 불순물이 도핑된 가드 링(guard ring)에 의해 정의되고, 상기 가드 링과 전기적으로 연결된 제4 배선을 더 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  7. 제6항에 있어서, 상기 제1 및 제4 배선들은 상기 기판으로부터 동일한 높이에 형성되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  8. 제6항에 있어서, 상기 소스 및 드레인 영역들은 N형 불순물을 포함하고, 상기 가드 링은 P형 불순물을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  9. 제6항에 있어서, 상기 제2 및 제4 배선들은 접지되고, 상기 제3 배선은 입출력 신호를 인가받는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  10. 제6항에 있어서, 상기 제1 내지 제4 배선들은 금속성 물질을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  11. 제10항에 있어서, 상기 제3 배선은 상기 제2 배선과 동일한 금속을 포함하고, 상기 제1 배선은 상기 제2 배선과 다른 금속을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  12. 제6항에 있어서, 상기 멀티 핑거 게이트, 상기 소스 영역들, 상기 드레인 영역들 및 상기 가드 링은 상기 제1 내지 제4 배선들과 각각 제1, 제2, 제3 및 제4 플러그들을 통해 전기적으로 연결되는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  13. 제1항에 있어서, 상기 멀티 핑거 게이트는 폴리실리콘을 포함하는 것을 특징으로 하는 멀티 핑거 트랜지스터.
  14. 제1항에 있어서, 상기 두 개의 액티브 영역들은 서로 동일한 면적을 갖는 것을 특징으로 하는 멀티 핑거 트랜지스터.
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