JP2003243522A - 抵抗素子を使用した半導体装置 - Google Patents

抵抗素子を使用した半導体装置

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JP2003243522A
JP2003243522A JP2002042916A JP2002042916A JP2003243522A JP 2003243522 A JP2003243522 A JP 2003243522A JP 2002042916 A JP2002042916 A JP 2002042916A JP 2002042916 A JP2002042916 A JP 2002042916A JP 2003243522 A JP2003243522 A JP 2003243522A
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resistance element
conductive portion
interlayer insulating
contact hole
semiconductor device
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Motomu Ukita
求 浮田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体装置の設計において、高抵抗素子に接
続される配線層のレイアウト設計の自由度が向上した半
導体装置を提供する。 【解決手段】 高抵抗素子領域３近傍の構造は、Ｙ２−
Ｙ２線を含む半導体基板に対して垂直な平面に対して鏡
面対称の構造に形成されている。すなわち、高抵抗素子
領域３、コンタクトプラグ４ａ，４ｂおよび配線層６
ａ，６ｂの張出し部分は、左右対称の構造をしており、
断面的にもおよび平面的にも、配線層６ａ，６ｂそれぞ
れが高抵抗素子領域３に対して同じ長さだけ被さってい
ることになる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高抵抗を使用した
半導体装置に関し、特に、アナログ回路において高抵抗
素子が使用される半導体装置に関するものである。
【０００２】
【従来の技術】従来よりメモリＬＳＩ（Large Scale
Integration）をはじめとする多くのＬＳＩでは、アナ
ログ回路において高抵抗素子が使用されている。アナロ
グ系の回路において高抵抗素子の特性は、その回路の動
作に大きく影響を与え、場合によってはＬＳＩそのもの
の特性を決定することも少なくない。
【０００３】たとえば、代表的な例として、基準電位Ｖ
ｒｅｆ発生回路では、高抵抗素子の抵抗値が変動する
と、回路が出力する基準電圧そのものが変化してしまう
場合もある。
【０００４】以下、従来の半導体装置における高抵抗素
子を用いた部分を、図１６〜図１８の上面図または断面
図を用いて説明する。
【０００５】図１６〜図１８に示すように、従来の高抵
抗素子を使用した半導体装置は、Ｎ型不純物がドープさ
れたウエル１０１と、Ｎ型不純物がドープされたウエル
１０１の主表面から所定の箇所にかけて形成された層間
絶縁膜１０２と、Ｎ型不純物がドープされたウエル１０
１の主表面から所定の深さにかけて形成され、層間絶縁
膜１０２によって囲まれた、Ｐ型不純物の拡散層からな
る高抵抗素子領域１０３と、高抵抗素子領域１０３に接
続するためのコンタクトプラグ１０４ａ，１０４ｂと、
コンタクトプラグ１０４ａ，１０４ｂが埋込まれている
層間絶縁膜１０５と、層間絶縁膜１０５の上に形成され
た配線層１０４ａ，１０４ｂと、配線層１０４ａ，１０
４ｂを覆うように形成された層間絶縁膜１０７と、層間
絶縁膜１０７の上に形成された上層配線層１０８とを備
えている。
【０００６】図１６〜図１８に示すように、高抵抗素子
領域１０３の抵抗値は、Ｐ型不純物の拡散層の単位面積
あたりの抵抗値と形状で決定される。たとえば、高抵抗
素子領域１０３の抵抗値Ｒは、Ｒ＝ＲP×Ｌ／Ｗとな
る。
【０００７】ここで、ＲPはＰ型不純物の拡散層の単位
面積あたりの抵抗値、ＬはＰ型不純物の拡散層の長さ、
ＷはＰ型不純物の拡散層の幅である。Ｒが一定であれ
ば、図１８において矢印１２５で示すように、上層配線
層１０８の電位の影響を受けて高抵抗素子領域１０３の
抵抗値が変動する。
【０００８】より具体的に説明すると、図１８に示すよ
うな構造は、上層配線層１０８、層間絶縁膜，１０５，
１０７および高抵抗素子領域１０３の構造によりＭＯＳ
トランジスタのゲート電極と同様の構造が形成されるこ
とになる。そのため、上層配線層１０８の電位が”Ｈ”
か”Ｌ”かでＰ型不純物の拡散層により構成された高抵
抗素子領域１０３を流れる電流量が変化し、この電流量
の変化がＰ型の不純物の拡散層から構成された高抵抗素
子領域１０３の抵抗値を変化させることになる。
【０００９】前述の問題を解決する技術として、図１９
〜図２１に示すように、配線層６ｂが、高抵抗素子領域
１０３の上側の領域をほぼ覆うように形成されている半
導体装置がある。この半導体装置によれば、上層配線層
１０８を流れる電流量が変化した場合においても、その
上層配線層８による矢印１２５で示すような電気的な影
響を配線層１０６ｂのうちの層間絶縁膜１０７の下側に
形成されている部分が抑制する。したがって、高抵抗素
子領域１０３の抵抗値が変化することが防止される。
【００１０】すなわち、本実施の形態の半導体装置にお
いては、図１９〜２１に示すように、配線層１０６ｂ
は、高抵抗素子領域１０３の真上部分のほぼ全域にわた
って張出されているため、上層配線層１０８の電位の影
響を受けないように、高抵抗素子領域１０３をシールド
していることになる。上層配線層１０８の電位は、常に
高抵抗素子領域１０３に接続されているコンタクトプラ
グ１０４ｂの電位同一であり、高抵抗素子領域１０３と
してのＰ型不純物の拡散層の電位との差は一定で上層配
線層１０８のように電位が変動することがないため、高
抵抗素子領域１０３の抵抗値は、従来の半導体装置より
も安定する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のような半導体装置では、配線層１０６ａの張出し長
さと配線層１０６ｂの張出し長さとが異なっている、す
なわち、配線層１０６ａと配線層１０６ｂとが非対称形
であった。そのため、高電位側に電気的に接続された配
線を配線層１０６ａと配線層１０６ｂとのいずれ側に接
続するかによって、高抵抗素子領域１０３を流れる電流
量に違いが生じる。その結果、半導体装置の設計におい
て、高抵抗素子領域１０３のレイアウトの自由度が制限
されたものとなっていた。
【００１２】本発明は、上述のような問題に鑑みてなさ
れたものであり、その目的は、半導体装置の設計におい
て、高抵抗素子に接続される配線層のレイアウト設計の
自由度が向上した半導体装置を提供することである。
【００１３】
【課題を解決するための手段】本発明の第１の局面の抵
抗素子を使用した半導体装置は、半導体基板と、半導体
基板上または半導体基板内に形成された抵抗素子と、抵
抗素子の上に形成された層間絶縁層と、層間絶縁層を上
下に貫通して抵抗素子に接続された第１コンタクトホー
ルと、層間絶縁層を上下に貫通して抵抗素子に接続され
た第２コンタクトホールと、層間絶縁膜の上に形成され
るとともに、第１コンタクトホールに接続された第１配
線層と、層間絶縁膜の上に形成されるとともに、第２コ
ンタクトホールに接続された第２配線層とを備え、第１
コンタクトホールと第２コンタクトホールとの間の領域
の上側において、第１配線層と第２配線層とが、半導体
基板に垂直な所定の平面に対して対称形に形成される
か、または、同一高さ位置に形成されかつ所定の対称点
に対して点対称に形成されている。
【００１４】上記の構成によれば、第１コンタクトホー
ルと第２コンタクトホールとの間の領域の上側におい
て、第１配線層からの抵抗素子の抵抗値への影響と第２
配線層からの抵抗素子の抵抗値への影響とが同一となる
ため、第１配線層および第２配線層に接続される接続用
配線層の設計の自由度が向上する。
【００１５】本発明の第１の局面の高抵抗素子を使用し
た半導体装置は、抵抗素子が半導体基板内に形成された
不純物拡散層であってもよい。
【００１６】本発明の第１の局面の抵抗素子を使用した
半導体装置は、抵抗素子が半導体基板上に形成された配
線層であってもよい。
【００１７】本発明の第１の局面の抵抗素子を使用した
半導体装置は、第１配線層と第２配線層との隙間が、第
１配線層と第２配線層とが互いに電気的に短絡しない程
度に設定されており、かつ、抵抗素子の上側の領域であ
って第１配線層および第２配線層よりもさらに上に上層
配線層が設けられた場合に、その上層配線層が抵抗素子
に電気的影響を及ぼすことを抑制することができる程度
に設定されていてもよい。
【００１８】上記の構成によれば、第１配線層と第２配
線層とが互いに電気的な影響を与えることなく、上層配
線層が抵抗素子に電気的影響を及ぼすことを抑制するこ
とができる。すなわち、抵抗素子の上側に電位が変化し
得る上層配線層が設けられている場合に、抵抗素子と上
層配線層との間において、第１配線層および第２配線層
の双方が用いられて、抵抗素子が上層配線層から実質的
に遮蔽される。
【００１９】本発明の第２の局面の抵抗素子を使用した
半導体装置は、半導体基板と、半導体基板上に形成され
た抵抗素子と、抵抗素子の下に形成された層間絶縁層
と、層間絶縁層を上下に貫通して抵抗素子に接続された
第１コンタクトホールと、層間絶縁層を上下に貫通して
抵抗素子に接続された第２コンタクトホールと、層間絶
縁膜の下に形成されるとともに、第１コンタクトホール
に接続された第１導電部と、層間絶縁膜の下に形成され
るとともに、第２コンタクトホールに接続された第２導
電部とを備え、第１コンタクトホールと第２コンタクト
ホールとの間の領域の下側において、第１導電部と第２
導電部とが、半導体基板に垂直な所定の平面に対して対
称形に形成されるか、または、同一高さ位置に形成され
かつ所定の対称点に対して点対称に形成されている。
【００２０】上記の構成によれば、第１コンタクトホー
ルと第２コンタクトホールとの間の領域の下側におい
て、第１導電部からの抵抗素子の抵抗値への影響と第２
導電部からの抵抗素子の抵抗値への影響とが同一となる
ため、第１導電部および第２導電部に接続される接続用
配線層の設計の自由度が向上する。
【００２１】本発明の第３の局面の抵抗素子を使用した
半導体装置は、半導体基板と、半導体基板上に形成され
た抵抗素子と、抵抗素子の下に形成された第１層間絶縁
層と、抵抗素子の上に形成された第２層間絶縁層と、第
１層間絶縁層の下に形成された第１導電部と、第１導電
部とは別の導電部であって、第１層間絶縁層の下に形成
された第２導電部と、第２層間絶縁層の上に形成された
第３導電部と、第３の導電部とは別の導電部であって、
第２層間絶縁層の上に形成された第４導電部と、第１層
間絶縁層および第２層間絶縁層を上下に貫通して第１導
電部と第３導電部とに接続された第１コンタクトホール
と、第１層間絶縁層および第２層間絶縁層を上下に貫通
して第２導電部と第４導電部とに接続された第２コンタ
クトホールと、第２層間絶縁層を上下に貫通して抵抗素
子と第３導電部とに接続された第３コンタクトホール
と、第２層間絶縁層を上下に貫通して抵抗素子と第４導
電部とに接続された第４コンタクトホールとを備え、第
１コンタクトホールと第２コンタクトホールとの間の領
域の下側において、第１導電部と第２導電部とが、半導
体基板に垂直な所定の平面に対して対称形に形成される
か、または、同一高さ位置に形成されかつ所定の対称点
に対して点対称に形成され、第３コンタクトホールと第
４コンタクトホールとの間の領域の上側において、第３
導電部と第４導電部とが、半導体基板に垂直な所定の平
面に対して対称形に形成されるか、または、同一高さ位
置に形成されかつ所定の対称点に対して点対称に形成さ
れている。
【００２２】上記の構成によれば、第１コンタクトホー
ルと第２コンタクトホールとの間の領域の下側におい
て、第１導電部からの抵抗素子の抵抗値への影響と第２
導電部からの抵抗素子の抵抗値への影響とが同一となる
ため、第１導電部および第２導電部に接続される接続用
配線層の設計の自由度が向上する。また、第３コンタク
トホールと第４コンタクトホールとの間の領域の下側に
おいて、第３導電部からの抵抗素子の抵抗値への影響と
第４導電部からの抵抗素子の抵抗値への影響とが同一と
なるため、第３導電部および第４導電部に接続される接
続用配線層の設計の自由度が向上する。
【００２３】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、第１導電部および第２導電部
のうち少なくともいずれか一方が、半導体基板内に形成
された不純物拡散層であってもよい。
【００２４】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、第１導電部および第２導電部
のうち少なくともいずれか一方が、半導体基板上に形成
された配線層であってもよい。
【００２５】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、抵抗素子が配線層であっても
よい。
【００２６】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、下側導電部が、半導体基板内
に形成されたウエルであってもよい。
【００２７】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、下側導電部が、半導体基板上
に形成された配線層であってもよい。
【００２８】本発明の第２および第３の局面の抵抗素子
を使用した半導体装置は、第１導電部と第２導電部との
隙間が、第１導電部と第２導電部とが互いに電気的に短
絡しない程度に設定されており、かつ、抵抗素子の下側
の領域であって第１導電部および第２導電部よりもさら
に下に下側導電部が設けられた場合に、その下側導電部
が抵抗素子に電気的影響を及ぼすことを抑制することが
できる程度に設定されていてもよい。
【００２９】上記の構成によれば、第１導電部と第２導
電部とが互いに電気的な影響を与えることなく、下側導
電部が抵抗素子に電気的影響を及ぼすことを抑制するこ
とができる。すなわち、抵抗素子の下側に電位が変化し
得る下側導電部が設けられている場合に、抵抗素子と下
側導電部との間において、第１導電部および第２導電部
の双方が用いられて、抵抗素子が下側導電部から実質的
に遮蔽される。
【００３０】
【発明の実施の形態】以下、図に基づいて本発明の実施
の形態の高抵抗素子を使用した半導体装置を説明する。
【００３１】（実施の形態１）まず、図１および図２を
用いて、実施の形態１の高抵抗素子を使用した半導体装
置を説明する。図１および図２に示すように、本実施の
形態の高抵抗素子を使用した半導体装置は、Ｎ型不純物
がドープされたウエル１と、Ｎ型不純物がドープされた
ウエル１の主表面から所定の深さにかけて形成された分
離絶縁膜２と、Ｎ型不純物がドープされたウエル１の主
表面から所定の深さにかけて形成されるとともに、分離
絶縁膜２に取囲まれるように形成され、Ｐ型不純物の拡
散層を含む高抵抗素子領域３と、高抵抗素子領域３に接
続されたコンタクトプラグ４ａ，４ｂと、コンタクトプ
ラグ４ａ，４ｂが埋込まれている層間絶縁膜５と、コン
タクトプラグ４ａ，４ｂに接触するとともに、層間絶縁
膜５の上に形成された配線層６ａ，６ｂと、配線層６
ａ，６ｂを覆うように形成された層間絶縁膜７と、層間
絶縁膜７の上に形成された上層配線層８とを備えてい
る。
【００３２】また、本実施の形態の高抵抗素子を備えた
半導体装置においては、配線層６ａ，６ｂが、高抵抗素
子領域３の上側の領域をほぼ覆うように形成されてい
る。そのため、上層配線層８を流れる電流量が変化した
場合においても、その上層配線層８による矢印２５で示
すような電気的な影響を層間絶縁膜７の下の配線層６
ａ，６ｂの張出し部が抑制する。したがって、上層配線
層８の電位が変化しても、高抵抗素子領域３の抵抗値が
変化することが抑制される。
【００３３】すなわち、本実施の形態の半導体装置にお
いては、図１および図２に示すように、配線層６ａ，６
ｂが、上層配線層８の電位の影響を受けないように、高
抵抗素子領域３をシールドしている。配線層６ａ，６ｂ
の電位は、常に高抵抗素子領域３に接続されているコン
タクトプラグ４ａ，４ｂの電位であり、配線層６ａ，６
ｂの電位と高抵抗素子領域３としてのＰ型不純物の拡散
層の電位との差は一定で上層配線層８のように電位が変
動することもないため、高抵抗素子領域３の抵抗値は、
従来の半導体装置の高抵抗素子領域の抵抗値よりも安定
する。
【００３４】また、本実施の形態の半導体装置の高抵抗
素子領域３近傍の構造は、図１に示すＹ１−Ｙ１線およ
び図２に示すＹ２−Ｙ２線を含む半導体基板に対して垂
直な平面に対して鏡面対称の構造に形成されている。す
なわち、高抵抗素子領域３、コンタクトプラグ４ａ，４
ｂおよび配線層６ａ，６ｂは、図１および図２において
左右対称の構造をしており、断面的にもおよび平面的に
も、配線層６ａ，６ｂそれぞれが高抵抗素子領域３に対
して同じ長さだけ被さっていることになる。
【００３５】また、通常、高抵抗素子領域３は、図３お
よび図４に示すように、その加工精度のばらつきを低減
するために１箇所または数箇所に集めて配置される。さ
らに、高抵抗素子領域３は、他の回路５０，６０や他の
素子から受ける影響を低減するために他の回路５０，６
０や他の素子からある程度距離を取って配置されること
が多い。
【００３６】この高抵抗素子領域３と他の抵抗素子との
間の領域は素子を配置することができず、無駄な領域と
なっている。この領域の面積を極力低減するためにも、
高抵抗素子領域３を極力一箇所に集めて配置する必要が
ある。また、高抵抗素子領域３の特性の変動や半導体装
置の設計の後の過程において行なわれる他の回路５０，
６０の変更などに備えて予備の高抵抗素子領域３も一緒
に配置されることが多い。
【００３７】また、半導体装置において、たとえば、複
数の高抵抗素子を接続して１つの抵抗として使用する場
合には、図３および図４に示すように、各高抵抗素子を
直列に接続するのが効率的である。このとき、高抵抗素
子に本実施の形態の高抵抗素子領域３を用いた場合、各
高抵抗素子領域３同士の接続構造は図３または図４に示
すような構造になる。
【００３８】前述のような高抵抗素子領域３をシールド
する配線層６ａ，６ｂの構造としては、次の図５〜図７
に示すような構造のバリエーションが考えられる。
【００３９】まず、高抵抗素子領域３をシールドする配
線層６ａ，６ｂの構造として、図５に示すように、配線
層６ａ，６ｂ同士の隙間部分が接地電位ＧＮＤ側から遠
く離れ、基準電位ＶＤＤ側に近い位置に偏るように揃え
られている構造が考えられる。
【００４０】一方、高抵抗素子領域３をシールドする配
線層６ａ，６ｂの構造として、図６に示すように、配線
層６ａ，６ｂ同士の隙間部分の位置が各高抵抗素子領域
３ごとに異なる構造が考えられる。ただし、直列に繋い
だ高抵抗素子領域３の抵抗値を各高抵抗素子領域３、コ
ンタクトプラグ４ａ，４ｂおよび配線層６ａ，６ｂを１
組とした単位で揃えるためには、図５に示すように、配
線層６ａ，６ｂ同士の隙間の位置を各高抵抗素子領域
３、コンタクトプラグ４ａ，４ｂおよび配線層６ａ，６
ｂを１組とした単位ごとに揃える必要がある。
【００４１】その理由は、以下のようなものである。従
来技術において説明したように、Ｐ型不純物を含む拡散
層からなる高抵抗素子領域３はＭＯＳトランジスタのチ
ャネル領域のように上層に形成された導電層の電位の変
化の影響を受けるが、この影響は、配線層６ａ，６ｂか
らももたらされる。すなわち、上層配線層８のみなら
ず、配線層６ａ，６ｂによっても高抵抗素子領域３の抵
抗値に影響がもたらされる。
【００４２】本実施の形態に示した高抵抗素子領域１０
３を使用した半導体装置においては、配線層６ａ，６ｂ
がＭＯＳトランジスタのゲート電極のように機能し、そ
のゲート電極が、ソース電極またはドレイン電極として
機能するコンタクトプラグ４ａ，４ｂに接続した構造に
なっている。その結果、配線層６ａ，６ｂを高電位側に
するかまたは低電位側にするかによって、ゲート電極を
ソース電極に接続したのかドレイン電極に接続したかと
いうような構造の相違と同様の構造上の相違が生じる。
【００４３】その構造上の相違により、高抵抗素子領域
３を流れる電流量に違いが生じる。その結果、図６に示
すような高抵抗素子を用いた半導体装置の設計におい
て、高抵抗素子領域３に接続されている配線層６ａ，６
ｂのうちのいずれの側に高電位側または低電位側を接続
するかが決定されてしまう。そのため、高抵抗素子領域
３に接続するための配線層のレイアウトの自由度が低減
されてしまう。
【００４４】そこで、本実施の形態の高抵抗素子を使用
した半導体装置は、図７に示すように、高抵抗素子を複
数用いる場合に、複数の高抵抗素子それぞれにおいて、
高抵抗素子領域３、コンタクトプラグ４ａ，４ｂおよび
配線層６ａ，６ｂが、Ｙ３−Ｙ３線およびＹ４−Ｙ４線
それぞれを含む半導体基板に垂直な平面それぞれに対し
て鏡面対称に形成されている。このように、高抵抗素子
領域３、コンタクトプラグ４ａ，４ｂおよび配線層６
ａ，６ｂを所定の面に対して対称形にしておけば、高電
位側または低電位側のいずれを配線層６ａ，６ｂのいず
れの側に接続しても、高抵抗素子領域３の抵抗値に影響
を与えることなく、配線層６ａ，６ｂのいずれかに接続
するための配線層のレイアウト設計の自由度を向上させ
ることができる。
【００４５】（実施の形態２）次に、図８を用いて実施
の形態２の高抵抗素子を使用した半導体装置を説明す
る。
【００４６】本実施の形態の高抵抗素子を使用した半導
体装置は、半導体基板上に形成された層間絶縁膜１０
と、層間絶縁膜１０の上に形成されたポリシリコンを含
む高抵抗素子層１１と、高抵抗素子層１１に接続するよ
うに形成されたコンタクトプラグ４ａ，４ｂと、高抵抗
素子層１１とともにコンタクトプラグ４ａ，４ｂを埋込
む層間絶縁膜５と、コンタクトプラグ４ａ，４ｂに接触
するように形成されるとともに、層間絶縁膜５の上に形
成された配線層６ａ，６ｂと、配線層６ａ，６ｂを覆う
ように形成された層間絶縁膜７と、層間絶縁膜７の上に
形成された上層配線層８とを備えている。
【００４７】上記のような構成によっても、実施の形態
１の高抵抗素子を用いた半導体装置と同様に、高抵抗素
子層１１は、配線層６ａ，６ｂの上に層間絶縁膜７を介
して形成された上層配線層８の影響を受けないように、
配線層６ａ，６ｂによりシールドされる。その結果、高
抵抗素子層１１の電位が変動することもないため、高抵
抗素子層１１の抵抗値は従来の半導体装置よりも安定す
る。
【００４８】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図８に示すように、ポリシリコンを用
いて形成された高抵抗素子層１１、コンタクトプラグ４
ａ，４ｂおよび配線層６ａ，６ｂが、鏡面対称に形成さ
れている。
【００４９】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ４ａ，４ｂおよ
び配線層６ａ，６ｂが、図８に示すＹ５−Ｙ５線を含む
半導体基板に対して垂直な平面に対して鏡面対称に形成
される。それにより、実施の形態１の半導体装置と同様
に、配線層６ａ，６ｂに接続される配線層のレイアウト
設計の自由度を高めることができる。
【００５０】（実施の形態３）次に、図９を用いて、実
施の形態３の高抵抗素子を使用した半導体装置を説明す
る。
【００５１】図９に示すように、本実施の形態の高抵抗
素子を使用した半導体装置は、Ｐ-型のウェル２０内に
形成され、高抵抗素子として機能するＮ-型ウェル２２
と、Ｎ-型ウェル２２を取囲むように形成された分離絶
縁膜２と、Ｎ-型ウェル２２内に形成された絶縁膜２ａ
と、分離絶縁膜２および絶縁膜２ａが形成されていない
領域においてＮ-型ウェル２２の主表面から所定の深さ
にかけて形成されたＰ+型不純物拡散層２２ａ，２２ｂ
と、Ｐ+型不純物拡散層２２ａ，２２ｂに接続するコン
タクトプラグ４ａ，４ｂと、分離絶縁膜２およびコンタ
クトプラグ４ａ，４ｂを埋込むように形成された層間絶
縁膜５と、層間絶縁膜５の上に形成されるとともに、コ
ンタクトプラグ４ａ，４ｂに接触するように形成された
配線層６ａ，６ｂと、配線層６ａ，６ｂを覆うように形
成された層間絶縁膜７と、層間絶縁膜７の上に形成され
た上層配線層８とを備えている。
【００５２】上記のような構成によっても、Ｎ-型ウェ
ル２２は、上層配線層８からの影響が配線層６ａ，６ｂ
により抑制される。したがって、Ｎ-型ウェル２２の抵
抗値は安定することになる。
【００５３】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、Ｎ-型ウェル２２、コンタクトプラグ
４ａ，４ｂおよび配線層６ａ，６ｂが、図９に示すＹ６
−Ｙ６線を含む半導体基板に垂直な平面に対して鏡面対
称に形成されている。
【００５４】そのため、Ｎ-型ウェル２２、Ｐ+型不純物
拡散層２２ａ，２２ｂ，コンタクトプラグ４ａ，４ｂお
よび配線層６ａ，６ｂが鏡面対称に形成されていること
により、実施の形態１および２の半導体装置と同様に、
高抵抗素子に接続される配線層のレイアウト設計の自由
度を高めることができる。
【００５５】（実施の形態４）次に、図１０を用いて実
施の形態４の高抵抗素子を使用した半導体装置を説明す
る。
【００５６】本実施の形態の高抵抗素子を使用した半導
体装置は、半導体基板上に形成された下層配線層１８
と、下層配線層１８の上に形成された層間絶縁膜１０
と、層間絶縁膜１０の上に形成された配線層１６ａ，１
６ｂと、配線層１６ａ，１６ｂに接続するように形成さ
れたコンタクトプラグ１４ａ，１４ｂと、コンタクトプ
ラグ１４ａ，１４ｂおよび配線層１６ａ，１６ｂを埋め
込むように形成された層間絶縁膜１５と、層間絶縁膜１
５の上にコンタクトプラグ１４ａ，１４ｂに接続するよ
うに形成された、ポリシリコンを含む高抵抗素子層１１
と、高抵抗素子層１１に接続するように形成されたコン
タクトプラグ４ａ，４ｂと、高抵抗素子層１１を埋込む
とともにコンタクトプラグ４ａ，４ｂを埋込む層間絶縁
膜５と、コンタクトプラグ４ａ，４ｂに接触するように
形成されるとともに、層間絶縁膜５の上に形成された配
線層６ａ，６ｂと、配線層６ａ，６ｂを覆うように形成
された層間絶縁膜７と、層間絶縁膜７の上に形成された
上層配線層８とを備えている。
【００５７】上記のような構成によっても、高抵抗素子
層１１は、上側の層間絶縁膜７を介して形成された上層
配線層８の影響を受けないように、配線層６ａ，６ｂに
よりシールドされる。また、高抵抗素子層１１は、下側
の層間絶縁膜１０を介して形成された下層配線層１８の
影響を受けないように、配線層１６ａ，１６ｂによりシ
ールドされる。その結果、高抵抗素子層１１の電位が上
下に形成された他の配線層の影響を受けて変動すること
がないため、高抵抗素子層１１の抵抗値は従来の半導体
装置よりも安定する。
【００５８】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１０に示すように、ポリシリコンを
用いて形成された高抵抗素子層１１、コンタクトプラグ
４ａ，４ｂおよび配線層６ａ，６ｂが、Ｙ７−Ｙ７線を
含む半導体基板に垂直な平面に対して鏡面対称に形成さ
れている。
【００５９】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ４ａ，４ｂおよ
び配線層６ａ，６ｂが、所定の平面に対して鏡面対称に
形成されていることにより、実施の形態１〜３のいずれ
かの半導体装置と同様に、配線層６ａ，６ｂに接続され
る配線層の設計レイアウトの自由度を高めることができ
る。
【００６０】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１０に示すように、ポリシリコンを
用いて形成された高抵抗素子層１１、コンタクトプラグ
１４ａ，１４ｂおよび配線層１６ａ，１６ｂが、Ｙ７−
Ｙ７線を含む半導体基板に垂直な平面に対して鏡面対称
に形成されている。
【００６１】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ１４ａ，１４ｂ
および配線層１６ａ，１６ｂが所定の平面に対して鏡面
対称に形成されていることにより、実施の形態１〜３の
いずれかの半導体装置と同様に、配線層１６ａ，１６ｂ
に接続される配線層の設計レイアウトの自由度を高める
ことができる。
【００６２】（実施の形態５）次に、図１１を用いて実
施の形態５の高抵抗素子を使用した半導体装置を説明す
る。
【００６３】本実施の形態の高抵抗素子を使用した半導
体装置は、半導体基板上に形成された下層配線層１８
と、下層配線層１８の上に形成された絶縁膜１０と、絶
縁膜１０の上に形成された配線層１６ａ，１６ｂと、配
線層１６ａ，１６ｂを埋め込むように形成された層間絶
縁膜１５と、層間絶縁膜１５の上に形成された、ポリシ
リコンを含む高抵抗素子層１１と、高抵抗素子層１１に
接続するように形成されたコンタクトプラグ４ａ，４ｂ
と、高抵抗素子層１１、コンタクトプラグ４ａ，４ｂを
埋込む層間絶縁膜５と、コンタクトプラグ４ａ，４ｂに
接触するように形成されるとともに、層間絶縁膜５の上
に形成された配線層６ａ，６ｂと、配線層６ａ，６ｂを
覆うように形成された層間絶縁膜７と、層間絶縁膜７の
上に形成された上層配線層８と、層間絶縁膜５，１５を
貫通して６ａ，６ｂと配線層１６ａ，１６ｂとに接続す
るように形成されたコンタクトプラグ１４ａ，１４ｂと
を備えている。
【００６４】上記のような構成によっても、高抵抗素子
層１１は、上側の層間絶縁膜７を介して形成された上層
配線層８の影響を受けないように、配線層６ａ，６ｂに
よりシールドされる。また、高抵抗素子層１１は、下側
の層間絶縁膜１０を介して形成された下層配線層１８の
影響を受けないように、配線層１６ａ，１６ｂによりシ
ールドされる。その結果、高抵抗素子層１１の電位が上
下に形成された他の配線層の影響を受けて変動すること
がないため、高抵抗素子層１１の抵抗値は従来の半導体
装置よりも安定する。
【００６５】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１１に示すように、ポリシリコンを
用いて形成された高抵抗素子層１１、コンタクトプラグ
４ａ，４ｂおよび配線層６ａ，６ｂが、Ｙ８−Ｙ８線を
含む半導体基板に垂直な平面に対して鏡面対称に形成さ
れている。
【００６６】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ４ａ，４ｂおよ
び配線層６ａ，６ｂが所定の平面に対して鏡面対称に形
成されていることにより、実施の形態１〜３のいずれか
の半導体装置と同様の理由により、高抵抗素子に接続さ
れる配線層のレイアウト設計の自由度を高めることがで
きる。
【００６７】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１１に示すように、ポリシリコンを
用いて形成された高抵抗素子層１１、コンタクトプラグ
１４ａ，１４ｂおよび配線層１６ａ，１６ｂが、Ｙ８−
Ｙ８線を含む半導体基板に垂直な平面に対して鏡面対称
に形成されている。
【００６８】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ１４ａ，１４ｂ
および配線層１６ａ，１６ｂが所定の平面に対して鏡面
対称に形成されていることにより、実施の形態１〜３の
いずれかの半導体装置と同様の理由により、高抵抗素子
に接続される配線層のレイアウト設計の自由度を高める
ことができる。
【００６９】（実施の形態６）次に、図１２を用いて実
施の形態６の高抵抗素子を使用した半導体装置を説明す
る。
【００７０】本実施の形態の高抵抗素子を使用した半導
体装置は、半導体基板内に形成されたＮ型不純物がドー
プされたウエル１と、Ｎ型不純物がドープされたウエル
１内に形成された他のウエル３０と、この他のウエル３
０を取り囲むように形成された分離絶縁膜２と、Ｎ型不
純物がドープされたウエル１内に形成された絶縁膜２ａ
と、Ｎ型不純物がドープされたウエル１内にＮ型不純物
がドープされたウエル１の主表面から所定の深さにかけ
て形成された不純物拡散層２６ａ，２６ｂと、不純物拡
散層２６ａ，２６ｂ、絶縁膜２ａおよび分離絶縁膜２の
上に形成された層間絶縁膜１５と、層間絶縁膜１５の上
に形成された、ポリシリコンを含む高抵抗素子層１１
と、高抵抗素子層１１に接続するように形成されたコン
タクトプラグ４ａ，４ｂと、高抵抗素子層１１、コンタ
クトプラグ４ａ，４ｂを埋込む層間絶縁膜５と、コンタ
クトプラグ４ａ，４ｂに接触するように形成されるとと
もに、層間絶縁膜５の上に形成された配線層６ａ，６ｂ
と、配線層６ａ，６ｂを覆うように形成された層間絶縁
膜７と、層間絶縁膜７の上に形成された上層配線層８
と、配線層６ａ，６ｂと不純物拡散層２６ａ，２６ｂと
に接続するように形成されたコンタクトプラグ１４ａ，
１４ｂとを備えている。
【００７１】上記のような構成によっても、高抵抗素子
層１１は、上側の層間絶縁膜７を介して形成された上層
配線層８の影響を受けないように、配線層６ａ，６ｂに
よりシールドされる。また、高抵抗素子層１１は、層間
絶縁膜１０を介して形成された他のウエル３０の影響を
受けないように、不純物拡散層２６ａ，２６ｂによりシ
ールドされる。その結果、高抵抗素子層１１の電位が上
下に形成された他の導電部の影響を受けて変動すること
がないため、高抵抗素子層１１の抵抗値は従来の半導体
装置よりも安定する。
【００７２】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１２に示すように、ポリシリコンを
用いて形成された高抵抗素子層１１、コンタクトプラグ
４ａ，４ｂおよび配線層６ａ，６ｂが、Ｙ９−Ｙ９線を
含む半導体基板に垂直な平面に対して鏡面対称に形成さ
れている。
【００７３】そのため、ポリシリコンを用いて形成され
た高抵抗素子層１１、コンタクトプラグ４ａ，４ｂ、配
線層６ａ，６ｂ、コンタクトプラグ１４ａ，１４ｂおよ
び不純物拡散層２６ａ，２６ｂが所定の平面に対して鏡
面対称に形成されていることにより、実施の形態１〜３
のいずれかの半導体装置と同様の理由で、高抵抗素子に
接続される配線層のレイアウト設計の自由度を高めるこ
とができる。
【００７４】（実施の形態７）次に、図１３〜図１５を
用いて実施の形態７の高抵抗素子を使用した半導体装置
を説明する。
【００７５】本実施の形態の高抵抗素子を使用した半導
体装置は、半導体基板上に形成された絶縁膜１０と、絶
縁膜１０の上に形成されたポリシリコンを含む高抵抗素
子層１１と、高抵抗素子層１１に接続するように形成さ
れたコンタクトプラグ４ａ，４ｂと、高抵抗素子層１１
を埋込むとともにコンタクトプラグ４ａ，４ｂを埋込む
層間絶縁膜５と、コンタクトプラグ４ａ，４ｂに接触す
るように形成されるとともに、層間絶縁膜５の上に形成
された配線層６ａ，６ｂと、配線層６ａ，６ｂを覆うよ
うに形成された層間絶縁膜７と、層間絶縁膜７の上に形
成された上層配線層８とを備えている。
【００７６】上記のような構成によっても、高抵抗素子
層１１は、配線層６ａ，６ｂの上に層間絶縁膜７を介し
て形成された上層配線層８の影響を受けないように、配
線層６ａ，６ｂによりシールドされる。その結果、上層
配線層８の電位の変動に伴って、高抵抗素子領域３の電
位が変動することもないので抵抗値は従来の半導体装置
よりも安定する。
【００７７】また、本実施の形態の高抵抗素子を使用し
た半導体装置は、図１３〜図１５に示すように、ポリシ
リコンを用いて形成された高抵抗素子層１１、コンタク
トプラグ４ａ，４ｂおよび配線層６ａ，６ｂが、図１３
のＹ１０−Ｙ１０線、図１４のＹ１１−Ｙ１１線および
図１５のＹ１２−Ｙ１２線の交点に対して点対称に形成
されているため、前述の実施の形態の半導体装置と同様
に理由により、高抵抗素子に接続される配線層の設計レ
イアウトの自由度を高めることができる。
【００７８】なお、実施の形態１〜７のそれぞれにおい
ては、コンタクトプラグ４ａ，４ｂ同士、コンタクトプ
ラグ１４ａ，１４ｂ同士、配線層６ａ，６ｂ同士、配線
層１６ａ，１６ｂ同士、Ｐ+型不純物拡散層２２ａ，２
２ｂ同士、不純物拡散層２６ａ，２６ｂ同士は、それぞ
れ互いに電気的特性が同一の同一材料により構成されて
いるものとする。
【００７９】また、前述の実施の形態１〜７の高抵抗素
子を用いた半導体装置以外に、それぞれの実施の形態の
高抵抗素子を用いた半導体装置の特徴を適宜組合せて用
いた半導体装置であっても前述の効果を得ることができ
る。
【００８０】また、前述の実施の形態１〜７の半導体装
置では、絶縁膜に上下方向に形成されたホールに配線層
とは異なる物質が埋め込まれたコンタクトプラグを高抵
抗素子に接続した例を示したが、ホールに配線層と同一
の物質が埋め込まれて、配線層と一体的に形成されたコ
ンタクト配線部が高抵抗素子に接続されてもよい。な
お、本発明におけるコンタクトホールとは、前述のコン
タクト配線部およびコンタクトプラグの双方を含むこと
概念を意味するものとする。
【００８１】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００８２】
【発明の効果】本発明の抵抗素子を使用した半導体装置
によれば、半導体装置の設計において、高抵抗素子に接
続される配線層のレイアウト設計の自由度が向上する。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の高抵抗素子部を
説明するための上面図である。
【図２】 図１のＸ１−Ｘ１線断面図である。
【図３】 高抵抗素子が半導体装置においていかに用い
られるかを説明するための図である。
【図４】 図３における構造を回路記号により示した図
である。
【図５】 実施の形態１で用いられる別の例の高抵抗素
子を使用した半導体装置を説明するための断面図であ
る。
【図６】 実施の形態１で用いられる別の例の高抵抗素
子を使用した半導体装置を説明するための断面図であ
る。
【図７】 実施の形態１で用いられる別の例の高抵抗素
子を使用した半導体装置を説明するための断面図であ
る。
【図８】 実施の形態２の高抵抗素子を使用した半導体
装置を説明するための断面図である。
【図９】 実施の形態３の高抵抗素子を使用した半導体
装置を説明するための断面図である。
【図１０】 実施の形態４の高抵抗素子を使用した半導
体装置を説明するための断面図である。
【図１１】 実施の形態５の高抵抗素子を使用した半導
体装置を説明するための断面図である。
【図１２】 実施の形態６の高抵抗素子を使用した半導
体装置を説明するための断面図である。
【図１３】 実施の形態７の半導体装置の高抵抗素子部
を説明するための上面図である。
【図１４】 図１３のＸ２−Ｘ２線断面図である。
【図１５】 図１４のＹ１１−Ｙ１１線断面図である。
【図１６】 従来の半導体装置の高抵抗素子部の上面図
である。
【図１７】 従来の高抵抗素子を使用した半導体装置の
断面図である。
【図１８】 従来の高抵抗素子を使用した半導体装置
が、上層配線層により影響を受けることを説明するため
の図である。
【図１９】 従来の高抵抗素子を使用した半導体装置の
高抵抗素子部を説明するための上面図である。
【図２０】 図１９のＸ３−Ｘ３断面図である。
【図２１】 従来の高抵抗素子を使用した半導体装置
が、上層配線層から受ける影響を抑制していることを説
明するための図である。
【符号の説明】
１ Ｎ型不純物がドープされたウェル、２ 分離絶縁
膜、２ａ 絶縁膜、３高抵抗素子領域、４ａ，４ｂ，１
４ａ，１４ｂ コンタクトプラグ、５ 層間絶縁膜、６
ａ，６ｂ，１６ａ，１６ｂ 配線層、７ 層間絶縁膜、
８ 上層配線層、１０ 層間絶縁膜、１１ ポリシリコ
ンからなる高抵抗素子層、１５ 層間絶縁膜、１６ａ，
１６ｂ 配線層、１８ 配線層、２０ Ｐ-型ウェル、
２１ Ｎ-型ウェル、２２ａ，２２ｂ Ｐ+型不純物拡散
層、２６ａ，２６ｂ 不純物拡散層、３０ 他のウエ
ル、５０，６０ 他の回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH07 JJ07 KK01 KK04 KK07 QQ09 QQ37 UU04 VV03 VV09 5F038 AR01 AR09 AR16 AR21 BB04 BH10 CA06 CD02 CD03 DF03 DF12 EZ20

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 該半導体基板上または該半導体基板内に形成された抵抗
    素子と、 該抵抗素子の上に形成された層間絶縁層と、 該層間絶縁層を上下に貫通して前記抵抗素子に接続され
    た第１コンタクトホールと、 前記層間絶縁層を上下に貫通して前記抵抗素子に接続さ
    れた第２コンタクトホールと、 前記層間絶縁膜の上に形成されるとともに、前記第１コ
    ンタクトホールに接続された第１配線層と、 前記層間絶縁膜の上に形成されるとともに、前記第２コ
    ンタクトホールに接続された第２配線層とを備え、 前記第１コンタクトホールと前記第２コンタクトホール
    との間の領域の上側において、前記第１配線層と前記第
    ２配線層とが、前記半導体基板に垂直な所定の平面に対
    して対称形に形成されるか、または、同一高さ位置に形
    成されかつ所定の対称点に対して点対称に形成された、
    半導体装置。
  2. 【請求項２】 前記抵抗素子が前記半導体基板内に形成
    された不純物拡散層である、請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記抵抗素子が前記半導体基板上に形成
    された配線層である、請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１配線層と前記第２配線層との隙
    間は、前記第１配線層と前記第２配線層とが互いに電気
    的に短絡しない程度に設定されており、かつ、前記抵抗
    素子の上側の領域であって前記第１配線層および前記第
    ２配線層よりもさらに上に上層配線層が設けられた場合
    に、該上層配線層が前記抵抗素子に電気的影響を及ぼす
    ことを抑制することができる程度に設定されている、請
    求項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 半導体基板と、 該半導体基板上に形成された抵抗素子と、 該抵抗素子の下に形成された層間絶縁層と、 該層間絶縁層を上下に貫通して前記抵抗素子に接続され
    た第１コンタクトホールと、 前記層間絶縁層を上下に貫通して前記抵抗素子に接続さ
    れた第２コンタクトホールと、 前記層間絶縁膜の下に形成されるとともに、前記第１コ
    ンタクトホールに接続された第１導電部と、 前記層間絶縁膜の下に形成されるとともに、前記第２コ
    ンタクトホールに接続された第２導電部とを備え、 前記第１コンタクトホールと前記第２コンタクトホール
    との間の領域の下側において、前記第１導電部と前記第
    ２導電部とが、前記半導体基板に垂直な所定の平面に対
    して対称形に形成されるか、または、同一高さ位置に形
    成されかつ所定の対称点に対して点対称に形成された、
    半導体装置。
  6. 【請求項６】 半導体基板と、 該半導体基板上に形成された抵抗素子と、 該抵抗素子の下に形成された第１層間絶縁層と、 前記抵抗素子の上に形成された第２層間絶縁層と、 前記第１層間絶縁層の下に形成された第１導電部と、 該第１導電部とは別の導電部であって、前記第１層間絶
    縁層の下に形成された第２導電部と、 前記第２層間絶縁層の上に形成された第３導電部と、 該第３導電部とは別の導電部であって、前記第２層間絶
    縁層の上に形成された第４導電部と、 前記第１層間絶縁層および第２層間絶縁層を上下に貫通
    して前記第１導電部と前記第３導電部とに接続された第
    １コンタクトホールと、 前記第１層間絶縁層および第２層間絶縁層を上下に貫通
    して前記第２導電部と前記第４導電部とに接続された第
    ２コンタクトホールと、 前記第２層間絶縁層を上下に貫通して前記抵抗素子と前
    記第３導電部とに接続された第３コンタクトホールと、 前記第２層間絶縁層を上下に貫通して前記抵抗素子と前
    記第４導電部とに接続された第４コンタクトホールとを
    備え、 前記第１コンタクトホールと前記第２コンタクトホール
    との間の領域の下側において、前記第１導電部と前記第
    ２導電部とが、前記半導体基板に垂直な所定の平面に対
    して対称形に形成されるか、または、同一高さ位置に形
    成されかつ所定の対称点に対して点対称に形成され、 前記第３コンタクトホールと前記第４コンタクトホール
    との間の領域の上側において、前記第３導電部と前記第
    ４導電部とが、前記半導体基板に垂直な所定の平面に対
    して対称形に形成されるか、または、同一高さ位置に形
    成されかつ所定の対称点に対して点対称に形成された、
    半導体装置。
  7. 【請求項７】 前記第１導電部および第２導電部のうち
    少なくともいずれか一方は、前記半導体基板内に形成さ
    れた不純物拡散層である、請求項５または６に記載の半
    導体装置。
  8. 【請求項８】 前記第１導電部および第２導電部のうち
    少なくともいずれか一方は、前記半導体基板上に形成さ
    れた配線層である、請求項５または６に記載の半導体装
    置。
  9. 【請求項９】 前記抵抗素子が配線層である、請求項５
    〜８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記下側導電部は、前記半導体基板内
    に形成されたウエルである、請求項５〜９のいずれかに
    記載の半導体装置。
  11. 【請求項１１】 前記下側導電部は、前記半導体基板上
    に形成された配線層である、請求項５〜９のいずれかに
    記載の半導体装置。
  12. 【請求項１２】 前記第１導電部と前記第２導電部との
    隙間は、前記第１導電部と前記第２導電部とが互いに電
    気的に短絡しない程度に設定されており、かつ、前記抵
    抗素子の下側の領域であって前記第１導電部および前記
    第２導電部よりもさらに下に下側導電部が設けられた場
    合に、該下側導電部が前記抵抗素子に電気的影響を及ぼ
    すことを抑制することができる程度に設定されている、
    請求項６〜１１のいずれかに記載の半導体装置。
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