KR100291540B1 - 입/출력보호회로 - Google Patents

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KR100291540B1
KR100291540B1 KR1019940701966A KR19940701966A KR100291540B1 KR 100291540 B1 KR100291540 B1 KR 100291540B1 KR 1019940701966 A KR1019940701966 A KR 1019940701966A KR 19940701966 A KR19940701966 A KR 19940701966A KR 100291540 B1 KR100291540 B1 KR 100291540B1
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KR
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diffusion layer
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electrode
substrate
input protection
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KR1019940701966A
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가타쿠라요시아키
후쿠다야수히로
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사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract

입력보호용 MOS형 트랜지스터(30)의 드레인(30D)에 입력보호용 다이오드(40)의 캐소드를 직접 접속하고, 입력보호용 MOS형 트랜지스터(30)의 소스(30S), 게이트(30G), 입력보호용 다이오드(40)의 애노드를 각각 접지하고, 외부전극에서 입력되는 과대전압을 반도체장치의 내부회로에 전달하기 전에 캐소드 및 드레인(30D)으로 받도록 하고 있으므로, 입력보호용 다이오드(40)의 패턴에 의한 접합용량의 증가가 없다.
또 과대한 전압에 대하여 먼저 입력보호용 다이오드(40)가 먼저 브레이크 다운하고, 입력보호용 MOS형 트랜지스터(30)의 도통을 개시하는 전압치를 저하시키는 것이 가능하다.
그의 결과 고속 또한 확실한 입력보호가 가능하게 된다.
또, 입력전극에서 직접 입력보호용 MOS형 트랜지스터(30)의 드레인(30D)에 접속되므로, 제 1 도의 입력 보호회로를 출력 보호회로에 적용하는 것이 되어, 출력용의 MOS형 트랜지스터에 대하여 적용하고, 내부의 출력회로를 정확하게 보호된다.

Description

[발명의 명칭]
입/출력 보호회로
[기술분야]
본 발명은, 반도체장치의 외부전극에 과대한 입력전압이 인가되었을 때에, 내부의 입력회로를 보호하는 입력 보호회로, 또한, 내부의 출력회로를 보호하는 출력보호회로(이들 보호회로를 총칭하여 입/출력 보호회로라 칭한다)에 관한 것이다.
[배경기술]
다이오드와 저항을 입력보호용 MOS형 트랜지스터보다 입력 전극측에 배치하고 있다. 이 다이오드의 접합용량 및 저항의 시정수에 의해, 입력된 서지의 상승시간을 길게 하고 빠르게 서지에 대응할 수 있는 형태로 하고 있다.
이상의 내용이 입력회로에 대한 입력 보호회로의 설명이지만, 출력회로에 관해서도 기본적으로는 동일한 회로이다. 출력 보호회로의 경우, 출력용 MOS형 트랜지스터 자체가 출력보호용 MOS형 트랜지스터의 역할을 행하고 있다. 또한, 출력용 MOS형 트랜지스터는 통상적으로 대면적으로 이루어지기 때문에, 용량으로서의 보호용 다이오드는 사용되지 않는다.
그렇지만, 입력되는 서지의 상승을 지연시키기 위한 보호용 다이오드 및 보호용 저항을 설치하고 있기 때문에, 종래의 입력 보호회로 또는 출력 보호회로에서는, 정규 신호에 대해서도 지연소자로서 동작한다.
따라서, 입력회로 또는 출력회로의 신호전달이 지연되게 되어, 전체적으로 장치의 동작의 고속화가 방해된다. 특히, 소자가 미세화하고, 장치의 동작의 고속화가 진행되고 있는 현재에는 고속화의 방해의 요인으로서 무시할 수 없는 것이다.
본 발명은, 상기 보호용 다이오드 및 보호용 저항에 의한 신호전달이 지연하는 것을 해결하고, 장치의 동작의 고속화를 실현하는 입력 보호회로 또는 출력 보호회로를 제공하는 것이다.
[발명의 개시]
본 발명은 상기 과제를 해결하기 위해, 외부전극에서 공급되는 과대전압으로 부터 내부회로를 보호하는 입/출력 보호회로에 있어서, 상기 외부전극 및 상기 내부회로와 접속된 단자와, 제 1 전극, 제 2 전극, 제어전극을 갖고, 상기 제 1 전극이 전기 단자에 접속되고, 상기 제 2 전극 및 상기 제어전극은 접지되어 있는 트랜지스터와, 상기 단자에 공급되는 전압에 대해 역방향으로 되도록 접속되고, 상기 트랜지스터의 제 1 전극에 일단을 직접 접속하고, 타단이 접지된 다이오드를 구비한 것을 특징으로 한다.
[도면의 간단한 설명]
제1도는 본 발명의 실시예를 나타낸 입/출력 보호회로의 회로도, 제2도는 제1도의 입/출력 보호회로의 패턴 레이아웃도, 제3도는 제2도의 X1-X2 단면도, 제4도는 제1도의 입/출력 보호회로의 동작을 설명하는 도면, 제5도는 본 발명의 제 2 실시예를 나타낸 입/출력 보호회로의 패턴 레이아웃도, 제6도는 제5도의 Y1-Y2 단면도, 제7도는 본 발명의 제 3 실시예를 설명하는 패턴 레이아웃도이다.
[발명을 실시하기 위한 최량의 형태]
본 발명의 입/출력 보호회로를 도면을 사용하여 설명한다. 제 1도는 본 발명의 실시예를 나타낸 입/출력 보호회로(100)의 회로도이다.
제 1도를 입력 보호회로로서 설명하면, 23은 입력전극 및 입력회로에 접속된 단자, 30은 입력보호용 MOS형 트랜지스터, 40은 입력보호용 다이오드, 51과 52는 기생저항, 60은 기생 바이폴러 트랜지스터이다. 단자(23)에는 입력보호용 다이오드(40)의 캐소드 및 입력보호용 MOS형 트랜지스터(30)의 드레인(30D), 기생 바이폴러 트랜지스터의 에미터가 접속되어 있다. 입력보호용 다이오드(40)의 애노드는 기생저항(51, 52)을 통해 접지전압 VSS에 접속되어 있다. 입력보호용 MOS형 트랜지스터(30)의 게이트(30G) 및 소스(30S)는 접지전압 VSS에 접속되어 있다. 기생 바이폴러 트랜지스터(60)의 베이스는 기생저항 51과 52 사이에 접속되고, 컬렉터는 접지전압 VSS에 접속되어 있다.
제 2도는 제 1도의 입력 보호회로(100)의 패턴 레이아웃도, 제 3도는 제 2도의 X1-X2 단면도이다. 제 2도, 제 3도에 있어서, P형기판(20)의 소자분리용의 필드절연막(21)으로 둘러싸인 영역에 입력보호용 MOS형 트랜지스터(30)와 입력보호용 다이오드(40)가 형성되어 있다. 즉, 입력보호용 MOS형 트랜지스터(30)는, N형 확산층으로 형성된 소스(30S) 및 드레인(30D)이 소정 거리만큼 떨어져 형성되어 있다. 소스(30S)와 드레인(30D) 사이의 P형 기판(20) 상에, 게이트 절연막(31)을 통해 폴리사이드 등의 게이트(30G)가 형성되어 있다. 입력보호용 다이오드(40)는, 드레인(30D)보다도 낮은 농도의 P형 확산층(40P)과 이 P형 확산층(40P)과 접속된 N형 확산층(40N)으로 형성되어 있다. 또한, 이 N형 확산층(40N)은 드레인(30D)과 접속되어 있다. 입력보호용 MOS형 트랜지스터(30), 입력보호용 다이오드(40), 필드절연막(21) 각각의 위에는 절연막(22)이 형성되어 있다. 절연막(22) 상에는, Al 또는 Al 합금 등의 금속배선(24, 25)이 형성되어 있다. 금속배선(24)은 콘택트(26)를 통해 드레인(30D)과 접속되어 있다. 또한, 금속배선(24)은 입력전극 및 입력회로에 접속되어 있다. 결국, 제 1도에 있어서 단자(23)는 금속배선(24)[또는 콘택트(26)]에 대응한다. 금속배선(25)은 콘택트(27)를 통해 게이트(30G) 및 콘택트(28)를 통해 소스(30S)와 접속되어 있다. 또한, 금속배선(25)은 접지전압 VSS에 접속되어 있다. 또한, 기생 바이폴러 트랜지스터(60)의 베이스 입력은 보호용 MOS형 트랜지스터(30)가 형성된 P형 기판, 에미터는 소스(30S), 컬렉터는 드레인(30D)이고, 기생저항(51, 52)은 P형 기판이다. 제 3도 중의 A 및 B 부분은 접합내압이 낮은 부분이다.
여기에서, 입력보호용 MOS형 트랜지스터(30)의 2차 항복전압[기생 바이폴러 트랜지스터(60)의 컬렉터·에미터 사이의 항복전압)을 BV라 하고, 입력보호용 MOS형 트랜지스터(30)의 소스·드레인 간의 항복전압을 BVSD라 한다. 또한, 입력보호용 다이오드(40)의 접합내압을 BVD라 한다. 입력보호용 다이오드(40)를 구성하는 P형 확산층(40P) 및 N형 확산층(40N)의 농도와 폭 Wn및 Wp는 BV 〈 BVD〈 BVSD가 되도록 설계된다.
예를 들면, 입력보호용 MOS형 트랜지스터(30)의 채널의 불순물 농도를 8×1016ions/cm3, 게이트 절연막(31)의 막두께를 200Å, 게이트 길이를 0.8㎛로 한 경우, BVSD≒13V, BV≒9V이다. 입력보호용 다이오드(40)를 구성하는 N형 확산층(40N) 및 P형 확산층(40P)의 각각의 불순물 농도를 5×1017ions/cm3라 하면, Wn, Wp〉 0.25㎛일때, BVD≒11V가 되어, 상기 조건을 충족할 수 있다.
다음에, 도면을 사용하여 본 발명의 입력 보호회로(100)의 동작을 설명한다. 제 4도는 본 발명의 입력 보호회로(100)의 동작을 설명하는 도면이다. 제 4a도는 입력보호용 다이오드(40)의 브레이크 다운상태, 제 4b도는 기생 바이폴러 트랜지스터(60)의 동작상태, 제 4c도는 입력보호용 MOS형 트랜지스터(30)의 도통상태를 각각 표시한다.
먼저, 제 4a도에 나타낸 것 같이, 정전서지 등의 과대한 입력전압이 입력전극으로부터 입력되면, 그 입력전압이 금속배선(24) 및 콘택트(26)를 통해 드레인(30D)에 인가된다. 드레인(30D)에 과대한 입력전압이 인가되면, 전압내압이 낮은 입력보호용 다이오드(40)의 제 3도 중의 A 부분이 브레이크 다운되어 전류가 흐르기 시작한다. 이 전류는, P형 기판(20)을 통해 소스(30S) 또는 접지전극으로 흐른다.
이 전류와 P형 기판(20)의 기생저항(51, 52)에 의해, 제 4b도에 나타낸 것 같이, 기생 바이폴러 트랜지스터(60)의 베이스[P형 기판(20)에 해당])의 전압이 상승한다. 그 결과, 기생 바이폴러 트랜지스터(60)의 증폭작용에 의해, 입력보호용 MOS형 트랜지스터(30)의 소스·드레인 사이에 전류가 흐르게 된다.
입력보호용 MOS형 트랜지스터(30)의 소스·드레인 사이에 전류가 흐르면, 제 4c더에 나타낸 것 같이, 결과적으로 입력보호용 MOS형 트랜지스터(30)의 소스·드레인 사이의 항복전압 BVSD보다도 낮은 전압에서, 입력보호용 MOS형 트랜지스터(30)가 도통상태로 된다. 입력보호용 MOS형 트랜지스터(30)가 도통상태로 되면, 소스·드레인 사이의 전압이 2차 항복전압 BV까지 저하한다. 이 결과, 입력된 전압의 전류 만큼을 소비하는 것으로 된다.
이상과 같이, 본 실시예에서는, 입력보호용 MOS형 트랜지스터(30)의 드레인(30D)에 접하도록 입력보호용 다이오드(40)를 설치하고 있으므로, 입력보호용 다이오드(40)의 패턴에 의한 접합용량의 증거가 없다. 또한, 과대한 입력전압에 대해 입력보호용 다이오드(40)가 먼저 브레이크 다운되고, 입력보호용 MOS형 트랜지스터(30)의 도통을 개시하는 전압값을 저하시킨다. 따라서, 소자 내부의 입력회로(2)에 가해지는 전압을 낮게 억제하는 것이 가능하게 된다. 그 결과, 소자의 동작의 고속화를 방해하지 않고, 확실한 입력보호가 가능하게 된다.
또한, 입력전극으로부터 직접적으로 입력보호용 MOS형 트랜지스터(30)의 드레인(30D)에 접속할 수 있기 때문에, 제 1도의 입력 보호회로를 출력 보호회로로 적용하는 것이 가능하여, 출력용의 MOS형 트랜지스터에 대해 적용하여 내부의 출력회로를 정확하게 확실하게 보호할 수 있다.
본 발명은 상기한 실시예에 한정되는 것은 아니다. 이하에, 변형예를 설명한다.
제 5도는 본 발명의 변형예를 나타낸 입력 보호회로의 패턴 레이아웃도이고, 제 6도는 제 5도의 Y1-Y2 단면도이다.
이 변형예에서는, 입력보호용 다이오드(40)를 구성하고 있는 N형 확산층(40N)을 생략하고, 그 대신에 입력보호용 MOS형 트랜지스터(30)의 드레인(30D)을 사용하고 있다. 그리고, 드레인(30D)으로부터 일정한 폭 d ㎛의 필드 절연막으로 이루어진 소자분리 영역(29)을 설치하여 P형 확산층(40P)을 형성하고 있다. 이 P형 확산층(40P)과 드레인(30D)의 N형 확산층으로 입력보호용 다이오드(40)를 형성한 것이다. 이 예에 있어서도, 폭 d ㎛는 입력보호용 다이오드(40)의 접합내압 BVD가 BV 〈 BVD〈 BVSD로 되도록 설정한다.
예를 들면, BVD≒11V로 하기 위해서는 d = 0.4㎛ + α가 된다. α은 드레인(30D)과 입력보호용 다이오드(40)의 P형 확산층(40P)과의 횡방향으로의 넓어진 양이다. 따라서, 간단히 근사치를 구하면, 드레인(30D)의 N형 확산층과 P형 확산층(40P) 각각의 깊이를 모두 0.25㎛라 하면, 횡 방향으로의 넓어짐은 접합부 깊이의 약 80%로 하면, α = 0.4㎛가 된다. 따라서, 폭 d = 0.8㎛로 하면, 목표로 하는 접합내압 BVD의 설정이 가능하다.
이 변형예에 있어서도, 제 1도에 나타낸 실시예와 동일한 동작을 행하여, 동일한 효과를 얻을 수 있다. 또한, 이 변형예에 있어서도 입력전극으로부터 직접적으로 드레인(30D)에 접속되어 있기 때문에, 출력 보호회로로서 출력용 MOS형 트랜지스터에 대해서도 적용가능하다.
또한, 제 1도에 있어서 기생저항(51)의 저항값을 가능한 한 작게 하고, 기생저항(52)의 저항값을 가능한 한 크게 해 두는 것이 바람직하다. 이와 같이 설정함으로써, 기생저항(51, 52)의 접속점의 전압, 결국, 기생 바이폴러 트랜지스터(60)의 베이스에 공급되는 전압을 보다 신속하게 기생 바이폴러 트랜지스터(60)의 컬렉터·이미터 사이의 항복전압 BV에 도달할 수 있어, 기생 바이폴러 트랜지스터(60)를 동작시키기 쉽게 할 수가 있다. 더구나, 기생 바이폴러 트랜지스터(60)의 전류 증폭율 hfe를 크게 할 수 있어, 기생 바이폴러 트랜지스터의 2차 항복전압 BV을 저하시킬 수 있다. 그 결과, 정전 파괴내압을 향상시킬 수 있다. 이 기생저항(51)의 저항값을 가능한한 작게 하고, 기생저항(52)의 저항값을 가능한한 크게 하기 위해서는, 제 7도에 도시된 것 같이, 다이오드(40)를 형성하는 P형 확산층(40P)을, 입력보호용 MOS형 트랜지스터(30)를 형성하는 N형 확산층(30D, 30S)을 둘러싸도록 낮은 임피던스가 되도록 형성한다. 그리고, 기생저항(52) 대신에, 확산저항 등으로 형성된 저항소자를 형성하는 것으로 실현 가능하다.
더구나, 상기 실시예에서는 P형 기판을 사용하여 설명하였지만, N형 기판에 P형 웰 영역을 설치하고, 이 P형 웰 영역 내부에 상기한 입/출력 보호용 MOS형 트랜지스터 및 입/출력 보호용 다이오드를 형성하는 것도 가능하다. 이 경우에, 소스로서 사용되는 N형 확산층은 접지전압이 주어지도록 한다. 이러한 구성으로 하는 것에 의해, P형 웰 영역은 플로팅 상태로, 기생저항은 무한대가 되기 때문에, 기생 바이폴러 트랜지스터가 동작하기 쉽게 할 수 있다. 또한, 이 경우, 입력보호용 MOS형 트랜지스터의 소스·드레인을 형성하는 N형 확산층과 P형 웰 영역과, N형 기판으로 기생 바이폴러 트랜지스터가 존재하게 되고, 특히 소스측에 존재하는 기생 바이폴러 트랜지스터가 입력보호시에 기여하여, 보호 능력이 더욱 향상되게 된다.
이 이외에도, 입/출력 보호용 MOS형 트랜지스터 및 입/출력 보호용 다이오드의 도전형의 극성을 바꾸거나, 패턴 레이아웃을 도시한 것 이외의 형태로 하는 등, 여러가지의 변형이 가능하다.
[산업상이용가능성]
이상에서 상세히 설명한 것 같이, 본 발명에 따르면, 외부전극에 접속된 입력보호용 MOS형 트랜지스터의 드레인에, 역방향 접합내압 BVD이 BV 〈 BVD〈 BVSD로 되도록 입력보호용 다이오드의 일단을 접속하고, 타단을 저항을 통해 입력용 MOS형 트랜지스터의 소스와 함께 일정 전위에 접속하고 있다. 그 때문에, 입력보호용 다이오드의 패턴에 의한 접합용량의 증가가 없다. 또한, 과대한 입력전압에 대해 입력보호용 다이오드가 먼저 브레인크 다운되어, 입력보호용 MOS형 트랜지스터의 도통을 개시하는 전압값을 저하시킨다. 따라서, 소자 내부의 입력회로에 부가되는 전압을 낮게 억제하는 것이 가능하게 된다. 그 결과, 소자의 동작의 고속화를 방해하지 않고 확실한 입력보호가 가능하게 된다.
또한, 입력전극으로부터 직접, 입력보호용 MOS형 트랜지스터의 드레인으로 접속되기 때문에, 입력 보호회로를 출력 보호회로에 적용하는 것이 가능하여, 출력용의 MOS형 트랜지스터에 대해 적용하여, 내부의 출력회로를 확실하게 보호할 수 있다.

Claims (6)

  1. 외부전극으로부터 공급되는 과대전압으로부터 내부회로를 보호하는 입/출력 보호회로에 있어서, 상기 외부전극 및 상기 내부회로와 접속된 단자와, 제 1 전극, 제 2 전극, 제어전극을 갖고, 이 제 1 전극이 상기 단자에 접속되고, 상기 제 2 전극 및 상기 제어전극은 접지되어 있는 트랜지스터와, 상기 단자에 공급되는 전압에 대해 역방향이 되도록 접속되고, 상기 트랜지스터의 제 1 전극에 일단을 직접 접속하고, 타단이 접지된 다이오드를 갖고, 상기 트랜지스터는 상기 제 1 전극과 상기 제 2 전극이 제 1 도전형의 기판 내부에 각각 제 2 도전형의 제 1 및 제 2 확산층으로서 형성되고, 상기 다이오드는 상기 기판 내부에 상기 기판보다 낮은 농도의 제 1 도전형의 제 3 확산층과 상기 제 1 확산층보다 낮은 농도의 제 2 도전형의 제 4 확산층으로 이루어지고, 상기 다이오드의 접합내압 BVD와, 상기 트랜지스터의 항복전압 BVSD가 BVD 〈 BVSD가 되도록 상기 제 3 확산층과 상기 제 4 확산층의 농도 및 폭을 설정한 것을 특징으로 하는 입/출력 보호회로.
  2. 제1항에 있어서, 상기 트랜지스터의 제 1 확산층과 상기 다이오드의 제 4 확산층은 접속되어 있는 것을 특징으로 하는 입/출력 보호회로.
  3. 제 1 도전형의 기판과, 상기 기판의 표면 및 그 근방에, 서로 소정거리 만큼 떨어져 형성된 제 2 도전형의 제 1 및 제 2 확산층과, 상기 기판의 표면 및 그 근방에 형성되고, 상기 제 1 확산층과 접속된, 상기 제 1 확산층보다 낮은 농도의 제 2 도전형의 제 3 확산층과, 상기 기판의 표면 및 그 근방에 형성되고, 상기 기판보다 낮은 농도의 제 1 도전형의 제 4 확산층과, 상기 기판 상에 있어서, 상기 제 1 및 상기 제 2 확산층 사이에 위치하여 형성된 게이트 전극과, 상기 기판 상에 있어서, 상기 제 1 및 제 2 확산층과 상기 게이트 전극을 덮도록 형성된 절연막과, 상기 절연막 상에 있어서, 상기 절연막을 통해 상기 제 1 확산층에 접속된 제 1 금속배선과, 상기 절연막 상에 있어서, 상기 절연막을 통해 상기 게이트 전극 및 상기 제 2 확산층에 접속된 제 2 금속배선으로 구성되고, 상기 제 3 확산층과 상기 제 4 확산층의 농도 및 폭은, 상기 제 3 및 상기 제 4 확산층으로 이루어진 다이오드의 접합내압 BVD와, 상기 제 1 및 상기 제 2 확산층 및 상기 게이트 전극으로 이루어진 트랜지스터의 항복전압 BVSD가 BVD 〈 BVSD가 되도록 설정되어 있는 것을 특징으로 하는 입/출력 보호회로 구조.
  4. 제3항에 있어서, 상기 제 2 금속배선에는 접지전압이 공급되는 것을 특징으로 하는 입/출력 보호회로 구조.
  5. 제 1 도전형의 기판과, 상기 기판의 표면 및 그 근방에, 소정거리 만큼 떨어져 형성된 제 2 도전형의 제 1 및 제 2 확산층과, 상기 기판의 표면 및 그 근방에 형성되고, 상기 기판보다 낮은 농도의 제 1 도전형의 제 3 확산층과, 상기 기판 상에 있어서, 상기 제 1 확산층과 상기 제 3 확산층 사이에 형성된 소정폭을 갖는 제 1 절연막과, 상기 기판 상에 있어서, 상기 제 1 및 상기 제 2 확산층 사이에 위치하여 형성된 게이트 전극과, 상기 기판 상에 있어서, 상기 제 1 및 제 2 확산층과 상기 게이트 전극을 덮도록 형성된 제 2 절연막과, 상기 절연막 상에 있어서, 상기 절연막을 통해 상기 제 1 확산층에 접속된 제 1 금속배선과, 상기 절연막 상에 있어서, 상기 절연막을 통해 상기 게이트 전극 및 상기 제 2 확산층에 접속된 제 2 금속배선으로 구성되고, 상기 제 1 절연막의 폭 및 상기 제 3 확산층의 농도는, 상기 제 1 및 상기 제 3 확산층으로 이루어진 다이오드의 접합내압 BVD와, 상기 제 1 및 상기 제 2 확산층과 상기 게이트 전극으로 이루어진 트랜지스터의 항복전압 BVSD가 BVD 〈 BVSD를 충족하도록 설정되어 있는 것을 특징으로 하는 입/출력 보호회로 구조.
  6. 제5항에 있어서, 상기 제 2 금속배선에는 접지전압이 공급되는 것을 특징으로 하는 입/출력 보호회로 구조.
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