JPS61166073A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61166073A JPS61166073A JP60005694A JP569485A JPS61166073A JP S61166073 A JPS61166073 A JP S61166073A JP 60005694 A JP60005694 A JP 60005694A JP 569485 A JP569485 A JP 569485A JP S61166073 A JPS61166073 A JP S61166073A
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- JP
- Japan
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- semiconductor region
- semiconductor substrate
- semiconductor
- insulating film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、静電気による半導体集積回路装置の破壊を防止する
技術に適用して有効な技術に関するものである。
に、静電気による半導体集積回路装置の破壊を防止する
技術に適用して有効な技術に関するものである。
［背景技術］
Ｍ Ｉ Ｓ ＦＥＴを備えた半導体集積回路装置（ＩＣ
）では１人体等に帯電した静電気によるゲート絶縁膜の
破壊を防止することが重要な課題となっている。この課
題を解決するための技術として。
）では１人体等に帯電した静電気によるゲート絶縁膜の
破壊を防止することが重要な課題となっている。この課
題を解決するための技術として。
例えば多結晶シリコンからなる抵抗素子とダイオードと
で構成した入力保護回路がある。この入力保護回路をボ
ンディングパッドとＭＩＳＦＥＴとの間に挿入すること
によって、サージ電流を減衰させ、かつ半導体基板に流
すものである。
で構成した入力保護回路がある。この入力保護回路をボ
ンディングパッドとＭＩＳＦＥＴとの間に挿入すること
によって、サージ電流を減衰させ、かつ半導体基板に流
すものである。
前記入力保護回路を検討した結果１本発明者は、静電気
によって抵抗素子と半導体基板との間のフィールド絶縁
膜の絶縁が破壊されるという問題点を見出した。この問
題点の原因は、ＩＣの微細化に伴ってフィールド絶縁膜
の膜厚が薄くなることにある。
によって抵抗素子と半導体基板との間のフィールド絶縁
膜の絶縁が破壊されるという問題点を見出した。この問
題点の原因は、ＩＣの微細化に伴ってフィールド絶縁膜
の膜厚が薄くなることにある。
なお、多結晶シリコンからなる抵抗素子を用いた入力保
護回路としては、例えば゛′日経エレクトロニクス”、
１９８４年４月２３日発行、ｐ１８７に記載されてい
る。
護回路としては、例えば゛′日経エレクトロニクス”、
１９８４年４月２３日発行、ｐ１８７に記載されてい
る。
［発明の目的］
本発明の目的は、前記静電破壊保護回路の抵抗素子と半
導体基板との間の絶縁が、サージ電圧によって破壊され
るのを防止することが可能な技術を提供することにある
。
導体基板との間の絶縁が、サージ電圧によって破壊され
るのを防止することが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示さ九る発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ボンディングパッドに接続された静電破壊保
護回路の抵抗素子の下部の半導体基板の表面部に、半導
体基板と反対導電型の半導体領域を設けることにより、
抵抗素子と半導体基板との間を高インピーダンス状態に
なるようにして、それらの間の絶縁破壊を防止するもの
である。
護回路の抵抗素子の下部の半導体基板の表面部に、半導
体基板と反対導電型の半導体領域を設けることにより、
抵抗素子と半導体基板との間を高インピーダンス状態に
なるようにして、それらの間の絶縁破壊を防止するもの
である。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
［実施例コ
第１図乃至第４図は、本発明の一実施例のＩＣを説明す
るための図であり、第１図は、入力保護回路が設けられ
ている前記ＩＣの周辺部の要部の平面図、第２図は、第
１図の等価回路図、第３図は第１図の■−■切断線にお
ける断面図、第４図は、第１図のＩＶ−ｆＶ切断線にお
ける断面図である。
るための図であり、第１図は、入力保護回路が設けられ
ている前記ＩＣの周辺部の要部の平面図、第２図は、第
１図の等価回路図、第３図は第１図の■−■切断線にお
ける断面図、第４図は、第１図のＩＶ−ｆＶ切断線にお
ける断面図である。
なお、第１図は、ＩＣの要部の構成を見易くするために
、眉間絶縁膜を図示していない。
、眉間絶縁膜を図示していない。
第１図乃至第４図において、ｌはｎ−型単結晶シリコン
からなる半導体基板であり、上面にフィールド絶縁膜２
が設けである。
からなる半導体基板であり、上面にフィールド絶縁膜２
が設けである。
３は多結晶シリコンからなる抵抗素子であり、ダイオー
ド４．５とともに入力保護回路を構成している。抵抗素
子３は１ ［ＫΩ］程度の抵抗値を有している。ダイオ
ード４は、第３図に示すように、ｐチャネル型Ｍ Ｉ
Ｓ ＦＥＴを用いて構成したものであり、ゲート電極６
には接続孔７を通して抵抗素子３の一端が接続しである
。ダイオード５は、第４図に示すように、ｐ−型ウェル
領域９に設けであるｎチャネル型Ｍ Ｉ Ｓ ＦＥＴを
用いて構成したものであり、ゲート電ｔｉＩＯには接続
孔１１を通して接地電位（Ｏ［Ｖ］ ）を供給するため
の導電層１２を接続しである。
ド４．５とともに入力保護回路を構成している。抵抗素
子３は１ ［ＫΩ］程度の抵抗値を有している。ダイオ
ード４は、第３図に示すように、ｐチャネル型Ｍ Ｉ
Ｓ ＦＥＴを用いて構成したものであり、ゲート電極６
には接続孔７を通して抵抗素子３の一端が接続しである
。ダイオード５は、第４図に示すように、ｐ−型ウェル
領域９に設けであるｎチャネル型Ｍ Ｉ Ｓ ＦＥＴを
用いて構成したものであり、ゲート電ｔｉＩＯには接続
孔１１を通して接地電位（Ｏ［Ｖ］ ）を供給するため
の導電層１２を接続しである。
ウェル領域９には、接地電位を供給するための導電層１
２が接続孔１８を通して接続しである。
２が接続孔１８を通して接続しである。
ボンディングパッド１３に正または負のサージ電圧が加
えられたとすると、このサージ電圧は抵抗素子３によっ
て減衰され、さらに導電層１４を通ってダイオード４お
よび５のＰ＋型半導体領域１５およびｎ＋型半導体領域
１６に加わる。この半導体領域に加わる電圧が一定の値
以上となるとＭ Ｉ Ｓ ＦＥＴが導通し、サージ電圧
を与えた異常なエネルギを吸収する。
えられたとすると、このサージ電圧は抵抗素子３によっ
て減衰され、さらに導電層１４を通ってダイオード４お
よび５のＰ＋型半導体領域１５およびｎ＋型半導体領域
１６に加わる。この半導体領域に加わる電圧が一定の値
以上となるとＭ Ｉ Ｓ ＦＥＴが導通し、サージ電圧
を与えた異常なエネルギを吸収する。
前記ボンディングパッド１３と抵抗素子８、抵抗素子３
と導電層１４、導電層１４とダイオード４．５とは接続
孔１７を通して電気的に接続しである。
と導電層１４、導電層１４とダイオード４．５とは接続
孔１７を通して電気的に接続しである。
１９はｐチャネル型Ｍ Ｉ Ｓ ＦＥＴであり、ｎチャ
ネル型ＭＩＳＦＥＴ２０と共にインバータを構成してい
る。ＭＩＳＦＥＴ１９のソース領域であるＰ＋型半導体
領域２１には、接続孔２４を通して導電層８が接続しで
ある。ＭＩＳＦＥＴ２０のソース領域であるｎ１型半導
体領域２３には、接続孔２２を通して導電層１２が接続
しである。ＭＩＳＦＥＴ１９．２０からなるインバータ
の出力が、接続孔２５を通して半導体領域２１．２３に
接続された導電層２６から取り出される。
ネル型ＭＩＳＦＥＴ２０と共にインバータを構成してい
る。ＭＩＳＦＥＴ１９のソース領域であるＰ＋型半導体
領域２１には、接続孔２４を通して導電層８が接続しで
ある。ＭＩＳＦＥＴ２０のソース領域であるｎ１型半導
体領域２３には、接続孔２２を通して導電層１２が接続
しである。ＭＩＳＦＥＴ１９．２０からなるインバータ
の出力が、接続孔２５を通して半導体領域２１．２３に
接続された導電層２６から取り出される。
ＭＩＳＦＥＴ１９．２０のゲート電極２７は、第１図に
示すように、一体に構成してあり導電層１４が接続孔２
８を通して接続しである。
示すように、一体に構成してあり導電層１４が接続孔２
８を通して接続しである。
なお、ゲート電極６．１０．２７のそれぞれの下には、
ゲート絶縁膜２９が設けである。
ゲート絶縁膜２９が設けである。
３０はＰ−型半導体領域であり、第１図に一点鎖線で示
したようなパターンで抵抗素子３の下の半導体基板１の
表面部に設けである。
したようなパターンで抵抗素子３の下の半導体基板１の
表面部に設けである。
抵抗素子３の下部の半導体基板１の表面部に。
半導体基板ｌと反対導電型の半導体領域３０を設けるこ
とに本実施例の特徴がある。
とに本実施例の特徴がある。
例えば、人体等に帯電した負の静電気がボンディングパ
ッド１３から流入した際には、抵抗素子３が半導体基板
１よりマイナス側に高電位となる。
ッド１３から流入した際には、抵抗素子３が半導体基板
１よりマイナス側に高電位となる。
抵抗素子３に発生した電圧による電界が、半導体領域３
０に及ぶ。ところが、この電界は、半導体領域３０を半
導体基板ｌに対して逆バイアスにする。すなわち、少数
キャリアが半導体領域３０から半導体基板１へ移動する
ことができないので。
０に及ぶ。ところが、この電界は、半導体領域３０を半
導体基板ｌに対して逆バイアスにする。すなわち、少数
キャリアが半導体領域３０から半導体基板１へ移動する
ことができないので。
半導体領域３０はマイナスのサージ電圧による電界によ
って、負電位となる。半導体基板１と半導体領域３０と
の間の逆バイアスのブレイクダウン電圧までは、半導体
領域３０の電位がサージ電圧に追随して変化する。した
がって、前記ブレイクダウン電圧までは、フィールド絶
縁膜２に加わる電圧は略ゼロ［Ｖ］である。このことか
ら、フィールド絶縁膜２の絶縁破壊耐圧を向上すること
ができる。
って、負電位となる。半導体基板１と半導体領域３０と
の間の逆バイアスのブレイクダウン電圧までは、半導体
領域３０の電位がサージ電圧に追随して変化する。した
がって、前記ブレイクダウン電圧までは、フィールド絶
縁膜２に加わる電圧は略ゼロ［Ｖ］である。このことか
ら、フィールド絶縁膜２の絶縁破壊耐圧を向上すること
ができる。
半導体領域３０と半導体基板１との間の逆バイアスのブ
レイクダウン電圧は、マイナス１００［Ｖコ程度である
。
レイクダウン電圧は、マイナス１００［Ｖコ程度である
。
サージ電圧の波高値が非常に高くなり、フィールド絶縁
膜２の絶縁が破壊されると抵抗素子３と半導体領域３０
との間が導通状態となる。しかし、ＩＣの使用時には、
半導体基板１は電源電位Ｖｃｃ （５［Ｖ］ ）にバイ
アスされており、また導電層１４は通Ｉｌｌ ＨＩｆレ
ベルと゛Ｌ″レベルの間の電圧が加わる。したがって、
導電層１４を流れるべき信号電流が、フィールド絶縁膜
２の絶縁破壊を起した部分から半導体基板１に流入する
ことはない。
膜２の絶縁が破壊されると抵抗素子３と半導体領域３０
との間が導通状態となる。しかし、ＩＣの使用時には、
半導体基板１は電源電位Ｖｃｃ （５［Ｖ］ ）にバイ
アスされており、また導電層１４は通Ｉｌｌ ＨＩｆレ
ベルと゛Ｌ″レベルの間の電圧が加わる。したがって、
導電層１４を流れるべき信号電流が、フィールド絶縁膜
２の絶縁破壊を起した部分から半導体基板１に流入する
ことはない。
すなわち、第２図に示すように、抵抗素子３の下に逆バ
イアスのダイオードが付加されたことと等価となる。
イアスのダイオードが付加されたことと等価となる。
正のサージ電流が流入したときには、半導体領域３０と
半導体基板１との間が順バイアスとなる。
半導体基板１との間が順バイアスとなる。
よって、サージ電圧を前記ブレイクダウン電圧に相当す
る電圧だけ低減することはできない。しかし、半導体領
域３０と半導体基板１との間には接合面の抵抗が存在す
るので、半導体領域３ｏあるいは半導体基板ｌの少数キ
ャリアの移動は抑制される。したがって、正のサージ電
圧に対しても半導体領域３０を設けることによって、フ
ィールド絶縁膜２の絶縁破壊耐圧を向上することができ
る。
る電圧だけ低減することはできない。しかし、半導体領
域３０と半導体基板１との間には接合面の抵抗が存在す
るので、半導体領域３ｏあるいは半導体基板ｌの少数キ
ャリアの移動は抑制される。したがって、正のサージ電
圧に対しても半導体領域３０を設けることによって、フ
ィールド絶縁膜２の絶縁破壊耐圧を向上することができ
る。
なお、本実施例では、半導体領域３ｏを固定電位にする
ための導電層を設けていない。この導電層を設けると、
サージ電圧に追随すべき半導体領域３０の電位変化が、
前記導電層の寄生容量、抵抗、インダクタンスによって
遅延するからである。
ための導電層を設けていない。この導電層を設けると、
サージ電圧に追随すべき半導体領域３０の電位変化が、
前記導電層の寄生容量、抵抗、インダクタンスによって
遅延するからである。
半導体領域３０は、ウェル領域９を形成する工程を用い
て形成したものであり、したがって不純物濃度もウェル
領域９と同様である。
て形成したものであり、したがって不純物濃度もウェル
領域９と同様である。
３１はｐ＋型チャネルストッパ領域であり、３２．３３
はそれぞれ絶縁膜である６絶縁膜３２．３３は１例えば
シリコン酸化膜からなる。
はそれぞれ絶縁膜である６絶縁膜３２．３３は１例えば
シリコン酸化膜からなる。
［効果］
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
（１）、入力保護回路を構成する抵抗素子の下部の半導
体基板の表面部に、半導体領域と反対導電型の半導体領
域を設けたことにより、半導体基板と前記半導体領域と
の間のブレイクダウン電圧までは、フィールド絶縁膜に
加わる電圧は略ゼロ［Ｖ］であるので、フィールド絶縁
膜の絶縁破壊耐圧を向上することができる。
体基板の表面部に、半導体領域と反対導電型の半導体領
域を設けたことにより、半導体基板と前記半導体領域と
の間のブレイクダウン電圧までは、フィールド絶縁膜に
加わる電圧は略ゼロ［Ｖ］であるので、フィールド絶縁
膜の絶縁破壊耐圧を向上することができる。
（２）、フィールド絶縁膜の絶縁が破壊された場合には
、半導体基板と前記半導体領域とで逆バイアスのダイオ
ードを構成するので、導電層を流れるべき信号電流が、
フィールド絶縁膜の絶縁破壊を起した部分から半導体基
板内に流入するのを防止できる。
、半導体基板と前記半導体領域とで逆バイアスのダイオ
ードを構成するので、導電層を流れるべき信号電流が、
フィールド絶縁膜の絶縁破壊を起した部分から半導体基
板内に流入するのを防止できる。
（３）。前記（１）および（２）により、ＩＣの信頼性
を向上することができる。
を向上することができる。
（３）。前記（１）および（２）により、ＩＣの歩留り
を向上することができる。
を向上することができる。
以上５本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
例えば、前記実施例は入力保護回路について説明したが
１本発明は多結晶シリコンからなる抵抗素子を用いて構
成した出力保護回路にも適用できる。すくなくとも、半
導体基板上に絶縁膜を介して設けられ、かつ一端がボン
ディングパッドに接続された抵抗素子を備えたＩＣには
有効である。
１本発明は多結晶シリコンからなる抵抗素子を用いて構
成した出力保護回路にも適用できる。すくなくとも、半
導体基板上に絶縁膜を介して設けられ、かつ一端がボン
ディングパッドに接続された抵抗素子を備えたＩＣには
有効である。
第１図乃至第４図は５本発明の一実施例のＩＣを説明す
るための図であり、 第１図は、入力保護回路が設けられている前記ＩＣの周
辺部の要部の平面図。 第２図は、第１図の等価回路図、 第３図は第１図の■−■切断線における断面図。 第４図は、第１図のＩＶ−ＴＶ切断線における断面図で
ある。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・抵抗素子、４．５・・・ダイオード、６．１０．２
７・・・ゲート電極、７．１１．１７．１８．２２．２
４゜２５．２８・・・接続孔、８，１２．１４．２６・
・・導電層、９．３０・・・ウェル領域、１３・・・ボ
ンディングパッド、１９．２０・・・Ｍ Ｉ Ｓ ＦＥ
Ｔ、１５，１６．２１．２３・・・半導体領域、２９・
・・ゲート絶縁膜、３１・・・チャネルストッパ領域、
３２．３３・・・絶縁膜。 パｈ
るための図であり、 第１図は、入力保護回路が設けられている前記ＩＣの周
辺部の要部の平面図。 第２図は、第１図の等価回路図、 第３図は第１図の■−■切断線における断面図。 第４図は、第１図のＩＶ−ＴＶ切断線における断面図で
ある。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・抵抗素子、４．５・・・ダイオード、６．１０．２
７・・・ゲート電極、７．１１．１７．１８．２２．２
４゜２５．２８・・・接続孔、８，１２．１４．２６・
・・導電層、９．３０・・・ウェル領域、１３・・・ボ
ンディングパッド、１９．２０・・・Ｍ Ｉ Ｓ ＦＥ
Ｔ、１５，１６．２１．２３・・・半導体領域、２９・
・・ゲート絶縁膜、３１・・・チャネルストッパ領域、
３２．３３・・・絶縁膜。 パｈ
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の周辺部に絶縁膜を介して設けた電極
に一端が接続された多結晶シリコンからなる抵抗素子と
、該抵抗素子の他端に接続されたダイオードとで構成し
た静電破壊保護回路を備えた半導体集積回路装置におい
て、前記抵抗素子の下部の半導体基板の表面部に、その
半導体基板と反対導電型の半導体領域を設けたことを特
徴とする半導体集積回路装置。 ２、前記電極は、ボンディングパッドであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 ３、前記静電破壊保護回路は、ＭＩＳＦＥＴのゲート絶
縁膜の絶縁破壊を防止するためのものであることを特徴
とする特許請求の範囲第１項または第２項記載の半導体
集積回路装置。 ４、前記半導体領域は、ウェル領域を形成する工程を用
いて形成した半導体領域であることを特徴とする特許請
求の範囲第１項乃至第３項のいずれかの記載の半導体集
積回路装置。 ５、前記半導体領域は、導電層が接続されていないこと
を特徴とする特許請求の範囲第１項乃至第４項のいずれ
かの記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005694A JPS61166073A (ja) | 1985-01-18 | 1985-01-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005694A JPS61166073A (ja) | 1985-01-18 | 1985-01-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166073A true JPS61166073A (ja) | 1986-07-26 |
Family
ID=11618207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005694A Pending JPS61166073A (ja) | 1985-01-18 | 1985-01-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063183A (en) * | 1985-08-13 | 1991-11-05 | Tokuyama Soda Kabushiki Kaisha | Sinterable aluminum nitride composition, sintered body from this composition and process for producing the sintered body |
| WO1994010705A1 (en) * | 1992-10-29 | 1994-05-11 | Oki Electric Industry Co., Ltd. | Input/output protective circuit |
-
1985
- 1985-01-18 JP JP60005694A patent/JPS61166073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063183A (en) * | 1985-08-13 | 1991-11-05 | Tokuyama Soda Kabushiki Kaisha | Sinterable aluminum nitride composition, sintered body from this composition and process for producing the sintered body |
| WO1994010705A1 (en) * | 1992-10-29 | 1994-05-11 | Oki Electric Industry Co., Ltd. | Input/output protective circuit |
| US5432369A (en) * | 1992-10-29 | 1995-07-11 | Oki Electric Industry Co., Ltd. | Input/output protection circuit |
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