JPH0449268B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は双方向サイリスタ、いわゆるトライ
アツク等の制御整流半導体装置に関する。

（従来の技術） 交流電源のオン、オフ及び位相制御を行なう双
方向サイリスタ、いわゆるトライアツクの従来の
断面構造を第６図に示す。このトライアツクは特
に組立て（アセンブリ）工程において利点がある
通称アイソレーシヨン（分離）拡散を使用したプ
レナ型構造のものである。なお、第６図におい
て、パツシベーシヨン（表面保護）等に使用され
る酸化膜等は省略してある。図中、５０はＮ型基
板であり、このＮ基板５０の第１主面側の一部に
はＰ型層５１が、第２主面側の全面にはＰ型層５
２がそれぞれ形成されている。さらに上記Ｐ型層
５１内にはＮ型層５３，５４が形成され、上記Ｐ
型層５２内にはＮ型層５５が形成されている。こ
こでゲート電極Ｇがトリガされたときに電極Ｔ２
が正極性、電極Ｔ１が負極性にそれぞれされてい
れば、Ｐ型層５２、Ｎ型基板５０、Ｐ型層５１及
びＮ型層５３の経路で電極Ｔ２から電極Ｔ１にオ
ン電流が流れ、電極Ｔ１が正極性、電極Ｔ２が負
極性にそれぞれされていれば、Ｐ型層５１、Ｎ型
基板５０、Ｐ型層５２及びＮ型層５５の経路で電
極Ｔ１から電極Ｔ２にオン電流が流れる。

さらに半導体装置の周囲には第１及び第２主面
側からそれぞれＰ型不純物を拡散して形成された
環状の分離層５７，５８が設けられている。ま
た、第１主面側のＮ型基板５０の表面には上記Ｐ
型層５１を囲むように環状のＰ型層５８が設けら
れている。この環状のＰ型層５８はＮ型基板５０
の反転防止が目的である。

従来のトライアツクにおけるゲートの高感度化
は、Ｐ型層５１と５２それぞれの表面における不
純物濃度を低くし、Ｎ型層５３〜５５それぞれの
拡散深さxjを深くし、キヤリアの注入効率を上げ
ることにより達成している。ところが、この方法
ではdv／dt耐量が極端に低下し、ゲート感度が
数mA程度の値になつてしまう。その理由は、Ｎ
型層５３とＰ型層５１の表面が電極Ｔ１で短絡さ
れ、また、Ｎ型層５４とＰ型層５１の表面がゲー
ト電極Ｇで短絡されるため、Ｐ型層５１の表面を
通してゲート電流の一部が電極Ｔ１に流れ込み、
ゲート電流の無効成分が大きくなるからである。

また、ゲートトリガ方法の１つである、Ｔ１が
正極性、Ｔ２が負極性のときにＧを正極性でトリ
ガする＋モードの場合、他のトリガモードのゲ
ート感度に比べて大きくなり、ゲート感度のアン
バランスが生じる。また最近では回路の小型化が
進み、ICなどによるダイレクト・ドライブ化が
必要になつてきており、特にトリガモードとして
上記の＋モードや、Ｔ１が負極性、Ｔ２が正極
性のときにＧを正極性でトリガする＋モードの
使用が多くなつている。さらに、高感度化の他の
駆動方法として光トリガ・ダイレクトドライブが
必要になつてきている。

上記のような背景の下で、従来のトライアツク
ではdv／dt耐量を100V／μsとした場合、ゲート
感度としては＋モードでは３〜5mA、＋モ
ードでは10〜13mAである。ICダイレクトドライ
ブの際にはIC出力電流を最低でも5mA以下にす
る必要があるので、従来のトライアツクはICダ
イレクトドライブには適していない。さらに、光
トリガ・ダイレクトドライブではゲート感度とし
て電気信号に換算したときに数10μA程度にする
必要があり、従来のトライアツクではこの光トリ
ガ・ダイレクトドライブにも適していない。

（発明が解決しようとする問題点） このように従来の装置では、dv／dt耐量を補
償するとゲート感度が低くなり、ICダイレクト
ドライブ及び光トリガ・ダイレクトドライブには
適していないという問題がある。

この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高dv／dt耐量化並
びに高ゲート感度化を図ることができ、これによ
りICダイレクトドライブ及び光トリガ・ダイレ
クトドライブに適した制御整流半導体装置を提供
することにある。

［発明の構成］ （問題点を解決するための手段） この発明の制御整流半導体装置は、第１導電型
の半導体基体と、上記基体の第１の主面側に設け
られた第２導電型の第１半導体層と、上記第１半
導体層の表面領域に設けられた第１導電型の第２
半導体層と、上記基体の第２の主面側に設けられ
た第２導電型の第３半導体層と、上記第３半導体
層の表面領域に設けられた第１導電型の第４半導
体層と、上記基体の周辺部に設けられ上記第３半
導体層と接続された第２導電型の第５半導体層
と、上記基体の第１の主面側において上記基体内
及び上記基体と上記第５半導体層とにわたつて設
けられトリガ信号が入力される第１、第２の機能
素子とから構成されている。

（作用） この発明の制御整流半導体装置では、第１導電
型の基体の第１の主面側において、この基体内及
び基体とその周辺部に設けられた第２導電型の第
５半導体層とにわたつて設けられた第１、第２の
機能素子を用いてトリガを行なうことにより、特
に＋モードのトリガ感度の向上を図るようにし
たものである。

（実施例） 以下、図面を参照してこの発明の実施例を説明
する。

第１図はこの発明の制御整流半導体装置をトラ
イアツクに実施した場合の素子構造を示す断面図
である。なお、この実施例の場合にもパツシベー
シヨン等に使用される酸化膜等は省略してある。
図中、１０はＮ型基板であり、このＮ基板１０の
第１主面側の一部にはＰ型層１１と１２が、第２
主面側の全面にはＰ型層１３がそれぞれ形成され
ている。さらに上記Ｐ型層１１内にはＮ型層１
４，１５が、上記Ｐ型層１２内にはＮ型層１６が
それぞれ形成され、上記Ｐ型層１３内にはＮ型層
１７が形成されている。また第１主面側のＮ型基
板１０の表面には上記Ｐ型層１１及１２を囲むよ
うに環状のＰ型層１８が設けられている。この環
状のＰ型層１８は従来と同様にＮ型基板１０の反
転防止が目的である。

さらにＮ型基板１０の周囲には第１及び第２主
面側からそれぞれＰ型不純物を拡散して形成され
た環状のＰ型分離層１９，２０が設けられてお
り、Ｐ型分離層１９のＮ型基板１０と隣接した表
面にはＮ型層２１が設けられている。

また、第１の主面側では、上記Ｐ型層１１とＮ
型層１４の表面上には両層を短絡するように電極
Ｔ１が設けられており、さらに上記Ｐ型層１１と
Ｎ型層１５の表面上には両層を短絡するように電
極２２が設けられている。上記Ｎ型層１６とＮ型
基板１０の表面領域との間に存在する上記Ｐ型層
１２の表面上にはゲート酸化膜２３が設けられて
おり、このゲート酸化膜２３上にはゲート電極Ｇ
が設けられている。また、上記Ｐ型層１２とＮ型
層１６の表面上には両層を短絡するように電極２
４が設けられており、この電極２４は外部で上記
電極２２と接続されている。上記Ｎ型層２１とＮ
型基板１０の表面領域との間に存在する上記Ｐ型
分離層１９の表面上にはゲート酸化膜２５が設け
られており、このゲート酸化膜２５上には上記ゲ
ート電極Ｇが設けられている。また、上記Ｎ型層
２１とＰ型分離層１９の表面上には両層を短絡す
るように電極２６が設けられている。

第２の主面側では、上記Ｐ型層１３、Ｎ型層１
７、Ｐ型分離層２０それぞれの表面を連続的に短
絡するように電極Ｔ２が設けられている。

このような構成でなるトライアツクは基本的に
は、Ｎ型層１４、Ｐ型層１１、Ｎ型基板１０及び
Ｐ型層１３からなるNPNP構造の一方向のサイ
リスタと、Ｎ型層１７、Ｐ型層１３、Ｎ型基板１
０及びＰ型層１１からなるNPNP構造の他方向
のサイリスタとが並列接続された構成にされてい
る。またこのトライアツクでは、Ｎ型層１６をソ
ース、Ｎ型基板１０をドレイン、その間に存在し
ているＰ型層１２の表面領域をチヤネルとするＮ
チヤネルMOSトランジスタTR１が構成されてお
り、さらにＮ型層２１をソース、Ｎ型基板１０を
ドレイン、その間に存在しているＰ型分離層１９
の表面領域をチヤネルとするＮチヤネルMOSト
ランジスタTR２が構成されている。

このような構成でなるトライアツクにおいて、
電極Ｔ１が負極性、電極Ｔ２が正極性の状態でゲ
ート電極Ｇの電位を電極Ｔ１に対して正極性に設
定することによつてトリガを行なう＋モードト
リガの場合、ＮチヤネルMOSトランジスタTR１
がオンし、Ｎ型層１６とＮ型基板１０との間に存
在しているＰ型層１２の表面領域にＮ型の反転チ
ヤネルが形成される。これにより、電極Ｔ２〜Ｐ
型層１３〜Ｎ型基板１０〜Ｐ型層１２の表面に形
成されたＮ型反転チヤネル〜Ｎ型層１６からなる
経路で電流が流れ、この電流が電極２４から２２
に供給される。この後はこの電流がトリガ電流と
なり、Ｎ型層１４、Ｐ型層１１、Ｎ型基板１０及
びＰ型層１３からなるNPNP構造の一方向のサ
イリスタにおいてＮ型層１４からＰ型層１１にキ
ヤリアの注入が起り、ターンオンする。

また、電極Ｔ１が正極性、電極Ｔ２が負極性の
状態でゲート電極Ｇの電位を電極Ｔ１に対して正
極性に設定することによつてトリガを行なう場合
には、ＮチヤネルMOSトランジスタTR２がオン
し、Ｎ型層１１とＮ型基板１０との間に存在して
いるＰ型分離層１９の表面領域にＮ型の反転チヤ
ネルが形成される。これにより、電極Ｔ１〜Ｐ型
層１１〜Ｎ型基板１０〜Ｐ型分離層１９の表面に
形成されたＮ型反転チヤネル〜Ｎ型層２６〜電極
Ｔ２からなる経路で電流が流れる。これによりＮ
型層１７に横方向の電位降下が生じ、Ｐ型層１３
との間で構成されるPN接合がオンする。これに
より電極Ｔ１〜Ｐ型層１１〜Ｎ型基板１０〜Ｐ型
層１３〜Ｎ型層１７〜電極Ｔ２の経路で電流が流
れ、NPNP構造の他方向のサイリスタがターン
オンする。

このように、トリガが行なわれるときには、ま
ずＮチヤネルMOSトランジスタTR１，TR２の
いずれか一方がオン状態になつて電極Ｔ１，Ｔ２
間に比較大きな電流が流れ、次にこの電流がトリ
ガと電流してサイリスタに供給されるので、従来
のようにサイリスタを直接外部信号でトリガさせ
る場合に比べ、ゲート感度の大幅な向上を達成す
ることができる。

第２図はこの発明を光トリガ型のトライアツク
で実施した場合の素子構造を示す断面図である。
この実施例装置では、前記第１図のＮチヤネル
MOSトランジスタTR１及びTR２を設ける代わ
りに、Ｎ型基板１０の第１主面側の表面領域にお
いてＰ型層１１に隣接した位置にはＰ型層３１
を、Ｐ型分離層１９に隣接した位置にはＰ型層３
２をそれぞれ設け、さらにＰ型層３１内にはＮ型
層３３を設けてPN接合ダイオードＤ１を形成
し、Ｐ型層３２内にはＮ型層３４を設けてPN接
合ダイオードＤ２を形成するようにしたものであ
る。なお、Ｐ型層１１と３１との間の距離及びＰ
型層１９と３２との間の距離はそれぞれ、両層間
の阻止耐圧に必要な空乏層の幅以内の距離にされ
ている。そして、上記PN接合ダイオードＤ１側
のＮ型層３３の表面には電極３５が設けられ、こ
の電極３５は外部で前記電極２２と接続されてい
る。上記PN接合ダイオードＤ２側のＮ型層３４
の表面には電極３６が設けられ、この電極３６は
外部で前記電極２６と接続されている。なお、上
記PN接合ダイオードＤ１は、Ｎ型層３３、Ｐ型
層３１、Ｎ型基板１０からなるPNPトランジス
タとみなすことができ、同様にPN接合ダイオー
ドＤ２は、Ｎ型層３４、Ｐ型層３２、Ｎ型基板１
０からなるPNPトランジスタとみなすことがで
きる。

このような構成でなるトライアツクにおいて、
電極Ｔ１が負極性、電極Ｔ２が正極性の状態で、
発光ダイオード等による光を外部から照射する。
このときＰ型層３１内の空乏層に発生した光電流
により、Ｐ型層１３〜Ｎ型基板１０〜Ｐ型層３１
〜Ｎ型層３３からなる経路で電流が流れ、この電
流はさらに電極３５を介して電極２２に供給され
る。この電流は充分に増幅されたものであるた
め、この電流がトリガ電流となり、Ｎ型層１４、
Ｐ型層１１、Ｎ型基板１０及びＰ型層１３からな
るNPNP構造の一方向のサイリスタにおいてＮ
型層１４からＰ型層１１にキヤリアの注入が起
り、ターンオンする。

また、電極Ｔ１が正極性、電極Ｔ２が負極性の
ときに外部から光が照射されると、電極Ｔ１〜Ｐ
型層１１〜Ｎ型基板〜Ｐ型層３２〜Ｎ型層３４〜
電極３６〜電極２６〜Ｐ型分離層１９〜Ｐ型分離
層２０〜Ｐ型層１３〜電極Ｔ２の経路で電流が流
れる。このとき、Ｐ型層１３に流れる電流によつ
て発生する電圧降下によりＰ型層１３とＮ型層１
７で構成されたPN接合が順方向にバイアスさ
れ、これにより電極Ｔ１〜Ｐ型層１１〜Ｎ型基板
１０〜Ｐ型層１３〜Ｎ型層１７〜電極Ｔ２の経路
で電流が流れ、NPNP構造の他方向のサイリス
タがターンオンする。

このように、光によるトリガが行なわれるとき
には、まずPN接合ダイオードＤ１，Ｄ２いずれ
か一方がオン状態になつて電極Ｔ１，Ｔ２間に比
較的大きな電流が流れ、次にこの電流がトリガ電
流としてサイリスタに供給されるので、光による
トリガの場合でも従来のものに場合に比べ、ゲー
ト感度の大幅な向上を達成することができる。

なお、第３図には前記第１図の実施例装置の第
１の主面側からみたパターン平面図を示した。

第４図はこの発明のゼロクロス機能を有する光
トリガ型のトライアツクに実施した場合の素子構
造を示す断面図である。この実施例装置では上記
第１図の実施例によるＮチヤネルMOSトランジ
スタTR１，TR２と、上記第２図の実施例によ
るPN接合ダイオードＤ１，Ｄ２とを設け、さら
にゼロクロス電圧調整用のそれぞれ複数個のダイ
オードＤ１１，Ｄ１２及び電位検出用の抵抗Ｒ
１，Ｒ２を組み合せるようにしたものである。

この実施例のトライアツクでは、電極Ｔ１が負
極性、電極Ｔ２が正極性のとき、両電極間の電圧
が、直列接続されているダイオードＤ１１の個数
とそれらの順方向降下電圧によつて決定される閾
値電圧以下のときには、MOSトランジスタTR１
はオン状態にならず、PN接合ダイオードＤ１の
両端間はこのトランジスタTR１で短絡されな
い。このとき、外部から光が照射されると前記の
ようにPN接合ダイオードＤ１に光電流が流れ、
この後サイリスタがオン状態になつて電極Ｔ２か
ら電極Ｔ１にオン電流が流れる。ところが、両電
極Ｔ１，Ｔ２間の電圧が上記閾値電圧以下になる
と、MOSトランジスタTR１がオンしてPN接合
ダイオードＤ１の両端間が短絡されるので、外部
から光が照射されてもサイリスタはオン状態には
ならない。上記とは逆に電極Ｔ２が負極性で、電
極Ｔ１が正極性のときには、MOSトランジスタ
TR２とPN接合ダイオードＤ２とにより同様の
動作が行なわれる。

このように上記実施例のトライアツクではゼロ
クロス機能を持たせることができる。しかもサイ
リスタをオン状態にさせることには、まずPN接
合ダイオードＤ１，Ｄ２いずれか一方がオン状態
になつて電極Ｔ１，Ｔ２間に比較的大きな電流が
流れ、次にこの電流がトリガ電流としてサイリス
タに供給されるので、光によるトリガの場合でも
従来のものに場合に比べ、ゲート感度の大幅な向
上を達成することができる。

なお、この実施例のトライアツクでは、抵抗Ｒ
１，Ｒ２を設けたことにより阻止状態のリーク電
流が増加する、このため、これらの抵抗Ｒ１，Ｒ
２の値はできるだけ大きくしなければならない
が、MOSトランジスタTR１，TR２の各ゲート
に蓄積される電荷をこれらの抵抗Ｒ１，Ｒ２を介
して放電する必要があるので、この放電時の時定
数等を考慮した上でこれらの抵抗Ｒ１，Ｒ２の値
を決定する必要がある。

第５図は上記第４図の実施例のトライアツクの
変形例の構成を示す断面図である。この変形例装
置では、第２の主面側でＰ型層１３の表面領域に
設けられたＮ型層１７をＮ型基板１０の周辺部を
経てＮ型基板１０の第２の主面側にまで延長する
ことにより、キヤリアの抽入効率を高めるように
したものである。

［発明の効果］ 以上説明したようにこの発明によれば、高
dv／dt耐量化並びに高ゲート感度化を図ること
ができ、これによりICダイレクトドライブ及び
光トリガ・ダイレクトドライブに適した制御整流
半導体装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の素子構造を示す
断面図、第２図はこの発明の他の実施例の素止構
造を示す断面図、第３図は第１図の実施例素子の
パターン平面図、第４図はこの発明のさらに他の
実施例の素子構造を示す断面図、第５図は第４図
の変形例の素子構造を示す断面図、第６図は従来
の素子構造を示す断面図である。 １０…Ｎ型基板、１１，１２，１３…Ｐ型層、
１４，１５，…Ｎ型層、１６，１７…Ｎ型層、１
８…Ｐ型層、１９，２０…Ｐ型分離層、２１…Ｎ
型層、２２，２４，２６，３５，３６，Ｔ１，Ｔ
２…電極、２３，２５…ゲート酸化膜、３１，３
２…Ｐ型層、３３，３４…Ｎ型層、Ｇ…ゲート電
極電極、TR１，TR２…ＮチヤネルMOSトラン
ジスタ、Ｄ１，Ｄ２…PN接合ダイオード。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基体と、上記基体の第１
   の主面側に設けられた第２導電型の第１半導体層
   と、上記第１半導体層の表面領域に設けられた第
   １導電型の第２半導体層と、上記基体の第２の主
   面側に設けられた第２導電型の第３半導体層と、
   上記第３半導体層の表面領域に設けられた第１導
   電型の第４半導体層と、上記基体の周辺部に設け
   られ上記第３半導体層と接続された第２導電型の
   第５半導体層と、上記基体の第１の主面側におい
   て上記基体内及び上記基体と上記第５半導体層と
   にわたつて設けられたトリガ信号が入力される第
   １、第２の機能素子とを具備したことを特徴とす
   る制御整流半導体装置。 ２ 前記トリガ信号が入力される第１、第２の機
   能素子が、PN接合ダイオード、バイポーラ型ト
   ランジスタ、電界効果型トランジスタのうちのい
   ずれかである特許請求の範囲第１項に記載の制御
   整流半導体装置。 ３ 前記トリガ信号が光信号によつて励起される
   ものである特許請求の範囲第１項に記載の制御整
   流半導体装置。