JP3009614B2 - 集積回路のための静電放電保護回路、静電放電保護装置、及び静電放電に対して保護するための方法 - Google Patents

集積回路のための静電放電保護回路、静電放電保護装置、及び静電放電に対して保護するための方法

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JP3009614B2
JP3009614B2 JP7297817A JP29781795A JP3009614B2 JP 3009614 B2 JP3009614 B2 JP 3009614B2 JP 7297817 A JP7297817 A JP 7297817A JP 29781795 A JP29781795 A JP 29781795A JP 3009614 B2 JP3009614 B2 JP 3009614B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電放電保護装置に
関し、特に、自動車に於ける集積回路装置を、「ロード
ダンプ（ｌｏａｄ ｄｕｍｐ）」と呼ばれる状態から保
護するための静電放電保護装置に関する。
【０００２】
【従来の技術】集積回路装置に於ける入力ピンは、静電
放電（ＥＳＤ）からの損傷に対して極めて敏感である。
静電気は、数百ボルト以上にも達する場合がある。この
ような大きさの電荷が集積回路装置のピンに接触する
と、大きな電流が装置内を流れる場合がある。このよう
な電流サージは、限られたエネルギ及び持続時間を有す
るものではあるが、しかしながら、ＭＯＳデバイスに於
ける薄いゲート酸化膜を破壊したり、拡散ＰＮ接合に於
いても、接合面積が小さい場合には、それを損傷する場
合がある。後者の場合、電流サージが局部的な加熱を引
き起こし、これが接合部を介してインターコネクトすな
わち合金被膜を溶融させるためである。ＩＣが損傷を受
けると、それを修復することは不可能である。
【０００３】従来の集積回路に於いては、破壊的なＥＳ
Ｄパルスを、装置の入力に設けられた保護回路を用いる
ことにより防止していた。このような保護回路は、通
常、ある程度の接合面積を有する１つまたは２つのＰＮ
接合ダイオードや、或いはバイポーラトランジスタ、サ
イリスタなどを用いて構成されるのが一般的である。入
力に於ける電圧が、特定の範囲を、正または負の極性の
方向に超えた場合には、２つのダイオードの一方が導通
し、それによってピンに加えられる電圧を安全なレベル
にクランプする。ＥＳＤ保護回路が有効であるために
は、ＩＣデバイスに対して通常の入力信号が加えられて
いるときには、それほど大きな電流にさらされないこと
が必要である。
【０００４】図１は、通常のＥＳＤ保護回路の等価回路
を示している。回路の入力端子は、入力ピンに接続さ
れ、出力端子はＩＣデバイスの入力回路に接続されてい
る。ダイオードＤAは、そのノードがアースに接続さ
れ、そのカソードが、入出力端子を接続するライン１０
に接続されている。ダイオードＤBは、そのノードがラ
イン１０に接続され、そのカソードは供給電圧ＶCCに接
続されている。
【０００５】この回路の動作原理が図２に示されてお
り、ここでＶINは、入力端子に於ける電圧であり、Ｖ
OUTは出力端子に於ける電圧である。ＶINが、供給電圧
ＶCCとダイオードの電圧降下（約０．７Ｖ）との和を越
えた場合には、ダイオードＤBが順方向にバイアスさ
れ、ＶOUTをこのレベルにクランプする。これが図２に
於いて曲線Ａにより示されている。これは、この装置
が、供給電圧ＶCCに接続された状態で作動していること
を仮定している。ＶCCが接続されていない場合には、あ
る点に於いて、ダイオードＤAがブレークダウンし、出
力端子に於ける電圧をクランプする。これは、図２に於
ける曲線Ｂにより示されており、ここでＢＶDAはダイオ
ードＤAのブレークダウン電圧を表す。
【０００６】入力端子に於ける負の電圧スパイクは、そ
れが約０．７Ｖを下回るとダイオードＤAを順方向にバ
イアスする。これが、図２に於ける曲線Ｃにより示され
ている。ＶCCに接続されたピンと入力ピンとの間に負の
スパイクが発生した場合、ダイオードＤBは逆方向にバ
イアスされ、そのブレークダウン電圧ＢＶDBに於いてブ
レークダウンし、これが図２に於ける曲線Ｄにより示さ
れている。
【０００７】すなわち、ＶCCが、グラウンドレベルに対
して、通常、５或いは１２Ｖの正の電圧に保持されたと
すると、入力電圧はそのままＥＳＤ保護回路を通過する
ことができる。図２に於いて、これが０ＶからＶCCの範
囲にわたってＶINとＶOUTとの間の線形な関係により示
されている。この領域に於いては、保護回路の効果とし
ては、ある程度の静電性負荷を作り出すにすぎない。
【０００８】ＥＳＤパルスの間に、ダイオードに於いて
急速な加熱が引き起こされる。ダイオードの面積が過度
に小さい場合には、重要かつ危険を伴う温度上昇が発生
し得る。加熱による破壊は、特に、金属被膜の溶融や、
ダイオードの接合部を短絡するような合金のスパイクを
形成することにより引き起こされるのが一般的である。
ダイオードのサイズを増大させることにより、２０００
ＶのＥＳＤパルスについて、接合部温度のピークを２０
０℃から簡単に９０℃に低下させることができる。
【０００９】ＥＳＤパルスは、与えられた電圧によって
予め充電されたコンデンサの放電としてモデル化するこ
とができる。この放電は、このモデルが表そうとする特
定の状況に応じて異なる値の抵抗値を介して行われる。
例えば、放電が人体を介して行われる場合、抵抗は約２
０００Ωとなる。この静電気の電荷が、機械やねじ回し
などの工具に蓄積されている場合、抵抗値は概ね０とな
る。機械のモデルに於ける場合のように直列抵抗がない
場合には、放電の大きさは、約５００Ｖ以下に保たねば
ならず、さもないと過剰な電流が流れる。この電流は、
内部の直列抵抗により制限されるものの、すべてのＩＣ
製造方法に於いて、拡散領域或いは酸化膜により包囲さ
れた領域として抵抗体を構成している。拡散された抵抗
体は一般に、ＥＳＤダイオードの性能を損なうような寄
生的トランジスタを備えている。ポリシリコンにより形
成されるものなどからなる、酸化膜により包囲された抵
抗体の場合は、それらを包囲する酸化膜が比較的低い熱
伝導率を有するため、静電気の放電に際して過熱しやす
いという問題がある。実際、抵抗体はヒューズのように
溶融して飛び、ＥＳＤダイオードを保護する。
【００１０】ＥＳＤ回路の最大出力電圧は、それが接続
された回路の入力段の許容電圧よりも低くなければなら
ない。入力段が、例えばバイポーラトランジスタのベー
スに接続されていると、ＶOUTは、ベース−エミッタブ
レークダウン電圧以下にクランプされていなければなら
ず、さもないとトランジスタが破壊し、その性能が劣化
する場合がある。入力段が、ＭＯＳＦＥＴのゲートに接
続されている場合、ＶOUTは、酸化膜破壊電圧（約４Ｍ
Ｖ／ｃｍ）の５０％以下に保たれなければならない。例
えば４００Åの厚さのゲートの場合、電圧ＶOUTは、約
１６Ｖにクランプされなければならない。この電圧を超
えると、何らかの劣下が見られる。ゲート酸化膜に加わ
る電圧が８〜１０ＭＶ／ｃｍを越える場合、ＭＯＳＦＥ
Ｔは永久的な損傷を受ける。
【００１１】上記した技術は、ダイオードがＥＳＤパル
スのエネルギを吸収する能力に依存するものである。ダ
イオードは、電圧を安全なレベルにクランプし、ＥＳＤ
パルスの全エネルギが比較的限られたものであることに
よって燃え尽きることがないのである。一般に、持続時
間の長いパルスで、直流状態に近い場合には、過熱や損
傷が発生する。入力電圧が高いほど、ダイオードはより
短時間に過熱し破壊する。したがって、従来のＥＳＤ保
護回路が数千ボルトのＥＳＤパルスに耐え得るものの、
パルスの持続時間はナノセカンドのオーダの極めて短い
ものであることを要し、さもないと保護回路のダイオー
ドが焼けてしまう。
【００１２】ある環境に於いては、ＩＣデバイスが、よ
り長時間にわたって過電圧状態にさらされる場合があ
る。これは、特に、ロードダンプと呼ばれる状態が発生
するために、自動車に於いて甚だしい。ロードダンプと
は、オルタネータが、ケーブルが接触不良の状態で、放
電したバッテリを充電する際に発生する。ケーブルが接
触されている限り、オルタネータから見たときにバッテ
リは短絡回路を構成し、オルタネータが大電流を供給す
る。例えば、車輌が突起に乗り上げて、そのショックで
ケーブルの接触を不良にすると、この大電流が突然遮断
され、すなわちｄＩ／ｄｔが大きくなる。この電流の急
激な変化が、インダクタンスの影響により、オルタネー
タから大きな瞬間的な電圧を発生する。この瞬間的な電
圧の高さ及び持続時間は、何らかの保護回路が設けられ
ていないと、バッテリケーブルに直接接続されている全
ての電子的負荷を破壊するのに十分なものである。ロー
ドダンプからの瞬間的な電圧は、数百ミリセカンドにわ
たって６０Ｖにも達する。
【００１３】ＩＣへの電源の入力は、ロードダンプに伴
うような過渡的な電圧の変化に耐え得るものでなければ
ならない。しかも、ＩＣの信号入力のうちには、バッテ
リラインに直接または間接に接続されているものがあ
り、このような入力も同様にロードダンプ状態にさらさ
れる。
【００１４】図３〜５に、通常のＥＳＤスパイクとロー
ドダンプとの比較が示されている。これらの図に於ける
水平軸は時間を示す。図３に示されているように、ＥＳ
Ｄパルスは極めて持続時間が短いが、数千ボルトに達す
る場合がある。それに対して、ロードダンプは、例えば
６０Ｖに達し、持続時間が比較的長い。図４は、ＥＳＤ
パルス及びロードダンプを、通常のダイオードを用いて
１５Ｖにクランプした結果を示している。図５は、ダイ
オードの温度を示す。図示されているように、ＥＳＤパ
ルスは、２００℃にも達する急速な温度上昇を引き起こ
すが、パルスの持続時間が短いため、温度によってダイ
オードが破壊されるのは回避される。それに対して、ロ
ードダンプは、より長い時間にわたって増大し、最終的
にはダイオードを破壊するに至る。
【００１５】
【発明が解決しようとする課題】このように、ロードダ
ンプは、ＥＳＤ保護回路に対して特別な必要条件を課す
ものである。ダイオードが、例えば６０Ｖと言ったロー
ドダンプを導通しないように製造されれば、静電放電に
対して十分な保護作用を提供しない。なぜなら、そのよ
うなダイオードは、ＩＣに於ける電圧が６０Ｖに達する
のを許容するからである。それに対して、ダイオードが
１５Ｖでブレークダウンし、ＩＣをＥＳＤに対して保護
した場合には、ロードダンプに際して、ダイオードが焼
けてしまう。したがって、ＥＳＤ構造に於いて必要とな
ることは、短いＥＳＤパルスに際しては、５〜１５Ｖ程
度の低電圧に入力ピンの電圧をクランプするが、長時間
にわたって例えば６０Ｖといった電圧が加えられた場合
に過大な電流が流れないようにすることである。このよ
うな構造は、自動車に用いられる集積回路のためのＥＳ
Ｄ保護回路をロードダンプに対しても有効にする上で有
用である。
【００１６】
【課題を解決するための手段】本発明に基づく保護回路
はこれらの条件をすべて満たすものである。ＥＳＤ保護
回路の入出力端子間にデプリーション型ＭＯＳＦＥＴが
接続されている。ダイオードは、グラウンドと、入出力
端子を接続するラインとの間に接続される。ロードダン
プに際しては、デプリーション型ＭＯＳＦＥＴは、ダイ
オードを流れる電流を制限する定電流源として機能す
る。このようにして、ダイオードは、それを焼いてしま
うような大きくかつ持続する電流に対して保護される。
通常のＥＳＤパルスが発生した場合には、通常、デプリ
ーション型ＭＯＳＦＥＴ内の逆並列ダイオードがブレー
クダウンし、接地されたダイオードが、出力電圧を許容
レベルにクランプする。
【００１７】好適実施例に於いては、２つのデプリーシ
ョン型ＭＯＳＦＥＴが入出力間にあって、ドレーンとド
レーンとを結ぶように直列接続されている。接地された
ダイオードのカソードは、両デプリーション型ＭＯＳＦ
ＥＴのドレーン端子間のノードに接続される。第２の接
地されたダイオードは、出力端子に接続される。好適実
施例によれば、正負のＥＳＤパルスのみならず、ロード
ダンプにより引き起こされる正負の電圧に対しても保護
作用を発揮する。
【００１８】本発明に基づく保護回路は、信号入力ピン
或いは電源ピンのいずれにも接続することができる。後
者の場合、負の電圧に対する保護作用を発揮するべき回
路の部分を省略することができる。
【００１９】
【発明の実施の形態】上記したように、本発明に基づく
ＥＳＤ保護回路は、デプリーション型ＭＯＳＦＥＴの電
流を制限する作用に依存するものである。デプリーショ
ン型ＭＯＳＦＥＴは、通常、すなわちゲート−ソース間
電圧Ｖgsが０Ｖに等しいときに導通する。ＭＯＳＦＥＴ
を遮断するためには、Ｖgsを、ピンチオフ電圧に達する
まで下げなければならない。ＭＯＳＦＥＴのソース及び
ボディ領域は、通常互いに短絡しており、これによって
ボディ及びドレーン領域のＰＮ接合部に寄生（ｉｎｔｒ
ｉｎｓｉｃ）ダイオードを発生させ、このダイオードは
デプリーション型ＭＯＳＦＥＴに於いて順方向電流に逆
行する方向を向いている。このダイオードがチャンネル
領域に並列接続され、ＭＯＳＦＥＴの電流の順方向に対
して逆行するものであるため、これを「逆並列ダイオー
ド」と呼ぶ場合が多い。
【００２０】図６は本発明に基づく好適実施例を示して
いる。ＥＳＤ保護回路３０は、高電圧デプリーション型
ＭＯＳＦＥＴＭ1及びＭ2を備えており、両ＭＯＳＦＥＴ
は入力端子３２と出力端子３４との間に接続されてい
る。図示されているように、両ＭＯＳＦＥＴのドレーン
端子が互いに接続され、両ＦＥＴＭ1及びＭ2のゲート端
子がそれぞれのソース端子に接続されている。抵抗Ｒ1
が両ＭＯＳＦＥＴＭ1及びＭ2と直列に接続されている。
両ＭＯＳＦＥＴに於ける逆並列ダイオードが、それぞれ
ダイオードＤ1及びＤ2として示されている。ダイオード
Ｄ3が、グラウンドと、両ＭＯＳＦＥＴのドレーン端子
間の共通ノードとの間に接続され、ダイオードＤ4がグ
ラウンドと出力端子３４との間に接続されている。ダイ
オードＤ4は、通常の低電圧ＥＳＤダイオードであるの
に対し、ダイオードＤ3は高電圧ダイオードからなる。
一般に、この装置の通常の作動に於いては、あらゆる場
合に出力電圧ＶOUTを制限するために低電圧ダイオード
Ｄ4を用い、ダイオードＤ4を流れる電流を制限するため
に両ＭＯＳＦＥＴを用い、正または負のＥＳＤパルスか
らのエネルギの大部分を吸収するために高電圧ダイオー
ドＤ3を用いる。両ＭＯＳＦＥＴは、ロードダンプ状態
に於いて、流れる電流は全て、両方でないとしても少な
くとも一方を流れるように構成されている。両ＭＯＳＦ
ＥＴは、ロードダンプの持続時間中に於いて、電流を安
全なレベルに制限するために用いることができる。ＥＳ
Ｄパルスに際しては、回路３０は、出力電圧ＶOUTをク
ランプするために、ダイオード接合部の雪崩ブレークダ
ウンまたは順方向バイアスを用いる。この動作モードに
於いては、装置は通常のＥＳＤ保護回路と同様に機能す
るが、後記するようにある有用な特徴を備えている。
【００２１】両ＭＯＳＦＥＴがデプリーション型である
ことから、通常導通状態であって、ＶINとＶOUTとの間
に電圧差があれば常に電流を導通する。逆並列ダイオー
ドＤ1及びＤ2が互いに逆向きに接続されていることか
ら、電流は両ダイオードＤ1及びＤ2に対して同時に順方
向に流れることはない。両ＦＥＴのソース／ボディ端子
がそのドレーン端子に対して正にバイアスされている場
合、電流は、まず、電圧差が約０．６Ｖを越えるまでチ
ャネル領域を経て流れる。この時点に於いて、逆並列ダ
イオードＤ1及びＤ2は、チャンネルのまわりの電流をシ
ャントし始める。
【００２２】自動車における応用に於いては、ＭＯＳＦ
ＥＴＭ1及びＭ2は、６０Ｖの定格を有するべきであると
されており、即ち、これらは、約７０Ｖのブレークダウ
ン電圧を有する。両ＭＯＳＦＥＴのブレークダウン電圧
は、それぞれ逆並列ダイオードＤ1及びＤ2のブレークダ
ウン電圧を指すものである。ダイオードＤ3も、約７０
Ｖのブレークダウン電圧を有するべきである。両ＭＯＳ
ＦＥＴＭ1及びＭ2のゲートが、それぞれのソースに接続
されていることから（即ちＶgs＝０）、これら両デバイ
スに現れる唯一の電圧は、そのドレーンとソース−ボデ
ィ端子との間に現れるものである。デバイスがＤＭＯＳ
プロセスにより形成されたものである場合、ドレーン電
圧が高いことによって、それらのゲート酸化膜の両端に
高い電界が発生することがなく、従って両ＭＯＳＦＥＴ
Ｍ1及びＭ2は、それぞれのゲート電極に於いてＥＳＤに
よる損傷を受けることがない。ダイオードＤ4は、低い
ブレークダウン電圧を有する大きな外周即ち大きな面積
を有するダイオードからなる。ダイオードＤ4のブレー
クダウン電圧は、入力信号即ちＶCCの最大値よりも高く
ならなければならないが、それほど大きなマージンを有
する必要はない。
【００２３】図７〜１９は、正の電圧の異なる段階に於
けるＥＳＤ保護回路３０の動作を示している。各図は、
特定の範囲内のＶINについての回路３０の挙動を示して
いる。図７〜９は、ＶINが０ＶとダイオードＤ4のブレ
ークダウン電圧（ＢＶD4）との間にあるときの装置の作
動を示している。この領域に於いては、ダイオードＤ3
及びＤ4は、逆バイアスされ概ね非導通状態にある。図
７の等価回路に示されているように、ＭＯＳＦＥＴＭ1
は、逆並列ダイオードＤ1と並列をなす抵抗ＲM1として
機能し、ＭＯＳＦＥＴＭ2は抵抗体ＲM2として機能す
る。従って、図８に示されるように、ＶOUTは、ＶINの
概ね線形な関数となる。図９に示されるように、ダイオ
ードＤ3及びＤ4を介するグラウンドへのリーク電流はほ
ぼ０である。
【００２４】図１０は、入力端子３２から出力端子３４
への電圧降下（Ｖio）の関数として入力端子３２から出
力端子３４への電流（Ｉio）を示している。領域Ｉに於
いては、Ｖioが約０．７Ｖよりも低く、回路は、ＲM1＋
ＲM2＋Ｒ1に等しい直列抵抗値を示す。Ｖioが０．７Ｖ
を越えると、ダイオードＤ1が導通状態となり、直列抵
抗値がＲM2＋Ｒ1に落ちる。これが領域ＩＩに示されて
いる。ＶioがＭＯＳＦＥＴＭ2のピンチオフ電圧（Ｖp）
に達すると、領域ＩＩＩ内に於ける増大する電圧値に対
して、ＭＯＳＦＥＴＭ2は飽和し、一定電流源として機
能する。ＭＯＳＦＥＴＭ2が過度に小さいものでない限
り保護回路３０は、通常領域ＩＩＩに於いては、作動す
るようにはなっていない。
【００２５】図１１〜１３はＶIN がダイオードＤ4のブ
レークダウン電圧（ＢＶD4）を越えたが、ダイオードＤ
1、Ｄ2またはＤ3のブレークダウン電圧を超えていない
場合の回路３０の作動を示している。この状況に於いて
は、ダイオードは雪崩ブレークダウンを行い、出力電圧
をＢＶD4にクランプし、ＭＯＳＦＥＴＭ2が飽和する。
これが、図１１の等価回路により示されており、この回
路に於いては、ＭＯＳＦＥＴＦＭ1及びＭ2が定電流源と
して機能し、電流がダイオードＤ4を経てグラウンドへ
逆方向に流れる。ダイオードＤ3が、ダイオードＤ4より
も高いブレークダウン電圧を有するものであるため、ダ
イオードＤ3は、概ね非導通状態を保持する。図１２
は、ダイオードＤ4のブレークダウン電圧とダイオード
Ｄ3のブレークダウン電圧との間のＶINに対して、ＢＶ
D4の値に概ね一定に保持される様子を示している。図１
３に示されるように、ダイオードＤ4を介してグラウン
ドに流れる電流は、ＶINがダイオードＤ4のブレークダ
ウン電圧ＢＶD4を超えると、ＭＯＳＦＥＴＭ2の飽和電
流に向けて急激に増大する。ダイオードＤ4を流れる電
流がＩｓａｔ（Ｍ2）に限定されている状態に於いて
は、この状態をダイオードＤ4を焼くことなく殆どいつ
までも続けることができる。ダイオードＤ3のブレーク
ダウン電圧が、７０Ｖ以上であるとして場合、６０Ｖの
ロードダンプを、回路３０によってＩＣに対して何ら悪
影響を及ぼすことなく取り扱うことができる。
【００２６】図１４〜１６は、ＶINがダイオードＤ3の
ブレークダウン電圧を超えた場合の回路３０の挙動を示
している。これは、一般に、ロードダンプよりも、むし
ろＥＳＤパルスによって発生する。この場合、ダイオー
ドＤ3はブレークダウンし、直列抵抗体Ｒ1からの電圧上
昇や局部的な加熱によるものを除いて、電圧をＢＶD 3に
クランプする。図１５に示されているように、Ｖ
OUTは、概ねＢＶD4に保持される。それに対して図１６
に示されるように、ダイオードＤ3を介してグラウンド
に流れる電流は急激に増大する。ダイオードＤ4を介す
るグラウンドへの電流は、ＭＯＳＦＥＴＭ2の飽和電流
に限定される。
【００２７】図１７〜１９は、ＶINが、ダイオードＤ2
及びＤ4のブレークダウン電圧の和（ＢＶD2＋ＢＶD4）
を越えたときに起きる状態を示している。やはり、これ
は、ＥＳＤパルスが発生したときに発生し、この場合に
ダイオードＤ3は、ＥＳＤのパルスのエネルギの大きな
部分を吸収することになる。しかしながら、この状態に
於いて、ダイオードＤ2がブレークダウンし、ダイオー
ドＤ4の両端の電圧及び該ダイオードを流れる電流が増
大する。
【００２８】ダイオードＤ4を流れる電流（ＩD4）は次
のように近似することができる。
【００２９】 ＩD4 ≒ （ＶIN−ＢＶD2−ＢＶD4）／Ｒ1
【００３０】但し、ＶIN＞＞ＢＶD2＞＋ＢＶD4
【００３１】従って、ＩD4 ≒ ＶIN／Ｒ1
【００３２】２００ボルトの入力に於いて、Ｒ1が２０
００オームであった場合、この電流は１Ａとなるが、極
めて持続時間が短い。主な目的は、ダイオードＤ3の導
電路が優先されるようにして、出力電圧ＶOUTを限定す
ることにある。
【００３３】図２０〜２２は、保護回路３０の負の電圧
スパイクの効果を示している。このようなスパイクは、
必ずしもロードダンプのせいとは限らないが、間欠的に
負荷が接続されたり、バッテリが逆に接続された場合に
発生し、何日間も続くことがあり得る。ＶINが、０Ｖよ
りも低いが、負の特性を有するＭＯＳＦＥＴＭ1のピン
チオフ電圧よりも大きい場合の基本的な等価回路が図２
０に示されている。Ｖ INが約−０．７Ｖよりも下がると
同時に、ダイオードＤ3及びＤ4が導通し、出力電圧をク
ランプする。この領域に於いてＭＯＳＦＥＴＭ1は、抵
抗体ＲM1として機能し、ＭＯＳＦＥＴＭ2は、ダイオー
ドＤ2に並列接続された抵抗体ＲM2として機能する。図
２２に示されるように、電流の多くはダイオードＤ3を
流れるが、ダイオードＤ3は、Ｄ4よりも低い抵抗値を有
する。ＭＯＳＦＥＴＭ2に於いては電流がチャンネルと
ダイオードＤ2との間で分配される。
【００３４】図２３〜２５に示されるように、入力電圧
がＭＯＳＦＥＴＭ1の負のピンチオフ電圧を下回ると、
ＭＯＳＦＥＴＭ1の電流が飽和し、定電流源と同等の機
能を果たすようになる。これによって、両ダイオードＤ
3及びＤ4を、過大な電流から保護することができる。こ
の状態は、ＶINがダイオードＤ1のブレークダウン電圧
（ＢＶD1）を下回らない限り継続する。ＢＶD1が−７０
Ｖに選ばれた場合、これはシャフナ（Ｓｈａｆｆｎｅ
ｒ）パルスと呼ばれる−６０Ｖの電圧スパイクを、長時
間に渡って或いは永久的に保護し続けることができる。
図２４に示されるよう、ＶOUTは、−０．７Ｖに保持さ
れ、図２５に示されるように、ダイオードＤ3を流れる
電流ＩD3は、ダイオードＤ4を流れる電流（ＩD4）より
も継続して大きな値をとるが、これらの２つの電流はこ
の範囲内に於いて概ね一定に保たれる。
【００３５】図２６〜２８は、ＶINがダイオードＤ1の
ブレークダウンを下回った状態を示している。ダイオー
ドＤ3は、エネルギの多くを吸収するが、ダイオードＤ4
は、それ程電流を導通させない。この状態は、通常、継
続時間の短い負のＥＳＤスパイクが存在する場合に発生
する。
【００３６】図２９及び３０は、ＥＳＤ保護回路３０の
全体的伝達特性を示しており、図２９は、ＶINの関数と
してＶOUTを示し、図３０は、ＶINの関数としてグラウ
ンドへの電流（ＩIN/GND）を示す。これは、例えば５〜
１８ボルトといった通常の作動条件に於いては、ＶINと
ＶOUTとの間に線形な関係があり、いずれの極性につい
ても、約７０Ｖまでの電圧について電流が制限される。
±７０Ｖを越えた場合のグラウンドへの電流の急激な増
加は、極めて短い持続時間を有するＥＳＤパルスの間に
出力電圧をクランプするために必要となる。±７０Ｖの
間に発生する電流制限作用は、より持続時間が長いロー
ドダンプなどの高電圧入力に対して回路３０を保護する
上で重要である。典型的なＶINの値が図３１に示されて
いるが、これは、図３０に対応する。
【００３７】本発明に基づくＥＳＤ装置は、集積回路と
しても或いはディスクリートな回路としても製造可能で
ある。図３２は、Ｐ基層上に設けられたエピタキシャル
層を出発点としたＩＣとしての構成の断面図である。図
３２に於いて、ＭＯＳＦＥＴＭ1は、＋Ｐコンタクト領
域１４０４並びにポリシリコンゲート１４０６を介して
Ｎ＋ソース領域１４０２に短絡されたＰボディ（ＰＢ）
領域１４００を含んでいる。ＭＯＳＦＥＴＭ2は、Ｐ＋
コンタクト領域１４１２及びポリシリコンゲート１４１
４を介してＮ＋ソース領域に短絡されたＰボディ（Ｐ
Ｂ）領域１４０８を含んでいる。ＭＯＳＦＥＴＭ1及び
Ｍ2の共通のドレーンは、Ｎ埋め込み層（ＮＢＬ）１４
１６及びＮ＋シンカー領域１４１８とを有する。ダイオ
ードＤ3は、Ｐ基層とＮ埋め込み層１４１６との間の接
合部を備えており、Ｐ＋領域１４１９及びＰ埋め込み層
（ＰＢＬ）１４２０を介してグラウンドに接続されてい
る。ダイオードＤ4は、Ｐウェル１４２２及びＮ＋領域
１４２４を含み、Ｐ＋領域１４２６を介してグラウンド
に接続されている。
【００３８】第１の金属層は、両ＭＯＳＦＥＴＭ1及び
Ｍ2のためのソース／ボディコンタクト１４２８及び１
４３０並びにダイオードＤ4のためのアノード／グラウ
ンドコンタクト１４３２及び１４３４に加えてダイオー
ドＤ4のためのカソードコンタクト１４３６を形成す
る。第２の金属層は、ソース／ボディ１４３０（ＭＯＳ
ＦＥＴＭ2及びアノードコンタクト１４３６（ダイオー
ドＤ4））を互いに結合する入力ライン１４３８及び出
力ライン１４４０を含んでいる。
【００３９】図３３は、図３２に示された構造の変形例
の平面図である。２つのリング状のデバイスは、デプリ
ーション型ＭＯＳＦＥＴＭ1及びＭ2を表し、互いに入り
組んだデバイスがクランプダイオードＤ4を表してい
る。図３３に於いて、各ＭＯＳＦＥＴは、一体的なソー
ス／ボディ短絡領域及び突出するコンタクトを備えた符
号の付されていないＤＭＯＳセルのアレイを含んでい
る。セルのエッジに設けられたポリシリコンコンタクト
は、ソース／ボディとしての第１の金属層により覆われ
ている。ＭＯＳＦＥＴＭ1及びＭ2のためのドレーン接続
を表すＮ＋領域１４１８は、８の字型をなしており、両
ＭＯＳＦＥＴＭ1及びＭ2の一方が、各８の字のループ内
に置かれている。より大きな同心的なリングは、深いＰ
＋領域１４１９を含んでいる。入力パッド１５０が入力
ライン１４３８に接続されており、出力パッド１５１が
出力ライン１４４０に接続されている。
【００４０】電流は、入力ライン１４３８及びソース／
ボディコンタクト１４２８から、Ｎ＋ソース領域１４０
２へと、またＭＯＳＦＥＴＭ1に於けるチャンネルを横
切るように、図３３に示されないＮ埋め込み層１４１６
としてのドレーンに流れる。電流はさらに、ＭＯＳＦＥ
ＴＭ1及びＭ2から、Ｎ埋め込み層１４１６を経て、さら
にチャンネル領域を経てＭＯＳＦＥＴＭ2のＭ＋領域１
４１０へと、またソース／ボディコンタクト１４３０を
経て出力ライン１４４０に流れる。ダイオードＤ4は、
互いに櫛歯状に入り組んだ、Ｎ＋カソード領域１４２４
及び金属グラウンドコンタクト１４３４を複数備えたも
のとして示されている。
【００４１】図３３から容易に理解されるように、図３
２の断面図は、単一の直線的な断面線に沿って切ったも
のではない。実際、ＭＯＳＦＥＴの対及びダイオードＤ
4は、ＩＣ上に於ける層に様々な位置関係を以て配置さ
れたものであってよい。
【００４２】この装置の製造は、Ｐ基層１４４２から開
始され、該基層内にボロンが注入され、Ｐ埋め込み層１
４２０を形成し、アンチモンまたは砒素を注入しＮ埋め
込み層１４１６を形成するようにして行われる。次にＮ
型エピタキシャル層１４４４が０．５〜６．０マイクロ
メータの厚さに成長する。Ｎ＋シンカー領域１４１８が
注入され、数ミクロンの深さにまで打ち込まれ、好まし
くはそれによってＮ埋め込み層１４１６に隣接するよう
になる。次にＰ＋領域１４１９が注入され、好ましくは
Ｎ埋め込み層１４１６に隣接する位置を占めるようにな
る。Ｐ＋領域１４１９が注入され、図３２に示されるよ
うなフィールド酸化領域を形成するためにシリコン局部
酸化（ＬＯＣＯＳ）プロセスが用いられる。ゲート酸化
膜がＮエピタキシャル層１４４４の表面に形成され、ゲ
ート酸化膜をマスクし、さらにセシウムによってドープ
することにより固定された正の酸化膜電荷を形成する。
ポリシリコン１４０６及び１４１４が形成され、Ｎ型イ
オンによってドープされる。
【００４３】次に、ブランケットＮ型ＬＤＤ注入がアク
ティブデバイス領域に於いて行われる。この注入過程
は、それに続く拡散過程により逆ドープされ、この注入
領域が変換されるため、図１４には示されていない。次
にＰ＋ボディ領域１４０４及び１４１２が注入され、打
ち込まれる。Ｎ＋領域１４０２及び１４１０並びにＰ＋
領域１４０４及び１４１２が注入され、これに続いて短
時間の打ち込み拡散（ドライブイン）を行う。
【００４４】ホウ素・燐・珪素ガラス層が被着され、熱
処理によって平滑化される。コンタクトをマスクし、エ
ッチングし、第１の金属被膜（アルミニウム・銅・シリ
コン）が被着され、所定のパターンに形成され、エッチ
ングされる。これによって金属コンタクト１４２８、１
４３０、１４３２及び１４３４が、図３２に示されるよ
うに形成される。
【００４５】中間誘電体（ガラス）層が被着され平滑化
される。第２の金属被膜のためのビアがパターン化され
エッチングされる。第２の金属被膜（アルミニウム・銅
・シリコン）が被着され、エッチングされ、入力ライン
１４３８及び出力ライン１４４０を形成する。最後に、
図３２に示されていない保護層が被着され、コンタクト
パッドにマスクが設けられ、それらが開かれる。
【００４６】図３２及び３３に示された装置の構造及び
製造方法は、本出願人によって、１９９２年９月２１日
に出願された米国特許第０７／９４８、２７６号、１９
９３年３月５日に出願された米国特許第０８／０２６、
７１３号、１９９３年３月５日に出願された米国特許第
０８／０２６、９３０号、１９９３年３月５日に出願さ
れた米国特許第０８／０２６、９３２号、１９９４年４
月８日に出願された米国特許第０８／２２５、２７０
号、１９９４年４月１１日に出願された米国特許第０８
／２２６、４１９号（平成７年１０月１７日出願の日本
国特許出願）の各明細書に開示されており、詳しい内容
についてはこれらの出願を参照されたい。
【００４７】図３４は、図３２及び３３に示された装置
に於けるダイオードＤ3に関する構造の変形例を示して
いる。Ｐウェル１６０がデバイスの表面に形成され、接
地されている金属端子１６１に接続される。Ｎ埋め込み
層が左方向に延出し、それによってダイオードＤ3の面
積をかなり増大させている。接合部の端縁部に於ける追
加のＰウェルの使用により、ＭＯＳＦＥＴＭ1のブレー
クダウン電圧を増大させることができる。ＭＯＳＦＥＴ
Ｍ1のゲート酸化膜が、ＭＯＳＦＥＴＭ1をデプリーショ
ン型とするために、例えばセシウムの注入によって正の
電荷を有するものとして示されている。
【００４８】図３５は、本発明に基づくＥＳＤ保護装置
の電圧特性に対するグラウンドへの電流を実験的に求め
た結果を示している。テストされた装置に於いては、ダ
イオードＤ4のブレークダウン電圧は３０Ｖであって、
これは通常のレベルよりもやや高い。
【００４９】図３６は、本発明に基づくＥＳＤ装置の別
の実施例を示す。図６に示されたものと対応するものに
は同様の符号を付したが、デプリーション型ＭＯＳＦＥ
ＴＭ2のゲート端子は、そのソース端子に接続されてい
る代わりに接地されている。ＭＯＳＦＥＴＭ2は、ソー
スフォロワとして機能し、そのソースの電圧がゲート電
圧（接地電圧）よりもＶP高いレベルに達したときにピ
ンチオフが起きる。この時点に於いて、ＭＯＳＦＥＴＭ
2が遮断され、ＶOUTはＶPを越えることができない。ＶP
がＢＶD4よりも低ければ、ＶOUTは、ＢＶD4ではなくＶP
にクランプされ、ダイオードＤ4を省略することができ
る。しかしながら、実際にはバックアップとしてダイオ
ードＤ4を用いるのが好ましい。
【００５０】図３７は、図３６に示された実施例の変形
例を示している。図３７に示された変形例に於いては、
ＭＯＳＦＥＴＭ2のゲートが内部電源電圧ＶCCに接続さ
れている。ＶOUTの値が低い場合、ＭＯＳＦＥＴＭ2はソ
ースフォロワとして機能し、ＶOUTがＶCC＋ＶPに達する
までピンチオフが起きない。ＭＯＳＦＥＴＭ2の通常の
導通時の抵抗値が、図６及び３６に示された回路に於け
る場合よりも相当低い。負荷が静電容量ＣLを含むとす
ると、負荷コンデンサＣLを充電するための時間が大幅
に低減される。入力電圧ＶINは、ＭＯＳＦＥＴＭ2のゲ
ートをＶCCにバイアスしたことによるエンハンスメント
のために、ＭＯＳＦＥＴの閾電圧値に関わらず、確実に
内部電源線の電圧レベルに達することができる。ダイオ
ードＤ4のブレークダウン電圧がＶCCよりも高い場合に
は、ＭＯＳＦＥＴのゲート、ソース電圧ＶDSが、ロード
ダンプ状態に於いて負となる。その場合、入力電流は、
図６に示された回路に於ける場合よりも小さくなる。ダ
イオードＤ4のブレークダウン電圧がＶCC＋ＶPよりも高
い場合には、入力電流は事実上０にまで低減される。
【００５１】図３８は、ＭＯＳＦＥＴＭ1を省略した第
２の別の実施例を示す。ＥＳＤ保護回路１９０は、上記
したように、ＭＯＳＦＥＴＭ2′を定電流源として用い
ることにより正の電圧スパイクに対する保護作用を発揮
する。この実施例の等価回路は、図７、１１、１４及び
１７に示されたものと同様であるが、但し抵抗体ＲM1或
いはダイオードＤ1が省略されている。負の方向の過渡
応答に対しては、この実施例はダイオードＤ3の順方向
バイアスに依存しているが、ＭＯＳＦＥＴＭ1が用いら
れていないことにより、この場合に於いては電流が制限
されない。ＥＳＤ保護回路１９０は、自動車に於けるバ
ッテリの逆接続によって引き起こされるような負の入力
電圧などのようなかなりの持続時間を有する負の過渡入
力に対する保護作用を発揮しない。
【００５２】上記に於いては、信号入力ラインに発生す
る正または負の電圧スパイクに注意が向けられている。
図３９は、図６のＥＳＤ装置と同様なＥＳＤ装置である
が、但しダイオードＤ5が出力３４と供給電圧ＶCCとの
間に接続されている点に於いて異なっている。この構造
によって、ＶCCと信号入力端子との間に発生する電圧ス
パイクに対して有効であるが、電源電圧ＶCCが失われた
場合にダイオードＤ5が順方向にバイアスされる欠点が
あるが、この場合ＶINは、隣接するＩＣデバイスに対し
て電源を供給しようとする。
【００５３】電源ラインに於ける電圧スパイクに対する
より良い解決策が図４０に示されており、この場合信号
入力端子がＥＳＤ保護回路３０を含み、電源ラインＶCC
がＥＳＤ保護回路１９０を介してバッテリまたは他の電
源に接続されている。さらに、ＣＭＯＳ入力バッファ２
００も示されているが、これはＰＭＯＳトランジスタ２
０１とＮＭＯＳトランジスタ２０２とを有し、入力信号
をＩＣデバイス内のロジック回路に供給する。この構造
により、電源、グラウンド及び信号入力間に発生するあ
らゆる電源スパイクの組み合わせに対して保護作用を提
供する。この構造によれば、ＰＭＯＳトランジスタ２０
１のゲート酸化膜に発生する最大電圧をＢＶD4に制限す
ることができる。
【００５４】本発明に基づく回路は、入力端子の保護ば
かりでなく、出力端子や、入力及び出力端子の組み合わ
せに対しても適用することができる。図４１は、図６の
回路が入出力（Ｉ／Ｏ）端子２２０に接続されている状
態を示している。イネーブル端子２２２に制御された３
状態（ハイ、ローまたは浮動状態）バッファ２２１は、
ＩＯ端子２２０が、入力或いは出力モードのいずれとな
るかを制御する。図４１に示された保護回路の動作は、
図６について示したものと同様である。さらに、上記し
た変形例は、全て図４１に示された回路に適用すること
ができる。
【００５５】図４１に示されたＭＯＳＦＥＴＭ1及びＭ2
が、抵抗Ｒ1の値によって設定された電流を取り扱うべ
く、それらのサイズが定められている場合、保護回路
は、短絡状態に於いて電流を制限する機能をも発揮する
ことができる。ロードダンプの場合と同様に、回路の動
的性能は、単純な抵抗短絡保護回路に比べて優れてい
る。この回路はまた、内部電源よりも高い供給電源への
短絡によって引き起こされるような過大な電流に対して
出力ドライバーを保護するためにも利用することができ
る。
【００５６】さらに、ＥＳＤスパイクに対する保護作用
を得るために追加の入力クランプを用いることができ
る。例えば、図４２に示されるように、ダイオードＤ5
及びＤ6は、入力端子３２とグラウンドとの間に互いに
逆向きに接続されている。この構成に於いては、ＥＳＤ
に対する保護作用及びロードダンプに対する保護作用を
それぞれ別個に設計することができる。これは、通常動
作及びロードダンプに於ける回路の挙動を最適化する上
での自由度を与えるものである。例えば、特定のロード
ダンプ電流について設計することが可能となる。
【００５７】ダイオードＤ5、Ｄ6のそれぞれのブレーク
ダウン電圧は、ダイオードＤ1及びＤ3のブレークダウン
電圧よりも高くあってはならない。ＶINがダイオードＤ
5及びＤ6のブレークダウン電圧よりも低い場合、回路は
上記したように作動する。ＶINがダイオードＤ5または
Ｄ6のブレークダウン電圧を超えた場合、これらのダイ
オードを介してグラウンドに至る低抵抗の回路を形成
し、ＶINを、ダイオードＤ5及びＤ6の直列抵抗によって
定められる値に制限する。ＶINがダイオードＤ2及びＤ3
のブレークダウン電圧以下である場合（ＶIN＞０とし
て）、ＭＯＳＦＥＴＭ1の電流はＭＯＳＦＥＴＭ1の飽和
電流となる。ＶINが、ダイオードＤ1のブレークダウン
電圧を下回る負の電圧である場合、ＭＯＳＦＥＴＭ1の
電流は、ＭＯＳＦＥＴＭ2の飽和電流＋ダイオードＤ3の
導通状態の抵抗値によって定められる電流となる。
【００５８】ダイオードＤ2及びＤ6のブレークダウン電
圧が等しくて、ＥＳＤ電圧が正である場合、ダイオード
Ｄ1は順方向にバイアスされ、ダイオードＤ2に加わる逆
方向電圧は、ダイオードＤ4のブレークダウン電圧分だ
け低減される。雪崩ブレークダウンの指数関数的電圧依
存性のために、ダイオードＤ2に於ける電流密度は、ダ
イオードＤ5及びＤ6に於ける場合よりもかなり小さくな
る。ダイオードＤ1及びＤ5のブレークダウン電圧が等し
く、ＥＳＤ電圧が負である場合、ＭＯＳＦＥＴＭ1に流
れ込む電流は、面積比及び回路に存在する寄生的抵抗値
によって制限される。抵抗体Ｒ2を追加することによ
り、電流の分布を制御するのを助けることができる。い
ずれにせよ、多くのＥＳＤ電流は、ＭＯＳＦＥＴＭ1及
びＭ2をバイパスしてダイオードＤ5及びＤ6を流れる。
【００５９】図４３は、１つのチップとして構成された
ダイオードＤ5及びＤ6の断面図を示している。Ｐボディ
領域２４０及び２４１として示されたダイオードＤ5及
びＤ6のアノードは、Ｐボディ領域１４０、１４１、１
４２及び１４３として図３２に示されるようなＭＯＳＦ
ＥＴＭ1及びＭ2のドレーン−ボディダイオードと同一の
拡散プロセスによって形成することができる。これによ
り、ダイオードＤ1、Ｄ2、Ｄ5及びＤ6のそれぞれのブレ
ークダウン電圧を適切にマッチングさせることができ
る。ダイオードＤ3は実際のデバイスである必要はな
い。代わりに、その機能を、ＭＯＳＦＥＴＭ1及びＭ2の
寄生ドレーン−基層ダイオードによって置き換えること
もできる。
【００６０】以上本発明の具体的な実施例について説明
したが、当業者であればさまざまな変形実施例に思い至
ることができ、それらも本発明の広い概念に含まれるも
のである。
【図面の簡単な説明】
【図１】従来形式のＥＳＤ保護回路を示す回路図。
【図２】保護回路の入力電圧の関数としての出力電圧の
変化を示すグラフ。
【図３】ＥＳＤパルス及びロードダンプが存在する場合
に、図１に示された保護回路に於ける入力電圧の変化を
示すグラフ。
【図４】ＥＳＤパルス及びロードダンプが存在する場合
に、図１に示された保護回路に於ける出力電圧の変化を
示すグラフ。
【図５】ＥＳＤパルス及びロードダンプが存在する場合
に、図１に示された保護回路に於けるダイオード温度の
変化を示すグラフ。
【図６】本発明に基づくＥＳＤ保護回路の好適実施例を
示す回路図。
【図７】入力電圧が約０．７Ｖ以下である場合に於け
る、図６に示された回路の等価回路を示す回路図。
【図８】入力電圧が約０．７Ｖ以下である場合に於け
る、図６に示された回路に於ける入力電圧の関数として
の出力電圧の変化を示すグラフ。
【図９】入力電圧が約０．７Ｖ以下である場合に於け
る、図６に示された回路に於ける入力電圧の関数として
のグラウンドへの電流の変化を示すグラフ。
【図１０】入力及び出力端子間の電圧差の関数として、
図６に示された回路の入力端子から出力端子への電流の
変化を示すグラフ。
【図１１】ブレークダウンがダイオードの一方に於いて
発生し、ＭＯＳＦＥＴの一方が飽和したときの図６の回
路の等価回路を示す回路図。
【図１２】ブレークダウンがダイオードの一方に於いて
発生し、ＭＯＳＦＥＴの一方が飽和したときの図６の回
路に於ける入力電圧の関数としての出力電圧の電流の変
化を示すグラフ。
【図１３】ブレークダウンがダイオードの一方に於いて
発生し、ＭＯＳＦＥＴの一方が飽和したときの図６の回
路に於ける入力電圧の関数としてのグラウンドへの電流
の変化を示すグラフ。
【図１４】ブレークダウンが他方のダイオードに発生し
たときの図６の回路の等価回路を示す回路図。
【図１５】ブレークダウンが他方のダイオードに発生し
たときの図６の回路に於ける入力電圧の関数としての出
力電圧の変化を示すグラフ。
【図１６】ブレークダウンが他方のダイオードに発生し
たときの図６の回路に於ける入力電圧の関数としてのグ
ラウンドへの電流の変化を示すグラフ。
【図１７】逆並列ダイオードの一方にブレークダウンが
発生した後の図６の回路の等価回路を示す回路図。
【図１８】逆並列ダイオードの一方にブレークダウンが
発生した後の図６の回路に於ける入力電圧の関数として
の出力電圧の変化を示すグラフ。
【図１９】逆並列ダイオードの一方にブレークダウンが
発生した後の図６の回路に於ける入力電圧の関数として
のグラウンドへの電流の変化を示すグラフ。
【図２０】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する前であって、負の入力パルスが存在する場合の
図６の回路の等価回路を示す回路図。
【図２１】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する前であって、負の入力パルスが存在する場合の
図６の回路に於ける入力電圧の関数としての出力電圧の
変化を示すグラフ。
【図２２】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する前であって、負の入力パルスが存在する場合の
図６の回路に於ける入力電圧の関数としてのグラウンド
への電流の変化を示すグラフ。
【図２３】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する後であって、負の入力パルスが存在する場合の
図６の回路の等価回路を示す回路図。
【図２４】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する後であって、負の入力パルスが存在する場合の
図６の回路に於ける入力電圧の関数としての出力電圧の
変化を示すグラフ。
【図２５】デプリーション型ＭＯＳＦＥＴのいずれかが
飽和する後であって、負の入力パルスが存在する場合の
図６の回路に於ける入力電圧の関数としてのグラウンド
への電流の変化を示すグラフ。
【図２６】両デプリーション型ＭＯＳＦＥＴの一方に於
ける逆並列ダイオードがブレークダウンした後であっ
て、負の入力パルスが存在する場合の図６の回路の等価
回路を示す回路図。
【図２７】両デプリーション型ＭＯＳＦＥＴの一方に於
ける逆並列ダイオードがブレークダウンした後であっ
て、負の入力パルスが存在する場合の図６の回路に於け
る入力電圧の関数としての出力電圧の変化を示すグラ
フ。
【図２８】両デプリーション型ＭＯＳＦＥＴの一方に於
ける逆並列ダイオードがブレークダウンした後であっ
て、負の入力パルスが存在する場合の図６の回路に於け
る入力電圧の関数としてのグラウンドへの電流の変化を
示すグラフ。
【図２９】図６に示された回路の全体的な伝達特性を示
すものであって、入力電圧の関数としての出力電圧の変
化を示すグラフ。
【図３０】図６に示された回路の全体的な伝達特性を示
すものであって、入力電圧の関数としてのグラウンドへ
の電流の変化を示すグラフ。
【図３１】図３０に示された曲線の幾つかの点に於ける
代表的な値を示すグラフ。
【図３２】図６に示されたＥＳＤ保護回路を構成する集
積回路を示す断面図。
【図３３】図３２に示された実施例の変形実施例を示す
平面図である。
【図３４】両ＭＯＳＦＥＴの一方のブレークダウン電圧
を増大させるように変形された図３２に示されたＩＣの
一部を示す断面図。
【図３５】本発明に基づくＥＳＤ装置の測定された電流
−電圧伝達特性の実測値を示すグラフ。
【図３６】両デプリーション型ＭＯＳＦＥＴの一方のゲ
ートが接地された場合の本発明に基づくさらに別の実施
例。
【図３７】図３６に示された実施例の変形実施例を示す
回路図。
【図３８】両デプリーション型ＭＯＳＦＥＴの一方が省
略された本発明に基づく第２の変形実施例を示す回路
図。
【図３９】ダイオードが出力端子と電源供給端子との間
に接続された本発明に基づくさらに別の変形実施例を示
す回路図。
【図４０】図６のＥＳＤ保護回路が入力ピンに接続さ
れ、図３８のＥＳＤ保護回路が電源供給ピンに接続され
たＩＣデバイスを示す回路図。
【図４１】入出力端子に用いられる本発明に基づく好適
実施例を示す回路図。
【図４２】別個のＥＳＤ保護回路と組み合わせて用いら
れる本発明に基づく実施例を示す回路図。
【図４３】図４２に示された別個のＥＳＤ保護回路を実
現するための集積回路の断面図。
【符号の説明】
１０ ライン ３０ 装置 ３２ 入力端子 ３４ 出力端子 １６０ Ｐウェル １６１ 金属端子 １９０ 保護回路 ２００ ＣＭＯＳ入力バッファ ２０１ ＰＭＯＳトランジスタ ２０２ ＮＭＯＳトランジスタ ２２０ 入出力端子 ２２１ ３状態バッファ ２２２ イネーブル端子 ２４０、２４１ Ｐボディ（ＰＢ）領域 １４００ Ｐボディ（ＰＢ）領域 １４０２ Ｎ＋ソース領域 １４０４ ＋Ｐコンタクト領域 １４０６ ポリシリコンゲート １４０８ Ｐボディ（ＰＢ）領域 １４１６ Ｎ埋め込み層 １４１８ Ｎ＋シンカー領域 １４１９ Ｐ＋領域 １４２０ Ｐ埋め込み層（ＰＢＬ） １４２２ Ｐウェル １４２４ Ｎ＋領域 １４２８、１４３０ ソース／ボディコンタクト １４３２、１４３４ アノード／グラウンドコンタクト １４３６ カソードコンタクト １４３８ 入力ライン １４４０ 出力ライン １４４２ Ｐ基層 １４４４ Ｎ型エピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター・ヒレ ドイツ国ダームシュタット デー− 64293・リービッグシュトラーセ ＃35 (72)発明者 ロバート・ジー・ラサール アメリカ合衆国カリフォルニア州 95054・スコッツバリー・サンセットテ ラス 25 (56)参考文献 特開 平５−48021（ＪＰ，Ａ) 特開 昭51−60468（ＪＰ，Ａ) 特開 昭54−116887（ＪＰ，Ａ) 特開 平６−232350（ＪＰ，Ａ) 特開 平５−36907（ＪＰ，Ａ) 特開 昭60−89960（ＪＰ，Ａ) 特開 平３−60066（ＪＰ，Ａ) 特開 平６−177330（ＪＰ，Ａ) 特公 昭51−39513（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06

Claims (32)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＥＳＤ保護回路であって、 入力端子と、出力端子と、前記入力端子及び前記出力端
    子間に直列接続された２つのデプリーション型ＭＯＳＦ
    ＥＴとを有し、 前記両ＭＯＳＦＥＴのソース、ボディ及びゲートが互い
    に短絡されており、かつこれら両ＭＯＳＦＥＴのドレー
    ンが互いに接続されており、さらに該回路が、前記ドレ
    ーンに接続されたカソードと、グラウンドに接続された
    アノードとを有する第１のダイオードと、前記出力端子
    に接続されたカソードと、グラウンドに接続されたアノ
    ードとを有する第２のダイオードとをさらに有すること
    を特徴とする回路。
  2. 【請求項２】 前記第１のダイオードのブレークダウ
    ン電圧が、前記第２のダイオードのブレークダウン電圧
    よりも高いことを特徴とする請求項１に記載の回路。
  3. 【請求項３】 前記第１のブレークダウン電圧が約７
    ０Ｖであることを特徴とする請求項１に記載の回路。
  4. 【請求項４】 前記第２のダイオードが、２０〜２５
    Ｖの範囲のブレークダウン電圧を有することを特徴とす
    る請求項１に記載の回路。
  5. 【請求項５】 前記出力端子がＩＣデバイスに接続さ
    れており、前記第２のダイオードが、前記ＩＣデバイス
    に許容された最大信号入力電圧よりも高いブレークダウ
    ン電圧を有することを特徴とする請求項１に記載の回
    路。
  6. 【請求項６】 前記出力端子が、ロジックＭＯＳＦＥ
    Ｔを含むＩＣデバイスに接続されており、前記第２のダ
    イオードが、前記ロジックＭＯＳＦＥＴのゲート酸化膜
    破壊電圧の５０％にほぼ等しいブレークダウン電圧を有
    することを特徴とする請求項１に記載の回路。
  7. 【請求項７】 前記デプリーション型ＭＯＳＦＥＴが
    二重拡散されていることを特徴とする請求項１に記載の
    回路。
  8. 【請求項８】 前記ＭＯＳＦＥＴのそれぞれが、２０
    〜２０００Ωの抵抗値を有することを特徴とする請求項
    １に記載の回路。
  9. 【請求項９】 前記両デプリーション型ＭＯＳＦＥＴ
    の一方のソース／ボディ端子と出力端子との間に直列接
    続された抵抗体をさらに有することを特徴とする請求項
    １に記載の回路。
  10. 【請求項１０】 前記直列抵抗体が、２０〜２０００
    Ωの範囲の抵抗値を有することを特徴とする請求項９に
    記載の回路。
  11. 【請求項１１】 前記回路がＩＣに含まれていること
    を特徴とする請求項１に記載の回路。
  12. 【請求項１２】 前記回路が、Ｐ型基層に成長したＮ
    型エピタキシャル層上に接合部分離法（ｊｕｎｃｔｉｏ
    ｎ ｉｓｏｌａｔｅｄ ｐｒｏｃｅｓｓ）を用いて形成
    されたＩＣに含まれていることを特徴とする請求項１に
    記載の回路。
  13. 【請求項１３】 集積回路デバイスに含まれる集積回
    路の入力を、比較的持続時間の短いＥＳＤパルス及び比
    較的持続時間の長い過渡的電圧に対して保護するための
    方法であって、 グラウンドと前記入力との間にダイオードを接続する過
    程と、 前記集積回路の前記入力と前記集積回路デバイスの入力
    ピンとの間に、ドレインを共通とする２つのデプリーシ
    ョン型ＭＯＳＦＥＴを接続する過程とを有し、 前記２つのデプリーション型ＭＯＳＦＥＴが、前記比較
    的持続時間の長い過渡電圧がグランド電位よりも高い若
    しくは低い間に前記ダイオードを流れる電流を制限する
    ことにより前記ダイオードが過熱しないようにすること
    を特徴とする方法。
  14. 【請求項１４】 前記２つのデプリーション型ＭＯＳ
    ＦＥＴの各々が、二重拡散型ＭＯＳＦＥＴからなること
    を特徴とする請求項１３に記載の方法。
  15. 【請求項１５】 前記２つのデプリーション型ＭＯＳ
    ＦＥＴの各々が、Ｎ型チャンネル二重拡散デバイスから
    なることを特徴とする請求項１３に記載の方法。
  16. 【請求項１６】 前記両ＭＯＳＦＥＴのゲート酸化膜
    がセシウムを含むことにより、前記ゲート酸化膜に一定
    の正の電荷を形成し、前記ＭＯＳＦＥＴの半導体表面に
    負の電荷を誘起することを特徴とする請求項１５に記載
    の方法。
  17. 【請求項１７】 前記ダイオードの前記カソードが前
    記入力に接続され、前記ダイオードのアノードがグラウ
    ンドに接続されており、前記ダイオードがブレークダウ
    ンに至る動作を行うことにより、前記入力に於ける電圧
    をクランプすることを特徴とする請求項１３に記載の方
    法。
  18. 【請求項１８】 前記ダイオードが約１６Ｖに於いて
    ブレークダウンすることを特徴とする請求項１７に記載
    の方法。
  19. 【請求項１９】 前記ダイオードが約９Ｖにてブレー
    クダウンすることを特徴とする請求項１７に記載の方
    法。
  20. 【請求項２０】 さらに、第２のダイオードを、グラ
    ウンドと前記両ＭＯＳＦＥＴの共通接続されたドレーン
    のノードとの間に接続する過程を有し、前記第２のダイ
    オードの前記アノードがグラウンドに接続され、前記第
    ２のダイオードのカソードが前記した共通ドレーンノー
    ドに接続され、前記第２のダイオードが、前記両ＭＯＳ
    ＦＥＴのそれぞれのブレークダウン電圧に近いブレーク
    ダウン電圧を有することを特徴とする請求項１４に記載
    の方法。
  21. 【請求項２１】 前記第２のダイオードが約７０Ｖの
    ブレークダウン電圧を有することを特徴とする請求項２
    ０に記載の方法。
  22. 【請求項２２】 ＥＳＤ保護回路であって、該回路に
    於ける入力と出力との間にあって、ドレーン同士を共通
    接続するように直列接続された２つのデプリーション型
    ＮチャンネルＭＯＳＦＥＴを有し、前記両ＭＯＳＦＥＴ
    の一方が互いに短絡接続されたゲート、ボディ及びソー
    スを有し、前記両ＭＯＳＦＥＴの他方が互いに短絡接続
    されたボディ及びソースを有し、かつグラウンドに接続
    されたゲートを有し、前記両ＭＯＳＦＥＴの共通接続さ
    れたドレーンのノードが、前記両ＭＯＳＦＥＴのそれぞ
    れのブレークダウン電圧に概ね等しいブレークダウン電
    圧を有する第１のダイオードを介してグラウンドに接続
    されており、前記両ＭＯＳＦＥＴの一方のソースが、直
    列抵抗体を介して、前記出力及び第２のダイオードのカ
    ソードに接続されており、前記第２のダイオードのアノ
    ードがグラウンドに接続されていることを特徴とする回
    路。
  23. 【請求項２３】 ＥＳＤ保護回路であって、該回路に
    於ける入力と出力との間にあって、ドレーン同士を共通
    接続するように直列接続された２つのデプリーション型
    ＮチャンネルＭＯＳＦＥＴを有し、前記両ＭＯＳＦＥＴ
    のそれぞれが互いに短絡接続されたゲート、ボディ及び
    ソースを有し、前記両ＭＯＳＦＥＴの共通接続されたド
    レーンのノードが、前記両ＭＯＳＦＥＴのそれぞれのブ
    レークダウン電圧に概ね等しいブレークダウン電圧を有
    する第１のダイオードを介してグラウンドに接続されて
    おり、前記両ＭＯＳＦＥＴの一方のソースが、直列抵抗
    体を介して、前記出力及び第２のダイオードのアノード
    に接続されており、前記第２のダイオードのカソードが
    グラウンドに接続されており、前記回路の出力が第３の
    ダイオードのアノードに接続され、該第３のダイオード
    のカソードが電源電圧に接続されていることを特徴とす
    る回路。
  24. 【請求項２４】 ２つのＥＳＤ保護回路を備えたＥＳ
    Ｄ保護装置であって、 前記ＥＳＤ保護回路のそれぞれが、 各ＥＳＤ保護回路に於ける入力と出力との間にあって、
    ドレーン同士を共通接続するように直列接続された２つ
    のデプリーション型ＮチャンネルＭＯＳＦＥＴを有し、
    前記両ＭＯＳＦＥＴが互いに短絡接続されたゲート、ボ
    ディ及びソースを有し、前記両ＭＯＳＦＥＴの共通接続
    されたドレーンのノードが、前記両ＭＯＳＦＥＴのそれ
    ぞれのブレークダウン電圧に概ね等しいブレークダウン
    電圧を有する第１のダイオードを介してグラウンドに接
    続されており、前記両ＭＯＳＦＥＴの一方のソースが、
    直列抵抗体を介して、前記出力及び第２のダイオードの
    カソードに接続されており、前記第２のダイオードのア
    ノードがグラウンドに接続されているＥＳＤ保護回路に
    接続されており、 前記両ＥＳＤ保護回路の一方が、ＩＣデバイスの入力ピ
    ンに接続されており、前記両ＥＳＤ保護回路の他方が、
    前記ＩＣデバイスのための電源供給ピンに接続されてい
    ることを特徴とする装置。
  25. 【請求項２５】 ２つのＥＳＤ保護回路を備えたＥＳ
    Ｄ保護装置であって、 前記ＥＳＤ保護回路の一方が、 該 ＥＳＤ保護回路に於ける入力と出力との間にあって、
    ドレーン同士を共通接続するように直列接続された２つ
    のデプリーション型ＮチャンネルＭＯＳＦＥＴを有し、
    前記両ＭＯＳＦＥＴの一方が互いに短絡接続されたゲー
    ト、ボディ及びソースを有し、前記両ＭＯＳＦＥＴの他
    方が互いに短絡接続されたボディ及びソースを有し、か
    つグラウンドに接続されたゲートを有し、前記両ＭＯＳ
    ＦＥＴの共通接続されたドレーンのノードが、前記両Ｍ
    ＯＳＦＥＴのそれぞれのブレークダウン電圧に概ね等し
    いブレークダウン電圧を有する第１のダイオードを介し
    てグラウンドに接続されており、前記両ＭＯＳＦＥＴの
    一方のソースが、直列抵抗体を介して、前記出力及び第
    ２のダイオードのカソードに接続されており、前記第２
    のダイオードのアノードがグラウンドに接続されている
    ものからなり、かつＩＣデバイスの入力ピンに接続され
    ており、 前記ＥＳＤ保護回路の他方が、 該ＥＳＤ保護回路に於ける入力と出力との間にあって、
    直列接続された第３のデプリーション型ＮチャンネルＭ
    ＯＳＦＥＴを有し、該ＭＯＳＦＥＴが互いに短絡接続さ
    れたゲート、ボディ及びソースを有し、前記第３のＭＯ
    ＳＦＥＴのドレーンが、該ＭＯＳＦＥＴのブレークダウ
    ン電圧に概ね等しいブレークダウン電圧を有する第３の
    ダイオードを介してグラウンドに接続されており、前記
    第３のＭＯＳＦＥＴのソースが、前記出力及び第４のダ
    イオードのカソードに接続されており、前記第４のダイ
    オードのアノードがグラウンドに接続されているものか
    らなり、かつ前記ＩＣデバイスのための電源供給ピンに
    接続されていることを特徴とする装置。
  26. 【請求項２６】 前記第１のダイオードがＮ型埋め込
    み層及び前記Ｐ型基層間の接合部を含むことを特徴とす
    る請求項１２に記載の回路。
  27. 【請求項２７】 前記第１のダイオードの面積を増大
    させるために、前記Ｎ型埋め込み層上に配置された接地
    Ｐ型ウェルを有することを特徴とする請求項２６に記載
    の回路。
  28. 【請求項２８】 前記ＭＯＳＦＥＴの両者が、前記Ｎ
    型エピタキシャル層のタブ（ｔｕｂ）内に形成されてい
    ることを特徴とする請求項１に記載の回路。
  29. 【請求項２９】 前記ＭＯＳＦＥＴが、前記Ｎ型エピ
    タキシャル層の表面と前記Ｎ型埋め込み層との間に延在
    する拡散Ｎ型半導体材料によって分離されかつ包囲され
    ていることを特徴とする請求項２８に記載の回路。
  30. 【請求項３０】 前記第２のダイオードが概ね互いに
    ２本の櫛の歯のように組み合わされていることを特徴と
    する請求項２６に記載の回路。
  31. 【請求項３１】 前記ＭＯＳＦＥＴが並列セルとして
    形成されていることを特徴とする請求項２６に記載の回
    路。
  32. 【請求項３２】 前記Ｐ型ウェルが、前記第１のダイ
    オードのブレークダウン電圧を増大させるために用いら
    れていることを特徴とする請求項２７に記載の回路。
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