KR100260960B1 - 상보형 금속 산화물 반도체 집적 회로용 정전방전보호 - Google Patents

상보형 금속 산화물 반도체 집적 회로용 정전방전보호 Download PDF

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Abstract

CMOS IC 디바이스에 사용되는 정전 방전(ESD) 보호회로는 각각의 입/출력(I/O) 및 전력 패드에서 3단자로서 구성된 기생 트랜지스터와 폭이 넓고 저항값이 낮은 금속 VCC 및 VSS 링을 사용함으로써 각각의 I/O 패드 및 전력 패드를 전후해서 낮은 전압 경로를 제공한다. 또한, 본 발명은 ESD이벤트동안 다른 방식으로 역방향으로 바이어스된 접합부분에 손상을 줄 수 있는 과잉 바이어스 전류를 분로시키도록 ESD 이벤트동안 신속하게 도통상태로 스위칭될 수 있으며 VCC 및 VSS 링 사이에 존재하는 클램프를 제공한다.

Description

상보형 금속 산화물 반도체 집적 회로용 정전방전보호
제1도는 공지된 ESD 보호 회로도.
제2도는 제1도를 간단히 도시한 회로도.
제3도는 본 발명의 제1실시예에 대한 회로도.
제4도는 제3도에 예시된 회로를 통한 ESD 전류 경로도.
제5도는 반전 턴온 전압레벨을 낮춘 개선된 수동 클램프 회로의 한 실시예를 예시한 도면.
제6도는 ESD 이벤트동안 N채널 NPN트랜지스터 동작의 응답에 대한 플로트 도면.
제7도는 제5도의 수동 클램프 회로에 대한 기하학적 위상도.
제8도는 본 발명의 제2실시예에 대한 회로도.
제9도는 제7도에 도시된 본 발명의 실시예에 있어 ESD 이벤트동안 가능한 전류 경로를 도시한 전류 흐름도.
[발명의 배경]
모든 집적회로(이하 “IC” 라 한다) 디바이스는 어는 정도까지 ESD(electrostatic discharge) 에 영향을 받는다. 그러나, IC 디바이스가 보다 소형화됨에 따라, ESD에 대한 손상으로 말미암아, 아마도 ESD 이벤트에 응답하여 상기 디바이스가 동작되지 않게 하는 수가 있다. 특히나, 얇은 게이트 산화물층을 지닌 MOS 및 CMOS 디바이스가 그러한 영향을 받기 쉽다.
ESD 는 정전(electrostatic) 전하가 수집된 다음에, 짧은 기간에 걸쳐 빠르게 방전되는 경우에 생긴다. 수작업에 의한 경우의 전위는 28 kV 에 이르는 전위가 발생될 수 있으며 IC 디바이스를 통해 10 나노초이하에서 방전될 수 있다. 또한, 정전전하는 선적, 저장 또는 또다른 핀이 접지되어 있는 경우에 방전되는 전자 시스템내로 집적되는 동안 패키지된 IC 디바이스의 리드 프레임(lead frame)의 핀상에 누적될 수 있다. 높은 정전 전압이 방전됨으로 해서 대략 2 암페아의 전류가 생길 수 있다. 또다른 핀이나 패드(pad)가 접지되어 있는 경우에 그러한 높은 전류가 IC 디바이스를 통해 흘려야한다. 특히, MOS 디바이스는 정전 전하의 방전에 영향을 받기 쉬운데, 그 이유는 얇은 게이트 산화물층이 높은 전류로 유도되는 전압에 의해 용이하게 파괴될 수 있기 때문이다.
ESD 이벤트에 의해 발생되는 높은 전류를 조절할 수 있는 IC 디바이스의 ESD 보호에 대한 필요성은 수년전부터 인식 되어왔다. 그러나, ESD 보호회로는 500 볼트 내지 3.0 킬로볼트의 정전전하 레벨에 대하여 보호하도록 설계되었는데, 그 이유는, 일단 IC 디바이스가 한 시스템내에 삽입되는 경우 ESD 보호에 대한 필요성은 대부분의 그러한 시스템이 일반적으로 복잡한 ESD 보호회로를 합체하고 있으므로 최소화된 것이 전형적이기 때문이다. 그러나, IC 디바이스를 삽입하기전에, IC 디바이스는 IC 디바이스의 핀이나 패드에 인가되는 ESD 펄스에 특히 악영향을 받기 쉽다.
전형적인 CMOS IC 디바이스에서는, 공급 전압 버스 또는 링(ring) (여기에서는, VCC링이라고 지칭됨) 및 접지전압 버스 또는 링(여기에서는 VSS링이라고 지칭됨)은 상기 IC 디바이스의 주변에 경로 선택되어 있다. 어떤 IC 디바이스에서는, VCC 링이 VSS 링과는 서로 다른 도전층상에 있을 수 있지만, 그러한 링들은 한 링이 나머지 링에 내재하는 형태로 중심을 같이 한다.
한 선행기술의 보호 스킴(scheme)은, 사람에 의해 누적되는 것이 전형적이며 대략 2.0 킬로볼트(종종 인체 모델(human body model)로 언급하거나 약칭해서 “HBM”이라 한다)인 것이 전형적인 정전 전하를 소산시키기에 충분한 ESD 보호를 제공한다. HBM 보호는 모든 입/출력(I/O)패드 및 VSS 나 VCC 링 각각사이에 표준 사이즈(W/L~150㎛/2㎛)의 N - 채널 또는 P - 채널 출력 구동기를 배치함으로써 이루어진다. 입력 패드상에는, 각 구동기의 게이트가 반도체 다이의 적절한 몸체에 저항력이 있게 결속되어 있다.
VCC 나 VSS 중 어느 하나가 링사이에 누적된 전하를 방전시키기 위하여, 선행기술의 보호시킴은 표준 사이즈의 N -채널 MOS 트랜지스터인 것이 전형적인 수동 클램프를 사용하였다. 상기 클램프 트랜지스터의 게이트는 수동형이나 능동형중 어느 한 형태일 수 있는 ESD 검출기에 접속되어 있다. 상기 수동 검출기 회로는 게이트를 VSS에 연결시킨 레지스터로 구성되어 있는 것이 전형적이다. 능동 클램프 회로는 증폭기와 같은 디지탈 및 아날로그 구성 부품, 그리고 레지스터 및 캐패시터로 구성되어 있다. 상기 MOS 트랜지스터의 드레인 및 소오스는 VCC 및 VSS 링에 각각 접속되어 있다.
ESD 펄스에 의해 발생되는 순시적인 전류를 조절하기 위하여, VCC및 VSS 링은 가장 얇은 금속층상에서 50㎛ 의 폭인 것이 전형적이다. 이러한 보호스킴은, 주입하는데 필요한 실리콘 면적이 최소면적이기 때문에, MOS IC 디바이스상에서 널리 사용되고 있다. 그러나, 이러한 보호스킴은, 주로 2마이크론보다 큰 기하학적 구조 및 400Å 두께의 게이트 산화물을 지니는 CMOS 공정에 효과적이지만, 보다 작은 기하학적 구조 및 보다 얇은 게이트 산화물을 지니는 CMOS 공정에는 비효과적이다.
제1도에는 상기 ESD 보호 회로망이 개략적으로 도시되어 있다. 패드 (12)는 PNP 트랜지스터(14)를 거쳐 VCC 링(18)에 연결되어 있고 패드(16)는 NPN 트랜지스터(20)를 거쳐 VSS 링(22)에 연결되어 있다. 트랜지스터(14, 20)의 베이스 및 콜렉터는 모든 단락되어 있으며 VCC링(18) 및 VSS링(22)에 각각 결속되어 있는데, 이로인해 상기 트랜지스터(14, 20)는 다이오드로서 기능을 한다. 레지스터(24)는 트랜지스터(26)의 게이트 및 패드(12) 사이에 직렬로 연결될 수 있다.
상기 예시된 실시예에서는, 2 암페아의 ESD 펄스에 응답하여, 트랜지스터(14, 20)는 대략 1 나노초 경과후에 온(on)상태로 스위칭하며 에미터 - 베이스 접합 부분 양단에 대략 양(+)의 5 볼트 순방향 전압 강하를 갖는다. NPN트랜지스터(20)의 베이스가 대개는 가장 낮은 전위(즉, VSS)에 결속된 P 기판으로 부터 형성되어 있기 때문에, 상기 트랜지스터(20)를 VSS링(22)에 연결시키는 것이 분명한 설계 선택이다. 정상 동작시 PNP 트랜지스터를 오프(off)상태로 유지하는 효율에 대한 마찬가지 이유로해서, PNP 트랜지스터(14)의 베이스는 가장 높은 전위(즉, VCC)에 결속되어 있다.
또한, 각 I/O패드(12, 16)는 패드 및 전력 링(18 이나 22)각각 사이에 연결된 다이오드(15, 17)로서 구성된 제2트랜지스터를 지닌다. 예를들면, 제1도에서는, 다이오드(15)(NPN 트랜지스터)가 패드(12)를 VSS 링(22)에 연결시키고 양(+) 펄스를 갖는 ESD 이벤트동안, 다이오드(15)가 역방향으로 바이어스된다. 제1도의 ESD 보호 회로에 대한 주요한 설계 고려사항은 디바이스를 통한 ESD 전류를 역방향으로 강제시키는 것을 방지시키는 것이다. 대부분의 CMOS 공정에서는, 역방향으로 바이어스된 PNP 트랜지스터는 대략 18 볼트의 역 항복 전압을 지니며 NPN 트랜지스터의 역항복 전압은 대략 10 볼트가지의 스냅백(snapback)을 지닌 대략 15 볼트이다. 어느 한 경우에서, CMOS 디바이스의 트랜지스터가 폴리 실리콘 게이트를 사용하며 50 나노초이상 동안 10 볼트 이상의 드레인 -소오스 전압과 동시에 10 볼트이상의 게이트 -소오스 전압에 직면하는 경우, 발생될 수 있는 고온 캐리어(즉, 동일한 재료에서 대개 직면되는 다수 캐리어의 에너지보다 큰 에너지를 갖는 캐리어)는 게이트 산화물을 파괴시키고 IC 디바이스상의 하나 또는 그이상의 트랜지스터의 게이트를 단락시킨다. N 채널 디바이스는 P 채널 디바이스보다 게이트 및 소오스 양단에 걸린 높은 진폭의 전압을 인가함과 동시에 드레인 및 소오스 양단에 걸린 높은 진폭의 전압을 인가하므로 인해 보다 더 손상받기 쉽다. 따라서, 50 나노초 이상동안에 10 볼트보다 큰 드레인 - 소오스 전압(VDS)과 동시에 게이트 소오스 전압(VGS)은 300Å의 게이트 산화물을 파괴시키기에 충분한 고온 전자를 용이하게 발생시킬 수 있다. 비록 진폭의 VGS및 VDS를 동시에 인가하지 않더라도, 게이트 산화물은 대략 17 볼트에서 파괴되기 쉽다. 이때, 그러한 디바이스는 각각의 디바이스가 곧 고장나는 정도까지 손상을 입거나 동작되지 않는다.
제2도에서는, 제1도에 도시된 ESD 보호회로의 기능이 개략적으로 제공되어 있다. 패드(12)에서 생기는 전형적인 ESD 이벤트는 다이오드로서 성형된 제1PNP 트랜지스터(14)상의 전압 상승, 레지스터(34)로서 성형된 VCC링(18)의 저항에 기인하는 전압상승, 클램프(32) 양단에 걸린 전압상승, 레지스터(36)로서 성형된 VSS링(22)의 저항 양단에 걸린 전압 상승, 및 다이오드로서 성형된 NPN 트랜지스터(20)양단에 걸린 전압 상승에 직면한다. ESD 이벤트동안, 전체 전압 상승은 다이오드(15 나 17)(제1도 참조)를 역방향으로 바이어스시킬 수 있으며 IC 디바이스의 게이트 산화물에 스트레스(stress)를 가할 수 있는 17 볼트 이상일 수 있다. 17 볼트이상의 어떠한 전압이라도 NPN 다이오드의 경우 역항복 전압을 초과하기 때문에, 전류 경로는 I/O 핀으로 부터 역방향으로 바이어스된 다이오드를 거쳐 VSS나 VCC링으로 흐르게 된다. 따라서, ESD 이벤트에 의해 야기되는 전체 전압은 역방향으로 바이어스된 다이오드의 게이트 산화물을 파괴할 수 있다.
전형적인 MOS 공정에 의하면, 2 마이크론의 게이트 치수, 400Å의 게이트 산화물 두께 및 얇게 도우핑된 드레인(lightly doped drain : LDD)이 아닌 영역은 공통 설계 파라메타이다. 그러한 설계에서는, 게이트 산화물은 충분한 두께이므로 해서, 산화물이 파괴되기전에 제2도 회로 전반에 걸친 전압이 적어도 20 볼트의 전압 상승에 직면하는 것을 필요로 한다. 선행기술인 제1도 및 제2도의 보호회로는, 게이트 산화물 파괴 전압이 ESD 전류 경로에 있는 직렬요소 전반에 걸친 전압 강하의 합계 이상이었다.
선행기술의 보호스킴은 전형적인 MOS 공정의 기하학적 구조를 갖는 CMOS IC 디바이스를 보호하기에 충분하다. 그러나, 디바이스의 기하학적 구조의 규모가 축소됨에 따라, 게이트 산화물은 보다 얇게 되며, LDD 가 현재 여러 용도에 필요함에 따라, 그러한 IC 디바이스는 보다 낮은 전압에서도 ESD 손상을 받기 쉽다. 정전 방전에 의해 야기되는 전압 상승을 제한하는데 제1도 및 제2도의 역방향 바이어스 다이오드에 의존하는 것은 충족스럽지 못한 것임에 분명하다.
제1도에 예시된 ESD보호 회로에서의 그러한 역방향으로 바이어스될 가능성은 알려져 있는 바이다. 전압 상승을 제한하는 한 강압적인 해결방법은 ESD 보호회로의 각 구성요소를 보다 많게 하는 것이다. 그러나, 이러한 해결방법은 IC 상의 가용 면적을 다 써버리므로해서, 금지적 가격이 되고 마는 것이다. 더욱이, 이러한 해결방법이 표면적의 보다 큰 비용을 치르면서 순방향 바이어스 성분의 저항을 개선시키는 것이지만, 역방향 바이어스 레벨을 단지 약간만 개선시킨다.
상기한 내용에 부가해서, 제1도의 회로는 양(+)의 ESD 스파이크에 대해 VCC의 경로와 음(-)의 ESD 스파이크에 대해 VSS의 경로만을 제공한다. 제2도에서 나타낸 다른 경로는 대개는 역 방향으로 클램프(32)를 지나가야 한다. 클램프(32)가 역방향 바이어스 상태로 도통하는데는 대략 15 볼트를 초과하는 전압을 필요로하기 때문에, 그러한 경로는 IC 디바이스를 성능저하시키거나 손상시킨다. 비록 CMOS 게이트 산화물이 보다 얇게 되는 것은 분명하지만, 한 I/O 패드로부터 꼭 VCC 및 VSS 링까지가 아니라 또 다른 I/O 패드까지의 부가적인 경로를 제공하는 것이 필요하다.
그 밖에 이러한 문제에 대해 공지된 해결방법도 최소 IC 면적을 사용하는 실효 ESD 보호회로에 대한 필요성이 있기 때문에 충족스럽지는 않았다.
[발명의 요약]
본 발명은 대개는 집적회로(IC) 디바이스에 관한 것이다. 보다 구체적으로는, 본 발명은 CMOS IC 디바이스에 사용되는 정전방전(ESD) 보호회로에 관한 것이다.
본 발명은 충전된 I/O 패드로부터 접지 전위에 있는 I/O 패드로 전류를 분로시키도록 낮은 저항 금속 VCC 및 VSS 링을 사용함으로써 각각의 입/출력(I/O) 패드를 전후해 낮은 전압 경로를 제공한다. 또한, 본 발명은, VCC 및 VSS 링 사이에 있으며, ESD 이벤트동안 역방향으로 바이어스되는 경우 보다 낮은 전압에서 도통상태로 신속하게 스위칭될 수 있는 클램프를 제공한다. 이때, 상기 클램프는 다른 방식으로 ESD 이벤트동안 역방향으로 바이어스된 접합부분을 손상시킬 수 있는 낮은 임피던스 전력버스로 전류를 분로시킬 수 있다.
한 바람직한 실시예로서, 본 발명은 CMOS IC 디바이스의 I/O 및 전력 패드상에 제공된 ESD 보호회로를 포함한다. 상기 보호회로는 낮은 임피던스 상태로 신속하게 스위칭될 수 있는 VCC 나 VSS 를 전후해서 복수개의 낮은 전압경로를 제공한다.
본 발명은 최소의 기하학적 구조 및 게이트 산화물 두께가 대략 300Å 이하로 감소되며 N채널이 LDD 에 의해 감당되는 이점을 갖도록 설계된 CMOS IC 디바이스에 대한 ESD 손상을 방지한다. ESD 손상은, 전압의 크기나 범위가 제한되어 있으며 접합 부분의 역방향 바이어스 스트레스가 상당히 감소되기 때문에, 대단히 감소된다. 예를들면, 1.5마이크론의 최소의 기하학적 구조와 370Å 이하의 게이트 산화물 두게를 갖는 전형적인 MOS 공정에 대하여, 게이트 산화물이 대략 17 볼트 이하에서 파괴되는 것이 통상적이다. 이러한 낮은 전압에서도, 제2도의 역방향으로 바이어스된 P 채널 보호 디바이스는 애벌랜치(avalanche) 영역에서 아직도 도통되지 않으며, 비록 대략 15 볼트에서 트리거(trigger) 하고 10 볼트까지 스냅백하는 N 채널 보호 디바이스가 도통되더라도, N 채널 디바이스는 15 볼트로 스트레스를 받으면 파괴된다.
본 발명은, 정전 전하에 대한 보호를 증가시키면서 ESD 에 대하여 최소한도까지 배타적으로 사용되는 실리콘 면적을 유지하도록 4가지의 ESD 회로 설계를 증진시킨다.
선행기술인 제1도 및 제2도의 실시예에서 기술된 방식으로 결합하는 것보다는 오히려, 본 발명의 ESD 보호회로를 포함하는 기생 바이폴라 트랜지스터는 3단자 디바이스로서 처리된다. 특히나, 에미터는 I/O 패드에 연결되고, 베이스는 적절하게 가장 낮은 VSS 나 가장 높은 VCC 링에 연결되며, 콜렉터는 그에 상보적인 링에 연결된다.
본 발명에 의하면, 상당한 ESD 전류가 클램프 및 그의 전압 강하를 바이패스(bypass)시키므로해서 역방향으로 바이패스된 접합부분이나 게이트 산화물을 파괴시킬 기회를 감소시킬 수 있다. 본 발명을 사용하는 경우, IC 디바이스상의 어느 2개의 패드사이에 존재하는 과잉 스트레스가 제한된다. 또한, 이러한 배치는, 각각의 링이 주어진 ESD 이벤트에 대해 보다 적은 전류에 직면하기 때문에, ESD 링에 대해 필요한 면적을 감소시킨다. 사실상, 보호회로를 이루는 트랜지스터 및 링은 주어진 ESD 이벤트 동안 2개의 병렬 저항으로서의 기능을 한다.
VCC 및 VSS 링사이에 존재하는 클램프에 부가해서, 캐패시터는 상기 클램프의 드레인 및 소오스와 병렬로 부가된다. 상기 캐패시터는, I/O 패드상의 3단자 디바이스가 이러한 캐패시터를 통해 흐르는 베이스 전류에 의해 온(on)상태로 즉시 바이어스되기 때문에, VCC 나 VSS 패드중 한 패드를 통해 직접 방전되는 누적된 I/O 상의 전하에 대해 부가적으로 보호한다.
마지막으로, 상기에서 기술한 캐패시터에 부가해서, 클램프는 또한 클램프 트랜지스터의 드레인 및 게이트 사이에 캐패시터를 연결시키므로써 수정되는 것이 바람직하다. 상기 캐패시터는 클램프 트랜지스터상의 역항복 전압을 트리거하는데 필요한 전압을 감소시키므로해서, ESD 보호회로에 의해 직면되는 전체 전압 강하 및 상기 클램프를 전류 도통상태로 스위칭하는데 소요되는 시간을 감소시킨다.
이하 첨부된 도면을 참조하여 본 발명을 기술하면 다음과 같다.
[특정한 실시예의 설명]
이하의 설명에서는, 본 발명은 P 형 기판상에 제조되는 CMOS 와 같은 절연된 게이트 전계 효과 트랜지스터와 결합해서 기술되어 있다. 본 발명은 어느 MOS 집적 회로기술이나 기판 형태와 결합해서 이행될 수 있다. 그러한 실시예의 설명에서는, 유사한 요소는 명세서 전반에 걸쳐 유사한 참조번호로 기재되어 있다.
지금부터 제3도를 참조하면, 본 발명의 ESD 보호회로의 한 실시예는 기생 PNP 및 NPN 트랜지스터(50, 52)를 각각 사용하여, 한 패드가 접지되는 경우 또 다른 패드에서 정전 전하를 신속하게 방전시킨다.
제3도의 회로에서는, PNP 트랜지스터(50)는 패드(72)에 접속된 에미터(54), VCC 링(18)에 접속된 베이스(56) 및 VSS 링(22)에 접속된 콜렉터(58)를 갖는 3단자 구성으로 접속되어 있다. 마찬가지 방식으로, NPN 트랜지스터(52)는 패드(14)에 접속된 에미터(60), VCC(18)에 접속된 콜렉터(62) 및 VSS 링(22)에 연결된 베이스(64)를 갖는 3 단자 디바이스로서 접속되어 있다.
당해 기술에 숙련된 자라면, 분명히 도시되어 있지는 않지만, NPN 기생 트랜지스터(도시되지 않음)는 트랜지스터(52)의 접속과 유사한 방식으로 패드(12)에 접속되어 있고, PNP 기생 트랜지스터(도시되지 않음)는 트랜지스터(50)의 접속과 유사한 방식으로 패드(14)에 접속되어 있다는 것을 이해할 것이다. 더구나, 당해 기술에 숙련된자라면, 각각의 수평형 트랜지스터는 대칭 디바이스이며 에미터 및 콜렉터의 지정은 종래 사항이라는 것을 이해할 것이다.
제3도의 회로는 IC 디바이스의 중심(nucleus) 사이즈에 의존하는 캐패시터(72) 및 클램프 트랜지스터(32)를 부가적으로 포함한다. 클램프(32)는 VCC 링(18)에 접속된 드레인 및 VSS 링(22)에 접속된 소오스를 갖는다. 기생 수평형 바이폴라 트랜지스터(66)는 클램프(32)의 MOS 트랜지스터와 관련되어 있다. 트랜지스터(66)는 노드(68)에 있는 클램프 트랜지스터(32)의 소오스에 연결된 베이스 및 콜렉터를 갖는다. 트랜지스터(66)의 베이스는 기판 몸체에 부가적으로 접속되어 있다는 점을 이해하여야 한다. 트랜지스터(66)의 에미터는 노드(70)에 있는 클램프 트랜지스터(32)의 드레인에 연결되어 있다.
상기에 주지된 바와같이, VCC 링(18) 및 VSS 링(22) 은 캐패시터(72)에 의해 연결되어 있다. 캐패시터(72)는 IC 디바이스의 중심으로 부터 실현되는 분배 캐패시턴스인 것이 바람직하다. 이러한 방식으로, 충분한 캐패시턴스는 대면적의 캐패시터를 만들기 위해 IC 디바이스의 부가적인 표면적의 할당을 필연적으로 수반하지 않고서도 제공될 수 있다. ESD 이벤트 동안에 직면되는 높은 전류에서는, 트랜지스터의 베타(HFE)값이 비교적 낮아서, 캐패시터(72)는 온상태로 트랜지스터(66)를 유지하기에 충분한 베이스 구동을 제공하기에 충분한 것이 중요하다. 캐패시터(72)의 값은 100 × 100 밀(mil)의 MOS IC 디바이스에 대해 적어도 330 피코 패럿이며, IC 디바이스의 중심에 있는 트랜지스터의 수에 의존하는 것이 바람직하다.
제3도에서 기술된 3단자 접속관계에 의하면, ESD 이벤트동안 발생되는 상당량의 전류는 클램프(32) 및 그와 관련된 전압강하를 바이패스시킬 수 있다. 제4도에 도시된 바와같이, 패드(12)에서 발생된 양(+)의 ESD 이벤트가 에미터(54) - 베이스(56) 접합부분을 순 방향으로 바이어스시키므로해서, 경로(74)로 나타낸 바와같이 전류는 패드(72)로 부터 베이스(56)를 거쳐 VCC 링으로 흐른다. 또한, 전류는 패드(12)로부터 에미터(54) 및 콜렉터(58)를 통하는 경로(76)를 따라 흐른다. 그러나, 애벌린치 영역이 도달될때까지 전체 전류가 수동 클램프를 통해 흐르도록 강제된 제2도의 실시예와는 반대로, 본 실시예의 전류는 주로 VCC 링(18) 상에서 순 방향으로 바이어스된 트랜지스터(52) 의 낮은 저항의 콜렉터(62) - 에미터(60) 경로를 거쳐 패드(14)로 흐른다.
트랜지스터(50)는 트랜지스터(52)를 순 방향으로 바이어스된 상태로 유지하도록 경로(76)를 따라 충분한 전류를 도통시킨다. 경로(76)로 부터 발생된 과잉 전류는 현재 MOS 클램프(32)의 순 방향으로 바이어스된 NPN 트랜지스터(66)를 통해 VCC 링(18)으로 다시 분리된다. 그러나, 경로(80)를 따라 클램프(32)를 거쳐 흐르는 전류는 선행 기술인 제2도의 실시예에서 보다는 본 실시예에서 상당히 낮아진다. 현상태에는, 클램프(32)가 VSS 링(22)으로부터 발생된 과잉 베이스 구동 전류를 VCC 버스(18) 상에 방전시키는 경로를 간단히 제공하여야 한다. 이러한 방식으로, 과잉 베이스 구동은 VSS 링(22)으로부터 VCC 버스(18) 상에 분로되며 트랜지스터(52)의 순 방향으로 바이어스된 콜렉터(62) - 에미터(60) 접합부분을 통해 패드(14)로 안전하게 덤프(dump)된다.
본 발명의 3 단자 구성을 사용하는 한 이점은 VCC 링(18) 및 VSS 링(22)에 필요한 면적이 최소화된다는 점이다. 예를들면, 제3도의 3 단자 구성에 의하면, VSS 링(22)은 ESD 전류중 대략 25%에 직면하며 그에 대응하여 다른 방식으로 필요한 것보다 작은 전류 전송 능력을 갖도록 설계될 수 있다.
지금부터 제5도를 참조하면, 클램프(82)의 한 바람직한 수동적인 실시예가 보다 상세히 도시되어 있다. 트랜지스터(32)에 부가해서, 킥 개시(kick - start)용 캐패시터(84)는 트랜지스터(32)의 게이트를 VCC 및 트랜지스터(32)의 드레인에 접속시킨다. 캐패시터(84)는 역바이어스 모드시에 트랜지스터(32)를 킥 개시한다. 수동 클램프에서 흔한 경우로서, 레지스터(86)는 트랜지스터(32)의 게이트를 트랜지스터(32)의 소오스 및 VSS에 연결시킨다.
IC 디바이스의 정상 동작시에는, 트랜지스터(32)의 게이트 -소오스 전압이 영(0)볼트이다. 그러나, ESD 펄스가 발생하는 경우, 상승 전압이 캐패시터(84)에 의해 게이트에 연결되므로 인해, 게이트 - 소오스 전압은 대략 1 - 5 나노초동안 대략 1 - 2 볼트가지 신속하게 증가한다. 캐패시터(84)는 제6도에 도시된 바와같이 10 볼트의 역항복 상태로 스위칭하도록 트랜지스터(32)를 순시적으로 킥 개시한다.
제6도에서는, 킥 개시용 캐패시터(84)가 없는 경우이므로 트랜지스터(66)의 베이스 -콜렉터 영역양단에 걸린 전압은 어떠한 도통상태라도 생기기전에 대략 15 볼트까지 증가하여야 한다. 전류가 흐르기 시작하자 마자, 전하의 신속한 증배는 곡선(79)의 무릎부분(77)으로 나타낸 바와같이 전압을 신속하게 감소시키는 경향이 있다. 상기 무릎부분(77)은 홀(hole)이 베이스 영역을 통해 이동하고 전자가 콜렉터로 흐르는 베이스 - 콜렉터 애벌랜치 영역을 나타낸다. 상기 전압은, 트랜지스터(66)의 이득이 보다 높은 전류 레벨에서 떨어질때가지 계속해서 감소한다. 도면번호(81)로 나타낸 곡선부분은, 캐패시터(84)의 값이 충분하지 않은 경우에 도통모드를 나타낸다. 제6도에 도시된 바와같이, 매우 낮은 Vds 전압에서 작은 전류량이 있지만, 전압이 12 볼트이상으로 증가할때까지 무릎부분(77A)은 생기지 않는다.
캐패시터(84)가 적절한 크기로 분류되어 있는 경우, MOS 디바이스는 도통영역으로 스위칭되며 1 밀리암페아의 소오스 전류이하로 도통된다. 다시, 그러한 소오스전류는 바이폴라 트랜지스터의 베이스를 구동시킨다. 이때, 바이폴라 트랜지스터의 에미터 전류는 곡선 부분(83)으로 나타낸 바와같이 1 또는 2 암페아정도로 신속하게(즉, 1 내지 2 나노초이내로) 증가할 수 있다. 바람직한 실시예서는, 캐패시터(84)는 트랜지스터(32)의 게이트상에 1 내지 2 볼트의 게이트 구동 전압 및 대략 1 내지 2 밀리암페아의 드레인 전류를 제공하기에 충분하다.
캐패시터(84) 는 필요한 킥 개시를 제공하도록 작은 면적으로 내장될 수 있다. 더욱이, 바람직한 실시예에서는, 트랜지스터(32)는 캐패시터(84)에 의해 제공된 신속한 킥 개시때문에 1.5 ㎛의 길이 및 150 ㎛의 폭만을 단지 갖는 것을 필요로 한다.
제7도에 도시된 바와같이, 레지스터(86)는 대략 10 K 오옴인 것이 바람직하며 트랜지스터(32)의 소오스를 접지시키도록 접속된 확산 레지스터이다. 캐패시터(84)는 트랜지스터(32)의 N + 소오스 확산부분을 오버랩(overlap)하는 제1의 도전판(85)과 상기 제1의 도전판(85)을 오버랩하는 제2도전판(87)으로부터 만들어진 적층 캐패시터이다. 제1의 산화물층이나 유전체(도시되지 않음)는 확산 영역 및 제1의 도전판(85)사이에 배치되어 있으며 제2의 산화물층은 판(85, 87)에 의해 형성된 캐패시터 부분에 대한 유전체로서 작용한다. 상기 제2의 도전판(87)과 트랜지스터(32)의 N + 영역은 일련의 바이어(via : 89) 및 접점(91)에 의해 드레인 상호 연결상태의 일부로서 함께 결속되어 있다. 킥 개시용 트랜지스터(32)에 필요한 용량값은 100 펨포패럿 이하이며 대략 25 펨포패럿인 것이 바람직하다.
이는 N채널의 진성 기생 NPN 바이폴라 디바이스에 킥 개시(고온 전자 채널전류에 의해 발생되는 홀(hall)로 부터 야기되는 베이스 전류의 킥 개시)를 제공하는데, 상기 N 채널의 진성 기생 NPN 바이폴라 디바이스는 이러한 ESD 디바이스의 역 바이어스 턴온 전압을 15 내지 10 볼트로 낮춘다. 또한, N 채널 트랜지스터의 게이트가 단지 단락기간동안 온상태로 유지되므로 해서, 게이트 산화물은 고온 전자주입으로 부터 약하게되지 않는다(파괴되지 않는다).
캐패시터(84)를 부가함에 따라, 트랜지스터(32)와 관련된 기생 트랜지스터(66)(제3도 참조)의 바이폴라작용은 보다 낮은 전압에서 개시된다. 킥 개시용 캐패시터(84)가 없는 경우에는, 15 볼트가 나머지 ESD 전압 강하에 부가되는 것을 방지할 수 없다. 클램프 양단에 걸린 전압 강하만이 게이트 산화물을 파괴하기에 충분하다. 본 발명의 10 볼트 항복전압으로, 게이트 산화물상의 스트레스는, 비록 작은 면적의 기생 클램프를 설계하며 게이트 산화물이 300Å 이하이지만 대략 5볼트까지 감소되었다. 캐패시터(84)가 없으면, 능동 클램프는 면적상 상당한 악조건이 ESD 보호에 충당되므로 필요하다. 그러한 한 능동 클램프는 1989년 12월 19일자로 출원된 공동 소유인 미합중국 특허출원 제07/452,879호에 개시되어 있으며 그 개시내용이 본 명세서에 기재되어 있다.
바이폴라 트랜지스터 작용의 보다 낮은 전압개시는, 전계 밀도가 각 게이트의 에지 부분에서 증가하기 때문에 CMOS 디바이스의 치수가 축소됨에 따라 매우 중요하다. 더욱이, 게이트 산화물이 보다 얇게 됨에 따라, 게이트 산화물은 비교적 두꺼운 게이트 산화물을 파괴하는 것보다 낮은 전압에서 고장나거나 파괴된다. 여러 최신의 CMOS IC 에서는, 다중 VCC 링(18) 및 VSS 링(22)은 대량의 전류를 스위칭하는 논리회로를 비교적 작은 양의 전류를 스위칭하는 논리 회로와 분리시키도록 제공된다. 따라서, 중심 전력 버스, VCC(18A), 및 구동기 전력 버스 DVCC 링(18B)을 제공하는 것이 매우 통상적이다. 마찬가지로, VSS 링(22)은 중심 VSS 링(22A)은 중심 VSS 링(22A) 및 구동기 DVSS 링(22B) 으로 분할된다. 전압링(18B, 22A, 22B)은 대개는 상부 금속층인 가장 얇은 금속층상에 있는 것이 바람직하다. VCC 버스(18A) 는 반드시 링일 필요는 없으며 따라서 제1금속 레벨과 같은 보다 얇은 금속 층상에 있을 수 있다.
제8도는 다중 전력 및 접지 경로를 갖는 본 발명의 또 다른 실시예를 개시한 것이다. DVSS 전위 되튀기(Ldi/dt = iR에 의해 야기됨)가 VSS 패드에 연결되는 것을 방지하기 위하여, DVSS 및 VSS 패드사이에 있는 단순한 순방향 다이오드는 ESD 를 보호하는데는 충분하지 않다. 또한, I/O 패드의 보호는 그 자신의 몸체에 더 이상 접속되지 않는 N 채널의 소오스에 의해 복잡하게 되므로 해서, N 채널의 기생 NPN은 ESD 이벤트에 따른 순방향 도통동작에 충분한 베이스 구동을 갖지 않는다.
이들의 문제는 VCC에 결속된 베이스를 지닌 수평형 NPN 디바이스(트랜지스터(112))를 DVSS 와 VSS 사이에 접속시키므로써 해결된다. 정상 동작상태하에서는, 트랜지스터(112)는 오프상태에 있으며 결코 DVSS를 VSS와 연결시키지 않는다. 그러나, ESD 이벤트가 생길경우, 트랜지스터(112)는 베이스에 접속된 칩의 중심 캐패시턴스(72) 로 부터 충분한 베이스 구동이 제공될 수 있기 때문에 온 상태로 스위칭된다.
제8도에서는, 제3도의 실시예에서와 같이 VCC(18A)가 캐패시터(72)와 클램프(32)에 의해 VSS(22A)에 연결되어 있다. 당해 기술에 숙련된 자라면, 각각의 기생 바이폴라 트랜지스터는, 전류가 상기 도면에서 에미터 화살표로 도시된 것과는 반대방향으로 흘러야할 경우 용량성 킥 개시에 제공하는 관련된 MOS 디바이스와 관련되어 있다는 것을 이해할 것이다. 더욱이, 당해 기술에 숙련된 자라면, 수평형 기생 트랜지스터는 대칭 디바이스이며 에미터 및 콜렉터의 지정은 종래 사항이라는 것을 이해할 것이다.
제8도의 실시예에서는, 각각의 전력 패드(88, 90, 92, 94)는 ESD를 보호한다. 예를들면, VCC 링(18A) 상의 ESD 이벤트는 DVCC 링(18B)에 접속된 에미터(95), 패드(92)에 있는 VCC 링(18A)에 접속된 콜렉터(100) 및 패드(92)에 있는 VSS 링(18A)에 접속된 베이스(102)를 갖는 NPN 트랜지스터(96)에 의해 DVCC 링(18B)을 거쳐 방전될 수 있다.
마찬가지로, 3단자 ESD회로는 NPN 인것이 바람직한 기생 트랜지스터(104)에 의해 VSS 및 DVSS 링(22A, 22B)에 VCC 링(18A)을 연결시킨다. 특히나, 트랜지스터(104)의 에미터(106)는 패드(90)에 있는 VCC 링(18A)에 연결되고, 콜렉터(108)는 패드(94)에 있는 DVSS(22B)에 연결되며, 베이스(110)는 VSS(22A)에 연결된다.
마찬가지 방식으로, ESD 디바이스, 즉 트랜지스터(112)(베이스가 에미터 및 콜렉터 사이에 전계 산화물을 갖는 N 웰인 수평형 PNP 트랜지스터가 바람직함)는 VSS 링(22A) 및 DVCC 링(22B)을 연결시킨다. 특히나, 트랜지스터(112)의 콜렉터(114), 에미터(116) 및 베이스(118)는 VSS 링(22A), DVSS 링(22B) 및 VCC 링(18A) 에 각각 접속한다.
트랜지스터(66, 96, 104, 112)는, VCC 버스가 링 구성에 반드시 필요하지 않기 때문에 패드(90)에 인접해 위치해 있거나 그에 인접하게 제작된다. 그러나, 당해 기술에 숙련된 자라면, 각각의 링(18B, 22A, 22B)은 리드 프레임에 본딩되는 하나이상의 패드를 가질 수 있는데, 이러한 경우에는 VCC 링(18A)의 각 패드에 인접하도록 복수개의 보다 작은 면적의 트랜지스터를 접속시키는 것이 바람직할 수 있다.
부가적인 ESD 보호가 트랜지스터(120, 122, 123) 모두가 NPN 킥 개시용 기생 트랜지스터인 것이 바람직하다. P형 기판 및 N형 웰을 사용하는 전형적인 CMOS 공정에서는, 일반적으로 가장 낮은 전위나 VSS에 유지되는 기판에 접속된 베이스를 모든 NPN 트랜지스터가 지니므로해서 정상 동작 상태하에서 접합 분리를 보장하는 것이 필요하다.
제8도에서는, 트랜지스터(122, 123)의 베이스 및 콜렉터는 VSS 링(22A)에 해당하는 노드(126)에 있는 트랜지스터(120)의 베이스에 접속되어 있다. 트랜지스터(120, 122)의 에미터(125, 130) 각각은 DVCC 링(18B)에 각각 연결되어 있으며 트랜지스터(120)의 콜렉터(132) 및 트랜지스터(123)의 에미터(134)는 DVSS(22B)에 연결되어 있다. 트랜지스터(120, 122, 123) 는 IC 디바이스 주변에 분포되어 있는 것이 바람직하다.
마지막으로, 부가적인 ESD 보호는 킥 개시용 트랜지스터 대신에 드레인 레지스터 및 가드(guard)링 다이오드를 갖는 출력 패드로서 예시된 트랜지스터(136, 138)에 의해 I/O 패드(12 또는 14) 에서 제공된다. 트랜지스터(136, 138)는 부가적인 특수한 3 단자 NPN 및 PNP 디바이스를 제작해야 하면서 보호하는 MOS 출력 다이오드와 관련된 기생 바이폴라 트랜지스터이다.
이러한 실시예에서, MOS 출력 구동기의 기생 바이폴라 트랜지스터가 단순히 사용된다. 트랜지스터(42) 및 중심 캐패시턴드(72)를 통해 트랜지스터(136)의 베이스를 구동시키기 위하여는 특수하게 배치된다. 트랜지스터(138)는 DVCC 링(185)의 다이오드로서 구성되며 PMOS 풀업 구동기인 것이 바람직하다. 트랜지스터(136)는 드레인 저항(140)을 지닌 NMOS 풀다운 구동기용으로 예시되어 있다. 기생 다이오드(142)는 트랜지스터(136)의 베이스를 I/O 패드에 연결시키고 레지스터(140)를 사용하는 N 채널 출력 구동기를 효과적으로 보호한다.
트랜지스터(66, 96, 104, 112, 114, 120, 122, 123)의 상호작용은 제9도를 참조하면 가장 잘 이해될 것이다. ESD 이벤트가 VCC 링(18A)과 같은 한 링에 사용되는 경우, DVCC 링(18B), VSS(22A) 또는 DVSS(22B)를 통해 전류를 분로시키는 것이 바람직하다. 예를들면, 패드(90)에 있는 VCC에 인가되는 양(+)의 ESD 펄스동안 전류를 VCC(18A)로부터 DVCC 링(18B)으로 분로시키기 위하여는, 트랜지스터(96)는 캐패시터(72)(제8도 참조)에 의해 제공된 베이스 전류로 순 방향으로 바이어스되고 전류는 경로(150)를 따라 패드(88)로 흐른다. ESD 펄스가 음(-)인 경우, 전류는 트랜지스터(96)의 에미터를 지정하는 화살표에 대하여 역방향으로 트랜지스터(96)를 통해 경로(152)를 따라 흐르므로해서, 트랜지스터(96)의 킥 개시용 캐패시터가 사용된다.
또한, 양(+)의 ESD 펄스는 킥 개시용 트랜지스터(66)에 의해 VCC - VSS 링(22A)(패드(92))로 부터 경로(154)를 따라 도통모드로 분로될 수 있다. 변형적으로는, 상기 펄스는 킥 개시용 트랜지스터(104)에 의해 경로(156)를 따라 DVSS 링(22B)(패드(94))으로 분로될 수 있다. 음(-)의 ESD 펄스는 경로(158, 160)를 따라 VSS 링(22A)으로 분로될 수 있다. 이러한 모드에서, 트랜지스터(60)는 경로(158)를 따라 순방향으로 바이어스되고 트랜지스터(112, 104)는 경로(160)를 따라 순방향으로 바이어스되는데, 디바이스(112)는 디바이스(104)의 베이스를 구동시키고 캐패시터(72)는 디바이스(114)의 베이스를 구동시킨다.
양(+)의 ESD 이벤트가 DVCC 링(18B)에 인가되는 경우, 트랜지스터(122)는 경로(162)로 나타낸 바와같이 역방향으로 킥 개시된다. 또한, 트랜지스터(120)는 경로(164)로 나타낸 바와같이 역방향으로 킥 바이어스된다. 음(-)펄스에 대하여, 트랜지스터(122)는, 트랜지스터(96, 112)가 경로(168) 로 나타낸 바와같이 순 방향으로 바이어스되는 경우와 마찬가지로, 경로(166)로 나타낸 바와같이 순 방향으로 바이어스된다.
마지막으로, 아마도 ESD 이벤트는 VSS 링(22A) 이나 DVSS 링(22B) 중 어느하나에서 사용될 수 있다. 패드(92)가 패드(94)에 대하여 양(+)인 경우, 트랜지스터(123)는 경로(172)로 나타낸 바와같이 순 방향으로 바이어스된다. 그러나, 패드(94)가 보다 높은 전압레벨에 있는 경우, 트랜지스터(112)는 순 방향으로 바이어스되고 트랜지스터(123)는 경로(170)로 나타낸 바와같이 역방향으로 바이어스된다. 순 방향으로 바이어스된 트랜지스터(112)의 베이스 전류는 캐패시터(72)에 의해 제공된다.
캐패시터(84)의 킥 개시 능력은, ESD 보호 디바이스가 15 볼트 대신에 10 볼트로 스위칭하며 손상전류를 또 다른 적절하게 바이어스된 버스로 분로시키는 것을 보장한다. 캐패시터(84)의 사용은 감소된 전압스트레스 상태(제6도 참조)에서 바이폴라 ESD 보호 트랜지스터의 스냅백 역항복을 킥 개시하거나 트리거한다. 캐패시터(84)로 인해, 보호 트랜지스터의 실제스트레스 및 IC 회로의 설계가 제한된다.
각각의 MOS 디바이스는 이와 관련된 바이폴라 기생 디바이스에 대한 용량성 킥 개시를 제공한다. 용량성 킥은 바이폴라 디바이스가 역방향의 스트레스에 따라 역도전 영역 상태로 신속하게 스냅 백하는 것을 보장한다.
전형적으로는, 제1금속에 의해 N + 확산 및 금속 2에 부가되는 부가적인 게이트 - 드레인 캐패시턴스(Cgd)가 대략 10 - 40 펨포페럿이며 게이트 - 소오스 저항(Rgs)은 5k - 20k 오옴에 있는 것이 전형적이다.
폭 대 길이의 비율이 대략 112 대 1.5이며 게이트 산화물의 두께가 300Å 이하인 CMOS 공정에 대하여 Cgd 는 게이트 - 소오스 캐패시턴스(Cgs)의 대략 10 분지 1이므로, 상기 캐패시턴스는, 전형적인 CMOS IC 디바이스 전력링(VCC(18A), DVCC(18B))이 대략 5.0 볼트이기 때문에 대략 2배의 전력 공급 전압에서 바이폴라 ESD 보호 트랜지스터의 스냅 백 역항복을 트리거한다. 전형적인 CMOS IC 에 대한 RC 시정수는 게이트 산화물의 손상이나 스트레스를 방지하는데 소요되는 10 나노초이하인 것이 충분한 대략 2 나노초 시정수를 제공한다.
캐패시터(72)는 중심 논리 디바이스와 관련된 게이트 산화물 캐패시턴스의 절반가량 이외에도 N 웰 확산 - 기판 다이오드 캐패시턴스를 포함한다. 중심 논리회로와 관련된 캐패시턴스는 정상적인 기대값의 절반인데, 그 이유는, 논리 디바이스가 오프(off)상태일 경우, 어떠한 캐패시턴스도 제공되지 않기 때문이다. 그러나, 중심 논리 디바이스의 절반이 온상태이고, 온 디바이스를 통해 흐르는 전류는 그 디바이스의 게이트와 관련된 캐패시턴스를 충전시킨다. 전형적인 용도에서도, 캐패시터(72)는 300피코패럿 이상이나 500 피코패럿 이상일 수 있다.
전술한 내용은 제한하려는 의도가 아니라 예시하고자 하는 것임을 이해해야 한다. 본 발명의 여러 변형은 당해 기술에 숙련된자가 본 개시내용을 검토한 경우 자명해질 것이다. 그러므로, 본 발명의 범위는 상기 기술내용을 참고로 결정되어서는 않되지만, 그 대신에 등가예의 전체범위와 함께 첨부된 특허청구의 범위를 참고로 결정되어야 한다.

Claims (5)

  1. CMOS 반도체 디바이스에서, 정전 방전으로 부터 상기 디바이스의 손상을 방지하는 회로에 있어서, 제1도전 형태의 반도체 기판; 상기 반도체 기판의 상부 표면상에 배치되어 있는 제1및 제2의 이격된 도전링으로서, 한 캐패시터에 의해 전기적으로 연결된 제1 및 제2의 이격된 도전링; 제1및 제2의 신호 패드; 상기 제1도전링으로 부터 상기 제1신호 패드로 정전 방전 전류를 흐르게 하는 3단자 NPN 트랜지스터로서, 상기 제1신호 패드에 접속된 에미터, 상기 제1도전링에 접속된 콜렉터, 및 상기 제2도전링에 접속된 베이스를 지니는 3 단자 NPN 트랜지스터; 상기 제2신호 패드로 부터 상기 제2도전링으로 정전 방전 전류를 흐르게 하는 3단자 PNP 트랜지스터로서, 상기 제2신호 패드에 접속된 에미터, 상기 제2도전링에 접속된 콜렉터, 및 상기 제1도전링에 접속된 베이스를 지님으로써 상기 NPN 및 PNP 트랜지스터의 베이스 및 콜렉터가 상기 연결용 캐패시터와 병렬로 접속되는 것을 특징으로 하는 3 단자 PNP 트랜지스터 ; 상기 제1및 제2의 이격된 도전링을 전기적으로 연결시키는 클램프 회로로서, 정전 방전 검출기, 및 상기 제1도전링에 연결된 드레인 및 상기 제2도전링에 접속된 소오스를 지니는 제2도전 형태의 MOS 트랜지스터로서, 상기 소오스 및 상기 드레인을 연결시키는 제1도전 형태의 베이스를 지니는 기생 바이폴라 트랜지스터를 지니는 제2도전 형태의 MOS 트랜지스터를 포함하는 클램프 회로 ; 및 상기 MOS 트랜지스터의 소오스 확산부분을 오버랩하는 제1도전성 플레이트, 상기 제1도전성 플레이트를 오버랩하는 제2도전성 플레이트, 상기 제1도전성 플레이트 및 상기 소오스 확산부분사이의 제1유전체층, 및 상기 제1및 제2도전성 플레이트 사이의 제2유전체층을 포함하여 적층된 캐패시터를 형성하는 상기 MOS 트랜지스터용 킥(quick) 개시용 캐패시터를 포함하는 CMOS 반도체 디바이스용 정전 방전 방지 회로.
  2. 제1항에 있어서, 상기 제1및 제2의 이격된 도전링은 상기 반도체 기판의 주변에 실질적으로 근접하게 배치되어 있는 CMOS 반도체 디바이스용 정전 방전 방지 회로.
  3. 제1항에 있어서, 상기 캐패시터는 정전 방전시 상기 트랜지스터용 베이스 구동력을 제공하는 CMOS 반도체 디바이스용 정전 방전 방지 회로.
  4. 반도체 디바이스에서 정전 방전시 VCC 링 및 VSS 링을 연결시키는 클램프 회로에 있어서, 레지스터 ; MOS트랜지스터의 드레인 확산 부분을 오버랩하는 제1도전성 플레이트, 상기 제1도전성 플레이트를 오버랩하는 제2도전성 플레이트, 상기 제1도전성 플레이트 및 상기 드레인 확산 부분 사이의 제1유전체 층, 및 상기 제1및 제2도전성 플레이트 사이의 제2유전체 층을 포함하여 적층된 캐패시터를 형성하는 캐패시터 ; VCC에 접속된 제1단자, VSS에 접속된 제2단자, 및 기판에 연결된 베이스를 지니는 수평형 바이폴라 트랜지스터 ; 및 VCC에 연결된 드레인, VSS에 연결된 소오스, 몸체, 및 상기 캐패시터에 의해 VCC에 연결되고 상기 레지스터에 의해 VSS에 연결된 게이트를 지니는 MOS트랜지스터로서, 상기 MOS 트랜지스터의 몸체가 상기 바이폴라 트랜지스터의 베이스에 저 저항 접속되며, 상기 캐패시터가 낮은 비파괴 항복 전압에서 상기 정전 방전에 의해 유도되는 전류를 도통시키는 상태로 상기 바이폴라 트랜지스터를 킥 개시하는 것을 특징으로 하는 MOS 트랜지스터를 포함하는 반도체 디바이스용 클램프 회로.
  5. 제4항에 있어서, 상기 레지스터는 약 10 킬로오옴의 값을 지니는 반도체 디바이스용 클램프 회로.
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