JP2580571B2 - 入力保護回路 - Google Patents
入力保護回路Info
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS ICの入力保護回路に関する。
MOS ICを構成するMOS FETのゲート絶縁膜は入力端子
に大きな静電荷が加えられると、絶縁破壊を生じやす
い。このため、大きな静電荷がゲート電極に加わらない
ような種々の入力保護回路が提案されている。正および
負のいずれの極性の静電荷に対しても保護効果を有する
ものとして、例えば特開昭57-68071に第４図の入力保護
回路が示されている。
に大きな静電荷が加えられると、絶縁破壊を生じやす
い。このため、大きな静電荷がゲート電極に加わらない
ような種々の入力保護回路が提案されている。正および
負のいずれの極性の静電荷に対しても保護効果を有する
ものとして、例えば特開昭57-68071に第４図の入力保護
回路が示されている。
Ｎ型基板51にＰウェル領域52とＰチャンネルMOS FET
のソース・ドレイン領域となるP+領域54,55とを有し、
このＰウェル領域52内にＮ型の拡散抵抗53を有してい
る。表面酸化膜56の開孔を介して金属配線57と各領域と
の接続がとられている。配線58は金属細線57による接続
関係を示したものである。入力端子59に与えられる入力
信号は拡散抵抗53を介してＰチャンネルMOS FETのゲー
ト電極に与えられている。
のソース・ドレイン領域となるP+領域54,55とを有し、
このＰウェル領域52内にＮ型の拡散抵抗53を有してい
る。表面酸化膜56の開孔を介して金属配線57と各領域と
の接続がとられている。配線58は金属細線57による接続
関係を示したものである。入力端子59に与えられる入力
信号は拡散抵抗53を介してＰチャンネルMOS FETのゲー
ト電極に与えられている。
Ｎ型の拡散抵抗53は基板51に対して２つのPN接合を直
列に経由して接続されている。２つのPN接合は互いに逆
方向になっているので、いずれの極性の静電荷に対して
もクランプダイオードとして動作する。
列に経由して接続されている。２つのPN接合は互いに逆
方向になっているので、いずれの極性の静電荷に対して
もクランプダイオードとして動作する。
発明者が拡散抵抗53の抵抗値を増すために、第５図
（Ａ）の如く、拡散抵抗53を曲りくねった構造とした
所、次のような問題点が生じた。
（Ａ）の如く、拡散抵抗53を曲りくねった構造とした
所、次のような問題点が生じた。
すなわち、入力端子59に正の大きな静電荷が加わっ
て、Ｎ型拡散抵抗53とＰ型ウェル領域52とのPN接合が降
伏した時、静電荷は、第５図（Ｂ）の如く、種々の経路
60,61,62を通して基板51に流れる。入力端子59の近くで
拡散抵抗53からＰ型ウェル領域52に入った電荷は経路60
や61を通って基板51に流れる。一方、拡散抵抗53を流れ
てゲート電極への取り出し部の近くでＰ型ウェル領域52
に入った電荷は経路62を通して流れる。この時、経路62
中の抵抗成分が経路61中の抵抗成分より大きいため、拡
散抵抗53のゲート電極への取り出し部の近傍では、拡散
抵抗53の電圧降下の方がＰ型ウェル領域52の電圧降下よ
りも大きくなって、この部分の拡散抵抗53とＰ型ウェル
領域とのPN接合が順バイアスされることとなる。このた
め、拡散抵抗53にはＰ型ウェル領域を通して低抵抗が並
列に接続されてしまい、保護抵抗の抵抗値が小さくな
る。
て、Ｎ型拡散抵抗53とＰ型ウェル領域52とのPN接合が降
伏した時、静電荷は、第５図（Ｂ）の如く、種々の経路
60,61,62を通して基板51に流れる。入力端子59の近くで
拡散抵抗53からＰ型ウェル領域52に入った電荷は経路60
や61を通って基板51に流れる。一方、拡散抵抗53を流れ
てゲート電極への取り出し部の近くでＰ型ウェル領域52
に入った電荷は経路62を通して流れる。この時、経路62
中の抵抗成分が経路61中の抵抗成分より大きいため、拡
散抵抗53のゲート電極への取り出し部の近傍では、拡散
抵抗53の電圧降下の方がＰ型ウェル領域52の電圧降下よ
りも大きくなって、この部分の拡散抵抗53とＰ型ウェル
領域とのPN接合が順バイアスされることとなる。このた
め、拡散抵抗53にはＰ型ウェル領域を通して低抵抗が並
列に接続されてしまい、保護抵抗の抵抗値が小さくな
る。
保護抵抗が小さくなると、拡散抵抗53のゲート電極へ
の取り出し部の電圧を入力端子59の電圧に比し、十分に
小さくできなくなり、保護されるべきMOS FETのゲート
絶縁膜が破壊される。
の取り出し部の電圧を入力端子59の電圧に比し、十分に
小さくできなくなり、保護されるべきMOS FETのゲート
絶縁膜が破壊される。
本発明の目的は過大電圧が入力端子に加わった際にも
保護されるべきMOS FETのゲート絶縁膜を確実に保護で
きる入力保護回路を得ることにある。
保護されるべきMOS FETのゲート絶縁膜を確実に保護で
きる入力保護回路を得ることにある。
本発明によれば、一導電型半導体基板に分離して形成
された複数の逆導電型ウェル内にそれぞれ形成され、互
いに直列に接続された一導電型拡散層抵抗を入力保護抵
抗として入力電極と被保護素子との間に有し、かつ前記
複数の逆導電型ウェルの各々は電気的にフローティング
状態であることを特徴とする入力保護回路を得る。
された複数の逆導電型ウェル内にそれぞれ形成され、互
いに直列に接続された一導電型拡散層抵抗を入力保護抵
抗として入力電極と被保護素子との間に有し、かつ前記
複数の逆導電型ウェルの各々は電気的にフローティング
状態であることを特徴とする入力保護回路を得る。
本発明によれば、入力端子に過大電圧が加わって入力
端子に近い方のウェル領域内の拡散抵抗がそのPN接合の
降伏によって抵抗値が小さくなっても、保護されるべき
MOS FETに近い方のウェル領域内の拡散抵抗は降伏を起
さず抵抗値がそのまま保たれるので、保護されるべきMO
S FETに過大入力が加わることはなく、保護されるべきM
OS FETを確実に保護できる。
端子に近い方のウェル領域内の拡散抵抗がそのPN接合の
降伏によって抵抗値が小さくなっても、保護されるべき
MOS FETに近い方のウェル領域内の拡散抵抗は降伏を起
さず抵抗値がそのまま保たれるので、保護されるべきMO
S FETに過大入力が加わることはなく、保護されるべきM
OS FETを確実に保護できる。
次に、本発明を図面を参照してより詳細に説明する。
第１図は本発明の原理を説明する等価回路図である。
MOS集積回路上には入力端子VIと保護されるべきMOS FET
12との間に入力保護回路が形成されている。入力保護回
路は直列接続された３つの拡散抵抗1,4,7と、電源端子V
CCとの間に接続されたダイオード11と、接地電位との間
に接続されたダイオード10とを含んでいる。拡散抵抗1,
4,7は一導電型の半導体基板に形成された他の導電型の
ウェル領域内に一導電型の領域で形成されている。この
ため、拡散抵抗1,4,7と接地電位との間には拡散抵抗1,
4,7とウェル領域とで形成するダイオード2,5,8とウェル
領域と半導体基板とで形成するダイオード3,6,9とがそ
れぞれ直列に接続されている。直列接続される拡散抵抗
の数は２個乃至５個が望ましい。５個以上になると占有
面積が大きくなり、集積回路に使用するには望ましくな
い。
MOS集積回路上には入力端子VIと保護されるべきMOS FET
12との間に入力保護回路が形成されている。入力保護回
路は直列接続された３つの拡散抵抗1,4,7と、電源端子V
CCとの間に接続されたダイオード11と、接地電位との間
に接続されたダイオード10とを含んでいる。拡散抵抗1,
4,7は一導電型の半導体基板に形成された他の導電型の
ウェル領域内に一導電型の領域で形成されている。この
ため、拡散抵抗1,4,7と接地電位との間には拡散抵抗1,
4,7とウェル領域とで形成するダイオード2,5,8とウェル
領域と半導体基板とで形成するダイオード3,6,9とがそ
れぞれ直列に接続されている。直列接続される拡散抵抗
の数は２個乃至５個が望ましい。５個以上になると占有
面積が大きくなり、集積回路に使用するには望ましくな
い。
第２図（Ａ）〜（Ｄ）は本発明の入力保護回路の一実
施例を示すもので、同図（Ｂ）は同図（Ａ）のX-X′で
の断面図、同図（Ｃ）は同図（Ａ）のY-Y′での断面
図、同図（Ｄ）は同図（Ａ）のZ,Z′での断面図であ
る。
施例を示すもので、同図（Ｂ）は同図（Ａ）のX-X′で
の断面図、同図（Ｃ）は同図（Ａ）のY-Y′での断面
図、同図（Ｄ）は同図（Ａ）のZ,Z′での断面図であ
る。
P-型のシリコン基板31にＮ型のウェル領域32,32′,3
2″および35を有している。Ｎ型ウェル領域32,32′,3
2″内にはそれぞれ拡散抵抗1,4,7を形成するP+型領域3
3,33′,33″が形成されている。Ｎ型ウェル領域35に
は、電源電位VCCを配線37から与えるN+型領域39と、PN
接合ダイオード11を形成するP+型領域38とを有してい
る。シリコン基板31には更にPN接合10を形成するN+型領
域34とMOS FET12のソース・ドレイン領域を形成するＮ
型領域41,42を有している。基板31上にはシリコン酸化
膜36を有し、配線37はこのシリコン酸化膜36の開孔を通
して各領域との接続をとっている。シリコン酸化膜36上
には入力端子30を有している。配線37によって３つの拡
散抵抗1,4,7は直列に接続されて入力端子30につながれ
ている。拡散抵抗1,4,7の直列接続の他端はP+型領域38
とN+型領域34とを介してMOS FET12のゲート配線37に接
続されている。
2″および35を有している。Ｎ型ウェル領域32,32′,3
2″内にはそれぞれ拡散抵抗1,4,7を形成するP+型領域3
3,33′,33″が形成されている。Ｎ型ウェル領域35に
は、電源電位VCCを配線37から与えるN+型領域39と、PN
接合ダイオード11を形成するP+型領域38とを有してい
る。シリコン基板31には更にPN接合10を形成するN+型領
域34とMOS FET12のソース・ドレイン領域を形成するＮ
型領域41,42を有している。基板31上にはシリコン酸化
膜36を有し、配線37はこのシリコン酸化膜36の開孔を通
して各領域との接続をとっている。シリコン酸化膜36上
には入力端子30を有している。配線37によって３つの拡
散抵抗1,4,7は直列に接続されて入力端子30につながれ
ている。拡散抵抗1,4,7の直列接続の他端はP+型領域38
とN+型領域34とを介してMOS FET12のゲート配線37に接
続されている。
第３図は入力端子VIに加わる電圧と入力端子VIから流
れる電流Ｉとの関係を示した図である。電圧Ｖが接地電
位と電源電位VCCの間では電流は流れず、電圧Ｖがその
ままMOS FETのゲートに加わる。電圧Ｖが電源電圧VCCよ
りも高くなるとダイオード11を介して電流が流れる。こ
の時の電流は拡散抵抗1,4,7の抵抗値で制限される。さ
らに電圧Ｖが大きくなって拡散抵抗１が形成されたＮ型
ウェル領域32と基板31とのPN接合ダイオード３を降伏せ
しめる電圧VB3以上になると急激に大きな降伏電流が流
れる。この時接合の降伏はＮ型ウェル領域32と基板31と
の接合の全体で生じるが、MOS FET12のゲート電極の電
位は拡散抵抗４と７とダイオード11とで電源電圧VCCよ
りダイオードの順方向電圧VFだけ高い電位に固定される
ので、MOS FET12のゲート絶縁膜の破壊が生じることは
ない。
れる電流Ｉとの関係を示した図である。電圧Ｖが接地電
位と電源電位VCCの間では電流は流れず、電圧Ｖがその
ままMOS FETのゲートに加わる。電圧Ｖが電源電圧VCCよ
りも高くなるとダイオード11を介して電流が流れる。こ
の時の電流は拡散抵抗1,4,7の抵抗値で制限される。さ
らに電圧Ｖが大きくなって拡散抵抗１が形成されたＮ型
ウェル領域32と基板31とのPN接合ダイオード３を降伏せ
しめる電圧VB3以上になると急激に大きな降伏電流が流
れる。この時接合の降伏はＮ型ウェル領域32と基板31と
の接合の全体で生じるが、MOS FET12のゲート電極の電
位は拡散抵抗４と７とダイオード11とで電源電圧VCCよ
りダイオードの順方向電圧VFだけ高い電位に固定される
ので、MOS FET12のゲート絶縁膜の破壊が生じることは
ない。
逆に入力端子VIの電圧Ｖが接地電位よりも低くなると
ダイオード10を通して拡散抵抗1,4,7で制限された電流
が流れる。電圧Ｖが更に低くなって、Ｐ型領域33とＮ型
ウェル領域32とのPN接合ダイオード２の降伏電圧VB2よ
り低くなると、急激に大きな降伏電流が流れる。この時
も拡散抵抗４と７とは降伏することなく動作しているの
で、MOS FET12のゲート電極の電位は拡散抵抗４と７と
ダイオード10とで接地電位よりダイオードの順方向電圧
VFだけ低い電位に固定される。このため、MOS FET12の
ゲート絶縁膜の破壊が生じることはない。
ダイオード10を通して拡散抵抗1,4,7で制限された電流
が流れる。電圧Ｖが更に低くなって、Ｐ型領域33とＮ型
ウェル領域32とのPN接合ダイオード２の降伏電圧VB2よ
り低くなると、急激に大きな降伏電流が流れる。この時
も拡散抵抗４と７とは降伏することなく動作しているの
で、MOS FET12のゲート電極の電位は拡散抵抗４と７と
ダイオード10とで接地電位よりダイオードの順方向電圧
VFだけ低い電位に固定される。このため、MOS FET12の
ゲート絶縁膜の破壊が生じることはない。
以上、本発明を一実施例について説明したが、基板31
および各領域の導電型はそれぞれ反対のものであっても
全く同様の効果が得られる。また、基板31にＮチャンネ
ル型のMOS FET12を形成したが、その他にＮウェル領域
を形成し、このＮウェル領域にＰチャンネル型のMOS FE
Tを形成してＮチャンネル型とＰチャンネル型のMOS FET
のゲート電極を共通に接続したCMOS型の集積回路にも本
発明の入力保護回路を適用できる。
および各領域の導電型はそれぞれ反対のものであっても
全く同様の効果が得られる。また、基板31にＮチャンネ
ル型のMOS FET12を形成したが、その他にＮウェル領域
を形成し、このＮウェル領域にＰチャンネル型のMOS FE
Tを形成してＮチャンネル型とＰチャンネル型のMOS FET
のゲート電極を共通に接続したCMOS型の集積回路にも本
発明の入力保護回路を適用できる。
このように、本発明によれば、入力保護回路中の拡散
抵抗を複数に分け、それぞれを別のウェル領域に形成す
ることによって、保護すべきMOS FETを確実に保護する
ことができる。
抵抗を複数に分け、それぞれを別のウェル領域に形成す
ることによって、保護すべきMOS FETを確実に保護する
ことができる。
第１図は本発明の原理を説明する等価回路図である。第
２図（Ａ）〜（Ｄ）は本発明の一実施例を示すもので、
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のX-X′
に於ける断面図、同図（Ｃ）は同図（Ａ）のY-Y′に於
ける断面図、同図（Ｄ）は同図（Ａ）のZ-Z′に於ける
断面図である。第３図は本発明の一実施例にかかる入力
保護回路の入力電圧Ｖと入力端子に於ける電流Ｉとの関
係を示すグラフである。第４図は従来の入力保護回路の
断面図、第５図（Ａ）は発明者の試作した入力保護回路
に用いた拡散抵抗の平面図、第５図（Ｂ）は同図（Ａ）
の拡散抵抗の降伏電流の経路を説明する図である。 VI……入力端子、VCC……電源端子、2,3,5,6,8,9,10,11
……ダイオード、1,4,7……拡散抵抗、12……MOS FET、
30……入力端子、31……シリコン基板、32,32′,32″,3
5……Ｎ型ウェル領域、33,33′,33″……Ｐ型領域、34,
39……N+型領域、36……シリコン酸化膜、38……P+型領
域、37……配線、41,42……Ｎ型領域、51……Ｎ型基
板、52……Ｐウェル領域、53……拡散抵抗、54,55……P
+領域、56……酸化膜、57,58……配線、59……入力端
子、60,61,62……電流経路。
２図（Ａ）〜（Ｄ）は本発明の一実施例を示すもので、
同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のX-X′
に於ける断面図、同図（Ｃ）は同図（Ａ）のY-Y′に於
ける断面図、同図（Ｄ）は同図（Ａ）のZ-Z′に於ける
断面図である。第３図は本発明の一実施例にかかる入力
保護回路の入力電圧Ｖと入力端子に於ける電流Ｉとの関
係を示すグラフである。第４図は従来の入力保護回路の
断面図、第５図（Ａ）は発明者の試作した入力保護回路
に用いた拡散抵抗の平面図、第５図（Ｂ）は同図（Ａ）
の拡散抵抗の降伏電流の経路を説明する図である。 VI……入力端子、VCC……電源端子、2,3,5,6,8,9,10,11
……ダイオード、1,4,7……拡散抵抗、12……MOS FET、
30……入力端子、31……シリコン基板、32,32′,32″,3
5……Ｎ型ウェル領域、33,33′,33″……Ｐ型領域、34,
39……N+型領域、36……シリコン酸化膜、38……P+型領
域、37……配線、41,42……Ｎ型領域、51……Ｎ型基
板、52……Ｐウェル領域、53……拡散抵抗、54,55……P
+領域、56……酸化膜、57,58……配線、59……入力端
子、60,61,62……電流経路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (1)
- 【請求項１】一導電型半導体基板に分離して形成された
複数の逆導電型ウェル内にそれぞれ形成され、互いに直
列に接続された一導電型拡散層抵抗を入力保護抵抗とし
て入力電極と被保護素子との間に有し、かつ前記複数の
逆導電型ウェルの各々は電気的にフローティング状態で
あることを特徴とする入力保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16888185 | 1985-07-31 | ||
| JP60-168881 | 1985-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122164A JPS62122164A (ja) | 1987-06-03 |
| JP2580571B2 true JP2580571B2 (ja) | 1997-02-12 |
Family
ID=15876290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180360A Expired - Lifetime JP2580571B2 (ja) | 1985-07-31 | 1986-07-30 | 入力保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0211622B1 (ja) |
| JP (1) | JP2580571B2 (ja) |
| DE (1) | DE3669618D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714647C2 (de) * | 1987-05-02 | 1993-10-07 | Telefunken Microelectron | Integrierte Schaltungsanordnung |
| EP0996158B9 (en) * | 1998-10-23 | 2008-06-18 | STMicroelectronics S.r.l. | High voltage resistive structure integrated on a semiconductor substrate |
| JP7007564B2 (ja) * | 2017-11-10 | 2022-01-24 | ミツミ電機株式会社 | レギュレータ用半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1819770A (en) * | 1969-08-21 | 1972-02-03 | Rca Corporation | A high value, high voltage diffused resistor network for integrated circuits |
| JPS57190360A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| JPS58186959A (ja) * | 1982-04-26 | 1983-11-01 | Nec Corp | 半導体装置 |
-
1986
- 1986-07-30 JP JP61180360A patent/JP2580571B2/ja not_active Expired - Lifetime
- 1986-07-31 EP EP19860305902 patent/EP0211622B1/en not_active Expired
- 1986-07-31 DE DE8686305902T patent/DE3669618D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3669618D1 (de) | 1990-04-19 |
| EP0211622A1 (en) | 1987-02-25 |
| EP0211622B1 (en) | 1990-03-14 |
| JPS62122164A (ja) | 1987-06-03 |
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