KR0164908B1 - 보호 트랜지스터를 가진 반도체 장치 - Google Patents

보호 트랜지스터를 가진 반도체 장치 Download PDF

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Abstract

본 발명의 반도체 장치는 내부 회로, 출력 트렌지스터, 및 입/출력 단자로부터 유입되는 서지 펄스에 의해서 야기되는 ESD-유도 파괴로부터 상기 내부 회로와 출력 트랜지스터를 보호하는 보호 트렌지스터를 가지고 있다. 입/출력 단자를 상기 보호 트랜지스터의 콜렉터에 접속하는 접촉부와 필드 산화막 사이의 제1거리와, 상기 입/출력 단자를 상기 보호 트랜지스터의 에미터에 접속하는 접촉부와 측방향으로 형성된 보호 트랜지스터의 베이스의 위에 설치된 필드 산화막 사이의 제2거리의 합이, 상기 입/출력 단자를 상기 출력 트랜지스터의 드레인에 접속하는 접촉부와 상기 출력 트랜지스터의 게이트 전극 사이의 제3거리와, 전원 라인을 상기 출력 트랜지스터의 소스에 접속하는 접촉부와 상기 출력 트랜지스터의 게이트 전극 사이의 제4 거리의 합보다 작아진다. 또한, 상기 출력 트랜지스터의 유효 채널 길이는 상기 보호 트랜지스터의 유효 베이스 폭보다 길어진다.

Description

보호 트랜지스터를 가진 반도체 장치
제1도는 종래 반도체 장치의 입/출력부의 회로도.
제2도는 제1도의 입/출력부의 패턴 레이아웃의 평면도.
제3도는 제2도의 라인 Ⅲ－Ⅲ을 따라 취해진 단면도.
제4도는 본 발명의 제1실시예에 따른 반도체 장치의 입/출력부의 회로도.
제5도는 제4도의 입/출력부의 평면도.
제6도는 제5도의 라인 Ⅵ－Ⅵ를 따라 취해진 단면도.
제7도는 본 발명의 제2실시예에 따른 반도체 장치의 입/출력부에 대한 패턴 레이아웃의 평면도.
제8도는 제7도의 라인 Ⅷ－Ⅷ을 따라 취해진 단면도.
제9도는 제7도의 라인 Ⅳ－Ⅳ을 따라 취해진 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 입/출력 단자 22 : 출력 트랜지스터
24 : 보호 트랜지스터 203 : 기생 저항
500 : 내부 회로
본 발명은 반도체 장치에 관한 것으로, 특히 정전기 방전(electrostatic discharge:ESD)-유도 파괴(induced destruction)로부터 내부 회로를 보호하는 보호 트랜지스터를 가진 반도체 장치에 관한 것이다.
ESD-유도 파괴로부터 반도체 직접 회로(IC)를 보호하는 종래의 보호 회로는 예컨데, JP-A-92-122059에 설명되어 있다. 제1도는 이와 같은 종래의 보호 회로의 입/출력부의 등가 회로이다. 제2도는 이 회로의 패턴 레이아웃의 평면도이고, 제3도는 제2도의 라인 Ⅲ -Ⅲ을 따라 취해진 단면도이다. 상기 입/출력부는 상기 반도체 장치의 입/출력 단자(1)와 내부 회로(50)사이에서 신호를 입력 및 출력하는 기능을 가지고 있다.
제1도에도시된 회로에서, 반도체 장치의 외부로부터 유입되는 정전하로 인해 고전압 서지 펄스(surge pulse)가 입/출력 단자(1)에 인가될 때, 이 서지 전류는 입력 저항(3) 및 신호 경로(101) 뿐만 아니라 출력 트랜지스터(2) 및 신호 경로(100)를 통해 내부 회로(50)측으로 흐르며, 이에 따라 상기 반도체 장치의 파괴가 야기된다. 이러한 파괴를 막기 위해, 방전 경로 형성을 통해 상기 파괴로부터 상기 출력 트랜지스터(2) 및 내부 회로(50)를 보호하기 위한 보호 트랜지스터(4)가 입/출력 단자(1)의 부근에 제공되어 있다. 상기 보호 트랜지스터(4)는 고전류 용량을 가지고 있는 바이폴라 트랜지스터에 의해서 구현된다. 고전압 서지 펄스가 상기 보호 트랜지스터(4)의 콜렉터에 인가되면, 보호 트랜지스터(4)가도통되며, 이에 따라 인가된 전압이 반도체 장치의 절대 항복 전압 이하로 클램핑(clamping)된다.
제3도에도시된 바와 같이, 상기 출력 트랜지스터(2)는 게이트 전극(8)과 함께, P형 반도체 기판(5)에 형성된 N형 확산층(6,7)을 포함하고 있는 가볍게 도핑된 드레인(LDD) 구조를 가지고 있는 NMOSFET에 의해서 구현되어 있다. 게이트 산화막(15)이 상기 반도체 기판(5)과 게이트 전극(8)사이에 형성되어 있다. 상기 출력 트랜지스터(2)의 소스를 구성하고 있는 N형 확산층(6)이 알루미늄 상호 접속부(9)를 통해 접지 라인에 접속되어 있다. 상기 출력 트랜지스터(2)의 드레인을 구성하고 있는 N형 확산층(7)은 알루미늄 상호 접속부(10)를 통해 입/출력 단자(1)에 접속되어 있다. 상기 게이트 전극(8)은 측벽 스페이서(sidewall spacer)(16) 및 층간(interlayer) 절연막(17)에 의해서 상기 알루미늄 상호 접속부(9,10)로부터 절연되어 있다.
상기 보호 트랜지스터(4)는 측방향으로 측방향으로 형성된 NPN 바이폴라 트랜지스터에 의해서 구현되어 있으며, 이때 P 형 반도체 기판(5)의 일부분이 베이스를 구성하고 있고, N 형 확산 층(7)이 콜렉터를 구성하고 있으며, N 형 확산 층(11)이 에미터를 구성하고 있다. N 형 확산 층(7,11)사이에 위치되어 있는 베이스 영역은 필드 산화막(18)에 의해서 덮여 있다. 상기 보호 트랜지스터(4)의 콜렉터를 구성하고 있는 N 형 확산 층(7)은 알루미늄 상호 접속부(10)를 통해 상기 입/출력 단자(1)에 접속되어 있다. 상기 보호 트랜지스터(4)의 에미터를 구성하고 있는 N 형 확산 층(11)은 알루미늄 상호 접속부(12)를 통해 접지 라인에 접속되어 있다.
위에서 설명한 반도체 장치에서, 상기 출력 트랜지스터(2)의 드레인과 상기 보호 트랜지스터(4)의 콜렉터는 N 형 확산 층(7)으로서 공통으로 형성되어 있으며, 이에 따라 상기 반도체 장치에 의해서 점유된 칩 영역과 상기 입/출력 단자(1)의 기생 용량이 감소될 수 있다.
[발명의 개요]
본 발명의 목적은 개선된 보호 회로 구조를 사용함으로써 출력 트랜지스터와 내부 회로가 ESD-유도 파괴로부터 보다 효과적으로 보호되는 반도체 장치를 제공하는데 있다.
본 발명에 따라 반도체 장치가 제공되며, 이 반도체 장치는 제1도전형의 반도체 영역을 가진 기판과; 이 기판의 위에 설치되어 형성됨과 동시에 이 기판내에 형성된 내부 회로와; 이 내부 회로에 대해 신호를 입/출력하는 입/출력 단자와; 상기 기판의 위에 설치된 제1및 제2전원 라인과; 상기 내부 회로에 접속된 게이트 전극을 포함하고 있고, 상기 반도체 영역에 상기 입/출력 단자에 전기적으로 접속된 드레인 영역 및 상기 제1전원 라인에 전기적으로 접속된 소스 영역을 포함하고 있는 출력 트랜지스터로서, 상기 소스 영역 및 드레인 영역이 각각 상기 제1도전형과 반대인 제2도전형을 가지고 있는 출력 트랜지스터와; 상기 반도체 영역에 형성된 에미터 영역, 상기 드레인 영역에 의해서 구현된 콜렉터, 및 상기 반도체 영역의 일부분에 의해서 구현된 베이스를 포함하고 있는 보호 트랜지스터로서, 상기 에미터 영역이 상기 제2도전형을 가지고 있고 상기 제1전원 라인과 제2전원 라인중 하나의 전원 라인에 전기적으로 접속되어 있는 보호 트랜지스터; 및 상기 반도체 영역에 형성되어 있고 상기 드레인 영역과 상기 에미터 영역 사이에 삽입되어 있는 필드 산화막을 구비하고 있으며, 상기 보호 트랜지스터를 통해 상기 입/출력 단자로부터 상기 제1전원 라인과 상기 제2전원 라인중 하나의 전원 라인측으로의 제1경로를 따라 형성된 제1기생 저항이 상기 출력 트랜지스터를 통해 상기 입/출력 단자로부터 상기 제1전원 라인측으로의 제2경로를 따라 형성된 제2기생 저항보다 작다.
상기 보호 트랜지스터에 의해서 형성된 상기 제1경로의 제1기생 저항이 상기 출력 트랜지스터에 의해서 형성된 상기 제2경로의 제2기생 저항보다 작아 지도록 하기 위해서는, 상기 입/출력 단자를 제1확산 영역에 접속하는 제1접촉부와 상기 베이스 영역의 위에 설치된 필드 산화막 사이의 제1거리와, 제1또는 제2전원 라인을 제3확산 영역에 접속하는 제2접촉부와 상기 필드 산화막 사이의 제2거리의 합이, 상기 입/출력 단자를 제3확산 영역에 접속하는 제3접촉부와 상기 출력 트랜지스터의 게이트 전극 사이의 제3거리와, 상기 제1전원라인을 제4 확산 영역에 접속하는 제4 접촉부와 상기 출력 트랜지스터의 게이트 전극 사이의 제4 거리의 합보다 작도록 하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 장치에서, 측방향으로 형성된 보호 트랜지스터의 유효 베이스 폭이 상기 출력 트랜지스터의 유효 채널 폭보다 작도록 함으로써 상기 보호 트랜지스터가 보다 효율적으로 동작하도록 할 수 있다. 또한, 제4 접촉부와 제4 확산 영역 사이에 삽입되거나 제1전원 라인과 제4 확산 영역 사이에 삽입된 내화성 금속 규화물(silicide) 패드에 의해서 상기 보호 트랜지스터의 유효성(effectiveness)이 증가되는데, 이는 상기 패드에 의해서 상기 출력 트랜지스터의 직렬 저항이 증가하기 때문이다.
본 발명에 따른 반도체 장치에 따라, 반도체 장치의 외부로부터 유입되는 정전하로 인해 고전압 서지 펄스가 입/출력 단자에 인가되면, 상기 출력 트랜지스터는 기생 바이폴라 트랜지스터로서 거의 동작하지 않고, 보다 큰 전류 용량을 가지고 있는 보호 트랜지스터가 주로 동작한다. 결과적으로, 대부분의 서지 전류는 상기 보호 트랜지스터를 통해 흐르며, 이에 따라 상기 출력 트랜지스터와 내부 회로가 보호되어 상기 반도체 장치의 ESD-유도 파괴 면역성이 개선된다.
[바람직한 실시예의 설명]
본 발명의 실시예에 대해 설명하기 전에, 본 발명의 양호한 이해를 위해 종래 반도체 장치에서 관련된 문제점과 단점에 대해서 설명한다.
제1도 및 제2도에 도시된 종래 반도체 장치에서, 출력 트랜지스터(2)의 게이트 전극(8)과 상기 출력 트랜지스터(2)의 소스/드레인 접촉부(13 또는 14) 사이의 거리(S1 또는 S2)에 의해서 결정되는 기생 저항(103)은 보호 트랜지스터(4)의 콜렉터 접촉부(14)(또는 에미터 접촉부(19))와 필드 산화막(18) 사이의 거리(S3 또는 S4)에 의해서 결정되는 기생 저항(102)과 실질적으로 동일하다. 이들 거리는 사실상 최신의 미세 패턴 기술에 의해서 결정된다. 이와 유사하게, 상기 출력 트랜지스터(2)의 유효 채널 길이(L1)는 실제로 현재의 LOCOS(local oxidation of silicon) 기술에 의해서 결정되는 상기 보호 트랜지스터(4)의 유효 베이스 폭(L2)과 실질적으로 동일하다.
위에서 설명한 종래의 반도체 장치에서, 상기 장치의 외부로부터 유입되는 고전압 서지 펄스가 입/출력 단지(1)에 인가되면, 상기 기판(5)이 예컨대 -2V로 유지되면서, 출력 N 채널 MOSFET(2)가 기생 측방향 NPN 바이폴라 트랜지스터로서 동작한다. 즉, 입/출력 단자(1)를 통해 유입되는 모든 서지 전류가 보호 트랜지스터(4)를 통해 흐르지 않고, 일부 서지 전류가 보호되어야 할 내부 회로(50) 및 출력 NMOSFET(2)를 통해 흐르며, 이에 따라 반도체 장치에서 ESD-유도 파괴가 야기된다.
또한, 상기 출력 트랜지스터(2)가 상기 반도체 장치의 집적도를 증가시키기 위해서 LDD 구조를 가지고 있는 MOS 트랜지스터에 의해서 구현되면, 상기 출력 트랜지스터(2)의 ESD-유도 파괴에 대한 면역성이 그 구조로 인해 감소된다. 따라서, 상기 ESD-유도 파괴가 LDD 구조로 형성된 MOSFET를 가지고 있는 반도체 장치에서 발생할 우려가 있다.
이제, 본 발명의 제1실시예에 대해서 도면을 참조하여 설명한다. 제4도 내지 제6도를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치의 입/출력부가 도시되어 있다.
제4도에서, 출력 트랜지스터(22)의 제1단자가 기생 저항(203)을 통해 금속 입/출력 단자(21)와 내부 회로 (500)의 입력 저항(23) 사이에 접속되어 있고, 상기 출력 트랜지스터(22)의 제2단자는 기생 저항(203)을 통해 접지 라인(29)에 접속되어 있다. 상기 저항(23)은 신호 경로(201)를 통해 내부 회로(500)에 접속되어 있다. 상기 출력 트랜지스터(22)의 게이트는 또한 상기 내부 회로(500)의 게이트 구동부에 접속되어 있다. 상기 출력 트랜지스터(22)는 상기 내부 회로(500)로부터의 출력 신호를 전달하는 기능을 수행한다. 또한, 보호 트랜지스터(24)와 보호 다이오드(25)가 서지 전류로부터 상기 내부 회로(500)와 상기 출력 트랜지스터(22)를 보호하기 위한 방전 경로를 형성하기 위해서 제공되어 있다.
제5도 및 제6도에도시된 바와 같이, 상기 출력 트랜지스터(22)는 게이트 전극(28a, 28b)과 함께, P 형 반도체 기판(26)에 형성된 N 형 확산 영역(27a, 27b, 27c)을 포함하고 있는 LDD 구조를 가지고 있는 NMOSFET에 의해서 구현되어 있다. 상기 출력 트랜지스터(22)의 소스 영역을 구성하고 있는 N 형 확산 영역(27b)은 알루미늄 상호 접속부(29)를 통해 접지 라인, 즉 제1전원 라인에 접속되어 있다. 상기 출력 트랜지스터(22)의 드레인 영역을 구성하고 있는 N 형 확산 영역(27a, 27b)은 알루미늄 상호 접속부(30)를 통해 입/출력 단자(21)에 접속되어 있다. 본 실시예에서는 상기 출력 트랜지스터(22)의 소스가 상기 접지 라인에 접속되어 있지만, 본 발명은 이에 한정되지 않으며, 그리고 상기 출력 트랜지스터(22)의 소스의 역할을 하는 N 형 확산 영역(27b)은 고전원 소스 라인, 예컨대 3.3V 라인이 접속될 수도 있다.
한편, 상기 출력 트랜지스터(22)는 도면에서 우측에 도시된 바와 같이 소스(27b), 게이트(28b), 및 드레인(27c)을 포함하고 있는 제1세그먼트와, 좌측에 도시된 바와 같이 소스(27b), 게이트(28a) 및 드레인(27a)을 포함하고 있는 제2세그먼트를 가지고 있다. 상기 출력 트랜지스터(22)의 게이트 전극(28a, 28b)은 상기 내부 회로(500)의 게이트 구동부에 이르는 신호 경로(200)에 접속되어 있다. 동작 시에, 상기 출력 트랜지스터(22)는 상기 입/출력 단자(21)측의 전압을 제어하기 위해서 상기 게이트 구동부로부터 전송되는 구동 신호에 의해서 턴 온 및 턴 오프된다. 상기 게이트 전극(28a, 28b)은 측벽 스페이서(36) 및 층간 절연막(37)에 의해서 알루미늄 상호 접속부(29,30)로부터 절연되어 있다.
상기 보호 다이오드(25)는 P 형 확산 영역(31), 예컨대 -2V로 유지된 P 형 기판(26)의 일부분, 및 N 형 확산 영역(27a)에 의해서 형성된 PN 접합부를 가지고 있다. 상기 P형 확산 영역(31)은 상기 알루미늄 상호 접속부(29)를 통해 접지 라인에 접속되어 있고, 상기 N 형 확산 영역(27a)은 알루미늄 상호 접속부(30)를 통해 입/출력 단자(21)에 접속되어 있다.
상기 보호 트랜지스터(24)는 NPN 측방향 바이폴라 트랜지스터에 의해서 구현되어 있으며, 이때 상기 P형 반도체 기판(26)의 일부분이 베이스를 구성하고 있고, 상기 N 형 확산 영역(27c)이 콜렉터를 구성하고 있으며, N 형 확산 영역(27d)이 에미터를 구성하고 있다. 필드 산화막(32)은 이들 N 형 확산 영역(27c,27d)사이에 위치되어 있는 베이스 영역의 표면을 덮고 있다. 상기 보호 트랜지스터(24)의 콜렉터를 구성하고 있는 N형 확산 영역(27c)은 상기 알루미늄 상호 접속부(30)를 통해 상기 입/출력 단자(21)에 접속되어 있고, 상기 트랜지스터의 에미터를 구성하고 있는 N 형 확산 영역(27d)은 상기 알루미늄 상호 접속부(29)를 통해 접지 라인에 접속되어 있다.
제5도에서, 상기 출력 트랜지스터(22)의 게이트 전극(28b)과, 드레인 확산영역(27c)에 알루미늄 상호 접속부(30)를 접속하는 접촉부(33)사이의 제1거리(S10), 및 게이트 전극(28b)과, 상기 소스 확산 영역(27b)에 상기 알루미늄 상호 접속부(29)를 접속하는 접촉부(24)사이의 제2거리(S11)는 모두 6㎛로 선택되어 있다. 한편, 상기 보호 트랜지스터(24)의 콜렉터 확산 영역(27c)에 상기 상호 접속부(30)를 접속하는 접촉부(33)와, 상기 베이스 영역의 위에 설치되어 있는 필드 산화막(32)사이의 제3거리(S12), 및 상기 보호 트랜지스터(24)의 에미터 확산 영역(27d)을 상기 알루미늄 상호 접속부(29)에 접속하는 접촉부(35)와 상기 필드 산화막(32)사이의 거리(S13)는 모두 2㎛로 선택되어 있다.
이 구조에서, 확산 영역의 판 저항(sheet resistivity)이 단위 면적당 50Ω이고, 상기 출력 트랜지스터(22)의 채널 폭이 10㎛인 것으로 가정하면, 제4도에도시된 전체 기생 저항(203)은 제4도에도시된 보호 트랜지스터(24)의 전체 기생저항(202)에 대해 계산된 20Ω 값과 비교하였을 때 훨씬 큰 30Ω으로 계산된다. 또한, 폴리실리콘 게이트 전극(28a, 28b)에 의해서 결정된 상기 출력 트랜지스터(22)의 유효 채널 길이(L10)가 1.2㎛로 선택되어 있고, 상기 보호 트랜지스터(24)의 유효 베이스 폭(L11)이 LOCOS 기술에 의해서 0.9㎛로 선택되어 있으며, 이에 따라 상기 출력 트랜지스터(22)의 유효 채널 길이(L10)는 상기 보호 트랜지스터(24)의 유효 베이스 폭(L11)보다 길다.
따라서, 상기 출력 트랜지스터(22)는 고전압 서지 펄스의 경우에도 기생 바이폴라 트랜지스터로서 동작하기 어렵다. 즉, 포지티브 고전압 서지 펄스가 상기 입/출력 단자(21)에 인가되면, 보다 높은 전류 용량을 가지고 있는 보호 트랜지스터(24)가 도통된다. 결과적으로, 상기 서지 전류의 대부분이 상기 보호 트랜지스터(24)를 통해 흐르며, 이에 따라 상기 반도체 장치에서 입/출력부의 ESD-유도 파괴에 대한 면역성이 개선될 수 있다. 네가티브 고전압 서지 펄스가 상기 입/출력 단자(21)에 인가되면, 순방향 서지 전류가 상기 보호 다이오드(25)를 통해 흐르며, 이에 따라 상기 출력 트랜지스터(22)가 보호된다.
다음에, 본 발명의 제2실시예에 따른 반도체 장치에 대해 제7도 내지 제9도를 참조하여 설명한다. 제7도에는 상기 입/출력부의 패턴 레이아웃이도시되어 있고, 제8도 및 제9도에는 제7도에서 라인 Ⅷ - Ⅷ 및 Ⅳ - Ⅳ을 따라 취해진 단면도가 도시되어 있다. 본 발명에 따른 반도체 장치에서 입/출력부의 회로 구성은 제4도에도시된 제1실시예에 따른 반도체 장치의 구성과 유사하다.
상기 제2실시예의 단면은 제8도 및 제9도에도시된 바와 같이, 내화성 금속을 포함하고 있는 금속 규화물 패드 막(40)이 각각의 전극(29, 30)과, 상기 출력 트랜지스터(22)의 소스 영역(27b)과 드레인 영역(27a)중 대응하는 영역 사이에 형성된다는 점에서 제1실시예의 단면과 다르다. 제9도에 도시된 바와 같이, 각각의 알루미늄 전극(29, 30)은 알루미늄 플러그(41)를 통해 상기 금속 규화물 패드 막(40)에 접속되어 있고, 상기 금속 규화물 패드 막(40)은 금속 규화물 플러그(42)를 통해 각각 소스 및 그레인 영역(27b, 27a)에 접속되어 있다. 상기 금속 규화물 패드 막(40)은 고 임피던스를 통해 상기 확산 영역(27a, 27b)을 상기 알루미늄 상호 접속부(29, 30)에 접속하는 제2도전충으로서 형성되어 있으며, 이에 따라 상기 확산 영역의 면적을 증가시키지 않고 상기 출력 트랜지스터(22)의 기생 저항(203)이 증가될 수 있다. 이 구성의 결과로, 상기 보호 트랜지스터(24)는 보다 효율적으로 기능하며, 상기 입/출력부는 제2실시예가 고속 LSI에 적용될 때에도 고속 동작을 저하시키지 않고 실질적으로 ESD 유도 파괴에 대해 보다 높은 면역성을 가진다.
상기 실시예에서, 상기 출력 트랜지스터(22)가 상기 P 형 반도체 기판(26)에 직접 형성되어 있지만, 이 출력 트랜지스터(22)는 상기 반도체 기판(26)의 우물 영역에 형성될 수도 있다. 또한, 본 발명에서, 상기 출력 트랜지스터(22)와 상기 보호 트랜지스터(24)는 모두 상기 접지 라인 또는 제1전원 라인에 접속되어 있다. 하지만, 상기 보호 트랜지스터(24)는 고전원 소스 라인 또는 예컨대 3.2V로 유지된 제2전원 라인에 접속될 수도 있다.
바람직한 실시예를 참조하여 본 발명에 대해 설명하였지만, 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 범위 내에서 각종 수정 또는 변형이 상기 실시예를 기초로 쉽게 행해질 수 있음은 당업자에게 명백하다.

Claims (6)

  1. 반도체 장치에 있어서, 제1도전형의 반도체 영역을 가진 기판과; 상기 기판의 위에 설치되어 형성됨과 동시에 상기 기판내에 형성된 내부 회로와; 상기 내부 회로에 대해 신호를 입/출력하는 입/출력 단자와; 상기 기판의 위에 설치된 제1및 제2전원 라인과; 상기 내부 회로에 접속된 게이트 전극을 포함하고 있고, 상기 입/출력 단자에 전기적으로 접속된 드레인 영역, 및 상기 제1전원 라인에 전기적으로 접속된 소스 영역을 상기 반도체 영역내에 포함하고 있는 출력 트랜지스터로서, 각각의 상기 소스 영역과 드레인 영역이 상기 제1도전형과 반대인 제2도전형을 가지고 있는 출력 트랜지스터와; 상기 반도체 영역내에 형성된 에미터 영역, 상기 드레인 영역에 의해서 구현된 콜렉터, 및 상기 반도체 영역의 일부분에 의해서 구현된 베이스를 포함하고 있는 보호 트랜지스터로서, 상기 에미터 영역이 상기 제2도전형을 가지고 있고 상기 제1및 제2전원 라인중 하나의 전원 라인에 전기적으로 접속되어 있는 보호 트랜지스터와; 상기 반도체 영역상에 형성되어 있고 상기 트레인 영역과 상기 에미터 영역 사이에 삽입되어 있는 필드 산화막을 구비하고 있고, 상기 입/출력 단자로부터 상기 보호 트랜지스터를 통해 상기 제1및 제2전원 라인중 상기 하나의 전원 라인측으로의 제1경로를 따라 형성된 제1기생 저항이 상기 입/출력 단자로부터 상기 출력 트랜지스터를 통해 상기 제1전원 라인측으로의 제2경로를 따라 형성된 제2기생 저항보다 작은 반도체 장치.
  2. 제1항에 있어서, 각각의 상기 드레인 영역, 소스 영역 및 에미터 영역이 각각의 상기 전기 접속부에 대한 오옴 접촉부를 가지고 있고, 상기 드레인 영역의 오옴 접촉부와 상기 절연막 사이의 제1거리와 상기 에미터 영역의 오옴 접촉부와 상기 절연막사이의 제2거리의 제1합이, 상기 드레인 영역의 오옴 접촉부와 상기 게이트 전극 사이의 제3거리와 상기 소스 영역의 접촉부와 상기 게이트 전극 사이의 제4거리의 제2합보다 작은 반도체 장치.
  3. 제2항에 있어서, 상기 출력 트랜지스터의 유효 채널 길이를 결정하는 상기 게이트 전극의 길이가 상기 보호 트랜지스터의 유효 베이스 폭을 결정하는 상기 필드 산화막의 폭보다 긴 반도체 장치.
  4. 제1항에 있어서, 각각의 상기 드레인 영역, 소스 영역 및 에미터 영역이 각각의 상기 전기 접속부에 대한 오옴 접촉부를 가지고 있고, 상기 드레인 영역과 소스 영역에 대한 상기 오옴 접촉부가 내화성 금속 규화물 층을 포함하고 있는 반도체 장치.
  5. 제1항에 있어서, 상기 출력 트랜지스터의 유효 채널 길이를 결정하는 상기 게이트 전극의 길이가 상기 보호 트랜지스터의 유효 베이스 폭을 결정하는 상기 필드 산화막의 폭보다 긴 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 영역이 상기 기판에에 형성되어 있는 우물 영역인 반도체 장치.
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