KR100371246B1 - 반도체장치의보호회로 - Google Patents
반도체장치의보호회로 Download PDFInfo
- Publication number
- KR100371246B1 KR100371246B1 KR1019970074002A KR19970074002A KR100371246B1 KR 100371246 B1 KR100371246 B1 KR 100371246B1 KR 1019970074002 A KR1019970074002 A KR 1019970074002A KR 19970074002 A KR19970074002 A KR 19970074002A KR 100371246 B1 KR100371246 B1 KR 100371246B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- impurity region
- gate electrode
- contact
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 145
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 17
- 230000003071 parasitic effect Effects 0.000 claims description 14
- 230000005611 electricity Effects 0.000 abstract description 18
- 230000003068 static effect Effects 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 208000003443 Unconsciousness Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 정전기 등의 서지로부터 반도체 장치를 보호하는 신뢰성 높은 보호 회로를 적은 회로 규모로 실현하는 것이 목적이다. p형 웰상에 n형 불순물 영역(제2 불순물 영역)을 형성하고, 이 n형 불순물 영역 및 p형 웰에 의해 형성되는 다이오드 D1과 n형 트랜지스터의 게이트 전극을 접속한다. 이것에 의해, 채널 영역과 게이트의 전위차를 저감하여 게이트 산화막을 보호한다. n형 불순물 영역을 소스 영역과 p형 불순물 영역(제2 불순물 영역)사이에 있어서, 소스 영역측의 영역에 형성한다. 드레인 영역, p형 웰, n형 불순물 영역으로 구성되는 바이폴라가 온되지 않도록 레이아웃을 짠다. 1개의 최소 치수의 컨텍트를 n형 불순물 영역에 형성한다. 금속 실리사이드층을 형성하는 경우에는 소자 분리막에 겹치지 않도록 한다. 본 발명은 출력 버퍼, 입력 버퍼, 입출력 버퍼, 서로 다른 전원계의 회로 블록 사이의 인터페이스 회로 등에 적용할 수 있다.
Description
본 발명은 반도체 장치를 정전기 등의 서지로부터 보호하는 보호 회로에 관한 것이다.
도 1a에 제1 종래예의 보호 회로를 도시한다. 이 제1 종래예에서는 출력 버퍼(202)를 구성하는 트랜지스터(203, 204)의 드레인 영역이 패드(201)에 직접 접속된다. 또한, 트랜지스터(203, 204)의 게이트 전극은 내부 회로(205, 206)에 직접 접속된다.
그러나, 이 제1 종래예에서는 정전기 등의 서지가 패드(201)에 가해진 경우에, 애벌란시 브레이크다운을 일으키는 드레인 영역을 갖는 트랜지스터(203, 204) 자신의 게이트 절연막의 정전 파괴나 특성 변동을 초래한다고 하는 문제가 있다.
이와 같은 제1 종래예의 문제를 해결하는 것으로서, 일본국 특허공개공보 평성5-275624호, 일본국 특허공개공보 평성2-277265호에 개시된 제2, 제3 종래예가 알려져 있다.
제2 종래예에서는 도 1b에 도시한 바와 같이, 버퍼(211)에 대하여, 출력 버퍼(212)와 병렬로 트랜지스터(215)가 접속된다. 그리고 트랜지스터(215)의 게이트 전극에는 항상 온 상태로 되는 트랜지스터(216)가 접속된다. 이 제2 종래예에서는 트랜지스터(215)가 제공됨으로써, 출력 버퍼(212) 등을 보호하고 있다. 또한 항상 온 상태로 되는 트랜지스터(216)를 트랜지스터(215)의 게이트 전극에 접속함으로써, 트랜지스터(215)의 게이트 절연막이 정전파괴되는 것을 방지하고 있다.
제3 종래예에서는 도 1c에 도시한 바와 같이, 버퍼(221)에 대하여, 입력 버퍼(222)와 병렬로 트랜지스터(224, 225)가 접속된다. 또한, 트랜지스터(224, 225)의 게이트 전극에는 저항(226, 227)이 접속된다. 이 제3 종래예에서는트랜지스터(224, 225)가 제공됨으로써, 입력 버퍼(222) 등을 보호하고 있다. 또한, 저항(226, 227)을 트랜지스터(224, 225)의 게이트 전극에 접속함으로써, 트랜지스터(224, 225)의 게이트 절연막이 정전파괴되는 것을 방지하고 있다.
그러나, 도 1b의 제2 종래예에서는 출력 버퍼(212)이외에 별도의 트랜지스터(215, 216)가 필요하게 된다. 그 때문에, 보호 회로의 점유 면적이 크게 되어, 칩 면적의 증대화를 초래한다.
또한, 도 1b의 제2 종래예에서는 저항 성분을 갖는 트랜지스터(216)가 트랜지스터(215)의 게이트 전극에 접속된다. 따라서, 패드(211)의 전위가 급격히 변화한 경우에, 이 전위 변화에 대하여 트랜지스터(215)의 게이트 전극의 전위가 추종할 수 없어, 트랜지스터(215)의 게이트 절연막이 정전 파괴된다고 하는 문제가 있다. 또한, 도 1c의 제3 종래예와 같이 트랜지스터(224, 225)의 게이트 전극에 저항(226, 227)을 접속하는 구성에서는 패드(221)의 전위가 급격히 변화한 경우에, 이 전위 변화에 대한 게이트 전극의 전위 추종이 늦다고 하는 문제가 있다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 그의 목적으로 하는 바는 작은 회로 규모로 반도체 장치를 충분히 보호할 수 있는 보호 회로를 제공하는 것에 있다.
도 1a, 도 1b, 도 1c는 종래예의 보호 회로의 일례를 도시한 도면.
도 2a는 본 실시 형태의 보호 회로의 평면도.
도 2b는 도 2a의 A-B선에서의 단면 개념도.
도 3은 본 실시 형태의 보호 회로의 디바이스 구조를 도시한 도면.
도 4a, 도4b, 도 4c는 본 실시 형태의 보호 회로의 등가 회로를 도시한 도면.
도 5는 ESD 내압의 평가 결과의 일례를 도시한 도면.
도 6은 스너프백에 대하여 설명하기 위한 도면.
도 7a, 도 7b는 비교예에 대하여 설명하기 위한 도면.
도 8은 비교예의 디바이스 구조를 도시한 도면.
도 9a는 본 실시 형태의 레이아웃의 일례를 도시한 도면.
도 9b는 비교예의 레이아웃의 일례를 도시한 도면.
도 10a, 도 10b는 본 실시 형태의 레이아웃의 다른 예를 도시한 도면.
도 11a, 도 11b는 소스 컨텍트, 드레인 컨텍트, n형 불순물 영역, n형 불순물 영역에 형성되는 컨텍트의 관계에 대하여 설명하기 위한 도면.
도 12a, 도 12b는 n형 불순물 영역, n형 불순물 영역에 형성되는 컨텍트 등의 사이즈에 대하여 설명하기 위한 도면.
도 13a, 도 13b는 게이트 전극에 주는 신호의 전원 전위가 p형 웰의 전원 전위와 다른 경우의 회로의 설계에 대하여 설명하기 위한 도면.
도 14a, 도 14b, 도 14c는 본 실시 형태의 보호 회로의 여러 가지 변형예를 도시한 도면.
도 15a, 도 15b도 본 실시 형태의 보호 회로의 여러가지 변형예를 도시한 도면.
도 16a, 도 16b도 본 실시 형태의 보호 회로의 여러가지 변형예를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : n형 불순물 영역 2 : 소스 전극
3 : 게이트 전극 4 : 드레인 영역
5 : p형 불순물 영역 6 : 배선층
7, 8 : 컨텍트 16 : p형 웰
21 : 패드 62 : 서지
64 : 채널 영역
상기 과제를 해결하기 위해 본 발명에 따른 반도체 장치의 보호 회로는 제1 도전형의 제1 영역에 형성되고, 게이트 전극, 드레인 영역 및 전원 전위가 부여되는 소스 영역을 갖는 제2 도전형의 트랜지스터, 상기 제1 도전형의 제1 영역에 적어도 일부가 겹치도록 형성되고, 상기 전원 전위가 부여되는 제1 도전형의 제1 불순물 영역, 및 상기 제1 도전형의 제1 영역에 형성되고, 트랜지스터의 구성 요소로 되지 않는 제2 도전형의 제2 불순물 영역을 포함하며, 상기 제2 도전형의 트랜지스터의 상기 게이트 전극이 상기 제2 불순물 영역에 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명에서는 급격한 정전기 등의 서지에 대하여 애벌란시 브레이크다운을 일으키는 드레인 영역을 갖는 트랜지스터의 게이트 전극이 드레인 영역과 동일 도전형이고 제1 영역에 존재하는 제2 불순물 영역에 접속된다. 따라서, 드레인 영역의 애벌란시 브레이크다운에 의한 제1 영역(채널 영역)의 전위 변화는 제1 영역과 제2 불순물로 이루어진 다이오드를 거쳐 게이트 전극에 전해지게 된다. 이것에 의해, 게이트 전극과 채널 영역의 전위차가 순시로 완화되고, 게이트 절연막의 파괴나 특성 변동이 방지된다. 이 결과, 애벌란시 브레이크다운을 일으키는 드레인 영역을 갖는 트랜지스터의 정전기 등의 서지에 대한 내성을 강하게 할 수 있다.
또한, 본 발명은 상기 소스 영역과 그 소스 영역에 대향하는 위치에 형성되는 상기 제1 불순물과의 사이에 있어서, 상기 게이트 전극을 기준으로 하여 상기 소스 영역측의 영역에 상기 제2 불순물 영역이 형성되어 있는 것을 특징으로 한다. 이와 같은 영역에 제2 불순물 영역을 형성함으로써, 빈 스페이스의 유효 이용을 도모하여, 효율 좋은 레이아웃이 가능하게 된다. 또한, 제2 불순물 영역을 드레인 영역에서 분리하는 것이 가능하게 되어, 드레인 영역, 제1 영역 및 제2 불순물 영역으로 구성되는 바이폴라가 온되지 않도록 하는 것이 가능하게 된다.
또한, 본 발명은 상기 게이트 전극을 상기 제1 불순물 영역측으로 연장한 게이트 전극 연장부에 형성되는 제2 컨텍트, 상기 제2 컨텍트를 거쳐 상기 게이트 전극에 접속되는 배선층과 상기 배선층, 및 상기 제2 불순물 영역 사이를 접속하는 제1 컨텍트를 포함하는 것을 특징으로 한다. 이와 같이 함으로써, 제2 컨텍트에 인접하는 영역에 만들어지는 빈 스페이스를 유효하게 할 수 있어, 효율 좋은 레이아웃이 가능하게 된다.
또한, 본 발명은 상기 드레인 영역에 형성되는 드레인 컨텍트와 상기 소스 영역에 형성되는 소스 컨텍트 사이의 거리를 L1, 상기 드레인 컨텍트와 상기 제2 불순물 영역에 형성되는 제1 컨텍트 사이의 거리를 L2로 한 경우에, L2가 L1보다도 긴 것을 특징으로 한다. 또한, 본 발명은 상기 드레인 영역에 형성되는 드레인 컨텍트와 상기 소스 영역에 형성되는 소스 컨텍트 사이의 기생 저항을 R1, 상기 드레인 컨텍트와 상기 제2 불순물 영역에 형성되는 제1 컨텍트 사이의 기생 저항을 R2로 한 경우에, R2가 R1보다도 큰 것을 특징으로 한다. 이와 같이 함으로써, 드레인 영역, 제1 영역 및 제2 불순물 영역으로 구성되는 바이폴라가 온되지 않도록 하는 것이 가능하게 되어, 제2 불순물 영역이 전류 경로로 되는 것을 방지할 수 있다. 이것에 의해, 제2 불순물 영역을 게이트 전극과의 접속이 가능한한 최소의 면적으로 형성할 수 있다.
또한, 본 발명은 반도체 장치를 보호하는 경우, 상기 드레인 영역과 상기 제1 영역과 상기 소스 영역에 의해 구성되는 제1 바이폴라가 온으로되고, 또한 상기 드레인 영역과 상기 제1 영역과 상기 제2 불순물 영역에 의해 구성되는 제2 바이폴라가 온으로 되지 않도록, 상기 드레인 영역, 상기 소스 영역, 상기 제1, 제2 불순물 영역을 레이아웃한 것을 특징으로 한다. 이와 같이 제1 바이폴라가 온으로 되고 제2 바이폴라가 온으로 되지 않도록 하는 수법으로서는 상기와 같이 L2＞L1, R2＞R1으로 하는 수법이외에도, 예를 들면 제2 불순물 영역 가까이에 제1 불순물 영역을 형성하는 등의 여러 가지 수법을 고려할 수 있다.
또한, 본 발명은 상기 게이트 전극과 상기 제2 불순물 영역을 전기적으로 접속하기 위한 최소 치수의 하나의 제1 컨텍트가 상기 제2 불순물 영역에 형성되어 있는 것을 특징으로 한다. 이와 같이 함으로써, 최소의 점유 면적으로, 게이트 전극을 제2 불순물 영역에 전기적으로 접속할 수 있게 된다. 이것에 의해 보호 회로의 레이아웃 면적을 작게 할 수 있고, 칩 면적의 축소화를 도모한다. 또한, 본 발명에 있어서는 제2 불순물 영역이 대전류의 전류 경로로 되지 않도록, 레이아웃의 작업을 행하는 것이 바람직하다.
또한, 본 발명은 상기 제2 불순물 영역 주위의 소자 분리막에 겹치지 않도록 상기 제2 불순물 영역에 금속 실리사이드층이 형성되고, 상기 게이트 전극과 상기 금속 실리사이드층을 전기적으로 접속하기 위한 제1 컨텍트가 상기 금속 실리사이드층에 형성되어 있는 것을 특징으로 한다. 이와 같이 함으로써, 제1 컨텍트에서의 옴믹 접속을 실현할 수 있음과 동시에, 정전기 등의 서지에 의한 반도체 장치의 파괴를 유효하게 방지할 수 있다.
또한, 본 발명은 상기 게이트 전극 및 상기 제2 불순물 영역에 부여되는 신호의 전원 전위와 상기 제1 불순물 영역에 부여되는 전원 전위를 상기 제2 불순물 영역과 상기 제1 영역에 의해 형성되는 다이오드를 온시키지 않는 전위로 설정하는 것을 특징으로 한다. 이와 같이 함으로써, 제2 불순물 영역과 제1 영역에 의해 형성되는 다이오드가 온되어 리크(누설) 전류가 발생하는 것을 유효하게 방지할 수 있다.
이 경우, 상기 게이트 전극 및 상기 제2 불순물 영역에 부여되는 신호의 전원 전위를 상기 제1 불순물 영역에 부여되는 전원 전위와 동 전위로 하는 것이 바람직하다.
또한, 본 발명에서는 패드에 접속되는 출력 버퍼, 입력 버퍼 및 입출력 버퍼 중 적어도 하나를 보호하는 것을 특징으로 한다. 이와 같이 함으로써, 정전기 등의 서지에 대한 내성이 높고 또한 레이아웃 면적이 작은 출력 버퍼, 입력 버퍼, 입출력 버퍼를 제공할 수 있게 된다. 이것에 의해, 신뢰성의 향상을 도모하면서 칩 면적의 축소화를 도모하도록 된다.
또한, 본 발명은 제1 전원계로 동작하는 제1 회로 블록과 제1 전원계와 다른 제2 전원계로 동작하는 제2 회로 블록 사이의 인터페이스 회로를 보호하는 것을 특징으로 한다. 이와 같이 함으로써, 제1 전원계로부터의 서지에 의해 제2 회로 블록의 회로가 파괴되거나 제2 전원계로부터의 서지에 의해 제1 회로 블록의 회로가 파괴되거나 하는 등의 사태를 방지할 수 있게 된다.
이하, 본 발명의 양호한 실시 형태에 대하여 설명한다. 또한 이하에서는 제1 도전형을 p형으로 하고, 제2 도전형을 n형으로 하여 설명한다. 또한, 트랜지스터로서 MOS형 트랜지스터를 사용한 경우를 예로 하여 설명한다. 그러나, 본 발명은 제1 도전형이 n형이고, 제2 도전형이 p형인 경우에도 적용할 수 있다. 또한, MOS형 트랜지스터이외에도 MIS형 트랜지스터 등의 여러 가지 트랜지스터에 적용할 수 있다.
1. 본 실시 형태의 구성
도 2a에 본 실시 형태의 보호 회로의 평면도의 일례를 도시한다. 또한, 도 2b에 도 2a에 있어서의 A-B선의 단면개념도를 도시한다.
도 2a, 도 2b에 있어서, n형 트랜지스터(25)는 반도체 기판(17)의 p형 웰(16)(제1 영역)에 형성된다. 또한, 트랜지스터(25)는 소스 전극(2), 폴리실리콘 등으로 이루어진 게이트 전극(3) 및 드레인 영역(4)을 갖는다. 여기서, 소스 영역(2)은 접지 전위(하측 전원 전위)에 접속된다. 또한, 드레인 영역(3)은 도시하지 않은 패드에 접속된다.
p형 불순물 영역(5)(제1 불순물 영역)은 확산, 이온 주입 등의 제조 프로세스를 사용하여 p형 웰(16)에 형성된다. 이 p형 불순물 영역(5)은 p형 웰(16)에 전위를 부여하기 위한 것이다. 그리고, p형 불순물 영역(5)에는 접지 전위가 부여되므로, p형 웰(16)에도 접지 전위가 부여되게 된다. 또한, p형 불순물 영역(5)은 적어도 그의 일부가 p형 웰(16)에 겹치도록 형성되어 있으면 좋다.
n형 불순물 영역(1)(제2 불순물 영역)은 확산, 이온 주입 등의 제조 프로세스를 사용하여 p형 웰(16)에 형성된다. 그리고, 이 n형 불순물 영역(1)과 p형 웰(16)에 의해 다이오드 D1이 형성된다. 또한, 본 실시 형태에서는 n형 불순물 영역(1)이 트랜지스터의 구성 요소로 되지 않도록 되어 있다.
그리고, 본 실시 형태의 특징은 트랜지스터(25)의 게이트 전극(3)이 n형 불순물 영역(1)에 전기적으로 접속되는 점에 있다. 이것에 의해, 적은 회로 규모로 반도체 장치를 충분히 보호할 수 있는 보호 회로를 제공할 수 있게 된다.
또한, 도 2a, 도 2b에서는 게이트 전극(3)이 알루미늄, 구리, 티탄, 텅스텐 등의 금속의 배선층(6)이나 컨텍트(7,8)를 거쳐 n형 불순물 영역(1)에 접속된다. 단, 게이트 전극(3)을 n형 불순물 영역(1)에 전기적으로 접속하는 구성은 이것에 한정되지 않고, 예를 들면, 게이트 전극(3)을 n형 불순물 영역(1)에 직접 접속하는 구성(스루 홀 컨텍트)등, 여러 가지 변형 실시가 가능하다.
2. 본 실시 형태의 동작
다음에 본 실시 형태의 보호 회로의 동작에 대하여 설명한다.
도 3에 도시한 바와 같이, 패드(21)에서 정전기 등의 서지(62)가 가해지면, 드레인 영역(4)과 p형 웰(16)에 의해 구성되는 다이오드 D3가 애벌란시 브레이크다운을 일으킨다. 이것에 의해 게이트 전극(3) 아래의 채널 영역(64)이 고전위 상태로 된다. 그리고, 이와 같이 다이오드 D3이 애벌란시 브레이크다운하여 채널 영역(64)이 고전위 상태로 되면, p형 웰(16)의 전위가 상승한다. 그리고, 소스 영역(2) 주위의 p형 웰(16)의 전위와 접지 전위의 전위차가 소스 영역(2)과 p형 웰(16)에 의해 구성되는 다이오드 D2의 순방향 전위(예를 들면, 0.6V)보다도 크게 되면, 다이오드 D2가 온된다. 즉, 다이오드 D3, D2가 함께 온되어, 드레인 영역(4) p형 웰(16) 및 소스 영역(2)에 의해 구성되는 npn형 바이폴라 BP1에 이한전류 경로가 형성된다. 그리고, 이 npn형 바이폴라 BP1에 의한 전류 경로에 의해, 정전기 등의 서지(62)에 의한 주입 전하는 접지 전위로 방전된다.
한편, 상기와 같이 다이오드 D3이 온되어 채널 영역(64)이 고전위 상태로 되어 p형 웰(16)의 전위가 상승하면, n형 불순물 영역(1)과 p형 웰(16)에 의해 구성되는 다이오드 D1이 다이오드 D2와 마찬가지로 온된다. 그리고, 다이오드 D1이 온되면, p형 웰(16)의 전위(정확하게는 n형 불순물 영역(1) 주위의 p형 웰(16)의 전위에서 다이오드 D1의 순방향 전압을 뺀 전위)가 게이트 전극(3)에 전해지게 된다. 이것에 의해, 게이트 전극(3)과 채널 영역(64) 사이의 전위차가 저감되고, 산화물 등으로 형성된 게이트 절연막(11)이 보호되게 된다.
이 경우, 드레인 영역(4)과 p형 웰(16)과 소스 영역(2)으로 구성되는 바이폴라 BP1이 온으로 되는 한편에서, 드레인 영역(4)과 p형 웰(16)과 n형 불순물 영역 (1)으로 구성되는 바이폴라 BP2가 온으로 되지 않도록, 보호 회로의 각 부분을 레이아웃하는 것이 중요하다. 이와 같이 하면, 바이폴라 BP2의 전류 경로에 의해 n형 분순물 영역(1)에 대전류가 유입되는 사태를 방지할 수 있다.
또한, 본 실시 형태에서는 n형 트랜지스터의 드레인 영역에 외부로부터 정전기 등의 서지가 인가되는 경우에 대하여 설명하였다. 그러나, 본 발명은 p형 트랜지스터의 드레인 영역에 외부로부터 정전기 등의 서지가 인가되는 경우에도 마찬가지로 적용할 수 있다. 이 경우에는 정전기 등의 서지에 의한 주입 전하는 상측 전원 전위로 방전되게 된다.
3. 본 실시 형태의 등가 회로도
도 4a에 본 실시 형태의 등가회로도의 일례를 도시한다. 패드(51)(출력 패드)는 출력 버퍼(50)를 구성하는 p형 트랜지스터(52) 및 n형 트랜지스터(53)의 드레인 영역에 접속된다. 또한, p형 트랜지스터(52)의 소스 영역은 상측 전원 전위(56)에, p형 트랜지스터(52)의 게이트 전극은 다이오드(54)의 애노드 및 내부 회로(57)에 각각 접속된다. 또한, n형 트랜지스터(53)의 소스 영역은 접지 전위(하측 전원 전위)(59)에, n형 트랜지스터(53)의 게이트 전극은 다이오드(55)의 캐소드 및 내부 회로(58)에 각각 접속된다.
패드(51)에 정전기 등의 외래 서지가 인가되면, p형 트랜지스터(52) 또는 n형 트랜지스터(53)의 드레인 영역이 애벌란시 브레이크다운을 일으킨다. 애벌란시 브레이크다운을 일으킨 트랜지스터의 채널 영역은 전위가 상승하여 고전위 상태로 된다. 그리고, 애벌란시 브레이크다운을 일으켰던 트랜지스터의 소스 영역과 웰로 구성되는 다이오드를 온시킨다. 이것에 의해, 드레인 영역, p형 웰(채널 영역) 및 소스 영역으로 구성되는 바이폴라에 의한 전류 경로가 형성된다. 이와 같은 바이폴라에 의한 전류 경로가 형성됨으로써, 내부 회로(57) 또는 내부 회로(58) 등이 정전기 등의 외래 서지로부터 보호되게 된다.
한편, 다이오드(54) 또는 다이오드(55)는 애벌란시 브레이크다운에 의해 상승한 웰의 전위를 게이트 전극으로 전달하는 기능을 한다. 이것에 의해, 애벌란시 브레이크다운을 일으킨 트랜지스터의 채널 영역과 게이트 전극 사이의 전위차가 순시로 저감되어, 트랜지스터의 게이트 산화막이 보호된다.
도 4b에 내부 회로(57, 58)의 일례를 도시한다. 또한, 여기서는 내부 회로(57) 및 내부 회로(58)를 따로따로 마련한 경우에 대하여 설명하였다. 그러나, 예를 들면, 도 4c에 도시한 바와 같이, p형 트랜지스터(52) 및 n형 트랜지스터(53)의 게이트 전극을 하나의 내부 회로(60)에 접속하는 구성으로 하여도 좋다.
4. 본 실시 형태의 효과
도 5에 머신모델에서의 ESD 내압의 평가 결과의 일례를 도시한다. 도 5에는 여러 가지 채널폭의 트랜지스터(채널 길이는 0.35 ㎛)의 ESD 내압의 평가 결과를 나타내고 있다. 여기서, A1은 본 실시 형태를 사용한 경우의 평가 결과이고, A2는 종래예인 도 1a의 구성을 사용한 경우의 평가 결과이다. A1, A2를 비교하면 명확한 바와 같이, 본 실시 형태에 의하면, 도 1a의 종래예에 비하여 ESD 성능을 대폭적으로 향상시킬 수 있다.
이와 같이, 도 1a에 비하여 ESD 성능을 향상할 수 있는 것은 다음의 이유 때문이다.
도 3에서 이미 설명한 바와 같이, 드레인 영역(4)에 서지(62)가 인가되면, 드레인 영역(4)에 기생하는 다이오드 D3이 애벌런시 브레이크다운된다. 이 때, 도 6의 B1에 나타낸 바와 같이, 드레인 전압은 Vdb로 된다. 그후, 바이폴라 BP1이 온되면, 도 6의 B2에 나타낸 바와 같이, 드레인 전압을 Vbd에서 Vsp로 저하한다. 이와 같이, 드레인 전압이 저하하는 현상은 스너프백이라고 한다. 스너프백시에 있어서는 드레인 영역(4)의 입력 임피던스는 매우 낮게 된다. 따라서, 서지(62)에 의해 드레인 영역(4)에 주입되는 전하를 접지 전위로 용이하게 방전할 수 있게 된다. 또한, 예를 들면, 200V 크기의 서지(62)가 인가되어도, 드레인 영역(4)의 전압을 Vsp=8V 정도로 저감할 수 있게 된다. 도 1a의 보호 회로는 이 스너프백을 이용하여, 반도체 장치를 보호하고 있다.
그러나, 소자 치수의 미세화가 진행하여 게이트 절연막(11)이 얇게 됨에 따라, 스너프백을 이용하여 드레인 영역(4)의 전압을 Vsp=8V 정도로 저하시켜도, 게이트 절연막(11)이 정전파괴되어 버린다고 하는 문제가 현저하게 되었다. 즉, 도 1a의 보호 회로에서는 스너프백시의 채널 영역의 고전위 상태에 의해, 게이트 절연막이 정전파괴되어버린다.
본 실시 형태에 의하면, 스너프백에 의해 채널 영역(64)이 고전위 상태로 되어도, p형 웰(16)(채널 영역(64))의 전위가 n형 불순물 영역(1)을 거쳐 게이트 전극(3)에 전해진다. 따라서, 게이트 전극(3)과 채널 영역(64) 사이의 전위차가 저감되어, 게이트 절연막(11)을 보호할 수 있게 된다. 이것에 의해, ESD 성능을 도 6의 A1에 나타낸 바와 같이 향상할 수 있다.
출력 버퍼의 게이트 전극(3)에 거의 플로트 상태로 되는 n형 불순물 영역(1)을 접속하는 것은 통상의 회로 설계에 있어서는 바람직한 일은 아니다. n형 불순물 영역(1)의 존재에 의해 회로가 오동작하는 것도 하지 않는다고 고려되기 때문이다. 본 실시 형태는 이와 같은 본 실시 형태를 구성하는 사실의 방해로 되는 사정에 굳이 반하여, 게이트 전극(3)에 n형 불순물 영역(1)을 전기적으로 접속한 점에 큰 특징이 있다.
그리고, 도 7a, 도 7b에 게이트 절연막의 정전 파괴를 방지하는 보호 회로의 다른 예를 비교예로서 도시한다. 도 7a에서는 항상 오프 상태로 되는 트랜지스터(247)의 드레인 영역을 트랜지스터(244)의 게이트 전극에 접속하고 있다. 도 7b에서는 한쪽 끝이 접지 전위에 접속되는 저항(248)의 다른쪽 끝을 트랜지스터(247)의 게이트 전극에 접속하고 있다.
도 7a, 도 7b에서는 트랜지스터(247)의 드레인 영역이 본 실시 형태의 n형 불순물 영역(1)의 기능을 하게 된다. 또한, 도 7b에서는 저항(248)을 마련함으로써, 트랜지스터(247)의 게이트 절연막이 정전 파괴하는 것을 방지하고 있다.
그러나, 이들 비교예에는 다음과 같은 문제점이 있다.
(1) 트랜지스터(244)를 보호하기 위해 트랜지스터(247)나 저항(248)을 마련할 필요가 있으므로, 보호 회로의 점유 면적이 크게 되어, 칩 면적의 증대화를 초래한다.
(2) 보호 회로의 구조가 복잡하게 되어, 기생 용량의 증가 등의 문제를 초래한다. 이 결과, 회로 동작에 지장을 초래할 우려가 있다.
(3) 예를 들면, 도 8에 도시한 바와 같이, 내부 회로측에서 서지(250)가 돌아들어간 경우에, 트랜지스터(244)를 보호해야할 트랜지스터(247)의 게이트 절연막(254)이 정전파괴된다. 즉, 드레인 영역(256), p형 웰(258) 및 소스 영역 (260)으로 구성되는 바이폴라 BP3가 서지(250)에 의해 온된다. 그리고, 채널 영역 (262)이 고전위 상태로 되어, 게이트 절연막(254)이 정전파괴된다.
또한, 도 7b와 같이, 트랜지스터(247)의 게이트 전극에 저항(248)을 접속하는 구성에는 드레인 영역(256)이나 채널 영역(262)의 전위가 급격히 변화한 경우에, 이 전위 변화에 대한 게이트 전극의 전위 추종이 늦다고 하는 문제가 있다.
특히, 도 7a, 도 7b의 비교예에서는 트랜지스터(247)가 보호해야할 트랜지스터(244) 가까이에 배치되게 되므로, 서지(250)가 돌아들아갈 가능성이 매우 높다. 또한, 트랜지스터(247)의 사이즈는 트랜지스터(244)에 비하여 매우 작게 되므로, 서지(250)에 의해 용이하게 정전파괴되어 버린다.
이것에 대하여, 도 2a, 도 2b에 도시한 본 실시 형태에서는 n형 불순물 영역(1)이 트랜지스터의 구성 요소로 되지 않는다. 따라서, 도 7a, 도 7b에 비하여 보호 회로의 규모를 격단으로 작게할 수 있다. 또한, 도 8에 도시한 바와 같은 바이폴라 BP3이나 게이트 절연막(254)은 본 실시 형태에서는 존재하지 않는다. 따라서, 내부 회로로부터의 서지(250)의 돌아들어감에 의한 정전파괴라고 하는 사태가 생기지 않는다.
4. 레이아웃
도 9a에 본 실시 형태의 보호 회로의 레이아웃의 일례를 도시한다. 도 9a에 도시한 바와 같이, 본 실시 형태에서는 소스 영역(2)과 소스 영역(2)에 대향하는 위치에 형성되는 p형 불순물 영역(5) 사이에 있어서, 게이트 전극(3)을 기준으로 하여 소스 영역(2)측의 영역(70)에 n형 불순물 영역(1)이 형성된다. 이 때문에, 무태가 없는 효율적인 레이아웃이 가능하게 된다. 또한, 드레인 컨텍트(72)와 컨텍트(7)와의 거리를 드레인 컨텍트(72)와 소스 컨텍트(74)와의 거리보다도 길게 할 수 있다고 하는 효과가 있다.
특히, 도 9a에서, 게이트 전극(3)을 p형 불순물 영역(5)측으로 연장한 부분에 컨텍트(8)(제2 컨텍트)가 형성되고, 이 컨텍트(8)를 거쳐 게이트 전극(3)에 배선층(6)이 접속된다. 그리고, 이 배선층(6)은 컨텍트(7)(제1 컨텍트)를 거쳐 n형 불순물 영역(1)에 접속된다. 이와 같은 레이아웃에 있어서는 컨텍트(8)를 형성하기 위해, 트랜지스터(25)와 p형 불순물 영역(5) 사이를 어느 정도 분리할 필요가 있다. 따라서, 영역(70)은 빈 스페이스로 된다. 따라서, 이와 같은 빈 스페이스에 n형 불순물 영역(1) 및 컨텍트(7)를 레이아웃함으로써, 무구가 없는 효율 좋은 레이아웃이 가능하게 된다. 이것에 의해, 보호 회로의 소규모화, 칩 면적의 축소화를 도모하는 것이 가능하게 된다.
한편, 도 7a, 도 7b의 비교예의 보호 회로에서는 예를 들면, 도 9b에 도시한 바와 같이, 트랜지스터(247)나 저항(248)을 레이아웃할 필요가 있다. 따라서, 도 9a에 비하여 보호 회로가 대규모화하고, 칩 면적의 증대화를 초래한다.
도 10a에 본 실시 형태의 레이아웃의 다른 예를 도시한다. 도 10a는 하나의 드레인 영역(4)을 2개의 소스 영역(2)으로 공유하는 경우의 레이아웃예이다. 이와 같은 경우에도 본 실시형태에 의하면, n형 불순물 영역(1) 및 컨텍트(7)를 빈 스페이스에 효율적으로 레이아웃할 수 있다.
한편, 도 10b는 트랜지스터(25)의 양측에 n형 불순물 영역(1) 및 컨텍트(7)를 레이아웃하는 예이다. 이와 같이, 레이아웃함으로써, p형 웰(채널 영역)의 전위를 트랜지스터(25)의 게이트 전극(3)에 효율적으로 전할 수 있어, 게이트 전극과 채널 영역의 전위차를 신속히 저감할 수 있다.
5. n형 불순물 영역으로의 전류 유입 방지
도 3에 있어서, 다이오드 D3이 애벌란시 브레이크다운을 일으킨 경우에, 바이폴라 BP2가 온하여 버리면, n형 불순물 영역(1)에 대전류가 유입하여, n형 불순물 영역(1)이나 컨텍트(7)가 정전파괴될 우려가 있다.
그래서, 본 실시 형태에서는 이와 같은 대전류이 유입을 방지하기 위해 다음과 같은 대책을 실시하고 있다.
예를 들면, 도 11a에 도시한 바와 같이, 드레인 컨텍트(72)와 소스 컨텍트 (74)의 거리를 L1로 한다. 또한, 드레인 컨텍트(72)와 n형 불순물 영역(1)의 컨텍트(7)의 거리를 L2로 한다. 이 경우에, 본 실시 형태에서는 L2가 L1보다 항상 크게 되도록 디자인 룰을 정하고 있다. 이와 같이 함으로써, 도 11b에 도시한 바이폴라 BP2가 온하여 n형 불순물 영역(1)에 대전류가 유입한다고 하는 사태를 방지할 수 있고, n형 불순물 영역(1)이나 컨텍트(7)의 정전 파괴를 방지할 수 있다.
또한, 도 11a에서는 소스 영역(2)측에 n형 불순물 영역(1)을 레이아웃하고 있지만, L2＞L1의 관계가 성립하면, 다른 위치에 레이아웃하는 것도 가능하다.
또한, 거리 L1, L2뿐만아니라, 드레인 컨텍트(72)와 소스 컨텍트(74) 사이의 기생 저항 R1, 드레인 컨텍트(72)와 컨텍트(7) 사이의 기생 저항 R2에 따라, n형 불순물 영역(1) 등의 레이아웃을 정하여도 좋다. 이 경우에는 R2＞R1의 관계가 성립하도록, n 형 불순물 영역(1) 등을 레이아웃한다. 이와 같이 함으로써, n 형 불순물 영역(1)이나 컨텍트(7)의 정전 파괴를 방지할 수 있다.
또한, 거리 L1, L2, 기생 저항 R1, R2이외의 다른 요인을 고려하여 n형 불순물 영역(1) 등을 레이아웃하도록 하여도 좋다. 즉, 서지 등의 인가시에 바이폴라 BP1이 온되는 한편에서, 바이폴라 BP2가 온으로 되지 않도록, n형 불순물 영역(1),소스 영역(2), 드레인 영역(4), p형 불순물 영역(5) 등의 레이아웃을 정한다. 이와 같이 하기 위해서는 L2＞L1, R2＞R1으로 하는 이외에도 예를 들면, p형 불순물 영역(5)과 n형 불순물 영역(1)의 거리를 p형 불순물 영역(5)과 소스 영역(2)의 거리보다도 짧게 하는 대책이 유효하다.
6. n형 불순물 영역 및 컨텍트의 사이즈
상기와 같이 n형 불순물 영역(1)에 대전류가 유입하지 않도록 대책함으로써, n형 불순물 영역(1) 및 컨텍트를 디자인 룰상의 최소 치수로 하는 것이 가능하게 된다. 구체적으로는 도 12a에 있어서, 컨텍트(7)의 사이즈 D1이나 컨텍트(7)에 대한 n형 불순물 영역(1)의 겹침 여유 D2를 디자인 룰상의 최소 치수로 할 수 있다.
이와 같이 함으로써, 도 9a, 도 10a, 도 10b에서 명확한 바와 같이, 보호 회로의 레이아웃 면적을 작게 할 수 있다. 즉, 작은 회로 면적에서 높은 ESD 성능을 갖는 보호 회로를 얻을 수 있도록 된다.
7. 살리사이드 프로세스
근년, 반도체 장치의 소자 치수의 미세화에 따라, 불순물 영역이나 게이트 전극의 기생 저항이 증대화하고 있다. 이와 같은 기생 저항의 증대화는 회로의 동작 속도 저하를 초래한다. 불순물 영역이나 게이트 전극의 기생 저항을 저감하는 수단으로서, 살리사이드 프로세스라고 하는 것이 제안되고 있다.
이 살리사이드 프로세스는 티탄, 코발트, 텅스텐, 몰리브덴, 탄탈 등의 금속의 막이 불순물 영역이나 게이트 전극이 형성되는 실리콘 기판상에 전면 스퍼터링되고, 열처리가 실시된다. 이것에 의해, 불순물 영역의 실리콘이나 게이트 전극의실리콘과 퇴적된 금속이 합금화되어, 금속 실리사이드층이 형성된다. 그후, 합금화되지 않고 남은 금속이 제거된다. 이것에 의해, 금속 실리사이드층이 게이트 전극이나 불순물 영역에 대하여 자기정합적으로 형성되게 된다. 그리고, 게이트 전극이나 불순물 영역의 기생 저항도 대폭적으로 저감할 수 있게 되어, 회로의 고속 동작화를 도모하게 된다.
그러나, 살리사이드 프로세스를 사용하여 형성한 트랜지스터, 즉 살리사이드 구조의 트랜지스터는 살리사이드 구조가 아닌 트랜지스터에 비하여, ESD 성능이 낮다고 하는 문제가 있다. 살리사이드 구조의 트랜지스터에서는 불순물 영역의 기생 저항이 낮게 되므로, 정전기에 의한 방전 전류가 게이트 전극의 단부에 쉽게 집중하기 때문이다.
그래서, 본 실시 형태에서는 ESD 성능의 향상을 도모하면서, 내부 회로의 트랜지스터에 대해서는 살리사이드 구조로 하는 한편에서 보호 회로의 트랜지스터에 대해서는 살리사이드 구조로 하지 않도록 하고 있다. 단, 보호 회로에 있어서도 컨텍트 영역에서는 금속 실리사이드층을 형성하도록 하고 있다. 컨텍트 영역에 있어서 배선층과 불순물 영역이 직접 접속되면, 옴믹한 접속을 할 수 없게되기 때문이다.
예를 들면, 도 9a에 있어서, 드레인 컨텍트(72)나 소스 컨텍트(74)의 영역에 있어서는 금속 실리사이드층을 거쳐 배선층과 드레인 영역(4)이나 소스 영역(2)을 접속하도록 한다.
또한, 컨텍트(7)의 영역에 있어서도, 도 12b에 도시한 바와 같이, 금속 실리사이드층(80)을 거쳐 배선층(6)과 n형 불순물 영역(1)을 접속하도록 한다.
그리고, 이 경우에는 금속 실리사이드층(80)을 n형 불순물 영역(1) 주위 소자 분리막(26)에 겹치지 않도록 n형 불순물 영역(1)상에 형성한다. 도 12b의 E1이나 E2에 있어서 소자 분리막(26)과 금속 실리사이드층(80)이 겹치면, 그 겹침 부분에 정전기의 방전 전류가 집중하여, 그 부분이 정전파괴될 우려가 있기 때문이다.
또한, 보호 회로의 레이아웃 면적을 최소화하기 위해, 컨텍트(7)의 사이즈 D1, 컨텍트(7)에 대한 금속 실리사이드층의 겹침 여유 D3, 금속 실리사이드층(80)에 대한 n형 불순물 영역(1)의 겹침 여유 D4를 디자인 룰상의 최소 치수로 하는 것이 바람직하다.
8. 게이트 전극에 공급하는 신호의 전원 전위
본 실시 형태의 보호 회로에 있어서는 도 13a에 도시한 바와 같이, 게이트 전극(3)에 부여되는 신호의 전원 전위와 p형 웰(16)에 부여되는 전원 전위가 다른 경우에, 다이오드 D1이 온으로 되어 리크 전류가 발생하는 문제가 있다. 예를 들면, 게이트 전극(3)에 부여되는 신호의 하측의 전원 전위가 -5V(전단 트랜지스터 (92)의 전원 전위가 -5V)이고, p형 웰(16)에 부여되는 전원 전위가 -3V인 경우에, p형 웰(16)의 전위쪽이 n형 불순물 영역(1)의 전위보다도 2V정도 높게 된다. 이것에 의해, 다이오드 D1이 온된다.
그래서, 이와 같은 경우에는 게이트 전극(3) 및 n형 불순물 영역(1)에 부여되는 신호의 전원 전위를 p형 불순물 영역(5)에 부여되는 전원 전위와 같은 전위로 하도록 한다. 보다 구체적으로는 예를 들면, 도 13b에 도시한 바와 같이, -3V를전원 전위로 하는 트랜지스터(25)의 전단에 -3V를 전원 전위로 하는 트랜지스터 (90)(버퍼)를 마련한다. 그리고 이 트랜지스터(90)의 전단에 -5V를 전원 전위로 하는 트랜지스터(92)를 마련하도록 한다. 이와 같이 함으로써, 다이오드 D1이 온으로 되어, 리크 전류가 발생하는 사태를 유효하게 방지할 수 있도록 된다.
또한, 게이트 전극(3) 및 n형 불순물 영역(1)에 부여되는 신호의 전원 전위를 V1로 하고, p형 불순물 영역(5)에 부여되는 전원 전위를 V2로 한 경우에, V1과 V2는 n형 불순물 영역(1)과 p형 웰(16)에 의해 형성되는 다이오드 D1이 온으로 되지 않는 전위로 설정되어 있으면 좋다. 예를 들면, V1=V2에 한정되지 않고, V1＞V2라도 좋다. 또한, (25)가 p형 트랜지스터인 경우에는 V1＜V2라도 좋다.
9. 보호 회로의 변형예
본 실시 형태의 보호 회로는 여러 가지 변형 실시가 가능하다.
예를 들면, 도 4a에서는 출력 버퍼(50) 자체가 보호 회로를 겸비한 구조로 되어 있다. 그러나, 도 14a에 도시한 바와 같이, 출력 버퍼(100)와는 달리, 본 실시 형태의 보호 회로를 구조를 갖는 n형 트랜지스터(104), 다이오드(108)를 마련하도록 하여도 좋다.
또한, 이 경우, 상측의 전원 전위에도 본 실시 형태의 보호 회로의 구조를 갖는 p형 트랜지스터(102), 다이오드(106)를 마련하도록 하여도 좋다.
또한, 본 실시 형태에서는 도 14b에 도시한 바와 같이, 입력 버퍼(110)의 보호 회로에도 적용할 수 있다. 이 경우에는 입력 버퍼(110)의 게이트 전극에 접속되는 저항(118)의 전단에 본 실시 형태의 보호 회로의 구조를 갖는 트랜지스터(111, 112), 다이오드(114, 116)를 마련하는 것이 바람직하다. 이와 같은 구조로 함으로써, 입력 버퍼(110)의 게이트 전극의 정전파괴를 효과적으로 방지할 수 있게 된다.
또한, 도 14a, 도 14b에 도시한 바와 같이, 트랜지스터(102, 104, 111, 112)를 완전히 오프시키므로, 다이오드(106, 108, 114, 116)에 대하여 병렬로, 저항(소자)(107, 109, 115, 117)을 마련하는 것이 바람직하다. 이 경우, 도 14c에 도시한 바와 같이, 저항(107, 109, 115, 117)은 p형 불순물 영역(5)(제1 불순물 영역)이 갖는 저항을 이용하여 형성하는 것이 좋다. 이와 같이 함으로써, 보호 회로의 점유 면적의 증대화를 방지할 수 있다.
또한, 본 실시 형태는 도 15a에 도시한 바와 같이, 출력 버퍼(50) 및 입력 버퍼(110)에 의해 구성되는 입출력 버퍼(120)에도 적용가능하다. 이 경우에는 출력 버퍼(50)의 트랜지스터(52, 53), 다이오드(54, 55) 자체가 보호 회로로서 기능하게 된다. 단, 도 14b와 마찬가지로, 저항(118)의 전단에 본 실시 형태의 보호 회로의 구조를 갖는 트랜지스터 및 다이오드를 마련하도록 하여도 좋다.
또한, 본 실시 형태는 도 15b에 도시한 바와 같이, 전원 패드(130, 132)사이에 마련되는 보호 회로에도 적용할 수 있다. 이 경우에는 전원 패드(130, 132) 사이에 본 실시 형태의 보호 회로의 구조를 갖는 트랜지스터(134, 136), 다이오드 (138, 140)을 마련하게 된다. 이와 같은 보호 회로를 마련함으로써, 전원 패드 (130, 132) 사이에 인가되는 서지나 다른 패드에 인가된 서지가 내부 회로 등에 돌아들어간 경우에, 내부 회로 등을 정전파괴로부터 보호할 수 있도록 된다.
또한, 본 실시 형태의 보호 회로는 패드에 접속되는 것에 한정되는 것은 아니다. 예를 들면, 도 16a, 도 16b에 도시한 바와 같이, 제1 전원계로 동작하는 제1 회로 블록(150)과 제2 전원계로 동작하는 제2 회로 블록(152) 사이의 인터페이스 회로(154)에도 본 실시 형태의 보호 회로를 적용할 수 있다. 이와 같은 보호 회로를 마련함으로써, 제1 전원계로부터의 서지에 의해 제2 회로 블록(152)의 회로가 파괴되거나, 제2 전원계로부터의 서지에 의해 제1 회로 블록(150)의 회로가 파괴되거나 하는 사태를 방지할 수 있도록 된다.
이와 같은 다른 전원계의 회로 블록을 갖는 반도체 장치로서는 액정 전원계로 동작하는 회로 블록과 콘트롤 전원계로 동작하는 회로 블록을 갖는 액정 구동용 반도체 장치를 고려할 수 있다. 또한, 아날로그 전원계로 동작하는 회로 블록과 디지털 전원계로 동작하는 회로 블록을 갖는 아날로그·디지털 혼재의 반도체 장치도 고려할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 본 발명의 요지의 범위내에서 여러 가지 변형 실시가 가능하다.
예를 들면, 본 발명에 관한 보호 회로의 레이아웃은 도 9a, 도 10a, 도 10b에 도시한 것이 특히 바람직하지만, 이것에 한정되지 않고 여러 가지 변형 실시가 가능하다.
또한, 소스 컨텍트, 드레인 컨텍트, 제2 불순물 영역, 제2 불순물 영역에 형성되는 컨텍트의 관계는 도 11a, 도 11b에서 설명한 것이 특히 바람직하지만, 본 발명은 이것에 한정되는 것은 아니다.
또한, 게이트 전극과 제2 불순물 영역을 전기적으로 접속하기 위한 컨텍트는 도 12a에 도시한 바와 같이 최소 치수이고, 컨텍트의 수도 1개인 것이 특히 바람직하지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면, 컨텍트의 크기를 최소 치수보다도 약간 크게 하거나, 컨텍트의 수를 2개 이상으로 하는 것도 가능하다.
또한, 본 발명에 관한 보호 회로는 도 14a∼도 16b에 도시한 것이외에도 여러가지 변형 실시가 가능하다.
본 발명에 의하면, 급격한 정전기 등의 서지에 대하여 애벌란시 브레이크다운을 일으키는 드레인 영역을 갖는 트랜지스터의 게이트 전극이 드레인 영역과 동일 도전형이고 제1 영역에 존재하는 제2 불순물 영역에 접속된다. 따라서, 드레인 영역의 애벌란시 브레이크다운에 의한 제1 영역(채널 영역)의 전위 변화는 제1 영역과 제2 불순물로 이루어진 다이오드를 거쳐 게이트 전극에 전해지게 된다. 이것에 의해, 게이트 전극과 채널 영역의 전위차가 순시로 완화되고, 게이트 절연막의 파괴나 특성 변동이 방지된다. 이 결과, 애벌란시 브레이크다운을 일으키는 드레인 영역을 갖는 트랜지스터의 정전기 등의 서지에 대한 내성을 강하게 할 수 있다.
Claims (12)
- 제1 도전형의 제1 영역에 형성되고, 게이트 전극, 드레인 영역 및 전원 전위가 부여되는 소스 영역을 갖는 제2 도전형의 트랜지스터와,상기 제1 도전형의 제1 영역에 적어도 일부가 겹치도록 형성되고, 상기 전원 전위가 부여되는 제1 도전형의 제1 불순물 영역과,상기 제1 도전형의 제1 영역에 형성되고, 트랜지스터의 구성 요소로 되지 않는 제2 도전형의 제2 불순물 영역을 포함하며,상기 제2 도전형의 트랜지스터의 상기 게이트 전극이 상기 제2 불순물 영역에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항에 있어서,상기 소스 영역과 상기 소스 영역에 대향하는 위치에 형성되는 상기 제1 불순물 영역과의 사이에 있어서, 상기 게이트 전극을 기준으로 하여 상기 소스 영역측의 영역에 상기 제2 불순물 영역이 형성되는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 2 항에 있어서,상기 게이트 전극을 상기 제1 불순물 영역측으로 연장한 게이트 전극 연장부에 형성되는 제2 컨텍트와,상기 제2 컨텍트를 거쳐 상기 게이트 전극에 접속되는 배선층, 및상기 배선층과 상기 제2 불순물 영역 사이를 접속하는 제1 컨텍트를 더 포함하는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 드레인 영역에 형성되는 드레인 컨텍트와 상기 소스 영역에 형성되는 소스 컨텍트 사이의 거리를 L1, 상기 드레인 컨텍트와 상기 제2 불순물 영역에 형성되는 제1 컨텍트 사이의 거리를 L2로 한 경우에, L2가 L1보다도 긴 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 드레인 영역에 형성되는 드레인 컨텍트와 상기 소스 영역에 형성되는 소스 컨텍트 사이의 기생 저항을 R1, 상기 드레인 컨텍트와 상기 제2 불순물 영역에 형성되는 제1 컨텍트 사이의 기생 저항을 R2로 한 경우에, R2가 R1보다도 큰 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,반도체 장치를 보호할 때, 상기 드레인 영역과 상기 제1 영역과 상기 소스 영역에 의해 구성되는 제1 바이폴라가 온으로 되고, 또한 상기 드레인 영역과 상기 제1 영역과 상기 제2 불순물 영역에 의해 구성되는 제2 바이폴라가 온으로 되지 않도록, 상기 드레인 영역, 상기 소스 영역, 상기 제1, 제2 불순물 영역을 레이아웃한 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 게이트 전극과 상기 제2 불순물 영역을 전기적으로 접속하기 위한 최소 치수의 1개의 제1 컨텍트가 상기 제2 불순물 영역에 형성되는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 제2 불순물 영역 주위의 소자 분리막에 겹치지 않도록 상기 제2 불순물 영역에 금속 실리사이드층이 형성되고,상기 게이트 전극과 상기 금속 실리사이드층을 전기적으로 접속하기 위한 제1 컨텍트가 상기 금속 실리사이드층에 형성되어 있는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 게이트 전극 및 상기 제2 불순물 영역에 부여되는 신호의 전원 전위와, 상기 제1 불순물 영역에 부여되는 전원 전위를, 상기 제2 불순물 영역과 상기 제1 영역에 의해 형성되는 다이오드를 온시키지 않는 전위로 설정하는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 9 항에 있어서,상기 게이트 전극 및 상기 제2 불순물 영역에 부여되는 신호의 전원 전위를, 상기 제1 불순물 영역에 부여되는 전원 전위와 동일한 전위로 하는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,패드에 접속되는 출력 버퍼, 입력 버퍼 및 입출력 버퍼중 적어도 하나를 보호하는 것을 특징으로 하는 반도체 장치의 보호 회로.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,제1 전원계로 동작하는 제1 회로 블록과 상기 제1 전원계와 다른 제2 전원계로 동작하는 제2 회로 블록 사이의 인터페이스 회로를 보호하는 것을 특징으로 하는 반도체 장치의 보호 회로.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35019596 | 1996-12-27 | ||
| JP96-350195 | 1996-12-27 | ||
| JP36444697A JP3861426B2 (ja) | 1996-12-27 | 1997-12-18 | 半導体装置の保護回路 |
| JP97-364446 | 1997-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980064668A KR19980064668A (ko) | 1998-10-07 |
| KR100371246B1 true KR100371246B1 (ko) | 2003-04-11 |
Family
ID=26579144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970074002A KR100371246B1 (ko) | 1996-12-27 | 1997-12-26 | 반도체장치의보호회로 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6046480A (ko) |
| JP (1) | JP3861426B2 (ko) |
| KR (1) | KR100371246B1 (ko) |
| TW (1) | TW364212B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292046B1 (en) * | 1998-09-30 | 2001-09-18 | Conexant Systems, Inc. | CMOS electrostatic discharge protection circuit with minimal loading for high speed circuit applications |
| US6456099B1 (en) * | 1998-12-31 | 2002-09-24 | Formfactor, Inc. | Special contact points for accessing internal circuitry of an integrated circuit |
| JP2001077305A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置 |
| JP3617425B2 (ja) | 2000-07-28 | 2005-02-02 | 株式会社デンソー | 半導体集積回路装置の入力インターフェイス回路 |
| US7250650B2 (en) * | 2002-11-21 | 2007-07-31 | Infineon Technologies Ag | Field-effect transistor structure and associated semiconductor memory cell |
| DE10254415A1 (de) * | 2002-11-21 | 2004-08-05 | Infineon Technologies Ag | Feldeffekttransistorstruktur, zugehörige Halbleiter-Speicherzelle sowie zugehöriges Herstellungsverfahren |
| CN100442516C (zh) * | 2002-11-29 | 2008-12-10 | 株式会社东芝 | 半导体集成电路装置及使用它的电子卡 |
| KR101532424B1 (ko) * | 2008-09-12 | 2015-07-01 | 페어차일드코리아반도체 주식회사 | 정전기 방전 다이오드 |
| JP6503395B2 (ja) * | 2016-10-12 | 2019-04-17 | イーメモリー テクノロジー インコーポレイテッド | 静電放電回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277265A (ja) * | 1989-04-18 | 1990-11-13 | Nec Corp | 半導体集積回路の入力保護回路 |
| JPH05275624A (ja) * | 1992-03-25 | 1993-10-22 | Sony Corp | 半導体保護回路 |
| TW289153B (ko) * | 1994-09-26 | 1996-10-21 | Ibm |
-
1997
- 1997-12-18 JP JP36444697A patent/JP3861426B2/ja not_active Expired - Fee Related
- 1997-12-22 US US08/996,204 patent/US6046480A/en not_active Expired - Lifetime
- 1997-12-26 KR KR1019970074002A patent/KR100371246B1/ko not_active IP Right Cessation
- 1997-12-27 TW TW086119861A patent/TW364212B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6046480A (en) | 2000-04-04 |
| TW364212B (en) | 1999-07-11 |
| KR19980064668A (ko) | 1998-10-07 |
| JPH10242401A (ja) | 1998-09-11 |
| JP3861426B2 (ja) | 2006-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0164908B1 (ko) | 보호 트랜지스터를 가진 반도체 장치 | |
| US7763941B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
| EP0782192B1 (en) | Electrostatic discharge structure of semiconductor device | |
| US5780905A (en) | Asymmetrical, bidirectional triggering ESD structure | |
| KR100294412B1 (ko) | 실리콘온인슐레이터(soi)구조를갖는입/출력보호회로 | |
| US6433979B1 (en) | Electrostatic discharge protection device using semiconductor controlled rectifier | |
| US6608744B1 (en) | SOI CMOS input protection circuit with open-drain configuration | |
| US5181092A (en) | Input protection resistor used in input protection circuit | |
| KR100371246B1 (ko) | 반도체장치의보호회로 | |
| EP0253105B1 (en) | Integrated circuit with improved protective device | |
| US6569740B1 (en) | Method of forming a semiconductor device having a buffer | |
| US7196378B2 (en) | Electrostatic-protection dummy transistor structure | |
| KR100325190B1 (ko) | 반도체집적회로 | |
| US6455898B1 (en) | Electrostatic discharge input protection for reducing input resistance | |
| EP1325519B1 (en) | Semiconductor apparatus with improved ESD withstanding voltage | |
| US5561312A (en) | Protection device for a CMOS integrated circuit apparatus | |
| JP3345296B2 (ja) | 保護回路および絶縁物上半導体素子用回路 | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| US5760447A (en) | Semiconductor device having pull-up or pull-down resistance | |
| US5739571A (en) | Semiconductor device having protection device for preventing the electrostatic breakdown of output buffer MOSFETs | |
| JP3464340B2 (ja) | 半導体集積回路装置 | |
| JP3472911B2 (ja) | 半導体装置 | |
| US6833590B2 (en) | Semiconductor device | |
| US6583475B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140107 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150105 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |