JPH05275624A - 半導体保護回路 - Google Patents
半導体保護回路Info
- Publication number
- JPH05275624A JPH05275624A JP10037192A JP10037192A JPH05275624A JP H05275624 A JPH05275624 A JP H05275624A JP 10037192 A JP10037192 A JP 10037192A JP 10037192 A JP10037192 A JP 10037192A JP H05275624 A JPH05275624 A JP H05275624A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- dummy
- protection circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信号を入力あるいは出力する端子3と、電源
端子Vss(あるいはVdd)との間に通常時オフ状態
を保つダミーMOSトランジスタQdを接続した半導体
保護回路において、ダミーMOSトランジスタQdのゲ
ート絶縁膜の静電破壊に対する耐性を強くする。 【構成】 ダミーMOSトランジスタQdのゲートと上
記電源端子(VssあるいはVdd)との間に通常時オ
ンする別のトランジスタQoを接続する。
端子Vss(あるいはVdd)との間に通常時オフ状態
を保つダミーMOSトランジスタQdを接続した半導体
保護回路において、ダミーMOSトランジスタQdのゲ
ート絶縁膜の静電破壊に対する耐性を強くする。 【構成】 ダミーMOSトランジスタQdのゲートと上
記電源端子(VssあるいはVdd)との間に通常時オ
ンする別のトランジスタQoを接続する。
Description
【0001】
【産業上の利用分野】本発明は、半導体保護回路、特に
信号を入力あるいは出力する端子と、電源端子との間に
通常時オフ状態を保つダミーMOSトランジスタを接続
した半導体保護回路に関する。
信号を入力あるいは出力する端子と、電源端子との間に
通常時オフ状態を保つダミーMOSトランジスタを接続
した半導体保護回路に関する。
【0002】
【従来の技術】MOSLSI等MOSトランジスタを備
えた半導体集積回路装置は、入力段回路、出力段回路が
静電破壊が生じ易いという問題があり、そこで、例えば
特開昭61−137358号公報により紹介されている
ように、例えば入力端子と電源端子(Vdd、Vss)
との間に半導体保護回路を接続して静電破壊に対する強
度を強くすることが行われていた。
えた半導体集積回路装置は、入力段回路、出力段回路が
静電破壊が生じ易いという問題があり、そこで、例えば
特開昭61−137358号公報により紹介されている
ように、例えば入力端子と電源端子(Vdd、Vss)
との間に半導体保護回路を接続して静電破壊に対する強
度を強くすることが行われていた。
【0003】図5は半導体保護回路の従来例を示す回路
図である。本半導体保護回路は出力端子から侵入した静
電気による静電破壊を防止するものである。図面におい
て、1は入力バッファ回路、2は出力信号線、3は出力
端子、QdはnチャンネルダミーMOSトランジスタで
あり、出力端子3とVss、即ちアース(これも電源端
子の一つ)との間に接続されている。そして、そのゲー
トはアースされている。なお、Dinは出力バッファへ
の入力信号、OEはアウトプットイネーブル信号であ
る。
図である。本半導体保護回路は出力端子から侵入した静
電気による静電破壊を防止するものである。図面におい
て、1は入力バッファ回路、2は出力信号線、3は出力
端子、QdはnチャンネルダミーMOSトランジスタで
あり、出力端子3とVss、即ちアース(これも電源端
子の一つ)との間に接続されている。そして、そのゲー
トはアースされている。なお、Dinは出力バッファへ
の入力信号、OEはアウトプットイネーブル信号であ
る。
【0004】このような半導体保護回路によれば、出力
端子3に静電気が侵入し、出力信号線2の電位が異常に
高くなると、ダミーMOSトランジスタQdのドレイン
・基板間の接合がブレークダウンして電流が基板に流れ
込まされ静電破壊を回避できると一応はいえる。
端子3に静電気が侵入し、出力信号線2の電位が異常に
高くなると、ダミーMOSトランジスタQdのドレイン
・基板間の接合がブレークダウンして電流が基板に流れ
込まされ静電破壊を回避できると一応はいえる。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
保護回路においてはダミーMOSトランジスタQdのゲ
ートが接地されているので、端子3に静電気が侵入して
出力信号線2の電圧が異常に高くなると、その異常に高
い電圧がダミーMOSトランジスタQdのゲートとドレ
インとの間に直接加わり、ダミーMOSトランジスタQ
dにブレークダウンが生じる前にゲート絶縁膜が特にド
レイン側の部分において静電破壊することが少なくなか
った。
保護回路においてはダミーMOSトランジスタQdのゲ
ートが接地されているので、端子3に静電気が侵入して
出力信号線2の電圧が異常に高くなると、その異常に高
い電圧がダミーMOSトランジスタQdのゲートとドレ
インとの間に直接加わり、ダミーMOSトランジスタQ
dにブレークダウンが生じる前にゲート絶縁膜が特にド
レイン側の部分において静電破壊することが少なくなか
った。
【0006】本発明はこのような問題点を解決すべく為
されたものであり、信号を入力あるいは出力する端子
と、電源端子との間に通常時オフ状態を保つダミーMO
Sトランジスタを接続した半導体保護回路において、ダ
ミーMOSトランジスタのゲート絶縁膜の静電破壊を防
止し、静電破壊に対する耐性を高めることを目的とす
る。
されたものであり、信号を入力あるいは出力する端子
と、電源端子との間に通常時オフ状態を保つダミーMO
Sトランジスタを接続した半導体保護回路において、ダ
ミーMOSトランジスタのゲート絶縁膜の静電破壊を防
止し、静電破壊に対する耐性を高めることを目的とす
る。
【0007】
【課題を解決するための手段】本発明半導体保護回路
は、ダミーMOSトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする。
は、ダミーMOSトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする。
【0008】
【作用】本発明半導体保護回路によれば、ダミーMOS
トランジスタのゲートと電源端子との間に通常時オンす
るトランジスタが接続されているので、ダミーMOSト
ランジスタのゲートと電源端子との間にそのトランジス
タによるインピーダンスが介在していることになる。従
って、信号を入力あるいは出力する端子の電位が静電気
の侵入により急激に変化すると、ダミーMOSトランジ
スタのドレインとゲートとの容量カップリングによりゲ
ートの電位もその変化に応じて変化し得る。従って、ゲ
ート・ドレイン間の電位差が緩和され、ゲートの静電破
壊が生じにくくなる。依って、ダミーMOSトランジス
タのゲート絶縁膜の静電破壊に対する耐性を強めること
ができる。
トランジスタのゲートと電源端子との間に通常時オンす
るトランジスタが接続されているので、ダミーMOSト
ランジスタのゲートと電源端子との間にそのトランジス
タによるインピーダンスが介在していることになる。従
って、信号を入力あるいは出力する端子の電位が静電気
の侵入により急激に変化すると、ダミーMOSトランジ
スタのドレインとゲートとの容量カップリングによりゲ
ートの電位もその変化に応じて変化し得る。従って、ゲ
ート・ドレイン間の電位差が緩和され、ゲートの静電破
壊が生じにくくなる。依って、ダミーMOSトランジス
タのゲート絶縁膜の静電破壊に対する耐性を強めること
ができる。
【0009】
【実施例】以下、本発明半導体保護回路を図示実施例に
従って詳細に説明する。図1は本発明半導体保護回路の
一つの実施例を示す回路図である。本半導体保護回路は
ダミーMOSトランジスタQdのゲートと接地端子との
間にMOSトランジスタQoを接続した点で図5に示す
半導体保護回路と異なっているが、それ以外の点では共
通しており、共通点については既に説明済みなのでその
説明を省略し、相違している点についてのみ説明する。
従って詳細に説明する。図1は本発明半導体保護回路の
一つの実施例を示す回路図である。本半導体保護回路は
ダミーMOSトランジスタQdのゲートと接地端子との
間にMOSトランジスタQoを接続した点で図5に示す
半導体保護回路と異なっているが、それ以外の点では共
通しており、共通点については既に説明済みなのでその
説明を省略し、相違している点についてのみ説明する。
【0010】QoはダミーMOSトランジスタQdのゲ
ートと接地との間に接続されたnチャンネルMOSトラ
ンジスタで、そのゲートは電源端子Vddに接続されて
いる。従って、MOSトランジスタQoに通常時オンし
ている。このMOSトランジスタQoがオンしているの
で、ダミーMOSトランジスタQdは通常動作時にオフ
状態に保たれる。しかし、ダミーMOSトランジスタの
ゲートは、直接接地されておらず接地との間にはオンし
たMOSトランジスタQoによるインピーダンスが介在
しており、半フローティング状態にある。
ートと接地との間に接続されたnチャンネルMOSトラ
ンジスタで、そのゲートは電源端子Vddに接続されて
いる。従って、MOSトランジスタQoに通常時オンし
ている。このMOSトランジスタQoがオンしているの
で、ダミーMOSトランジスタQdは通常動作時にオフ
状態に保たれる。しかし、ダミーMOSトランジスタの
ゲートは、直接接地されておらず接地との間にはオンし
たMOSトランジスタQoによるインピーダンスが介在
しており、半フローティング状態にある。
【0011】このような半導体保護回路によれば、ダミ
ーMOSトランジスタQoはゲートが半フローティング
状態になっているので、若し、端子3に静電気が侵入し
てダミーMOSトランジスタQoのドレインの電位が急
激に上昇してもゲートの電位もそれに追随して上昇し得
る。というのは、ダミーMOSトランジスタQdは図4
に示すように、ゲートとドレインとの間にカップリング
容量Cが介在するからである。
ーMOSトランジスタQoはゲートが半フローティング
状態になっているので、若し、端子3に静電気が侵入し
てダミーMOSトランジスタQoのドレインの電位が急
激に上昇してもゲートの電位もそれに追随して上昇し得
る。というのは、ダミーMOSトランジスタQdは図4
に示すように、ゲートとドレインとの間にカップリング
容量Cが介在するからである。
【0012】従って、ゲート・ドレイン間の電位差が異
常に大きくなることを回避することができる。依って、
ダミーMOSトランジスタQdのゲート絶縁膜の静電破
壊に対する耐性を高めることができる。
常に大きくなることを回避することができる。依って、
ダミーMOSトランジスタQdのゲート絶縁膜の静電破
壊に対する耐性を高めることができる。
【0013】図2は本発明半導体保護回路の他の実施例
を示す回路図である。本半導体保護回路は、図1の半導
体保護回路において、電源端子Vddと出力信号線との
間にpチャンネルダミーMOSトランジスタQdpを接
続し、そのゲートと電源端子Vccとの間にpチャンネ
ルMOSトランジスタQopを接続し、該MOSトラン
ジスタQopのゲートを接地したものである。
を示す回路図である。本半導体保護回路は、図1の半導
体保護回路において、電源端子Vddと出力信号線との
間にpチャンネルダミーMOSトランジスタQdpを接
続し、そのゲートと電源端子Vccとの間にpチャンネ
ルMOSトランジスタQopを接続し、該MOSトラン
ジスタQopのゲートを接地したものである。
【0014】本半導体保護回路によれば、出力端子3の
電位が異常に高くなったときには図1の半導体保護回路
と同様にダミーMOSトランジスタの静電破壊を防止で
きるだけでなく、出力端子3の電位が異常に低くなった
ときはダミーMOSトランジスタQdpにより出力段を
保護することができる。そして、そのダミーMOSトラ
ンジスタQdpのゲートと電源端子Vddとの間に通常
時オンするpチャンネルMOSトランジスタが接続され
ているので、ダミーMOSトランジスタQdpのゲート
絶縁膜の静電破壊を防止することができる。尚、Vdd
と出力信号線2との間にpチャンネル型のダミーMOS
トランジスタに代えてnチャンネル型のダミーMOSト
ランジスタを接続し、そのゲートと上記nチャンネル型
のMOSトランジスタQoのドレインを接続するように
しても良い。この場合、pチャンネルMOSトランジス
タQopは不要となることはいうまでもない。
電位が異常に高くなったときには図1の半導体保護回路
と同様にダミーMOSトランジスタの静電破壊を防止で
きるだけでなく、出力端子3の電位が異常に低くなった
ときはダミーMOSトランジスタQdpにより出力段を
保護することができる。そして、そのダミーMOSトラ
ンジスタQdpのゲートと電源端子Vddとの間に通常
時オンするpチャンネルMOSトランジスタが接続され
ているので、ダミーMOSトランジスタQdpのゲート
絶縁膜の静電破壊を防止することができる。尚、Vdd
と出力信号線2との間にpチャンネル型のダミーMOS
トランジスタに代えてnチャンネル型のダミーMOSト
ランジスタを接続し、そのゲートと上記nチャンネル型
のMOSトランジスタQoのドレインを接続するように
しても良い。この場合、pチャンネルMOSトランジス
タQopは不要となることはいうまでもない。
【0015】図3は本発明半導体保護回路の更に別の実
施例を示す回路図である。本半導体保護回路は本発明を
入力段を保護する回路に適用した実施例である。本半導
体保護回路は図1、図2に示す半導体保護回路とは、保
護対象が入力段であるという点で異なるに過ぎず、原理
は全く同じである。尚、4は入力端子、5は入力信号
線、6は入力バッファ、QdはVssと信号線5との間
に接続されたダミーMOSトランジスタQdaはVdd
と信号線5との間に接続されたダミーMOSトランジス
タ、Rは保護用の拡散抵抗である。
施例を示す回路図である。本半導体保護回路は本発明を
入力段を保護する回路に適用した実施例である。本半導
体保護回路は図1、図2に示す半導体保護回路とは、保
護対象が入力段であるという点で異なるに過ぎず、原理
は全く同じである。尚、4は入力端子、5は入力信号
線、6は入力バッファ、QdはVssと信号線5との間
に接続されたダミーMOSトランジスタQdaはVdd
と信号線5との間に接続されたダミーMOSトランジス
タ、Rは保護用の拡散抵抗である。
【0016】
【発明の効果】本発明半導体保護回路は、ダミーMOS
トランジスタのゲートと電源端子との間に通常時オンす
る別のトランジスタを接続したことを特徴とするもので
ある。従って、本発明半導体保護回路によれば、ダミー
MOSトランジスタのゲートと電源端子との間に通常時
オンするトランジスタが接続されているので、ダミーM
OSトランジスタのゲートと電源端子との間にそのトラ
ンジスタによるインピーダンスが介在していることにな
り、従って、そのゲートは半フローティング状態にな
る。従って、信号を入力あるいは出力する端子の電位が
静電気の侵入により急激に変化すると、ダミーMOSト
ランジスタのドレインとゲートとの容量カップリングに
よりそのゲートの電位もその変化に応じて変化し得る。
従って、ダミーMOSトランジスタのゲート・ドレイン
間の電位差が緩和され、ゲートの静電破壊が生じにくく
なる。
トランジスタのゲートと電源端子との間に通常時オンす
る別のトランジスタを接続したことを特徴とするもので
ある。従って、本発明半導体保護回路によれば、ダミー
MOSトランジスタのゲートと電源端子との間に通常時
オンするトランジスタが接続されているので、ダミーM
OSトランジスタのゲートと電源端子との間にそのトラ
ンジスタによるインピーダンスが介在していることにな
り、従って、そのゲートは半フローティング状態にな
る。従って、信号を入力あるいは出力する端子の電位が
静電気の侵入により急激に変化すると、ダミーMOSト
ランジスタのドレインとゲートとの容量カップリングに
よりそのゲートの電位もその変化に応じて変化し得る。
従って、ダミーMOSトランジスタのゲート・ドレイン
間の電位差が緩和され、ゲートの静電破壊が生じにくく
なる。
【図1】本発明半導体保護回路の一つの実施例を示す回
路図である。
路図である。
【図2】本発明半導体保護回路の他の実施例を示す回路
図である。
図である。
【図3】本発明半導体保護回路の更に他の実施例を示す
回路図である。
回路図である。
【図4】ダミーMOSトランジスタの容量カップリング
を説明する断面図である。
を説明する断面図である。
【図5】従来例を示す回路図である。
3 端子 4 端子 Vdd 電源端子 Vss 電源端子 Qd、Qdp ダミーMOSトランジスタ Qo、Qop トランジスタ(他のトランジスタ)
Claims (1)
- 【請求項1】 信号を入力あるいは出力する端子と、電
源端子との間に通常時オフ状態を保つダミーMOSトラ
ンジスタを接続した半導体保護回路において、 上記ダミーMOSトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする半導体保護回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10037192A JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10037192A JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05275624A true JPH05275624A (ja) | 1993-10-22 |
Family
ID=14272188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10037192A Pending JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05275624A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
JP2010157732A (ja) * | 2008-12-31 | 2010-07-15 | Hynix Semiconductor Inc | 集積回路 |
JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
-
1992
- 1992-03-25 JP JP10037192A patent/JPH05275624A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
JP2010157732A (ja) * | 2008-12-31 | 2010-07-15 | Hynix Semiconductor Inc | 集積回路 |
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