JPS63220564A - C−moslsiの保護回路 - Google Patents
C−moslsiの保護回路Info
- Publication number
- JPS63220564A JPS63220564A JP62054744A JP5474487A JPS63220564A JP S63220564 A JPS63220564 A JP S63220564A JP 62054744 A JP62054744 A JP 62054744A JP 5474487 A JP5474487 A JP 5474487A JP S63220564 A JPS63220564 A JP S63220564A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- lateral
- mos
- conductivity type
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000001052 transient effect Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000295 complement effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000002159 abnormal effect Effects 0.000 description 5
- 101150000187 PTGS2 gene Proteins 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100275473 Caenorhabditis elegans ctc-3 gene Proteins 0.000 description 1
- 101150098502 Cox4i1 gene Proteins 0.000 description 1
- 101100168274 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cox-3 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
入力端に直列抵抗体を接続し、直列抵抗体と入力トラン
ジスタのゲートとの間に、基板をベースとし他端を電源
に接続したくまたは接地した)一導電型のラテラルトラ
ンジスタと、ウェル領域をベースとし他端を接地した(
または電源に接続した)異種導電型のラテラルトランジ
スタとを有する保護回路に構成する。
ジスタのゲートとの間に、基板をベースとし他端を電源
に接続したくまたは接地した)一導電型のラテラルトラ
ンジスタと、ウェル領域をベースとし他端を接地した(
または電源に接続した)異種導電型のラテラルトランジ
スタとを有する保護回路に構成する。
このような保護回路は、トランジスタイムが小さくなっ
て、LSIの低ゲート耐圧の入力トランジスタをも充分
に保護できる。
て、LSIの低ゲート耐圧の入力トランジスタをも充分
に保護できる。
[産業上の利用分野]
本発明はC−MOS L S Iの保護回路に関する。
最近、C−MOS )ランジスタ(相補型モストラン
ジスタ)からなるr−src大規模集積回路)が製作さ
れており、これは1. M、 4 M、 1.6Mピ
ントメモリなどと次第に超高集積化が進むにつれて消費
電力に限界が生じ、従って、低電力化に有利なC−MO
S構造に構成して、一層高集積化しようとしているから
である。
ジスタ)からなるr−src大規模集積回路)が製作さ
れており、これは1. M、 4 M、 1.6Mピ
ントメモリなどと次第に超高集積化が進むにつれて消費
電力に限界が生じ、従って、低電力化に有利なC−MO
S構造に構成して、一層高集積化しようとしているから
である。
他方、個々の1〜ランジスク素子は微細化されて、ゲー
ト絶縁膜も薄くなり、ゲート絶縁耐圧が低下する傾向に
ある。そのため、これらの微細なトランジスタ素子から
なるLSIに適用できる静電破壊防止用の保護回路が要
望されている。
ト絶縁膜も薄くなり、ゲート絶縁耐圧が低下する傾向に
ある。そのため、これらの微細なトランジスタ素子から
なるLSIに適用できる静電破壊防止用の保護回路が要
望されている。
[従来の技術]
さて、静電破壊防止用の保護回路とは、入力端に静電気
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、IC内部のトランジスタが破壊されないように
保護する回路であり、このような異常電圧はチャージさ
れた人体から受ける場合も多く、人体は容易に帯電して
数千ポルトにも達する。又、モールドパッケージを用い
た場合にはパッケージが帯電し易くて、最近、それが話
題になっている。例えば、ICの製造中に、自動捺印機
のゴム印からモールドパッケージが帯電して、それが入
力端から入力して破壊する等がある。
に伴う異常高圧、例えば、数百ボルトの高圧が印加され
たとき、IC内部のトランジスタが破壊されないように
保護する回路であり、このような異常電圧はチャージさ
れた人体から受ける場合も多く、人体は容易に帯電して
数千ポルトにも達する。又、モールドパッケージを用い
た場合にはパッケージが帯電し易くて、最近、それが話
題になっている。例えば、ICの製造中に、自動捺印機
のゴム印からモールドパッケージが帯電して、それが入
力端から入力して破壊する等がある。
このような異常電圧によるI’ Cの破壊を防ぐため、
従来からも種々の保護回路が考案されているが、第4図
、第5図に従来のC−MOS L S I保護回路の例
を示しており、第4図は概要構造図、第5図はその等価
回路図である。これらの図において、Inは入力端、R
4は直列抵抗、Dlはpnダイオード、D2はnpダイ
オード、rlはDlの直列抵抗成分+ r2はD2の
直列抵抗成分、Vccは電源+ Vssは接地電源であ
る。また、Qp、Qnは被保護C−MOSトランジスタ
(Qpはpチャネルトランジスタ、Qnはnチャネルト
ランジスタ)である。なお、第4図には被保護C−MO
S)ランジスタは図示していない。
従来からも種々の保護回路が考案されているが、第4図
、第5図に従来のC−MOS L S I保護回路の例
を示しており、第4図は概要構造図、第5図はその等価
回路図である。これらの図において、Inは入力端、R
4は直列抵抗、Dlはpnダイオード、D2はnpダイ
オード、rlはDlの直列抵抗成分+ r2はD2の
直列抵抗成分、Vccは電源+ Vssは接地電源であ
る。また、Qp、Qnは被保護C−MOSトランジスタ
(Qpはpチャネルトランジスタ、Qnはnチャネルト
ランジスタ)である。なお、第4図には被保護C−MO
S)ランジスタは図示していない。
今、その動作を説明すると、数百ボルトの異常電圧が入
力端Inに加わると、+チャージの時にはDIがオンし
、−チャージの時にはD2がオンして、C−MOS
l−ランジスタには異常な高圧がそのまま印加せずに保
護される。なお、Riは印加した異常電圧をC□MO5
トランジスタQp、Qnとで分割する役目をして、通常
、Ri は数にΩ程度のポリシリコンや拡散抵抗からな
る低抵抗体である。
力端Inに加わると、+チャージの時にはDIがオンし
、−チャージの時にはD2がオンして、C−MOS
l−ランジスタには異常な高圧がそのまま印加せずに保
護される。なお、Riは印加した異常電圧をC□MO5
トランジスタQp、Qnとで分割する役目をして、通常
、Ri は数にΩ程度のポリシリコンや拡散抵抗からな
る低抵抗体である。
また、第6図は、最近、問題になっているパッケージ帯
電した場合の上記保護回路の等価回路図を示している。
電した場合の上記保護回路の等価回路図を示している。
図中、Voはパッケージ帯電電圧(異常電圧)、Cpは
パッケージ容量、coはn基板とVssとの容量、 C
oxl 、 Cox2はそれぞれり、、D2の容量、τ
1.τ2はそれぞれDI+D2のトランジスタイムであ
る。その他の記号は第4図、第5図と同じであり、且つ
、coは他の容量Cp、、Coに1 、 Cox2に
比べて充分に大きく% CO>CI) + Coxl
、 Cox2となる条件を満している。
パッケージ容量、coはn基板とVssとの容量、 C
oxl 、 Cox2はそれぞれり、、D2の容量、τ
1.τ2はそれぞれDI+D2のトランジスタイムであ
る。その他の記号は第4図、第5図と同じであり、且つ
、coは他の容量Cp、、Coに1 、 Cox2に
比べて充分に大きく% CO>CI) + Coxl
、 Cox2となる条件を満している。
かくして、Voが+チャージの時にはD2がオンし、−
チャージの時にはり、がオンして保護動作をするが、更
に、その動作を解析すると次のようになる。
チャージの時にはり、がオンして保護動作をするが、更
に、その動作を解析すると次のようになる。
例えば、パッケージが−チャージされている場合を考え
ると、Coxlの両端に印加する電圧νoxは、時間を
一τiのとき 二 らrl ’ (612 仁ら C=に−とerltt。、2 になる。しかし、Dlがオンするまでには時間を一τ1
がかかるために、それまで電圧νox がQp、Q
nのゲートに印加することになる。そして、その後、t
〉τ!の時間になると、r 1 < R1ならばνox
はνox を極大値として減衰する。
ると、Coxlの両端に印加する電圧νoxは、時間を
一τiのとき 二 らrl ’ (612 仁ら C=に−とerltt。、2 になる。しかし、Dlがオンするまでには時間を一τ1
がかかるために、それまで電圧νox がQp、Q
nのゲートに印加することになる。そして、その後、t
〉τ!の時間になると、r 1 < R1ならばνox
はνox を極大値として減衰する。
従って、を−11時のν0χ がゲート絶縁膜の耐圧よ
りも小さければ、上記の第4図に示す保護回路は十分に
保護動作して、c−MOSトランジスタQp、Qnの静
電破壊は起こらない。
りも小さければ、上記の第4図に示す保護回路は十分に
保護動作して、c−MOSトランジスタQp、Qnの静
電破壊は起こらない。
[発明が解決しようとする問題点]
しかし、最近のLSIは高集積化されて、トランジスタ
素子は微細化され、Qp、Qpなどのゲート絶縁膜が膜
厚200人程度になり、そのゲート耐圧が20ボルト以
下と低くなっている。そのため、第4図に示す従来の保
護回路では保護できなくなってきた。
素子は微細化され、Qp、Qpなどのゲート絶縁膜が膜
厚200人程度になり、そのゲート耐圧が20ボルト以
下と低くなっている。そのため、第4図に示す従来の保
護回路では保護できなくなってきた。
且つ、保護するためには、上記の式で表わされる電圧ν
ox を小さくすれば、上記の保護回路が低電圧で
動作して、保護の役目を果たすことができるが、そのν
ox を小さくするためにはR1を大きくする必要
がある。しかし、この抵抗Riを大きくすると、LSI
の動作特性(スイッチング特性)を悪くすることになる
から、ICの特性面より抵抗Riを大きくすることに制
限があって、抵抗Riをみだりに小さくすることはでき
ない。
ox を小さくすれば、上記の保護回路が低電圧で
動作して、保護の役目を果たすことができるが、そのν
ox を小さくするためにはR1を大きくする必要
がある。しかし、この抵抗Riを大きくすると、LSI
の動作特性(スイッチング特性)を悪くすることになる
から、ICの特性面より抵抗Riを大きくすることに制
限があって、抵抗Riをみだりに小さくすることはでき
ない。
本発明は、このような問題点に解決を与えるためのC−
MOS L S Iの保護回路を提案するものである。
MOS L S Iの保護回路を提案するものである。
[問題点を解決するための手段]
その目的は、入力端と入力C−MOS)ランジスタのゲ
ートとの間に、直列に設けられた抵抗体と、該抵抗体と
前記ゲートの間に、一導電型基板をベースにして他端を
電源に接続したくまたは接地した)ラテラルトランジス
タと、異種導電型ウェル領域をベースにして他端を接地
した(または電源に接続した)ラテラルトランジスタと
を有しているC−MOS L、 S Iの保護回路によ
って達成される。
ートとの間に、直列に設けられた抵抗体と、該抵抗体と
前記ゲートの間に、一導電型基板をベースにして他端を
電源に接続したくまたは接地した)ラテラルトランジス
タと、異種導電型ウェル領域をベースにして他端を接地
した(または電源に接続した)ラテラルトランジスタと
を有しているC−MOS L、 S Iの保護回路によ
って達成される。
[作用]
即ち、本発明は、(、−MOS L S Iの保護トラ
ンジスタとして、基板をベースとし他端を電源(接地)
に接続した一導電型のラテラルトランジスタ(ラテラル
型のバイポーラトランジスタ)と、ウェル領域をベース
とし他端を接地(電源)した異種導電型のラテラルトラ
ンジスタとを設けるもので、そうすると、これらのラテ
ラルトランジスタはベース幅を狭く制御できて、トラン
ゼントタイムを小さくできるため、低いゲート耐圧をも
った被保護C−MO5トランジスタも十分に保護できる
。
ンジスタとして、基板をベースとし他端を電源(接地)
に接続した一導電型のラテラルトランジスタ(ラテラル
型のバイポーラトランジスタ)と、ウェル領域をベース
とし他端を接地(電源)した異種導電型のラテラルトラ
ンジスタとを設けるもので、そうすると、これらのラテ
ラルトランジスタはベース幅を狭く制御できて、トラン
ゼントタイムを小さくできるため、低いゲート耐圧をも
った被保護C−MO5トランジスタも十分に保護できる
。
且つ、ここに、ラテラルトランジスタを用いる理由は、
ラテラルトランジスタがC−MOS )ランジスタと
同一工程で作成できるバイポーラトランジスタであるか
らで、これらのラテラルトランジスタのエミッタ、コレ
クタはC−MOSトランジスタのソース、ドレインと同
時に形成され、且つ、ウェル領域もC−MOS )ラ
ンジスタのウェル領域と同時に形成することができるも
のである。
ラテラルトランジスタがC−MOS )ランジスタと
同一工程で作成できるバイポーラトランジスタであるか
らで、これらのラテラルトランジスタのエミッタ、コレ
クタはC−MOSトランジスタのソース、ドレインと同
時に形成され、且つ、ウェル領域もC−MOS )ラ
ンジスタのウェル領域と同時に形成することができるも
のである。
[実施例]
以下、図面を参照して実施例によって詳細に説明する。
第1図は本発明にかかる保護回路の概要構造図で、第2
図はその等価回路図である。これらの図において、In
は入力端、Q3はn基板をベースにしたpnpラテラル
トランジスタ、Q4はウェル領域をベースにしたnpn
ラテラルトランジスタ。
図はその等価回路図である。これらの図において、In
は入力端、Q3はn基板をベースにしたpnpラテラル
トランジスタ、Q4はウェル領域をベースにしたnpn
ラテラルトランジスタ。
R4は直列抵抗、r3はQ3ベースの抵抗成分。
r4は04ベースの抵抗成分、Vccは電源、 Vs
sは接地電源、 Qp 、 Qnは被保護C−MOS
)ランジスタのpチャネルトランジスタ、nチャネルト
ランジスタを示している。
sは接地電源、 Qp 、 Qnは被保護C−MOS
)ランジスタのpチャネルトランジスタ、nチャネルト
ランジスタを示している。
且つ、第1図のX、OはQ3のコレクタ領域とQ4のウ
ェル領域との間隔、X、3.X4はそれぞれQ3.Q4
のベース幅を示している。これらのI−ランジスタの電
流増幅率βを大きくするために、ヘ−ス幅X3.X4は
出来るだけ小さく設計するのが望ましく、そうすると、
トランゼントタイムが一層小さくなる。他方、XQはラ
ッチアップを抑止するために、その間隔は大きい方がよ
く、例えば、50μm又はそれ以上の間隙を開ける。
ェル領域との間隔、X、3.X4はそれぞれQ3.Q4
のベース幅を示している。これらのI−ランジスタの電
流増幅率βを大きくするために、ヘ−ス幅X3.X4は
出来るだけ小さく設計するのが望ましく、そうすると、
トランゼントタイムが一層小さくなる。他方、XQはラ
ッチアップを抑止するために、その間隔は大きい方がよ
く、例えば、50μm又はそれ以上の間隙を開ける。
また、第3図は従来の第6図に対応した、パッケージ帯
電した場合の等価回路図を示している。
電した場合の等価回路図を示している。
図中、■oばパッケージ帯電電圧、Cpはパッケージ容
量、COはn基板とVssとの容量、 Cox3 。
量、COはn基板とVssとの容量、 Cox3 。
Cox4はそれぞれQ3.Q4の容量+τ3+τ3はそ
れぞれQ3.Q4のトランゼントタイムである。その他
の記号は第1図1第2図と同一であり、且つ、Co >
CI) 、 Coxl、 Cox2なる条件下にあ
る。
れぞれQ3.Q4のトランゼントタイムである。その他
の記号は第1図1第2図と同一であり、且つ、Co >
CI) 、 Coxl、 Cox2なる条件下にあ
る。
このようなラテラルトランジスタQ3.Q4で保護回路
を構成すれば、従来の単なるダイオードに比べてスイッ
チング速度が改善されて、トランゼントタイムτば10
0ps (ピコ秒)以下になる。
を構成すれば、従来の単なるダイオードに比べてスイッ
チング速度が改善されて、トランゼントタイムτば10
0ps (ピコ秒)以下になる。
これに対して、従来のダイオードのトランゼントタイム
τば少なくてもナノオーダー(ns)で、1桁以上大き
い値を有するものであるから、本発明にかかる保護回路
によれば高速に保護動作をおこなうことができる。
τば少なくてもナノオーダー(ns)で、1桁以上大き
い値を有するものであるから、本発明にかかる保護回路
によれば高速に保護動作をおこなうことができる。
且つ、このようなラテラル1ヘランジスタQFl+Q4
はオン状態のときのオン抵抗は10Ω以下程度と小さく
なるため、それに対して相対的に入力抵抗R4を小さく
できて、ICの動作特性(スイッチング特性)を向上さ
せることも可能である。
はオン状態のときのオン抵抗は10Ω以下程度と小さく
なるため、それに対して相対的に入力抵抗R4を小さく
できて、ICの動作特性(スイッチング特性)を向上さ
せることも可能である。
なお、上記はn基板を用いた実施例で説明したが、p基
板を用いた逆導電型のLSIにおいても、同様の保護回
路を構成して、同様の効果かえられることは当然である
。
板を用いた逆導電型のLSIにおいても、同様の保護回
路を構成して、同様の効果かえられることは当然である
。
[発明の効果コ
以上の説明から明らかなように、本発明にかかる保護回
路によれば、低ゲート絶縁耐圧の入力トランジスタから
なるC−MOS L S Iが十分に静電破壊から保護
され、LSIの信転性向上に大きく寄与するものである
。
路によれば、低ゲート絶縁耐圧の入力トランジスタから
なるC−MOS L S Iが十分に静電破壊から保護
され、LSIの信転性向上に大きく寄与するものである
。
第1図は本発明にかかる保護回路の概要構造図、第2図
はその等価回路図、 第3図はそのパッケージ帯電の等価回路図、第4図は従
来の保護回路の概要構造図、第5図はその等価回路図、 第6図はそのパッケージ帯電の等価回路図である。 図において、 R4は直列抵抗体、 Q3は本発明に適用するpnpラテラルトランジスタ、 Q4は本発明に適用するnpnラテラルトランジスタ、 Qp、Qnは被保護C−MOS)ランジスタ、Vccは
電源、 Vssは接地電源
はその等価回路図、 第3図はそのパッケージ帯電の等価回路図、第4図は従
来の保護回路の概要構造図、第5図はその等価回路図、 第6図はそのパッケージ帯電の等価回路図である。 図において、 R4は直列抵抗体、 Q3は本発明に適用するpnpラテラルトランジスタ、 Q4は本発明に適用するnpnラテラルトランジスタ、 Qp、Qnは被保護C−MOS)ランジスタ、Vccは
電源、 Vssは接地電源
Claims (1)
- 入力端と入力C−MOSトランジスタのゲートとの間に
、直列に設けられた抵抗体と、該抵抗体と前記ゲートの
間に、一導電型基板をベースにして他端を電源に接続し
た(または接地した)ラテラルトランジスタと、異種導
電型ウェル領域をベースにして他端を接地した(または
電源に接続した)ラテラルトランジスタとを有してなる
ことを特徴とするC−MOSLSIの保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62054744A JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | C−moslsiの保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62054744A JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | C−moslsiの保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63220564A true JPS63220564A (ja) | 1988-09-13 |
Family
ID=12979286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62054744A Pending JPS63220564A (ja) | 1987-03-09 | 1987-03-09 | C−moslsiの保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63220564A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
US5747837A (en) * | 1995-12-12 | 1998-05-05 | Fujitsu Limited | Semiconductor device having input protective function |
US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
-
1987
- 1987-03-09 JP JP62054744A patent/JPS63220564A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
US5747837A (en) * | 1995-12-12 | 1998-05-05 | Fujitsu Limited | Semiconductor device having input protective function |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6424013B1 (en) | Body-triggered ESD protection circuit | |
JP3992855B2 (ja) | 静電気放電保護のための回路 | |
US9728512B2 (en) | Electro static discharge clamping device | |
JPH11135723A (ja) | 混合電圧チップ用カスコード接続mos esd保護回路 | |
US20050030688A1 (en) | ESD protection circuit having a control circuit | |
JPH06163824A (ja) | 半導体集積回路 | |
JPH09148903A (ja) | 半導体装置 | |
US11411395B2 (en) | Electrostatic discharge protection circuit and operation method | |
JPH0821680B2 (ja) | 集積回路 | |
US20030048588A1 (en) | Output buffer and I/O protection circuit for CMOS technology | |
CN112448378A (zh) | 静电保护电路 | |
JPS6388859A (ja) | ラツチアツプ保護回路付き集積回路 | |
EP0371663B1 (en) | Integrated circuit output buffer having improved ESD protection | |
CN102122816A (zh) | 半导体器件 | |
US6317306B1 (en) | Electrostatic discharge protection circuit | |
JPH07193195A (ja) | Cmos集積回路装置 | |
JPS63220564A (ja) | C−moslsiの保護回路 | |
JP3464340B2 (ja) | 半導体集積回路装置 | |
US5689132A (en) | Protective circuit for semiconductor integrated circuit | |
US7965482B2 (en) | ESD protection circuit and semiconductor device | |
US6633468B1 (en) | High voltage protection circuit for improved oxide reliability | |
KR100357191B1 (ko) | 메탈 커플링 커패시터를 이용한 이에스디 보호 회로 | |
US11296503B1 (en) | Electrostatic discharge protection circuits and semiconductor circuits | |
CN211089124U (zh) | 静电保护电路 | |
KR100290916B1 (ko) | 이에스디(esd) 보호회로 및 그의 제조 방법 |