CN211089124U - 静电保护电路 - Google Patents

Abstract

一种静电保护电路，包括：电源端、输入焊盘端和接地端、第三PMOS晶体管、第三NMOS晶体管、内部电路、静电防护结构；内部电路具有第一输入端、第二输入端、第三输入端，第一输入端连接所述第三PMOS晶体管的漏极，所述第二输入端连接所述输入焊盘端，第三输入端连接所述第三NMOS晶体管漏极；第三PMOS晶体管的源极连接所述电源端，第三PMOS晶体管的栅极连接第一控制信号端；所述第三NMOS晶体管的源极连接所述接地端，所述第三NMOS晶体管的栅极连接第二控制信号端；所述静电防护结构位于所述内部电路的第二输入端和电源端之间以及第二输入端与接地端之间。本申请的静电保护电路具有很好的静电保护功能。

Description

静电保护电路

技术领域

本实用新型涉及半导体领域，尤其涉及一种静电保护电路。

背景技术

带静电的物体与元器件有电接触时，静电会转移到元器件上或通过元器件放电；或者元器件本身带电，通过其它物体放电。这两种过程都可能损伤元器件，损伤的程度与静电放电的模式有关。实际过程中静电的来源有很多，放电的形式也有多种。但通过对静电的主要来源以及实际发生的静电放电过程的研究认为，对元器件造成损伤的主要是三种模式：带电人体的静电放电模式(Human Body Model，HBD)、带电机器的放电模式(MachineModel，MM) 和充电器件的放电模式(Charged-Device Model，CDM)。

在集成电路的接口电路上，为防止静电放电对集成电路造成破坏，需要设置相应的静电防护电路(ESD protection circuits)，静电防护电路不仅要保护电子元件不被静电放电损毁，还要保证万一出现静电放电事件后系统仍能继续运行。

现有的一种静电保护电路，请参考图1，包括：输入焊盘端Input、电源端 VDD、接地端VSS、内部电路100和静电保护结构，所述内部电路100包括第二NMOS晶体管Mn2和第二PMOS晶体管Mp2，第二NMOS晶体管Mn2的漏极与第二PMOS晶体管Mp2的漏极连接，第二NMOS晶体管Mn2的栅极与第二PMOS晶体管Mp2的栅极连接在一起并通过一电阻Rin与输入焊盘端Input连接，第二NMOS晶体管Mn2源极与接地端VSS连接，第二PMOS晶体管Mp2的源极与电源端VDD连接，所述静电保护结构包括第一NMOS晶体管Mn1和第一PMOS晶体管Mp1，第一NMOS晶体管Mn1的漏极与第一 PMOS晶体管Mp1的漏极连接在一起并与第二PMOS晶体管的栅极连接，第一NMOS晶体管Mn1的栅极与接地端VSS连接，第一PMOS晶体管Mp1的栅极与电源端VDD连接，第一NMOS晶体管Mn1源极与接地端VSS连接，第一PMOS晶体管Mp1的源极与电源端VDD连接。

上述静电保护结构能正常工作的前提是静电保护晶体管(第一NMOS晶体管Mn1和第一PMOS晶体管Mp1)的结击穿电压小于内部电路晶体管(第二NMOS晶体管Mn2和第二PMOS晶体管Mp2)的栅氧化层击穿电压，当静电发生时，静电保护晶体管先于内部电路晶体管被击穿，从而释放静电以保护内部电路中的晶体管。

但是随着先进制程的开发，内部电路晶体管中的栅氧化层的厚度变得越来越薄，内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得上述静电保护电路失效，亟需一种新的静电保护电路。

实用新型内容

本实用新型所要解决的技术问题是提供一种新的静电保护电路。

本实用新型提供了一种静电保护电路，包括：

电源端、输入焊盘端和接地端、第三PMOS晶体管、第三NMOS晶体管、内部电路、静电防护结构；

所述内部电路具有第一输入端、第二输入端、第三输入端，所述第一输入端连接所述第三PMOS晶体管的漏极，所述第二输入端连接所述输入焊盘端，所述第三输入端连接所述第三NMOS晶体管漏极；

所述第三PMOS晶体管的源极连接所述电源端，所述第三PMOS晶体管的栅极连接第一控制信号端；

所述第三NMOS晶体管的源极连接所述接地端，所述第三NMOS晶体管的栅极连接第二控制信号端；

所述静电防护结构位于所述内部电路的第二输入端和所述电源端之间以及所述内部电路的第二输入端与所述接地端之间。

可选的，所述静电保护电路还包括控制电路，所述控制电路包括第一控制信号端和第二控制信号端，所述控制电路包括RC电路和与RC电路连接的反相器电路，所述RC电路包括串联的电容和第一电阻，所述反相器电路包括串联的第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的源极与电源端连接，所述第四PMOS晶体管的漏极和第四NMOS晶体管的漏极连接在一起作为所述第二控制信号端，所述第二控制信号端与所述第三NMOS晶体管的栅极连接，所述第四PMOS晶体管的栅极与第四NMOS晶体管的栅极连接在一起并与所述RC电路中电容和第一电阻之间的电连接点连接作为所述第一控制信号端，所述第一控制信号端与所述第三PMOS晶体管的栅极连接，所述第四NMOS晶体管的漏极与所述接地端连接。

可选的，所述静电防护结构包括第一级静电防护结构，所述第一级静电防护结构包括第一二极管和第二二极管，所述第一二极管的阳极与所述输入焊盘端连接，所述第一二极管的阴极与所述电源端连接，所述第二二极管的阳极与所述接地端连接，所述第二二极管的阴极与所述输入焊盘端连接。

可选的，所述静电防护结构还包括第二级静电防护结构，所述第二级静电防护结构包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的源极与所述电源端连接，所述第一PMOS晶体管的漏极与所述第一NMOS 晶体管的漏极连接在一起并与所述输入焊盘端连接，所述第一NMOS晶体管的源极与所述接地端连接。

可选的，所述第二级静电防护结构还包括第二电阻，所述第二电阻位于所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接在一起的电连接点与所述输入焊盘端之间。

可选的，所述第二级静电防护结构还包括：第五PMOS晶体管和第五 NMOS晶体管，所述第五PMOS晶体管的源极与所述电源端连接，所述第五 PMOS晶体管的栅极通过一电阻与所述接地端连接，所述第五PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接，所述第五NMOS晶体管的源极与所述接地端连接，所述第五NMOS晶体管的栅极通过一电阻与所述电源端连接，所述第五NMOS晶体管的漏极与所述第一NMOS晶体管的栅极连接。

可选的，所述内部电路至少包括串联的第二PMOS晶体管和第二NMOS 晶体管，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极连接，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接在一起作为所述第二输入端并与所述第一PMOS晶体管Mp1的漏极连接，所述第二 PMOS晶体管的源极作为所述第一输入端连接所述第三PMOS晶体管的漏极，所述第二NMOS晶体管的源极作为所述第三输入端连接所述第三NMOS晶体管的漏极。

可选的，所述第一PMOS晶体管的结击穿电压小于所述第三PMOS晶体管的结击穿电压与所述第二PMOS晶体管的栅极氧化层击穿电压之和，所述第一NMOS晶体管的结击穿电压小于所述第三NMOS晶体管的结击穿电压与所述第二NMOS晶体管的栅极氧化层击穿电压之和。

可选的，所述第三PMOS晶体管的结击穿电压与所述第一PMOS晶体管的结击穿电压相同，所述第三NMOS晶体管与第一NMOS晶体管的结击穿电压相同。

可选的，所述电容的电容值为5飞法-8皮法，所述第一电阻的电阻值为 20欧姆-200欧姆。

与现有技术相比，本实用新型技术方案具有以下优点：

本实用新型的静电保护电路，包括：电源端、输入焊盘端和接地端、第三 PMOS晶体管、第三NMOS晶体管、内部电路、静电防护结构；所述内部电路具有第一输入端、第二输入端、第三输入端，所述第一输入端连接所述第三 PMOS晶体管的漏极，所述第二输入端连接所述输入焊盘端，所述第三输入端连接所述第三NMOS晶体管漏极；所述第三PMOS晶体管的源极连接所述电源端，所述第三PMOS晶体管的栅极连接第一控制信号端；所述第三NMOS 晶体管的源极连接所述接地端，所述第三NMOS晶体管的栅极连接第二控制信号端；所述静电防护结构位于所述内部电路的第二输入端和电源端之间以及第二输入端与接地端之间。本实用新型中所述第三PMOS晶体管和第三NMOS 晶体管为在静电放电发生时用于保护内部电路的晶体管，所述第三PMOS晶体管与内部电路中的第二PMOS晶体管串联，所述第三NMOS晶体管与内部电路中的第二NMOS晶体管串联，在进行设计时，当第二PMOS晶体管和第二 NMOS晶体管的氧化层变薄而使得各自的栅氧化层击穿电压变小时，通过调节第三PMOS晶体管和第三NMOS晶体管的结击穿电压，所述静电防护结构中的PMOS晶体管的结击穿电压小于第三PMOS晶体管Mp3的结击穿电压与内部电路中的PMOS晶体管的栅极氧化层击穿电压之和，所述静电防护结构中的 NMOS晶体管的结击穿电压小于第三NMOS晶体管Mn3的结击穿电压与内部电路中的NMOS晶体管的栅极氧化层击穿电压之和，从而使得本申请的静电保护电路具有很好的静电保护功能，以满足工艺制程不断开发时，内部电路的栅氧化层越来越薄带来的静电保护需求，从而防止内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得静电保护电路失效的问题，因而本申请的静电保护电路具有很好的静电保护功能，以满足工艺制程不断开发时，内部电路的栅氧化层越来越薄带来的静电保护需求。

进一步，所述第三PMOS晶体管的结击穿电压与所述第一PMOS晶体管的结击穿电压相同，所述第三NMOS晶体管与第一NMOS晶体管的结击穿电压相同，因而可以非常容易和方便的使得所述第一PMOS晶体管的结击穿电压小于第三PMOS晶体管的结击穿电压与第二PMOS晶体管的栅极氧化层击穿电压之和，所述第一NMOS晶体管的结击穿电压小于第三NMOS晶体管的结击穿电压与第二NMOS晶体管的栅极氧化层击穿电压之和，提高CDM (ChargedDevice Model)的静电防护能力。

进一步，所述控制电路包括第一控制信号端和第二控制信号端，且所述控制电路包括RC电路和与RC电路连接的反相器电路，所述RC电路包括串联的电容和第一电阻，所述反相器电路包括串联的第四PMOS晶体管和第四 NMOS晶体管，所述第四PMOS晶体管的源极与电源端连接，所述第四PMOS 晶体管的漏极和第四NMOS晶体管的源极连接在一起作为第一控制信号端，所述第一控制信号端与第三NMOS晶体管的栅极连接，所述第四PMOS晶体管的栅极与第四NMOS晶体管的栅极连接在一起并与所述RC电路中电容和第一电阻之间的电连接点连接作为第二控制信号端，所述第二控制信号端与第三 PMOS晶体管的栅极连接，所述第四NMOS晶体管的漏极与接地端连接，所述控制电路在不影响电路正常工作，同时能提高静电防护性能。

附图说明

图1为现有技术静电保护电路的结构示意图；

图2为本实用新型实施例静电保护电路的结构示意图。

具体实施方式

如背景技术所言，随着先进制程的开发，内部电路晶体管中的栅氧化层的厚度变得越来越薄，内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得上述静电保护电路失效。

研究发现，先进制程的不断开发，栅氧化层变得越来越薄，晶体管的栅氧化层的击穿电压会变小的速度要快于晶体管的结击穿电压变小的速度，从而使得内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，导致静电保护电路失效。

为此，本实用新型提供了一种静电保护电路，包括：电源端、输入焊盘端和接地端、第三PMOS晶体管、第三NMOS晶体管、内部电路、静电防护结构；所述内部电路具有第一输入端、第二输入端、第三输入端，所述第一输入端连接所述第三PMOS晶体管的漏极，所述第二输入端连接所述输入焊盘端，所述第三输入端连接所述第三NMOS晶体管漏极；所述第三PMOS晶体管的源极连接所述电源端，所述第三PMOS晶体管的栅极连接第一控制信号端；所述第三NMOS晶体管的源极连接所述接地端，所述第三NMOS晶体管的栅极连接第二控制信号端；所述静电防护结构位于所述内部电路的第二输入端和电源端之间以及第二输入端与接地端之间。本实用新型中所述第三PMOS晶体管和第三NMOS晶体管为在静电放电发生时用于保护内部电路的晶体管，所述第三PMOS晶体管与内部电路中的第二PMOS晶体管串联，所述第三NMOS 晶体管与内部电路中的第二NMOS晶体管串联，在进行设计时，当第二PMOS 晶体管和第二NMOS晶体管的氧化层变薄而使得各自的栅氧化层击穿电压变小时，通过调节第三PMOS晶体管和第三NMOS晶体管的结击穿电压，所述静电防护结构中的PMOS晶体管的结击穿电压小于第三PMOS晶体管Mp3的结击穿电压与内部电路中的PMOS晶体管的栅极氧化层击穿电压之和，所述静电防护结构中的NMOS晶体管的结击穿电压小于第三NMOS晶体管Mn3的结击穿电压与内部电路中的NMOS晶体管的栅极氧化层击穿电压之和，从而使得本申请的静电保护电路具有很好的静电保护功能，以满足工艺制程不断开发时，内部电路的栅氧化层越来越薄带来的静电保护需求，从而防止内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得静电保护电路失效的问题，因而本申请的静电保护电路具有很好的静电保护功能，以满足工艺制程不断开发时，内部电路的栅氧化层越来越薄带来的静电保护需求。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图2为本实用新型实施例静电保护电路的结构示意图。

参考图2，所述静电保护电路包括：

电源端VDD、输入焊盘端Input和接地端VSS、第三PMOS晶体管Mp3、第三NMOS晶体管Mn3、内部电路100、静电防护结构103；

所述内部电路100具有第一输入端1、第二输入端2、第三输入端3，所述第一输入端1连接所述第三PMOS晶体管Mp3的漏极，所述第二输入端2连接所述输入焊盘端Input，所述第三输入端3连接所述第三NMOS晶体管Mn3 漏极；

所述第三PMOS晶体管Mp3的源极连接所述电源端VDD，所述第三PMOS 晶体管Mp3的栅极连接第一控制信号端21；

所述第三NMOS晶体管Mn3的源极连接所述接地端VSS，所述第三NMOS 晶体管的栅极Mn3连接第二控制信号端22；

所述静电防护结构103位于所述内部电路100的第二输入端2和所述电源端VDD之间以及所述内部电路的第二输入端2与接地端VSS之间。

在一实施例中，所述静电保护电路还包括控制电路101，所述控制电路101 包括第一控制信号端21和第二控制信号端22，具体的所述控制电路101包括 RC电路和与RC电路连接的反相器电路，所述RC电路包括串联的电容C和第一电阻R，所述反相器电路包括串联的第四PMOS晶体管Mp4和第四NMOS 晶体管Mn4，所述第四PMOS晶体管Mp4的源极与电源端VDD连接，所述第四PMOS晶体管Mp4的漏极和第四NMOS晶体管Mn4的漏极连接在一起作为第二控制信号端22，所述第一控制信号端22与所述第三NMOS晶体管 Mn3的栅极连接，所述第四PMOS晶体管Mp4的栅极与第四NMOS晶体管 Mn4的栅极连接在一起并与所述RC电路中电容C和第一电阻R之间的电连接点连接作为第一控制信号端21，所述第一控制信号端21与第三PMOS晶体管Mp3的栅极连接，所述第四NMOS晶体管Mn4的源极与接地端VSS连接。在一实施例中，所述电容C的电容值为5飞法-8皮法，所述第一电阻R的电阻值为20欧姆-200欧姆。

在一实施例中，所述静电防护结构包括第一级静电防护结构，所述第一级静电防护结构包括第一二极管Dp和第二二极管Dn，所述第一二极管Dp的阳极与输入焊盘端Input连接，所述第一二极管Dp的阴极与电源端VDD连接，所述第二二极管Dn的阳极与接地端VSS连接，所述第二二极管Dn的阴极与输入焊盘端Input连接。

所述静电防护结构还包括第二级静电防护结构，所述第二级静电防护结构包括第一PMOS晶体管Mp1和第一NMOS晶体管Mn1，所述第一PMOS晶体管Mp1的源极与电源端VDD连接，所述第一PMOS晶体管Mp1的漏极与所述第一NMOS晶体管Mn1的漏极连接在一起并与所述输入焊盘端Input连接，所述第一NMOS晶体管Mn1的源极与接地端VSS连接。

所述第二级静电防护结构还包括第五PMOS晶体管Mp5和第五NMOS晶体管Mn5，所述第五PMOS晶体管Mp5的源极与电源端VDD连接，所述第五PMOS晶体管Mp5的栅极通过一电阻R1与接地端VSS连接，所述第五 PMOS晶体管Mp5的漏极与第一PMOS晶体管Mp1的栅极连接，所述第五 NMOS晶体管Mn5的源极与接地端VSS连接，所述第五NMOS晶体管Mn5 的栅极通过一电阻R2与电源端VDD连接，所述第五NMOS晶体管Mn5的漏极与第一NMOS晶体管Mn1的栅极连接。

在一实施例中，所述第一PMOS晶体管Mp1的漏极与所述第一NMOS晶体管Mn1的漏极连接在一起的电连接点与所述输入焊盘端Input之间具有第二电阻Rin。

所述第一级静电防护结构和第一级静电防护结构是针对带电人体的静电放电模式(Human Body Model，HBD)和带电机器的放电模式(Machine Model， MM)而设计的。第一级静电防护结构进行静电释放时分四种情况进行考虑：一是电源端VDD到输入焊盘端Input端产生正的静电脉冲，第一二极管Dp反向击穿泄放静电电荷；二是输入焊盘端Input端到电源端VDD端产生正的静电脉冲，第一二极管Dp正向导通泄放静电电荷；三是输入焊盘端Input端到接地端VSS产生正的静电脉冲，第二二极管Dn反向击穿泄放静电电荷；四是接地端VSS端到输入焊盘端Input端产生正的静电脉冲，第二二极管Dn正向导通泄放静电电荷。注意，针对HBM和MM静电释放，第一级静电防护结构起到主要作用，第二级静电防护结构在第一级静电防护结构的基础上进一步加强。第二电阻Rin的作用是减小泄放电流，限制流过第一PMOS晶体管Mp1 或第一NMOS晶体管Mn1的泄放电流大小，保护第一PMOS晶体管Mp1或第一NMOS晶体管Mn1不被烧坏(为了节省面积，加快导通速度，第一PMOS 晶体管Mp1和第一NMOS晶体管Mn1的尺寸较小，所以太大的泄放电流会烧坏第一PMOS晶体管Mp1和第一NMOS晶体管Mn1)；第五PMOS晶体管 Mp5的栅极通过一电阻R1连接接地端VSS，第五PMOS晶体管Mp5一直保持导通状态，从而将第一PMOS晶体管Mp1的栅极电位拉到电源端VDD电压，从而关断第一PMOS晶体管Mp1(第一PMOS晶体管Mp1正常工作时是关断的，ESD发生时利用漏极到源极的PN结进行泄放静电电荷)；同理，第五NMOS晶体管Mn5的栅极通过一电阻R2连接电源端VDD，从而一直保持导通状态，从而将第一NMOS晶体管Mn1的栅极拉到接地端VSS电位，关断第一NMOS晶体管Mn1(第一NMOS晶体管Mn1正常工作时是关断的，这种结构为典型的GGNMOS，gate ground NMOS接法)；电阻R1和R2的阻值较小，可以防止第五PMOS晶体管Mp5和第五NMOS晶体管Mn5的栅极被 ESD损伤。

所述内部电路100至少包括串联的第二PMOS晶体管Mp2和第二NMOS 晶体管Mn2，所述第二PMOS晶体管Mp2的漏极与第二NMOS晶体管Mn2 的漏极连接，所述第二PMOS晶体管Mp2的栅极与第二NMOS晶体管Mn2 的栅极连接在一起作为第二输入端2并与第一PMOS晶体管Mp1的漏极连接；所述第二PMOS晶体管Mp2的源极作为第一输入端1连接所述第三PMOS晶体管Mp3的漏极，所述第二NMOS晶体管Mn2的源极作为第三输入端3连接所述第三NMOS晶体管Mn3的漏极

所述第三PMOS晶体管Mp3和第三NMOS晶体管Mn3为在静电放电发生时用于保护内部电路100的晶体管，所述第三PMOS晶体管Mp3与内部电路100中的第二PMOS晶体管Mp2串联，所述第三NMOS晶体管Mn3与内部电路100中的第二NMOS晶体管Mn2串联，在进行设计时，当第二PMOS 晶体管Mp2和第二NMOS晶体管Mn2的氧化层变薄而使得各自的栅氧化层击穿电压变小时，通过调节第三PMOS晶体管Mp3和第三NMOS晶体管Mn3 的结击穿电压，可以很容易的使得所述静电防护结构中的PMOS晶体管(具体为第一PMOS晶体管Mp1)的结击穿电压小于第三PMOS晶体管Mp3的结击穿电压与内部电路中的PMOS晶体管(具体为第二PMOS晶体管Mp2)的栅极氧化层击穿电压之和，所述静电防护结构中的NMOS晶体管(具体为第一 NMOS晶体管Mn1)的结击穿电压小于第三NMOS晶体管Mn3的结击穿电压与内部电路中的NMOS晶体管(具体为第二NMOS晶体管Mn2)的栅极氧化层击穿电压之和，从而防止内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得静电保护电路失效的问题，因而本申请的静电保护电路具有很好的静电保护功能，以满足工艺制程不断开发时，内部电路的栅氧化层越来越薄带来的静电保护需求。

具体的，电路正常工作时，电容C的阻抗比第一电阻R的阻抗大的多，根据电阻分压原理，第一控制信号端21处电压非常小(接近于VSS)，使得第三PMOS晶体管Mp3打开，第一控制信号端21处的电压经过反相器，第二控制信号端22处电压为VDD，使得第三NMOS晶体管Mn3打开；在静电放电时，电容C的阻抗很小(近似等效为0电阻)，根据分压原理，第一控制信号端21电压为电源电压VDD，经过反相器后，第二控制信号端22为接地电压 VSS，控制电路101控制所述第三PMOS晶体管Mp3和第三NMOS晶体管 Mn3关闭，使得所述第三PMOS晶体管Mp3和第三NMOS晶体管Mn3均等效为一个大电阻，相当于内部电路100中的所述第二PMOS晶体管Mp2和第二NMOS晶体管Mn2分别串联了一个大电阻，而第一PMOS晶体管Mp1和第一NMOS晶体管Mn1静电释放的触发电压并没有变化，由于所述串联的大电阻可以分压，使得所述第二PMOS晶体管Mp2和第二NMOS晶体管Mn2 的栅氧化层被击穿需要更高的电压，因而从连接点2(连接点2为第二PMOS 晶体管Mp2的栅极和第二NMOS晶体管Mn2的栅极的连接处)到电源端VDD，第一PMOS晶体管Mp1会先被触发进行静电释放，从端点2到接地端VSS，第一NMOS晶体管Mn1会先被触发进行静电释放，并且，本实用新型的静电保护电路，第三PMOS晶体管Mp3和第三NMOS晶体管Mn3与控制电路101 的结合以及前述具体的电路连接方式，芯片内部线路在正常工作时，所述第三 PMOS晶体管Mp3和第三NMOS晶体管Mn3在控制电路101可以控制打开，因而在实现静电保护的同时，不会影响内部电路的正常工作。

在一实施例中，所述第三PMOS晶体管Mp3的结击穿电压与所述第一 PMOS晶体管Mp1的结击穿电压相同，所述第三NMOS晶体管Mn3与第一 NMOS晶体管Mn1的结击穿电压相同，因而可以非常容易和方便的使得所述第一PMOS晶体管Mp1的结击穿电压小于第三PMOS晶体管Mp3的结击穿电压与第二PMOS晶体管Mp2的栅极氧化层击穿电压之和，所述第一NMOS晶体管Mn1的结击穿电压小于第三NMOS晶体管Mn3的结击穿电压与第二 NMOS晶体管Mn2的栅极氧化层击穿电压之和，提高CDM(Charged Device Model)的静电防护能力。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (10)

1.一种静电保护电路，其特征在于，包括：

电源端、输入焊盘端和接地端、第三PMOS晶体管、第三NMOS晶体管、内部电路、静电防护结构；

所述内部电路具有第一输入端、第二输入端、第三输入端，所述第一输入端连接所述第三PMOS晶体管的漏极，所述第二输入端连接所述输入焊盘端，所述第三输入端连接所述第三NMOS晶体管漏极；

所述第三PMOS晶体管的源极连接所述电源端，所述第三PMOS晶体管的栅极连接第一控制信号端；

所述第三NMOS晶体管的源极连接所述接地端，所述第三NMOS晶体管的栅极连接第二控制信号端；

所述静电防护结构位于所述内部电路的第二输入端和所述电源端之间以及所述内部电路的第二输入端与所述接地端之间。

2.如权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括控制电路，所述控制电路包括第一控制信号端和第二控制信号端，所述控制电路包括RC电路和与RC电路连接的反相器电路，所述RC电路包括串联的电容和第一电阻，所述反相器电路包括串联的第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的源极与电源端连接，所述第四PMOS晶体管的漏极和第四NMOS晶体管的漏极连接在一起作为所述第二控制信号端，所述第二控制信号端与所述第三NMOS晶体管的栅极连接，所述第四PMOS晶体管的栅极与第四NMOS晶体管的栅极连接在一起并与所述RC电路中电容和第一电阻之间的电连接点连接作为所述第一控制信号端，所述第一控制信号端与所述第三PMOS晶体管的栅极连接，所述第四NMOS晶体管的漏极与所述接地端连接。

3.如权利要求1所述的静电保护电路，其特征在于，所述静电防护结构包括第一级静电防护结构，所述第一级静电防护结构包括第一二极管和第二二极管，所述第一二极管的阳极与所述输入焊盘端连接，所述第一二极管的阴极与所述电源端连接，所述第二二极管的阳极与所述接地端连接，所述第二二极管的阴极与所述输入焊盘端连接。

4.如权利要求3所述的静电保护电路，其特征在于，所述静电防护结构还包括第二级静电防护结构，所述第二级静电防护结构包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的源极与所述电源端连接，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接在一起并与所述输入焊盘端连接，所述第一NMOS晶体管的源极与所述接地端连接。

5.如权利要求4所述的静电保护电路，其特征在于，所述第二级静电防护结构还包括第二电阻，所述第二电阻位于所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接在一起的电连接点与所述输入焊盘端之间。

6.如权利要求5所述的静电保护电路，其特征在于，所述第二级静电防护结构还包括：第五PMOS晶体管和第五NMOS晶体管，所述第五PMOS晶体管的源极与所述电源端连接，所述第五PMOS晶体管的栅极通过一电阻与所述接地端连接，所述第五PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接，所述第五NMOS晶体管的源极与所述接地端连接，所述第五NMOS晶体管的栅极通过一电阻与所述电源端连接，所述第五NMOS晶体管的漏极与所述第一NMOS晶体管的栅极连接。

7.如权利要求4所述的静电保护电路，其特征在于，所述内部电路至少包括串联的第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极连接，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接在一起作为所述第二输入端并与所述第一PMOS晶体管的漏极连接，所述第二PMOS晶体管的源极作为所述第一输入端连接所述第三PMOS晶体管的漏极，所述第二NMOS晶体管的源极作为所述第三输入端连接所述第三NMOS晶体管的漏极。

8.如权利要求7所述的静电保护电路，其特征在于，所述第一PMOS晶体管的结击穿电压小于所述第三PMOS晶体管的结击穿电压与所述第二PMOS晶体管的栅极氧化层击穿电压之和，所述第一NMOS晶体管的结击穿电压小于所述第三NMOS晶体管的结击穿电压与所述第二NMOS晶体管的栅极氧化层击穿电压之和。

9.如权利要求8所述的静电保护电路，其特征在于，所述第三PMOS晶体管的结击穿电压与所述第一PMOS晶体管的结击穿电压相同，所述第三NMOS晶体管与第一NMOS晶体管的结击穿电压相同。

10.如权利要求2所述的静电保护电路，其特征在于，所述电容的电容值为5飞法-8皮法，所述第一电阻的电阻值为20欧姆-200欧姆。

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