CN101588062A - 半导体集成电路的保护电路、其驱动方法及系统 - Google Patents

Abstract

本发明公开一种半导体集成电路的保护电路、其驱动方法及系统。浪涌保护电路包括：用于检测施加于半导体集成电路的浪涌的浪涌检测电路(14)、和用于吸收浪涌的保护部件(15)。所述保护部件连接在用于向半导体集成电路供给信号的信号端子和用于供给电源电压的电源端子之间。当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路未检测到浪涌时，保护部件被设置在限流状态中。当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路检测到浪涌时，保护部件被设置在非限流状态中。

Description

半导体集成电路的保护电路、其驱动方法及系统

技术领域

本发明涉及半导体集成电路的保护电路及其驱动方法，特别地，涉及保护半导体集成电路或包括多个半导体集成电路的系统以抵抗浪涌(against a surge)的保护电路、以及该保护电路的驱动方法。

背景技术

近来，环境问题在各种技术领域中被关注，例如要求减少CO₂。在这样的情况下，需要有在电气和电子装置中尽可能多地减少能耗的技术。近来的电气和电子装置包括多个半导体集成电路(下文中称为IC)，并且因为上述减少能耗的目的，采用了不向不被使用的IC施加电压源的技术。在许多应用中，对系统进行控制的控制IC被保持在操作状态，而仅当需要时才向另一个IC供给电压源。假设控制IC为IC2，另一个IC为IC1。

用于半导体集成电路的传统已知的保护电路包括：例如，如日本专利申请公开No.H05-021714中公开的利用PN结二极管的保护电路、和如日本专利申请公开No.2000-058666中公开的利用MOSFET的阶跃恢复(snapback)特性的保护电路。

图7示出了用于向两个IC，IC1和IC2，施加不同的电源电压的传统系统连接。图7示出了其中PN结二极管被用作保护电路的例子。

当IC1和IC2的电源由各自的系统控制时，各自的系统的电源电压的上升定时可能不能彼此一致。于是，电源电压中的一个可能较早上升。在该情况下，例如，IC1的电源电压Vcc1不被施加并处于地电位(GND)。IC2的电源电压Vcc2已被施加。因此，来自IC2的缓冲器输出处于高电平，即IC2输出电源电压Vcc2。此时，对IC1的保护二极管D1施加电源电压Vcc2。也就是说，以正向对保护二极管D1施加至少几V的电压。因此，几安培的电流可流过保护二极管D1，从而热击穿保护二极管D1。当保护二极管D1被击穿时，系统可能无法操作。

图8示出了其中MOSFET被用作IC1的保护电路的系统连接的例子。同样，在该情况下，由于在保护PMOSFET的背栅极(backgate)和漏极之间存在的寄生PN二极管D1，可出现类似的现象。此外，大电流的流动可导致CMOS工艺中存在的PNPN结构被闩锁(latch up)。

为了防止过电流(excessive current)流过保护部件并防止可能的闩锁，传统上采取下述措施。

(1)控制被施加于每一个IC的电源序列。

(2)在可对其施加等于或高于电源电压的电压的端子中放置串联电阻器。

然而，不利的是，(1)中的措施增加了系统成本，而(2)中的措施不能被用于高速接口。

发明内容

本发明的目的是解决上述问题，并保持用以提供抵抗浪涌的保护的能力。

本发明提供一种用于保护半导体集成电路以抵抗浪涌的保护电路，该保护电路包括：用于检测施加于半导体集成电路的浪涌的浪涌检测电路、和用于吸收该浪涌的保护部件，其中该保护部件连接在用于向半导体集成电路供给信号的信号端子和用于供给电源电压的电源端子之间，当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路未检测到浪涌时，保护部件被设置在限流状态中，当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路检测到浪涌时，保护部件被设置在非限流状态中。

此外，本发明提供一种保护电路的驱动方法，该保护电路具有被布置在用于向半导体集成电路供给信号的信号端子和用于供给电源电压的电源端子之间的保护部件，该保护部件吸收施加到半导体集成电路的浪涌，其中，当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路未检测到浪涌时，保护部件被设置在限流状态中，当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路检测到浪涌时，保护部件被设置在非限流状态中。

此处使用的“浪涌”是指由静电产生的瞬态(transient)过电压和瞬态过电流，不包括基于DC的过电压或过电流。浪涌的例子包括对其假设来自人体的静电放电的人体模型、和对其假设来自设备的放电的机器模型；在静电测试中使用所述模型。

当本发明应用于使用多个IC和多个电源的系统时，消除了控制电源序列的需要。这还消除了提供用于限流的电阻器的需要，从而防止高速操作被阻碍。因此，可保持用以提供抵抗浪涌的保护的能力。

从结合附图对示例性实施例的下述描述，本发明的进一步的特征将变得明显。

附图说明

图1是根据本发明的半导体集成电路的保护电路的示例性实施例的框图。

图2是根据本发明的第一例子中的半导体集成电路的保护电路的电路图。

图3是示出上述例子中的半导体集成电路的保护电路中的电流路径的电路图。

图4是示出上述例子中的半导体集成电路的保护电路中的电流路径的电路图。

图5是示出上述例子中的半导体集成电路的保护电路中的电流路径的电路图。

图6是根据本发明的半导体集成电路的保护电路的第二例子的框图。

图7是示出传统半导体集成电路的保护电路的例子的系统连接图。

图8是示出传统半导体集成电路的保护电路的另一个例子的系统连接图。

图9是包括本发明的保护电路的系统的示例图。

具体实施方式

将结合附图在下面详细描述本发明的示例性实施例。

图1是根据本发明的半导体集成电路的保护电路的示例性实施例的框图。

在图1中，电源焊盘(pad)(其用作电源端子)10连接至电源(电源电压Vcc)。GND焊盘12被设置为系统的最低基准电压(此处为GND)。焊盘11连接至浪涌检测电路14(以用作信号端子)。

电源电压检测电路13连接在电源焊盘10和GND焊盘12之间。电源电压检测电路13将电源电压检测信号输出至浪涌检测电路14，该浪涌检测电路14检测当向内部电路(用作半导体集成电路)施加静电时产生的浪涌。

浪涌检测电路14连接至用作信号端子的焊盘(PAD)11，并将浪涌检测信号输出至电源侧保护部件15。电源侧保护部件15位于电源焊盘10和焊盘11之间。GND侧保护部件16位于焊盘11和GND焊盘之间。电源侧保护部件15和GND侧保护部件16吸收施加于内部电路(其用作半导体集成电路)的浪涌，以保护内部电路。

例子1

图2是根据本发明的第一例子中的半导体集成电路的保护电路的电路图。在图2中，电源焊盘10连接至电源(电源电压Vcc)。GND焊盘12被设置为系统的最低基准电压(此处为GND)。焊盘11连接至浪涌检测电路14。电阻器以R1、R2、R3和R4示出。电容以C1示出。NMOS晶体管以M1、M2和M4示出。PMOS晶体管以M3示出。

电源电压检测电路13包括电阻器R1和R2以及NMOS晶体管M1。检测浪涌的浪涌检测电路包括电容C1、电阻器R3和NMOS晶体管M2。PMOS晶体管M3和电阻器R4用作电源侧保护部件。NMOS晶体管M4和电阻器R5用作地电位的GND侧保护部件。

设置在电源电压检测电路13中的电阻器R1的一端连接至电源焊盘10。电阻器R1的另一端连接至电阻器R2的一端，并连接至NMOS晶体管M1的栅极电极，而电阻器R2的另一端连接至GND焊盘12。NMOS晶体管M1的源极电极和背栅极电极连接至GND。如下所述，电源焊盘10的电压(电源电压)被电阻器R1和R2划分。所得电压被施加于NMOS晶体管M1的栅极。接通NMOS晶体管M1的电压是由电阻器R1和R2的电阻比率以及NMOS晶体管M1的阈值电压确定的。NMOS晶体管M1被接通，以允许检测电路检测所施加的电压等于或大于使半导体集成电路适当地操作的电压。

设置在浪涌检测电路14中的电容C1的一端连接至焊盘11，连接至PMOS晶体管M3的漏极电极，并连接至NMOS晶体管M4的漏极电极。PMOS晶体管M3的源极电极连接至电源焊盘10。NMOS晶体管M4的源极电极连接至GND焊盘12。电容C1的另一端连接至电阻器R3的一端，连接至NMOS晶体管M2的栅极电极，并连接至作为电源电压检测电路13的输出端的NMOS晶体管M1的漏极电极，而电阻器R3的另一端连接至电源焊盘10。

NMOS晶体管M2的漏极电极连接至电源焊盘10。NMOS晶体管M2的背栅极电极连接至GND焊盘12。NMOS晶体管M2的源极电极连接至电阻器R4的一端，连接至PMOS晶体管M3的栅极电极，并连接至PMOS晶体管M3的背栅极电极，而电阻器R4的另一端连接至电源焊盘10。

在上述连接关系中，将关于四种情况描述电压被输入焊盘10和11的假设状态。

(1)在基板上安装状态中的不施加电源状态

在图2中，GND焊盘12处于系统的地电位。电源焊盘10连接至电源。电源电压通过驱动具有内部电路和保护电路的IC的电源被施加于电源焊盘10。如图7的情况那样，焊盘(PAD)11连接至由不同电源驱动的不同IC。

当不施加电源电压时，电源焊盘10处于GND电平。此时，当DC电压通过不同的IC被施加于焊盘11时，电流如图3所示流过在PMOS晶体管M3的漏极和背栅极之间形成的寄生二极管D1。该电流流过电阻器R4。因此，通过电阻器R4限制电流值，从而防止元件受损。此时，没有电流流过除PMOS晶体管M3以外的MOS晶体管。几乎没有电流在PMOS晶体管M3的源极和漏极之间流动。也就是说，包括电阻器R4和PMOS晶体管M3的保护部件处于限流状态中。

(2)在基板上安装状态中的施加电源状态

当电源电压(Vcc)被施加于电源焊盘10时，NMOS晶体管M1的栅极电位Vgm1为：

Vgm1＝Vcc×R2/(R1+R2)。

当栅极电位Vgm1被设置为至少NMOS晶体管M1的阈值电压时，NMOS晶体管M1被接通。NMOS晶体管M2的栅极电位被设置为GND电平。因此，NMOS晶体管M2被断开。PMOS晶体管M3的栅极电极经由电阻器R4连接至电源焊盘10(电源电压Vcc)。因为电源焊盘10被设置为电源电压(Vcc)，所以即使向焊盘11施加不同IC的电源电压，也几乎没有电流流过PMOS晶体管M3的寄生二极管或电阻器R4。此外，PMOS晶体管M3的栅极电极被设置为电源电位(Vcc)。NMOS晶体管M4的栅极电极被设置为GND电位。因此，没有电流流过PMOS晶体管M3或NMOS晶体管M4。也就是说，包括电阻器R4和PMOS晶体管M3的保护部件处于限流状态中。

(3)静电测试时间中施加相对于Vcc为正的浪涌得到的状态静电测试为2端子测试。如果相对于Vcc(相对于电源焊盘)执行所述测试，则电源焊盘10被设置为GND电位(0V)，而GND焊盘12为开路。当相对于电源焊盘10的电位为正的浪涌被施加于焊盘11时，其通过电容C1被提供至NMOS晶体管M2的栅极电极。于是，被提供至栅极电极的正浪涌允许NMOS晶体管M2操作。PMOS晶体管M3的栅极电位被降低至GND，以将PMOS晶体管M3设置在电连续状态中。

如图4所示，浪涌电流被分流至两个路径。所述路径中的一个通过PMOS晶体管M3通向电源焊盘10(电位为0V)。另一个路径从PMOS晶体管M3的寄生二极管D1，通过NMOS晶体管M2或电阻器R4，通向电源焊盘10(电位为0V)。也就是说，使包括电阻器R4和PMOS晶体管M3的保护部件进入非限流状态中。因此，由静电产生的电流流过上述路径。

(4)静电测试时间中施加相对于Vcc为负的浪涌得到的状态

当向焊盘11施加相对于电源焊盘10(电位为0V)为负的浪涌时，NMOS晶体管M2变为不操作。向PMOS晶体管M3的漏极电极施加该负浪涌。施加于漏极电极的负浪涌导致PMOS晶体管M3的漏极和背栅极之间的击穿。该击穿导致PMOS晶体管M3展现出阶跃恢复特性。这允许包括源极、背栅极和漏极的寄生PNP晶体管操作。于是，如图5所示，电流从电源焊盘10流至焊盘11。也就是说，使包括电阻器R4和PMOS晶体管M3的保护部件进入非限流状态中。因此，由静电产生的电流流过上述路径。

图9是示出包括具有不同电压源的IC的系统的概要图。如上所述的保护电路被应用于该系统。

当IC1处于在基板上安装状态时，ESD浪涌不被施加于IC1的输入端，从而需要限制当IC2的电压源在IC1的电压源之前被接通时的DC电流的路径。该操作与“(1)在基板上安装状态中的不施加电源状态”中的操作相同。

根据本发明，当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路未检测到浪涌时，保护部件被设置在限流状态中。这使电流路径进入高阻抗状态中。当电源电压不大于足以正常地操作半导体集成电路的电压、并且浪涌检测电路检测到浪涌时，保护部件被设置在非限流状态中。这使电流路径进入低阻抗状态中。因此，可控制流过保护电路的电流。

例子2

图6是根据本发明的半导体集成电路的保护电路的第二例子的电路图。

在图6中，电源电压检测电路13包括电阻器R6、电阻器R7和PMOS晶体管M5。PMOS晶体管M5的背栅极连接至电源焊盘10。本例子中的电源电压检测电路13与第一例子中的电源电压检测电路13的不同在于：本例子中的电源电压检测电路13中设置的MOS晶体管为PMOS晶体管。

浪涌检测电路14包括电容C2、电阻器R9和NMOS晶体管M6。在本例子中，浪涌检测电路设置在焊盘11和GND焊盘12之间。PMOS晶体管M7和电阻器R10用作电源侧保护部件。NMOS晶体管M8和电阻器R11用作GND侧保护部件。PMOS晶体管M7的背栅极没有连接至其栅极，而是经由电阻器R10连接至电源焊盘10。然而，如例子1的情况那样，背栅极可连接至PMOS晶体管M7的栅极电极。

如下所述，本例子中的保护电路的操作与例子1中的相似。

(1)在基板上安装状态中的不施加电源状态

如参照图2描述的例子1的情况那样，PMOS晶体管M7的寄生二极管使保护部件进入限流状态中。

(2)在基板上安装状态中的施加电源状态

当电源电压(Vcc)被施加于电源焊盘10时，PMOS晶体管M5的栅极电位Vgm5为：

Vgm5＝Vcc×R7/(R6+R7)。

当栅极电位Vgm5被设置为至少PMOS晶体管M5的阈值电压时，PMOS晶体管M5被接通。NMOS晶体管M6的栅极电位被设置为GND电平。因此，NMOS晶体管M6被断开。因此，如第一例子的情况那样，没有电流流过PMOS晶体管M7或NMOS晶体管M8。此外，几乎没有电流流过PMOS晶体管M7的寄生二极管或电阻器R10。也就是说，包括电阻器R10和PMOS晶体管M7的保护部件处于限流状态中。

(3)静电测试时间中施加相对于Vcc为正的浪涌得到的状态

静电测试为2端子测试。如果相对于Vcc(相对于电源焊盘)执行所述测试，则电源焊盘10被设置为GND电位，而GND焊盘12为开路。

当相对于电源焊盘10的电位为正的浪涌被施加于焊盘11时，其通过电容C2被提供至NMOS晶体管M6的栅极。于是，被提供至栅极的正浪涌允许NMOS晶体管M6操作。PMOS晶体管M7的栅极电位被降低至GND，以使得PMOS晶体管M7是操作的。

如例子1的情况那样，浪涌电流被分流至两个路径。所述路径中的一个通过PMOS晶体管M7通向电源焊盘10(电位为0V)。另一个路径从PMOS晶体管M7的寄生二极管，通过电阻器R10，通向电源焊盘10(电位为0V)。也就是说，使包括电阻器R10和PMOS晶体管M7的保护部件进入非限流状态中。

(4)静电测试时间中施加相对于Vcc为负的浪涌得到的状态

当相对于电源焊盘(电位为0V)为负的浪涌被施加于焊盘11时，该负浪涌被施加于PMOS晶体管M7的漏极电极。施加于漏极电极的负浪涌导致PMOS晶体管M7的漏极和背栅极之间的击穿。该击穿导致PMOS晶体管M7展现出阶跃恢复特性。这允许包括源极、背栅极和漏极的寄生PNP晶体管操作。于是，电流从电源焊盘10流至焊盘11。也就是说，使包括电阻器R10和PMOS晶体管M7的保护部件进入非限流状态中。

尽管已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。下述权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。

Claims (5)

1.一种用于保护半导体集成电路以抵抗浪涌的保护电路，包括：

浪涌检测电路，用于检测施加于所述半导体集成电路的浪涌；

保护部件，用于吸收所述浪涌，其中

所述保护部件连接在用于向所述半导体集成电路供给信号的信号端子和用于供给电源电压的电源端子之间，以及

当所述电源电压不大于足以正常地操作所述半导体集成电路的电压、并且所述浪涌检测电路未检测到所述浪涌时，所述保护部件被设置在限流状态，以及

当所述电源电压不大于足以正常地操作所述半导体集成电路的电压、并且所述浪涌检测电路检测到所述浪涌时，所述保护部件被设置在非限流状态。

2.根据权利要求1所述的保护电路，还包括：

电源电压检测电路，用于检测施加于所述半导体集成电路的所述电源电压，以及

当所述电源电压检测电路检测到所述电源电压不低于足以正常地操作所述半导体集成电路的电压时，电源电压检测信号被输出至所述浪涌检测电路，以将所述浪涌检测电路设置在非检测状态，从而所述浪涌检测电路将所述保护部件设置在限流状态。

3.根据权利要求1或2所述的保护电路，其中，所述保护部件包括：

PMOS晶体管，所述PMOS晶体管具有连接至所述信号端子的漏极和连接至所述电源端子的源极，并且其栅极和其背栅极共同连接，以及

电阻器，具有连接至所述电源端子的一个端子、以及连接至所述PMOS晶体管的栅极且连接至所述浪涌检测电路的输出端的另一个端子。

4.一种系统，包括：

第一半导体集成电路，

第二半导体集成电路，其具有从所述第一半导体集成电路输入的信号，以及

所述第二半导体集成电路包括根据权利要求1所述的保护电路。

5.一种保护电路的驱动方法，所述保护电路用于吸收施加于半导体集成电路的浪涌，其中保护部件布置在用于向半导体集成电路供给信号的信号端子和用于供给电源电压的电源端子之间，其中

当所述电源电压不大于足以正常地操作所述半导体集成电路的电压、并且浪涌检测电路未检测到所述浪涌时，所述保护部件被设置在限流状态，以及

当所述电源电压不大于足以正常地操作所述半导体集成电路的电压、并且浪涌检测电路检测到所述浪涌时，所述保护部件被设置在非限流状态。

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