CN106992172A - Esd保护集成电路以及esd检测电路 - Google Patents

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Abstract

本发明提供了一种ESD保护集成电路以及ESD检测电路。ESD保护集成电路包括功能电路和ESD检测电路，功能电路耦接到第一电源电压和第二电源电压，功能电路包括至少一个功能封装球，以及ESD检测电路耦接到第二电源电压，ESD检测电路不耦接到第一电源电压并且不耦接到功能电路的至少一个功能封装球。通过本发明可以减少ESD失效分析的时间成本，并且还可以用以改善IC装配或测试期间的ESD保护。

Description

ESD保护集成电路以及ESD检测电路
技术领域
本发明涉及静电放电(Electrostatic Discharge，ESD)检测电路以及应用了该ESD检测电路的ESD保护集成电路(integrated circuit，IC)。
背景技术
现代高密度IC容易受到来自带电体(人类或其他)的ESD的损害，特别是当带电体接触IC时。静电放电现象给半导体器件带来损害并影响IC的正常功能。
当电荷量超过通过IC的电传导路径的能力时，发生ESD损害。典型的ESD失效机制包括在金属氧化物半导体(metal-oxide-semiconductor，MOS)背景下的结短路(junctionshorting)引起的热耗散(thermal runaway)和栅结短路引起的介质击穿(dielectricbreakdown)。
IC可能在制造过程中、组装、测试期间或系统应用中受到ESD事件的损害。因此，对IC设计者来说，在设计阶段提高集成电路的ESD保护以增加ESD敏感度是一个必要的目标。
发明内容
有鉴于此，本发明提供一种ESD保护集成电路以及ESD检测电路以解决上述问题。
根据至少一个实施方式，提供了一种ESD保护集成电路，包括功能电路和ESD检测电路，所述功能电路耦接到第一电源电压和第二电源电压，所述功能电路包括至少一个功能封装球，以及所述ESD检测电路，耦接到所述第二电源电压，所述ESD检测电路不耦接到所述第一电源电压并且不耦接到所述功能电路的所述至少一个功能封装球。
根据至少一个实施方式，提供了一种ESD检测电路，用于ESD保护集成电路中，所述ESD保护集成电路包括具有至少一个功能封装球并且耦接到第一电源电压和第二电源电压的功能电路，所述ESD检测电路包括：至少一个ESD封装球，所述ESD检测电路的所述ESD封装球不耦接到所述功能电路的所述功能封装球并且不耦接到所述第一电源电压；并行连接的多个放电路径，耦接到所述ESD封装球和所述第二电源电压之间，用于对ESD应激事件放电，所述多个放电路径具有彼此不同的放电电流；以及ESD指示电路，耦接到所述ESD封装球和所述第二电源电压之间，所述ESD指示电路处于与ESD合格相关的开启状态或者处于与ESD失效相关的短路状态。
通过本发明可以减少ESD失效分析的时间成本，并且还可以用以改善IC装配或测试期间的ESD保护。
在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图1根据本发明的一个实施方式示出了ESD保护IC的原理框图。
图2至图5根据本发明的不同实施方式示出了ESD检测电路。
具体实施方式
本发明所附图示的实施例或例子将如以下说明。本发明的范围并非以此为限。本领域技术人员应当明白在不脱离本发明的精神和架构的前提下，当可作些许更动、替换和置换。
本发明的技术术语是基于本发明的技术领域的一般定义。如果本发明中对某些术语进行了描述或解释，则该术语的定义基于本发明的描述或解释。在本发明可能的实施方式中，元件之间的关系包括直接关系或间接关系。
本发明中每个实施方式都有一个或多个技术特征。然而并不意味着实现本发明需要任一实施方式中的所有技术特征。换言之，在可能的实现方式中，本领域技术人员可以选择性地实施任一实施方式中的部分或全部技术特征，或者选择性地组合本发明的实施方式中的部分或全部技术特征。
图1根据本发明的一个实施方式示出了ESD保护IC 100的原理框图。如图1所示，ESD保护IC 100包括ESD检测电路110和功能电路120。ESD检测电路110包括封装球(即，ESD封装球)0-1、…0-a(“a”是大于或等于1的整数)。功能电路120包括电路120-1、…120-N(N是大于或等于1的整数)。功能电路120的电路120-1包括封装球(即，功能封装球)1-1、…1-b(“b”是大于或等于1的整数)。功能电路120的电路120-N包括封装球N-1、…N-n(“n”是大于或等于1的整数)。
如图1所示，ESD检测电路110的封装球0-1、…0-a不耦接到高电源电压VDD。功能电路120的封装球1-1、…N-n耦接到高电源电压VDD(也称为第一电源电压)、信号引脚或者接地。并且，功能电路120的封装球1-1、…N-n中的至少一个封装球耦接到高电源电压VDD，其他的封装球可以耦接到信号引脚或者接地。此外，ESD检测电路110的封装球0-1、…0-a不耦接到功能电路120的封装球1-1、…N-n。但是，ESD检测电路110和功能电路120共享低电源电压VSS(也称为第二电源电压)。
在正常操作(即，没有ESD应激事件发生)时，功能电路120是正常的，并且ESD检测电路110的等效电阻高于电阻阈值(例如，但不限于，ESD检测电路110的正常等效电阻可以是几千欧姆)。也就是讲，如果ESD检测电路110从未被比ESD检测电路的ESD保护阈值高的ESD应激事件冲击，则ESD检测电路110处于开启状态(open state)(即，ESD合格(ESDpass))。
当ESD应激事件发生时，ESD检测电路110将对ESD应激事件放电以保护功能电路120。然而，如果ESD应激事件ESD超过了ESD检测电路110的ESD保护阈值，那么ESD检测电路110将被损坏，因而ESD检测电路110的等效电阻将非常低(例如，但不限于1欧姆)。即，如果ESD检测电路110已被比ESD检测电路的ESD保护阈值高的ESD应激事件冲击，则ESD检测电路110的等效电阻会低于电阻阈值，并且ESD检测电路110处于短路状态(short state)(例如，ESD失效(ESD failed))。
因此，通过将ESD检测电路110的封装球耦接到ESD测试引脚(未示出)用于读取ESD检测电路110的等效电阻，则可以确定ESD检测电路110是否损坏(由于ESD应激事件高于保护阈值)。也就是说，如果ESD检测电路110的等效电阻比电阻阈值高，则ESD检测电路110是正常的。如果ESD检测电路110的等效电阻低于电阻阈值，则ESD检测电路110由于非常高的ESD应激事件已经是损坏的。
图2至图5根据本发明的几个可能的实施方式示出了ESD检测电路。现在参考图2。如图2所示，根据本发明的一个实施方式，ESD检测电路110A包括放电路径P1、P2和ESD指示电路210。放电路径P1、P2并行连接。
放电路径P1包括二极管D1。二极管D1耦接在封装球0-1与低电源电压VSS之间。放电路径P1对ESD保护IC处的负ESD应激电压进行放电。
放电路径P2包括串联的二极管D2和D3。二极管D2耦接在封装球0-1和二极管D3的一端之间。二极管D3耦接和二极管D2的一端和低电源电压VSS之间。放电路径P2对ESD保护IC处的正ESD应激电压进行放电。因此，放电路径P1和P2具有彼此不同的放电方向。并且，放电路径P1和P2具有相反的放电方向。
ESD指示电路210由例如但不限于NMOS晶体管MN1实现。NMOS晶体管MN1包括耦接到封装球0-1的第一端(例如但不限于栅极)、均耦接到低电源电压VSS的第二端和第三端(例如但不限于源极和漏极)。
正常情况下，在ESD保护IC中没有ESD应激事件。因此，正常情况下，放电路径P1和P2上没有放电电流，并且ESD指示电路210是关断的。因此，正常情况下，ESD指示电路210具有高等效电阻。
如果在ESD保护IC中发生的ESD应激事件低于ESD检测电路110A的保护阈值，则放电路径P1和P2中至少一个放电路径导电对ESD应激事件进行放电用于保护ESD保护IC。然而，如果ESD应激事件过高，超过了ESD检测电路110A的保护阈值，则ESD指示电路210的NMOS晶体管MN1将损坏(即使过高ESD应激事件通过放电路径P1或P2放电)，并且因而NMOS晶体管MN1的等效电阻将非常低(即，ESD失效)。
因此，通过检查ESD检测电路110A的等效电阻，可以确定高ESD应激事件是否已经发生。
现在参考图3。如图3所示，根据本发明的一个实施方式，ESD检测电路110B包括放电路径P1、P2和ESD指示电路310。放电路径P1、P2可以与图2中类似，此处不再赘述。
ESD指示电路310由例如但不限于多个级联的NMOS晶体管MN2和MN3实现。NMOS晶体管MN2包括浮动的第一端(例如但不限于栅极)、耦接到封装球0-1的第二端(例如但不限于漏极)和耦接到NMOS晶体管MN3的第三端(例如但不限于源极)。NMOS晶体管MN3包括耦接到低电源电压VSS的第一端(例如但不限于栅极)、耦接到NMOS晶体管MN2的第三端的第二端(例如但不限于漏极)和耦接到低电源电压VSS的第三端(例如但不限于源极)。
正常情况下，在ESD保护IC中没有ESD应激事件。因此，正常情况下，放电路径P1和P2上没有放电电流，并且ESD指示电路310是关断的(即，NMOS晶体管MN2和MN3是关断的)。因此，正常情况下，ESD指示电路310具有高等效电阻(即，ESD合格)。
如果在ESD保护IC中发生的ESD应激事件低于ESD检测电路110B的保护阈值，则放电路径P1和P2中至少一个放电路径导电对ESD应激事件进行放电用于保护ESD保护IC。然而，如果ESD应激事件过高，超过了ESD检测电路110B的保护阈值，则ESD指示电路310的NMOS晶体管MN2和MN3将损坏(即使过高ESD应激事件通过放电路径P1或P2放电)，并且因而NMOS晶体管MN2和MN3都将发生漏-源短路。因此，如果ESD应激事件过高并且超过了ESD检测电路110B的保护阈值，NMOS晶体管MN2和MN3的等效电阻将非常低(即，ESD失效)。
因此，通过检查ESD检测电路110B的等效电阻，可以确定高ESD应激事件是否已经发生。
现在参考图4。如图4所示，根据本发明的一个实施方式，ESD检测电路110C包括放电路径P1、P2和ESD指示电路410。放电路径P1、P2可以与图2中类似，此处不再赘述。
ESD指示电路410由例如但不限于多个级联的PMOS晶体管MP1和MP2实现。PMOS晶体管MP1的第一端(例如但不限于栅极)耦接到封装球0-1、第二端(例如但不限于漏极)耦接到PMOS晶体管MP2、第三端(例如但不限于源极)耦接到封装球0-1和PMOS晶体管MP1的第一端。PMOS晶体管MP2的第一端(例如但不限于栅极)是浮动的、第二端(例如但不限于漏极)耦接到低电源电压VSS、第三端(例如但不限于源极)耦接到PMOS晶体管MP1的第二端。
正常情况下，在ESD保护IC中没有ESD应激事件。因此，正常情况下，放电路径P1和P2上没有放电电流，并且ESD指示电路410是断开的(即，PMOS晶体管MP1和MP2是关断的)。因此，正常情况下，ESD指示电路410具有高等效电阻。
如果在ESD保护IC中发生的ESD应激事件低于ESD检测电路110C的保护阈值，则放电路径P1和P2中至少一个放电路径导电对ESD应激事件进行放电用于保护ESD保护IC。然而，如果ESD应激事件过高，超过了ESD检测电路110C的保护阈值，则ESD指示电路410的PMOS晶体管MP1和MP2将损坏(即使过高ESD应激事件通过放电路径P1或P2放电)，并且因而PMOS晶体管MP1和MP2都将发生漏-源短路。因此，如果ESD应激事件过高并且超过了ESD检测电路110C的保护阈值，PMOS晶体管MP1和MP2的等效电阻将非常低。
因此，通过检查ESD检测电路110C的等效电阻，可以确定高ESD应激事件是否已经发生。
现在参考图5。如图5所示，根据本发明的一个实施方式，ESD检测电路110D包括放电路径P1、P2和ESD指示电路510。放电路径P1、P2可以与图2中类似，此处不再赘述。
ESD指示电路510由例如但不限于PMOS晶体管MP3实现。PMOS晶体管MP3的第一端(例如但不限于栅极)耦接到低电源电压VSS、第二端和第三端(例如但不限于漏极和源极)均耦接到封装球0-1。
正常情况下，在ESD保护IC中没有ESD应激事件。因此，正常情况下，放电路径P1和P2上没有放电电流，并且ESD指示电路510是断开的。因此，正常情况下，ESD指示电路510具有高等效电阻。
如果在ESD保护IC中发生的ESD应激事件低于ESD检测电路110D的保护阈值，则放电路径P1和P2中至少一个放电路径导电对ESD应激事件进行放电用于保护ESD保护IC。然而，如果ESD应激事件过高，超过了ESD检测电路110D的保护阈值，则ESD指示电路510的PMOS晶体管MP3将损坏(即使过高ESD应激事件通过放电路径P1或P2放电)，并且因而PMOS晶体管MP3的等效电阻将非常低。
因此，通过检查ESD检测电路110D的等效电阻，可以确定高ESD应激事件是否已经发生。
在本发明的其他可能的实施方式中，ESD保护IC可以包括保护阈值彼此不同的两个或两个以上的ESD检测电路。例如但不限于，ESD保护IC可以包括保护阈值分别是125V和250V的两个ESD检测电路。因此，当100V的ESD应激事件发生时，两个ESD检测电路都具有较高的等效电阻。当在125V和250V(例如但不限于200V)之间的ESD应激事件发生时，其中一个ESD检测电路具有较高的等效电阻，另一个ESD检测电路的具有低等效电阻。当高于250V的ESD应激事件发生时，两个ESD检测电路都具有较低的等效电阻。
在本发明的实施方式中，ESD检测电路的ESD保护阈值可以基于放电路径的二极管的尺寸和ESD指示电路的晶体管的比例尺寸确定。因此，ESD检测电路的ESD保护阈值可以通过改变放电路径的二极管的尺寸或者ESD指示电路的晶体管的比例尺寸而改变。
在本发明的其他实施方式中，ESD检测电路可以包括放电路径(即，ESD检测电路不包括ESD指示电路)，并且ESD检测电路的ESD保护阈值可以基于放电路径的二极管的尺寸确定。因此，ESD检测电路的ESD保护阈值可以通过改变放电路径的二极管的尺寸而改变。
在本发明的其他实施方式中，ESD检测电路可以包括ESD指示电路(即，ESD检测电路不包括放电路径)，并且ESD检测电路的ESD保护阈值可以基于ESD指示电路的晶体管的比例尺寸确定。因此，ESD检测电路的ESD保护阈值可以通过改变ESD指示电路的晶体管的比例尺寸而改变。
本发明的实施方式具有快速ESD测试能力，因为可以通过检查ESD检测电路的等效电阻来确定ESD测试是否通过或失败。因此，本发明可以减少ESD失效分析的时间成本。此外，本发明的实施方式还可以用以改善IC装配或测试期间的ESD保护。
本领域技术人员将可以明白，可以对本发明的实施方式进行各种修改和变形。说明书和示例仅仅被视为示例性的，本发明的范围由所附权利要求和其等同物限定。

Claims (15)

1.一种静电放电ESD保护集成电路，包括:
功能电路，耦接到第一电源电压和第二电源电压，所述功能电路包括至少一个功能封装球；以及
ESD检测电路，耦接到所述第二电源电压，所述ESD检测电路不耦接到所述第一电源电压并且不耦接到所述功能电路的所述至少一个功能封装球。
2.根据权利要求1所述的ESD保护集成电路，其特征在于，所述第一电源电压高于所述第二电源电压。
3.根据权利要求1所述的ESD保护集成电路，其特征在于，所述ESD检测电路包括至少一个ESD封装球，所述ESD检测电路的所述ESD封装球不耦接到所述功能电路的所述功能封装球。
4.根据权利要求1所述的ESD保护集成电路，其特征在于，正常情况下，所述ESD检测电路的等效电阻高于电阻阈值，并且所述ESD检测电路处于与ESD合格相关的开启状态。
5.根据权利要求1所述的ESD保护集成电路，其特征在于，
当ESD应激事件发生时，所述ESD检测电路对所述ESD应激事件放电；以及
当所述ESD应激事件高于所述ESD检测电路的ESD保护阈值时，所述ESD检测电路损坏，并且所述ESD检测电路处于与ESD失效相关的短路状态。
6.根据权利要求1所述的ESD保护集成电路，其特征在于，所述ESD检测电路包括：
并行连接的多个放电路径，耦接到所述ESD封装球和所述第二电源电压之间，用于对ESD应激事件放电，所述多个放电路径具有彼此不同的放电电流；以及
ESD指示电路，耦接到所述ESD封装球和所述第二电源电压之间，所述ESD指示电路处于与ESD合格相关的开启状态或者处于与ESD失效相关的短路状态。
7.根据权利要求1所述的ESD保护集成电路，其特征在于，所述ESD检测电路包括：
并行连接的多个放电路径，耦接到所述ESD封装球和所述第二电源电压之间，用于对ESD应激事件放电，所述多个放电路径具有彼此不同的放电电流。
8.根据权利要求1所述的ESD保护集成电路，其特征在于，所述ESD检测电路包括：
ESD指示电路，耦接到所述ESD封装球和所述第二电源电压之间，所述ESD指示电路处于与ESD合格相关的开启状态或者处于与ESD失效相关的短路状态。
9.一种静电放电ESD检测电路，用于ESD保护集成电路中，所述ESD保护集成电路包括具有至少一个功能封装球并且耦接到第一电源电压和第二电源电压的功能电路，所述ESD检测电路包括：
至少一个ESD封装球，所述ESD检测电路的所述ESD封装球不耦接到所述功能电路的所述功能封装球并且不耦接到所述第一电源电压；
并行连接的多个放电路径，耦接到所述ESD封装球和所述第二电源电压之间，用于对ESD应激事件放电，所述多个放电路径具有彼此不同的放电电流；以及
ESD指示电路，耦接到所述ESD封装球和所述第二电源电压之间，所述ESD指示电路处于与ESD合格相关的开启状态或者处于与ESD失效相关的短路状态。
10.根据权利要求9所述的ESD检测电路，其特征在于，所述第一电源电压高于所述第二电源电压。
11.根据权利要求9所述的ESD检测电路，其特征在于，正常情况下，所述ESD指示电路的等效电阻高于电阻阈值，并且所述ESD检测电路处于与ESD合格相关的开启状态。
12.根据权利要求9所述的ESD检测电路，其特征在于，
当所述ESD应激事件发生时，所述并行连接的多个放电路径对所述ESD应激事件放电；以及
当所述ESD应激事件高于所述ESD检测电路的ESD保护阈值时，所述ESD指示电路损坏并且处于与ESD失效相关的短路状态。
13.根据权利要求9所述的ESD检测电路，其特征在于，并行连接的每个放电路径包括耦接在所述ESD封装球和所述第二电源电压之间的至少一个二极管。
14.根据权利要求9所述的ESD检测电路，其特征在于，所述ESD指示电路包括耦接到所述ESD封装球和所述第二电源电压之间的晶体管，当比所述ESD检测电路的ESD保护阈值高的ESD应激事件发生时，所述晶体管损坏。
15.根据权利要求9所述的ESD检测电路，其特征在于，所述ESD指示电路包括耦接到所述ESD封装球和所述第二电源电压的至少两个晶体管，当比所述ESD检测电路的ESD保护阈值高的ESD应激事件发生时，所述至少两个晶体管漏-源极短路。
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